JP2005166149A - 半導体集積回路装置及びデジタル測定器 - Google Patents
半導体集積回路装置及びデジタル測定器 Download PDFInfo
- Publication number
- JP2005166149A JP2005166149A JP2003402102A JP2003402102A JP2005166149A JP 2005166149 A JP2005166149 A JP 2005166149A JP 2003402102 A JP2003402102 A JP 2003402102A JP 2003402102 A JP2003402102 A JP 2003402102A JP 2005166149 A JP2005166149 A JP 2005166149A
- Authority
- JP
- Japan
- Prior art keywords
- measurement
- self
- refresh
- semiconductor integrated
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】ダイナミック型RAM30を有する半導体集積回路装置において、ダイナミック型RAM30は内部リフレッシュ周期測定回路20を有し、コマンドデコード部31は、外部コマンドとしてテストモードコマンドを得ると、内部リフレッシュ周期測定回路20にテストモード信号TM1を出力すると共に、内部リフレッシュ周期測定回路20に外部クロックCLKを基準クロックICLKとして供給し、続いてセルフリフレッシュコントロール回路33を起動するものであり、セルフリフレッシュコントロール回路33は、起動されると、セルフリフレッシュ周期を有する内部発振信号LOSC又はOSCを内部リフレッシュ周期測定回路20に出力し、内部リフレッシュ周期測定回路20は内部発振信号のセルフリフレッシュ周期中に供給される基準クロックの数をカウントする。
【選択図】図2
Description
前記ダイナミック型RAMは、前記セルフリフレッシュ周期を測定するための内部リフレッシュ周期測定回路を、更に、有し、
前記コマンドデコード部は、前記外部コマンドとして、前記セルフリフレッシュ周期を測定するためのテストモードコマンドを得ると、前記内部リフレッシュ周期測定回路にテストモードであることを表わすテストモード信号を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックを基準クロックとして供給し、続いて前記セルフリフレッシュコントロール回路を起動するものであり、
前記セルフリフレッシュコントロール回路は、起動されると、前記メモリアレイに対して、前記セルフリフレッシュ動作を行うと共に、前記セルフリフレッシュ周期を有する内部発振信号を前記内部リフレッシュ周期測定回路に出力するものであり、
前記内部リフレッシュ周期測定回路は、入力された前記内部発振信号の前記セルフリフレッシュ周期中に、供給される前記基準クロックの数をカウントするカウンタと、該カウンタのカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路の外部に出力する出力回路とを有するものであることを特徴とする半導体集積回路装置が得られる。
前記動作電流の測定アナログデータをデジタルデータに変換するA/D変換動作を行い、前記デジタルデータを取得データとして出力するA/D変換器と、
前記取得データを加算器出力データに加算する加算動作を行い、加算結果を前記加算器出力データとして出力する加算器と、
待ち時間WAIT-TIMEを与えられているタイマーと、
コントローラとを有し、
前記コントローラは、測定動作開始信号を受けると、1回目の測定動作を開始し、前記A/D変換器に前記A/D変換動作を行わせ、前記取得データを出力させ、続いて前記加算器に前記加算動作を行わせ、前記加算結果を前記加算器出力データとして出力させ、続いて、前記タイマーを起動させ、前記待ち時間WAIT-TIMEだけ、測定の一時停止状態として継続し、前記タイマーが前記待ち時間WAIT-TIMEの時間計測を終了すると、1回目の測定動作を終了して、2回目の測定動作を開始し、2回目の測定動作を前記1回目の測定動作と同様に行うことを特徴とするデジタル測定器が得られる。
前記動作電流の測定アナログデータをデジタルデータに変換するA/D変換動作を行い、前記デジタルデータを取得データとして出力するA/D変換器と、
前記取得データを加算器出力データに加算する加算動作を行い、加算結果を前記加算器出力データとして出力する加算器と、
測定回数N(Nは3以上の整数)を与えられ、前記加算器出力データを測定回数Nで除算する除算動作を行い、平均値を求める除算器と、
待ち時間WAIT-TIMEを与えられているタイマーと、
前記測定回数Nを与えられているコントローラとを有し、
前記コントローラは、測定動作開始信号を受けると、1回目の測定動作を開始し、前記A/D変換器に前記A/D変換動作を行わせ、前記取得データを出力させ、続いて前記加算器に前記加算動作を行わせ、前記加算結果を前記加算器出力データとして出力させ、続いて、前記タイマーを起動させ、前記待ち時間WAIT-TIMEだけ、測定の一時停止状態として継続し、前記タイマーが前記待ち時間WAIT-TIMEの時間計測を終了すると、1回目の測定動作を終了して、2回目の測定動作を開始し、2回目の測定動作を前記1回目の測定動作と同様に行い、以降N回目の測定動作まで前記1回目の測定動作と同様に繰り返し行い、N回目の測定動作が終了すると、前記除算器に前記除算動作を行わせ、前記平均値を出力させることを特徴とするデジタル測定器が得られる。
前記ダイナミック型RAM30は、前記セルフリフレッシュ周期を測定するための内部リフレッシュ周期測定回路20又は20’を、更に、有し、
前記コマンドデコード部32は、前記外部コマンドとして、前記セルフリフレッシュ周期を測定するためのテストモードコマンドを得ると、前記内部リフレッシュ周期測定回路にテストモードであることを表わすテストモード信号TM1を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックCLKを基準クロックICLKとして供給し、続いて前記セルフリフレッシュコントロール回路33を起動するものであり、
前記セルフリフレッシュコントロール回路33は、起動されると、前記メモリアレイに対して、前記セルフリフレッシュ動作を行うと共に、前記セルフリフレッシュ周期を有する内部発振信号OSC又はLOSCを前記内部リフレッシュ周期測定回路に出力するものであり、
前記内部リフレッシュ周期測定回路は、入力された前記内部発振信号の前記セルフリフレッシュ周期中に、供給される前記基準クロックの数をカウントするカウンタ21と、該カウンタ21のカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路20の外部に出力する出力回路23又は23’とを有するものであることを特徴とする半導体集積回路装置が得られる。
前記1安定マルチバイブレータ24は、前記内部発振信号を受け、前記内部発振信号の立上りに応答して、前記カウンタ21内の値を前記レジスタ22に入力させるための第1のパルス状信号O1を生成すると共に、該第1のパルス状信号の立下りに応答して、前記カウンタ21内をリセットさせるための第2のパルス状信号O2を生成するものであり、
前記カウンタ21は、前記第2のパルス状信号によりリセットされてから次の第2のパルス状信号によりリセットされるまでの前記基準クロックの数をカウントするものであり、
前記レジスタ22は、前記第1のパルス状信号に応答して、前記カウンタ21内の値を前記カウント結果として記憶するものであり、
前記出力回路は、前記レジスタに記憶されたカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路の外部に出力するものであってもよい。
21 カウンタ
22 レジスタ
23 所定数のFET
24 1安定マルチバイブレータ
20’ 内部リフレッシュ周期測定回路
23’ 所定数のスイッチ
30 SDRAM
31 コントロールロジック
32 入力バッファ回路
33 セルフリフレッシュコントロール回路
60 デジタル測定器
61 A/D変換器
62 加算器
63 除算器
64 タイマー
65 コントローラ
Claims (10)
- ダイナミック型RAMを有する半導体集積回路装置であって、前記ダイナミック型RAMは、メモリアレイと、前記ダイナミック型RAMの外部からの外部クロックを受けるコントロール部とを有し、前記コントロール部は、前記ダイナミック型RAMの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部と、起動されると、前記メモリアレイに対して、セルフリフレッシュ動作をセルフリフレッシュ周期で繰り返し行うセルフリフレッシュコントロール回路とを有している前記半導体集積回路装置において、
前記ダイナミック型RAMは、前記セルフリフレッシュ周期を測定するための内部リフレッシュ周期測定回路を、更に、有し、
前記コマンドデコード部は、前記外部コマンドとして、前記セルフリフレッシュ周期を測定するためのテストモードコマンドを得ると、前記内部リフレッシュ周期測定回路にテストモードであることを表わすテストモード信号を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックを基準クロックとして供給し、続いて前記セルフリフレッシュコントロール回路を起動するものであり、
前記セルフリフレッシュコントロール回路は、起動されると、前記メモリアレイに対して、前記セルフリフレッシュ動作を行うと共に、前記セルフリフレッシュ周期を有する内部発振信号を前記内部リフレッシュ周期測定回路に出力するものであり、
前記内部リフレッシュ周期測定回路は、入力された前記内部発振信号の前記セルフリフレッシュ周期中に、供給される前記基準クロックの数をカウントするカウンタと、該カウンタのカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路の外部に出力する出力回路とを有するものであることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記出力回路は、前記カウンタのカウント結果を前記テストモード信号に応答して前記ダイナミック型RAM内の入出力バスに出力するものであることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記出力回路によって前記内部リフレッシュ周期測定回路の外部に出力された前記カウント結果と前記外部クロックの周期とを掛け合わせることで、前記半導体集積回路装置のセルフリフレッシュ周期を求めることができることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記セルフリフレッシュ周期は、通常のセルフリフレッシュ周期と、該通常のセルフリフレッシュ周期よりも長周期のスーパーセルフリフレッシュ周期との内の一方であることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記内部リフレッシュ周期測定回路は、更に、1安定マルチバイブレータと、前記カウンタの出力端に接続されたレジスタとを有し、
前記1安定マルチバイブレータは、前記内部発振信号を受け、前記内部発振信号の立上りに応答して、前記カウンタ内の値を前記レジスタに入力させるための第1のパルス状信号を生成すると共に、該第1のパルス状信号の立下りに応答して、前記カウンタ内をリセットさせるための第2のパルス状信号を生成するものであり、
前記カウンタは、前記第2のパルス状信号によりリセットされてから次の第2のパルス状信号によりリセットされるまでの前記基準クロックの数をカウントするものであり、
前記レジスタは、前記第1のパルス状信号に応答して、前記カウンタ内の値を前記カウント結果として記憶するものであり、
前記出力回路は、前記レジスタに記憶されたカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路の外部に出力するものであることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置において、
前記コマンドデコード部は、前記外部コマンドとして、前記テストモードコマンドを得ると、前記内部リフレッシュ周期測定回路に前記テストモード信号を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックを基準クロックとして供給し、続いて、前記コマンドデコード部は、前記外部コマンドとして、セルフリフレッシュモードへのエントリコマンドを得ると、前記セルフリフレッシュコントロール回路を起動するものであることを特徴とする半導体集積回路装置。 - ダイナミック型RAMを有する半導体集積回路装置がセルフリフレッシュ周期でセルフリフレッシュ動作を行っている際の動作電流を測定するデジタル測定器において、
前記動作電流の測定アナログデータをデジタルデータに変換するA/D変換動作を行い、前記デジタルデータを取得データとして出力するA/D変換器と、
前記取得データを加算器出力データに加算する加算動作を行い、加算結果を前記加算器出力データとして出力する加算器と、
待ち時間WAIT-TIMEを与えられているタイマーと、
コントローラとを有し、
前記コントローラは、測定動作開始信号を受けると、1回目の測定動作を開始し、前記A/D変換器に前記A/D変換動作を行わせ、前記取得データを出力させ、続いて前記加算器に前記加算動作を行わせ、前記加算結果を前記加算器出力データとして出力させ、続いて、前記タイマーを起動させ、前記待ち時間WAIT-TIMEだけ、測定の一時停止状態として継続し、前記タイマーが前記待ち時間WAIT-TIMEの時間計測を終了すると、1回目の測定動作を終了して、2回目の測定動作を開始し、2回目の測定動作を前記1回目の測定動作と同様に行うことを特徴とするデジタル測定器。 - 請求項7に記載のデジタル測定器において、
1回目の測定動作における前記加算器の前記加算動作は、前記取得データを加算器出力データとしての0に加算する動作であることを特徴とするデジタル測定器。 - ダイナミック型RAMを有する半導体集積回路装置がセルフリフレッシュ周期でセルフリフレッシュ動作を行っている際の動作電流を測定するデジタル測定器において、
前記動作電流の測定アナログデータをデジタルデータに変換するA/D変換動作を行い、前記デジタルデータを取得データとして出力するA/D変換器と、
前記取得データを加算器出力データに加算する加算動作を行い、加算結果を前記加算器出力データとして出力する加算器と、
測定回数N(Nは3以上の整数)を与えられ、前記加算器出力データを測定回数Nで除算する除算動作を行い、平均値を求める除算器と、
待ち時間WAIT-TIMEを与えられているタイマーと、
前記測定回数Nを与えられているコントローラとを有し、
前記コントローラは、測定動作開始信号を受けると、1回目の測定動作を開始し、前記A/D変換器に前記A/D変換動作を行わせ、前記取得データを出力させ、続いて前記加算器に前記加算動作を行わせ、前記加算結果を前記加算器出力データとして出力させ、続いて、前記タイマーを起動させ、前記待ち時間WAIT-TIMEだけ、測定の一時停止状態として継続し、前記タイマーが前記待ち時間WAIT-TIMEの時間計測を終了すると、1回目の測定動作を終了して、2回目の測定動作を開始し、2回目の測定動作を前記1回目の測定動作と同様に行い、以降N回目の測定動作まで前記1回目の測定動作と同様に繰り返し行い、N回目の測定動作が終了すると、前記除算器に前記除算動作を行わせ、前記平均値を出力させることを特徴とするデジタル測定器。 - 請求項9に記載のデジタル測定器において、
1回目の測定動作における前記加算器の前記加算動作は、前記取得データを加算器出力データとしての0に加算する動作であることを特徴とするデジタル測定器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003402102A JP4237038B2 (ja) | 2003-12-01 | 2003-12-01 | 半導体集積回路装置 |
US10/999,970 US6972585B2 (en) | 2003-12-01 | 2004-12-01 | Semiconductor integrated circuit device and digital measuring instrument |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003402102A JP4237038B2 (ja) | 2003-12-01 | 2003-12-01 | 半導体集積回路装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008281354A Division JP2009080123A (ja) | 2008-10-31 | 2008-10-31 | デジタル測定器及び測定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005166149A true JP2005166149A (ja) | 2005-06-23 |
JP4237038B2 JP4237038B2 (ja) | 2009-03-11 |
Family
ID=34696785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003402102A Expired - Fee Related JP4237038B2 (ja) | 2003-12-01 | 2003-12-01 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6972585B2 (ja) |
JP (1) | JP4237038B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100718040B1 (ko) | 2006-04-06 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리의 리프레시 주기 검출 장치 및 방법 |
JP2007141383A (ja) * | 2005-11-18 | 2007-06-07 | Elpida Memory Inc | 半導体記憶装置 |
US7920437B2 (en) | 2009-04-20 | 2011-04-05 | Hynix Semiconductor Inc. | Address control circuit of semiconductor memory apparatus |
US9711205B2 (en) | 2014-10-13 | 2017-07-18 | Samsung Electronics Co., Ltd. | Method of use time management for semiconductor device and semiconductor device including use time managing circuit |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4440658B2 (ja) * | 2004-01-20 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置 |
US7113439B2 (en) * | 2004-04-22 | 2006-09-26 | Memocom Corp. | Refresh methods for RAM cells featuring high speed access |
US8005995B2 (en) | 2007-08-16 | 2011-08-23 | Micron Technology, Inc. | Command interface systems and methods |
US8422315B2 (en) * | 2010-07-06 | 2013-04-16 | Winbond Electronics Corp. | Memory chips and memory devices using the same |
JP5416238B2 (ja) * | 2012-02-27 | 2014-02-12 | ファナック株式会社 | データ管理機能を備えた波形表示装置 |
KR20150051471A (ko) * | 2013-11-04 | 2015-05-13 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 구동방법 |
KR20180132381A (ko) * | 2017-06-02 | 2018-12-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 동작 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60111971A (ja) | 1983-11-22 | 1985-06-18 | Nissin Electric Co Ltd | 周期計測回路 |
JPH08184460A (ja) | 1994-12-28 | 1996-07-16 | Nippon Seiki Co Ltd | 計器駆動装置 |
US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
JP2002056671A (ja) | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ramのデータ保持方法と半導体集積回路装置 |
JP2003173675A (ja) * | 2001-12-03 | 2003-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
-
2003
- 2003-12-01 JP JP2003402102A patent/JP4237038B2/ja not_active Expired - Fee Related
-
2004
- 2004-12-01 US US10/999,970 patent/US6972585B2/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007141383A (ja) * | 2005-11-18 | 2007-06-07 | Elpida Memory Inc | 半導体記憶装置 |
KR100718040B1 (ko) | 2006-04-06 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리의 리프레시 주기 검출 장치 및 방법 |
US7551504B2 (en) | 2006-04-06 | 2009-06-23 | Hynix Semiconductor Inc. | Apparatus and method of detecting refresh cycle of semiconductor memory |
US7920437B2 (en) | 2009-04-20 | 2011-04-05 | Hynix Semiconductor Inc. | Address control circuit of semiconductor memory apparatus |
US9711205B2 (en) | 2014-10-13 | 2017-07-18 | Samsung Electronics Co., Ltd. | Method of use time management for semiconductor device and semiconductor device including use time managing circuit |
Also Published As
Publication number | Publication date |
---|---|
US20050141314A1 (en) | 2005-06-30 |
JP4237038B2 (ja) | 2009-03-11 |
US6972585B2 (en) | 2005-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100816690B1 (ko) | 온도 감지장치를 구비하는 반도체메모리소자 | |
US6272588B1 (en) | Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry | |
US6762967B2 (en) | Semiconductor memory device having a circuit for fast operation | |
JP4237038B2 (ja) | 半導体集積回路装置 | |
KR100564640B1 (ko) | 온도측정기 동작지시신호 발생기 및 이를 구비하는 반도체메모리 장치 | |
JP3001342B2 (ja) | 記憶装置 | |
US5959915A (en) | Test method of integrated circuit devices by using a dual edge clock technique | |
JPH08203298A (ja) | 集積回路装置及びその試験方法 | |
KR100856069B1 (ko) | 반도체 메모리 장치 및 그의 구동방법 | |
US20040260975A1 (en) | Semiconductor integrated circuit | |
JP2009080123A (ja) | デジタル測定器及び測定方法 | |
US7287142B2 (en) | Memory device and method for arbitrating internal and external access | |
US8542548B2 (en) | Semiconductor memory device and thermal code output circuit capable of correctly measuring thermal codes | |
US7310753B2 (en) | Internal signal test device and method thereof | |
KR100548566B1 (ko) | 메모리 장치의 셀프 리프레쉬 주기 측정 방법 및 그 장치 | |
JP2000090693A (ja) | メモリ試験装置 | |
US6891404B2 (en) | Auto-adjustment of self-refresh frequency | |
JP2004530247A (ja) | ダイナミックメモリおよびダイナミックメモリをテストするための方法 | |
US20030128613A1 (en) | Semiconductor memory device capable of measuring a period of an internally produced periodic signal | |
JPH02105389A (ja) | ダイナミック型記憶装置 | |
JP4156105B2 (ja) | Ic試験装置 | |
JP3705759B2 (ja) | 同期式半導体記憶装置 | |
JP3274270B2 (ja) | 同期型半導体記憶装置における発振回路の周期調整方法 | |
KR19980083772A (ko) | 반도체 메모리 | |
JP2002056670A (ja) | 半導体記憶装置及びその評価方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050427 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080903 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081031 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081126 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081217 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |