JP4388772B2 - 複合型メモリ装置 - Google Patents
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Description
5、205 メモリコントローラ
6、206 CPU
7、290 直列システムバス
11 ローアドレスパッド
12 ローアドレスバッファ
13 ローアドレスディコーダ
21 カラムアドレスパッド
22 カラムアドレスバッファ
23 カラムアドレスディコーダ
24 バーストカウンター
30 センスアンプアレイ
40 データバス
50 データ入/出力バッファ
100 複合型メモリ装置
110、210 非同期式FeRAM
111 セルアレイブロック
112 カラム選択制御部
113 ワードライン/プレートライン駆動部
120、220 ページモード同期式FeRAM
130、230 バーストモード同期式FeRAM
132 カラム選択制御部
140、240 第1のメモリコントローラ
150、250 第2のメモリコントローラ
160、260 第3のメモリコントローラ
170、270 メモリバス
180、280 直列インタフェースコントローラ
200 SoC複合型メモリ装置
Claims (15)
- 非同期式の第1のメモリ装置、
ページモードで動作する同期式の第2のメモリ装置、
バーストモードで動作する同期式の第3のメモリ装置、
前記第1〜第3のメモリ装置の間でデータを伝達するメモリバス、
前記第1のメモリ装置と前記メモリバス間のデータ伝達を制御する第1のメモリコントローラ、
前記第2のメモリ装置と前記メモリバス間のデータ伝達を制御する第2のメモリコントローラ、及び
前記第3のメモリ装置と前記メモリバス間のデータ伝達を制御する第3のメモリコントローラを含み、
前記第1〜第3のメモリ装置は外部のメモリコントローラにより制御されて外部のシステムバスとの間でデータを交換し、前記第1〜第3のメモリ装置のうち何れかが前記外部のシステムバスとデータを交換するとき、前記第1〜第3のメモリ装置のうち残りの2つの装置は、前記メモリバスを経由してデータを交換することができることを特徴とする複合型メモリ装置。 - 前記複合型メモリ装置は、前記メモリバスと外部の直列システムバスとの間でデータ交換を制御する直列インタフェースコントローラをさらに含むことを特徴とする請求項1に記載の複合型メモリ装置。
- 非同期式の第1のメモリ装置、
ページモードで動作する同期式の第2のメモリ装置、
バーストモードで動作する同期式の第3のメモリ装置、
前記第1〜第3のメモリ装置間のデータ伝達を担当するメモリバス、
前記第1のメモリ装置と前記メモリバス間のデータ伝達を制御する第1のメモリコントローラ、
前記第2のメモリ装置と前記メモリバス間のデータ伝達を制御する第2のメモリコントローラ、
前記第3のメモリ装置と前記メモリバス間のデータ伝達を制御する第3のメモリコントローラ、
中央処理装置、
前記中央処理装置と前記第1〜第3のメモリ装置の間でデータを伝送するシステムバス、及び
前記中央処理装置の命令に応答し、前記第1〜第3のメモリ装置と前記システムバス間のデータ伝達を制御するメモリコントローラを含み、
前記第1〜第3のメモリ装置は前記メモリコントローラにより制御されて前記システムバスとの間でデータを交換し、前記第1〜第3のメモリ装置のうち何れかが前記システムバスとデータを交換するとき、前記第1〜第3のメモリ装置のうち残りの2つの装置は、前記メモリバスを経由してデータを交換することができることを特徴とする複合型メモリ装置。 - 前記複合型メモリ装置は、直列データが伝達される直列システムバス、及び
前記メモリバスと前記直列システムバスとの間でデータ交換を制御する直列インタフェースコントローラをさらに含むことを特徴とする請求項3に記載の複合型メモリ装置。 - 前記第1のメモリ装置は、強誘電体メモリ装置であることを特徴とする請求項1〜請求項4のうち何れかに記載の複合型メモリ装置。
- 前記第1のメモリ装置はそれぞれワードライン、プレートライン及びビットラインに連結された複数のセルが格子形に配置されたセルアレイブロック、
ローアドレスディコーダにより応答して前記ワードライン及びプレートラインを駆動する駆動部、
カラムアドレスディコーダにより応答して前記ビットラインとデータバスを連結するカラム選択制御部、
前記システムバスと連結されたデータ入/出力バッファ部、及び
前記カラムアドレスディコーダにより応答して前記データバスと前記データ入/出力バッファ部との間でデータ入/出力を制御するセンスアンプアレイを含み、
前記第1のメモリコントローラは前記センスアンプアレイと前記メモリバスとの間に連結され、前記セルアレイブロックと前記メモリバス間のデータ交換を制御することを特徴とする請求項5に記載の複合型メモリ装置。 - 前記第2のメモリ装置は、強誘電体メモリ装置であることを特徴とする請求項1〜請求項4のうち何れかに記載の複合型メモリ装置。
- 前記第2のメモリ装置はそれぞれワードライン、プレートライン及びビットラインに連結された複数のセルが格子形に配置されたセルアレイブロック、
ローアドレスディコーダにより応答して前記ワードライン及びプレートラインを駆動する駆動部、
カラムアドレスディコーダにより応答して前記ビットラインとデータバスを連結するカラム選択制御部、
前記システムバスと連結されたデータ入/出力バッファ部、及び
前記カラムアドレスディコーダにより応答して前記データバスと前記データ入/出力バッファ部との間でデータ入/出力を制御するセンスアンプアレイを含み、
前記第2のメモリコントローラは前記センスアンプアレイと前記メモリバスとの間に連結され、前記セルアレイブロックと前記メモリバス間のデータ交換を制御することを特徴とする請求項7に記載の複合型メモリ装置。 - 前記第3のメモリ装置は、強誘電体メモリ装置であることを特徴とする請求項1〜請求項4のうち何れかに記載の複合型メモリ装置。
- 前記第3のメモリ装置はそれぞれワードライン、プレートライン及びビットラインに連結された複数のセルが格子形に配置されたセルアレイブロック、
カラムアドレスバッファからカラムアドレスを受信してカラムアドレスが順次増加するようにカラムアドレスディコーダを制御するバーストカウンター、
前記カラムアドレスディコーダにより応答して前記ワードライン及びプレートラインを駆動する駆動部、
カラムアドレスディコーダにより応答して前記ビットラインとデータバスを連結するカラム選択制御部、
前記システムバスと連結されたデータ入/出力バッファ部、及び
前記カラムアドレスディコーダにより応答して前記データバスと前記データ入/出力バッファ部との間でデータ入/出力を制御するセンスアンプアレイを含み、
前記第3のメモリコントローラは前記センスアンプアレイと前記メモリバスとの間に連結され、前記セルアレイブロックと前記メモリバス間のデータ交換を制御することを特徴とする請求項9に記載の複合型メモリ装置。 - 前記第1〜第3のメモリ装置は、強誘電体メモリ装置であることを特徴とする請求項1〜請求項4のうち何れかに記載の複合型メモリ装置。
- 前記第1〜第3のメモリ装置は、MRAM装置であることを特徴とする請求項1〜請求項4のうち何れかに記載の複合型メモリ装置。
- 前記第1〜第3のメモリ装置は、PRAM装置であることを特徴とする請求項1〜請求項4のうち何れかに記載の複合型メモリ装置。
- 前記第2のメモリ装置は、フラッシュメモリ装置であることを特徴とする請求項1〜請求項4のうち何れかに記載の複合型メモリ装置。
- それぞれ独立的に動作することができる複数のメモリ装置、
前記複数のメモリ装置の間でデータの伝達を担当するメモリバス、及び
前記それぞれのメモリ装置と前記メモリバスとの間でデータ伝達を制御する複数のメモリコントローラを含み、
前記複数のメモリ装置は外部のコントローラにより制御されて外部のシステムバスとデータを交換し、前記複数のメモリ装置のうち何れかが前記外部のシステムバスとデータを交換するとき、残りのメモリ装置のうち何れか2つの装置は前記メモリバスを経由してデータを交換することができることを特徴とする複合型メモリ装置。
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