TWI490883B - 半導體記憶裝置 - Google Patents

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TWI490883B
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Description

半導體記憶裝置
本發明係關於半導體記憶裝置，且更特定而言，係關於半導體記憶裝置中資料的儲存與輸出。
半導體記憶裝置可藉著：經由複數墊(pad)而自外部半導體記憶裝置接收資料、儲存資料至記憶庫、以及透過該等墊輸出儲存在記憶庫內的資料，來實施資料儲存/輸出的操作。這些操作被稱為半導體記憶裝置的讀/寫操作。資料可透過輸入/輸出線在該等墊和記憶庫間被傳輸。
請參照第1圖，為習用半導體記憶體裝置的結構圖。如第1圖中所示，習用半導體記憶體裝置10包含第一至第八記憶庫Bank0至Bank7，複數個資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞，和資料輸入/輸出單元11、12和13。資料輸入/輸出單元11、12和13連接至數個墊(圖未示)。資料輸入/輸出單元11、12和13跟第一至第八記憶庫Bank0至Bank7可透過資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞互相傳輸。該等資料輸入/輸出單元11、12和13被提供於每個記憶庫。為了簡潔地描述，第1圖的資料輸入/輸出單元11、12和13中，關於資料的輸入(寫入操作)僅顯示對準電路Din，關於資料的輸出(讀取操作)則僅顯示管線鎖定電路PIPE。
在寫入操作期間，半導體記憶裝置10可透過複數墊，從半導體裝置的外部輸入串列資料；透過資料對準電路Din去轉換串列資料成為並列資料，而該資料對準電路為資料輸入/輸出單元11、12和13的一部份；透過資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞傳輸並列資料至對應的記憶庫；和儲存被轉換的該資料至相對應的記憶庫。在讀取操作期間，半導體記憶裝置10，可透過資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞傳輸儲存於對應的記憶庫中之資料至管線鎖定電路PIPE，而該管線鎖定電路為資料輸入/輸出單元11、12和13的一部份。該管線鎖定電路PIPE可將所傳輸的並列資料轉換為串列資料，且可透過數個墊輸出被轉換的該資料至外部。
如前所述，在寫入操作和讀取操作期間，資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞的功能係作為資料傳輸路徑。資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞被安排在第一至第八記憶庫Bank0至Bank7間的一周邊區域中。隨著記憶體裝置的處理能力增加，資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞的數量就要跟著增加。舉例來說，如第1圖所示，為了讓半導體記憶體裝置10在連續執行八次的讀或寫操作期間裡可處理16位元的資料，就需要總計128條的資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞。因此，如果複數個資料輸入/輸出線GIO_0＜0：15＞至GIO_7＜0：15＞被配置於前述之有限的周邊區域中，半導體記憶裝置佈局的邊緣限度就很難被周全。
在本發明一具體實施例中，一半導體記憶裝置，其包含：第一資料輸入/輸出線，其配置來傳輸第一記憶庫的資料；第二資料輸入/輸出線，其配置來傳輸第二記憶庫的資料；第一資料輸出區段，其配置來基於輸入/輸出模式下，對準和輸出透過第一輸入/輸出線所傳輸的資料；及第二資料輸出區段，其配置來基於輸入/輸出模式和位址信號下，對準和輸出透過第一輸入/輸出線或第二資料輸入/輸出線的二者之一所傳輸的資料。
在本發明另一具體實施例中，其半導體記憶體裝置包含第一資料輸入區段，其配置來基於輸入/輸出模式下，對準輸入的資料和輸出被對準的資料至第一資料輸入/輸出線；第二資料輸入區段，其配置來基於輸入/輸出模式和位址信號，對準輸入資料和輸出被對準的資料至第一資料輸入/輸出線或第二資料輸入/輸出線的二者之一；及第一記憶庫，其配置來儲存透過該第一和第二資料輸入/輸出線所傳輸的資料。
在本發明另一具體實施例中，其半導體記憶體裝置包含第一記憶庫之上庫和第二記憶庫之上庫；第一記憶庫之下庫和第二記憶庫之下庫；第一資料輸入/輸出線連接至該第一和第二記憶庫之上庫；第二資料輸入/輸出線連接至該第一和第二記憶庫之下庫；第一資料輸入/輸出單元，其配置來透過第一資料輸入/輸出線與該第一和第二記憶庫之上庫連通；第二資料輸入/輸出單元，其配置來透過第一和第二資料輸入/輸出線與該第一和第二記憶庫之上庫與下庫連通。
現在將詳細參照與揭示內容一致的該等具體實施例，其範例係說明在該等所附圖中。儘可能地將使用相同的參考數字貫穿該等圖式，以指稱相同的或類似的部分。
請參照第2圖，係根據本發明具體實施例之半導體記憶體裝置1的組態圖，半導體記憶體裝置1可包括第一至第四記憶庫Bank0至Bank3。第一至第四記憶庫Bank0至Bank3各別地被分為上庫Bank0_up至Bank3_up和下庫Bank0_dn至Bank3_dn。上庫Bank0_up至Bank3_up和下庫Bank0_dn至Bank3_dn各別地被分在不同的區域。第一記憶庫之上庫Bank0_up和第二記憶庫的上庫Bank1_up可分在第一庫區A，及第一記憶庫之下庫Bank0_dn和第二記憶庫的下庫Bank1_dn可分在第二庫區B。第三記憶庫之上庫Bank2_up和第四記憶庫的上庫Bank3_up可分在第三庫區C。及第三記憶庫之下庫Bank2_dn和第四記憶庫的下庫Bank3_dn可分在第四庫區D。在第2圖中，第一和第三庫區A和C被安排至左側，而第二和第四庫區B和D被安排至右側。
第2圖之半導體記憶體裝置1更包含第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞、第二資料輸入/輸出線GIO_0＜0：7>至＜GIO_7＜0：7＞、第一資料輸入/輸出單元100和第二資料輸入/輸出單元200。第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞連接至第一至第四記憶庫之上庫Bank0_up至Bank3_up。亦即，以第一和第二資料輸入/輸出單元100和200來看，第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞被置於左側延展處。第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞連接至第一至第四記憶庫之下庫Bank0_dn至Bank3_dn。亦即，以第一和第二資料輸入/輸出單元100和200來看，第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞被置於右側延展處。
第一資料輸入/輸出單元100連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。在讀取操作期間，半導體記憶體裝置1可透過經對準的第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞，將儲存於第一至第四記憶庫之上庫Bank0_up至Bank3_up的資料傳輸至第一資料輸入/輸出單元100。在寫入操作期間，半導體記憶體裝置1可透過第一資料輸入/輸出單元100來對準所輸入的資料，以及透過第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞傳輸已對準資料至第一至第四記憶庫之上庫Bank0_up至Bank3_up中。因此，第一資料輸入/輸出單元100可透過第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞與第一至第四記憶庫之上庫Bank0_up至Bank3_up連通。
第一資料輸入/輸出單元100在基於輸入/輸出模式下，可選擇性地連接第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。因此，第一資料輸入/輸出單元100基於輸入/輸出模式下，可選擇性地與第一至第四記憶庫之上庫Bank0_up至Bank3_up連通。舉例來說，第一資料輸入/輸出單元100在第一輸入/輸出模式下沒有連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞；而在第二輸入/輸出模式下則連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。在此情況下，第一資料輸入/輸出單元100可在第一輸入/輸出模式下處於未被啟動的狀態。
第二資料輸入/輸出單元200連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞和第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞。第二資料輸入/輸出單元200基於例如：在輸入/輸出模式下和位址信號ADD下，可選擇性地與第一或第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞二者之一連通。第二資料輸入/輸出單元200可在第一輸入/輸出模式下，回應位址信號ADD，而選擇性地與第一或第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞二者之一連通；以及，可在第二輸入/輸出模式下，與第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞連通。在第一輸入/輸出模式下，第二資料輸入/輸出單元200在讀取操作期間可與第一或第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞二者之一連接以回應位址信號ADD，和可對準及輸出由所連接的資料輸入/輸出線傳輸的資料。在第一輸入/輸出模式下，第二資料輸入/輸出單元200可在寫入操作期間對準該輸入的資料，並透過第一或第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞二者之一傳輸該已對準的資料以回應位址信號ADD。在第二輸入/輸出模式下，第二資料輸入/輸出單元200在讀取操作期間可對準和輸出透過第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞所傳輸的資料。在第二輸入/輸出模式的寫入操作模式期間中，第二資料輸入/輸出單元200在寫入操作模式期間可對準已輸入的資料並透過第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞輸出該已對準的資料。因此，第二資料輸入/輸出單元200，在第一輸入/輸出模式且基於位址信號ADD下，可選擇性地與第一至第四記憶庫之上庫Bank0_up至Bank3_up或第一至第四記憶庫之下庫Bank0_dn至Bank3_dn連通；及在第二輸入/輸出模式下，可與第一至第四記憶庫之下庫Bank0_dn至Bank3_dn連通。
第一和第二輸入/輸出模式可藉由輸入/輸出模式信號I/O來決定。藉由半導體記憶裝置1，輸入/輸出模式信號I/O是一個可決定同一時間能夠輸入和輸出信號數量的信號。舉例來說，X4，X8和X16信號可被用來作為輸入/輸出模式信號I/O。X4信號可表明在輸入/輸出模式下，可同時輸入/輸出4位元的資料；X8信號可表明在輸入/輸出模式下，可同時輸入/輸出8位元的資料；X16信號可表明在輸入/輸出模式下，可同時輸入/輸出16位元的資料。半導體記憶裝置的模式暫存器組可產生輸入/輸出模式信號I/O。於本發明的一具體實施例中，第一輸入/輸出模式可被表明為X8信號輸入/輸出模式，和第二輸入/輸出模式可被表明為X16信號輸入/輸出模式，然而本發明並不限於此。如位址信號ADD，一個通常被用來選擇半導體記憶裝置之列的列位址信號即可被使用。
在半導體記憶裝置1中，第一至第四記憶庫Bank0至Bank3可透過分割成上庫Bank0_up至Bank3_up和下庫Bank0_dn至Bank3_dn配置於第一至第四庫區A至D。第一至第四庫區A至D可安排在左側和右側。第一和第二資料輸入/輸出單元100和200可配置在第一至第四庫區A至D之間，也就是說，在周邊區域的中央部位。配置於左側之第一至第四記憶庫之上庫Bank0_up至Bank3_up可透過第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞連接至第一資料輸入/輸出單元100。再者，配置於右側之第一至第四記憶庫之下庫Bank0_dn至Bank3_dn則可透過第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞連接至第二資料輸入/輸出單元200。在先前技術中，一記憶庫可配置128條的資料輸入/輸出線。在上述描述的結構中，一記憶庫雖然只有配置64條的資料輸入/輸出線，半導體記憶裝置1的資料輸入/輸出操作仍可如先前技術般以相同的方式來執行。
第2圖中的半導體記憶體裝置1可更包含資料輸入/輸出緩衝單元300。資料輸入/輸出緩衝單元300可在讀取操作期間緩衝從第一和第二資料輸入/輸出單元100和200所輸出的資料，並輸出該緩衝資料至墊(pad)。資料輸入/輸出緩衝單元300可在寫入操作期間緩衝透過墊輸入的外部資料和傳送該緩衝資料至第一和第二資料輸入/輸出單元100和200。不同於第一和第二資料輸入/輸出單元100和200的是，資料輸入/輸出緩衝單元300可配置在相鄰於庫區A至D。換言之，如習知技術的配置方式，資料輸入/輸出緩衝單元300可配置在墊所在的位置。
第3圖係顯示第2圖中第一資料輸入/輸出單元100組態的方塊圖。請參考第3圖，第一資料輸入/輸出單元100可包含第一資料輸出區段110和第一資料輸入區段120。第一資料輸出區段110和第一資料輸入區段120，在基於輸入/輸出模式下，可選擇性地連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。第一資料輸出區段110和第一資料輸入區段120，在輸入/輸出模式信號I/O所決定的第一輸入/輸出模式下，未連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。第一資料輸出區段110和第一資料輸入區段120在第二輸入/輸出模式下，可連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。輸入/輸出模式是第一輸入/輸出模式或第二輸入/輸出模式係可根據輸入/輸出模式信號I/O來決定。
第一資料輸出區段110可包含第一輸出選擇部111和第一管線鎖定電路112。第一輸出選擇部111，可基於輸入/輸出模式，傳輸透過第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞所輸出的資料。第一管線鎖定電路112，可對準從第一輸出選擇部111輸出的資料，和輸出已對準的資料至資料輸入/輸出緩衝單元300。據此，第一資料輸出區段110可視為一個與半導體記憶體裝置1之讀取操作有關的電路。第一輸出選擇部111可實施為一多工器，其具有作為控制信號的輸入/輸出模式信號I/O，而第一管線鎖定電路112則可用習知技術慣用的方式來配置。
第一資料輸入區段120可包含第一輸入選擇部121和第一資料對準電路122。第一輸入選擇部121，基於輸入/輸出模式下，可選擇性地連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。第一資料對準電路122，可對準從輸入/輸出緩衝單元300輸入的資料和輸出已對準的資料至第一輸入選擇部121。據此，第一資料輸入區段120可視為一個與半導體記憶體裝置1之寫入操作有關的電路。第一輸入選擇部121可實施為一多工器，其具有作為控制信號的輸入/輸出模式信號I/O，而第一資料對準電路122則可用習知技術慣用的方式來配置。
在前述的組態中，第一資料輸入/輸出單元100，基於輸入/輸出模式下可選擇性地連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞，和與第一至第四記憶庫之上庫Bank0_up至Bank3_up連通。如此，第一資料輸入/輸出單元100，可實施第一至第四記憶庫之上庫Bank0_up至Bank3_up的讀取/寫入操作。
第4圖係顯示第2圖中第二資料輸入/輸出單元200組態的方塊圖為圖解說明參考圖2中所裝置的第一資料輸入/輸出單元200。請參考第4圖，第二資料輸入/輸出單元200可包含第二資料輸出區段210和第二資料輸入區段220。第二資料輸出區段210和第二資料輸入區段220，在基於輸入/輸出模式和位址信號ADD下，可連接至第一或第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞二者之一。
第二資料輸出區段210，可包含第二輸出選擇部211和第二管線鎖定電路212。第二資料輸入區段220可包含第二輸入選擇部221和第二資料對準電路222。據此，第二資料輸出區段210可視為一個與半導體記憶體裝置1之讀取操作有關的電路；而第二資料輸入區段220可視為一個與半導體記憶體裝置1之寫入操作有關的電路。第二輸出選擇部211和第二輸入選擇部221分別可實施為一多工器，其具有作為控制信號的輸入/輸出模式信號I/O和位址信號ADD，而第二管線鎖定電路212和第二資料對準電路222則可用習知技術慣用的方式來配置。
第二資料輸入/輸出單元200可實施讀取操作。第二輸出選擇部211，在基於輸入/輸出模式和位址信號ADD下，可連接至第一或第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞二者之一。在由輸入/輸出模式信號I/O所決定的第一輸入/輸出模式中，第二輸出選擇部211，在基於位址信號ADD下，可輸出由第一或第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞二者之一所傳輸的資料。在第二輸入/輸出模式中，第二輸出選擇部211可輸出從第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞所傳輸的資料，而不管位址信號ADD。透過第二輸出選擇部211輸出的資料可藉由第二管線鎖定電路212來對準，該對準之資料被輸出至資料輸入/輸出緩衝單元300。如上所述，輸入/輸出模式為第一輸入/輸出模式或第二輸入/輸出模式係可根據輸入/輸出模式信號I/O來決定。
第二資料輸入/輸出單元200亦可實施寫入操作。透過資料輸入/輸出緩衝單元300輸入的資料，可由第二資料對準電路222對準，並輸入至第二輸入選擇部221。第二輸入選擇部221，基於輸入/輸出模式和位址信號ADD下，可連接至第一或第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞二者之一。在第一輸入/輸出模式中，第二輸入選擇部221，在基於位址信號ADD下，可選擇性地連接至第一及第二資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞或GIO_0＜0：7＞至GIO_7＜0：7＞。舉例來說，當位址信號處於高位準時，第二輸入選擇部221可連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞，由第二資料對準電路222所對準的資料可透過第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞傳輸至第一至第四記憶庫之上庫Bank0_up至Bank3_up。相反地，當位址信號處於低位準時，第二輸入選擇部221可連接至第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞，由第二資料對準電路222所對準的資料可透過第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞傳輸至第一至第四記憶庫之下庫Bank0_dn至Bank3_dn。在第二輸入/輸出模式中，第二輸入選擇部221將第二資料對準電路222對準之資料傳輸至第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞而不管位址信號ADD。
半導體記憶體裝置1根據本發明之具體實施例的詳細操作說明可參照第2至4圖。在第一輸入/輸出模式下，半導體記憶體裝置1的讀取操作首先如下所述。當第一記憶庫之上庫Bank0_up被執行為讀取操作時，位址信號ADD可成為高位準。第一資料輸入/輸出單元100處於未被啟動狀態時，第二資料輸出區段210的第二輸出選擇部211連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。儲存於第一記憶庫之上庫Bank0_up的資料可被傳輸至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞。傳輸至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞的資料係透過第二輸出選擇部211輸入至第二管線鎖定電路212。該管線鎖定電路212對準此並列輸入的資料，和輸出串列式對準的資料。資料輸入/輸出緩衝單元300緩衝此串列式對準的資料，而該緩衝資料可透過墊輸出至外部。在第一記憶庫之下庫Bank0_dn之讀取操作實施的情況下，該位址信號ADD係成為低位準。由於第二輸出選擇部211係連接至第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞，儲存於第一記憶庫之下庫Bank0_dn的資料就可輸入至第二管線鎖定電路212。因此，儲存於第一記憶庫之下庫Bank0_dn的資料可透過第二管線鎖定電路212及輸入/輸出緩衝單元300來輸出。據此，因為第一輸入/輸出模式下輸入和輸出的資料位元數係屬於第二輸入/輸出模式下輸入和輸出資料位元數的一半，在第一輸入/輸出模式下就可透過第二資料輸入/輸出單元200實施半導體記憶體裝置1的讀取/寫入操作。
當第一記憶庫之上庫Bank0_up的寫入操作被執行時，位址信號ADD可成為一低位準。從外部透過墊及輸入/輸出緩衝單元300所輸入的資料會被輸入至第二資料輸入/輸出單元200之第二資料對準電路222，然後會被對準。該已對準之資料被輸入至第二資料輸入區段220的第二輸入選擇部221。此時，由於位址信號ADD具有高位準，第二輸入選擇部221連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞，已對準之資料則透過第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞傳輸至第一記憶庫之上庫Bank0_up，並儲存於第一記憶庫之上庫Bank0_up。
當實施第一記憶庫之下庫Bank0_dn的寫入操作被執行時，位址信號ADD成為低位準。第二輸入選擇部221連接至第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞，以及，由第二資料對準電路222所對準的資料係透過第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞傳輸至第一記憶庫之下庫Bank0_dn，並可儲存於第一記憶庫之下庫Bank0_dn。
在第二輸入/輸出模式中，第一資料輸入/輸出單元100之第一輸出選擇部111和第一輸入選擇部121連接至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞；以及，第二資料輸入/輸出單元200之第二輸出選擇部211和第二輸入選擇部221係連接至第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞，而不管位址信號ADD。
在讀取操作期間，儲存於第一記憶庫之上庫Bank0_up的資料可傳輸至第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞，而儲存於第一記憶庫之下庫Bank0_dn的資料可傳輸至第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞。第一資料輸出區段110之第一輸出選擇部111，可將透過第一資料輸入/輸出線GIO_0＜8：15＞至GIO_7＜8：15＞傳輸的資料輸出至第一管線鎖定電路112；而第二資料輸出區段210之第二輸出選擇部211可將透過第二資料輸入/輸出線GIO_0＜0：7＞至GIO_7＜0：7＞傳輸的資料輸出至第二管線鎖定電路212。第一和第二管線鎖定電路112和212對準從第一和第二輸出選擇部111和211所輸出的資料，再輸出該已對準之資料至資料輸入/輸出緩衝單元300。資料輸入/輸出緩衝單元300緩衝已對準之資料，並透過墊輸出其緩衝資料。如此，第一記憶庫之上和下庫Bank0_up和Bank0_dn的讀取操作可被實施。第二至第四記憶庫之上和下庫Bank1_up和Bank3_dn的讀取操作可以相同的方式被實施。
在寫入操作期間，透過墊和資料輸入/輸出緩衝單元300輸入的外部資料被輸入至第一和第二資料對準電路122和222。第一和第二資料對準電路122和222對準輸入的資料並輸出已對準之資料至第一和第二輸入選擇部121和221。由於第一輸入選擇部121連接至第一資料輸入/輸出線GIO_0<8：15>至GIO_7<8：15>，藉由第一資料對準電路122所對準的資料會透過第一資料輸入/輸出線GIO_0<8：15>至GIO_7<8：15>來傳輸，並可儲存第一記憶庫之上庫Bank0_up。由於第二輸入選擇部221連接至第二資料輸入/輸出線GIO_0<0：7>至GIO_7<0：7>，藉由第二資料對準電路222而被對準的資料將透過第二資料輸入/輸出線GIO_0<0：7>至GIO_7<0：7>傳輸，以及，可儲存於第一記憶庫之下庫Bank0_dn。如此，第一記憶庫之上和下庫Bank0_up和Bank0_dn的寫入操作可被實施。第二至第四記憶庫Bank1至Bank3的寫入操作可利用相同的方式來實施。
從先前的詳細描述中可明顯了解到，由於記憶庫被劃分成上下庫，以及用來執行資料輸入/輸出操作的資料輸入/輸出單元被配置於周邊區域的中央部位，使得相較於先前 技術下，本發明可減少輸入/輸出線的數量。據此，半導體記憶裝置佈局的邊緣限度就可被改進。並且，提供了一種基於輸入/輸出模式下，有能力選擇性地利用降低數量之輸入/輸出線的資料輸入/輸出結構。
雖然以上已參照用於特定應用的例示性範例說明特定具體實施例，但熟習此項技術者將可了解，該所說明之具體實施例僅係舉例來說明。熟習此項技藝者參考在此揭示內容中所提供之該等教導將可辨識其他的修訂例、應用及/或具體實施例，以及本發明所揭示內容將具有顯著效用的其他領域。據此，於文中所說明之半導體記憶體裝置，不應基於該所說明之具體實施例而被限制。而是，於文中所說明之半導體記憶體裝置，僅應根據與該等以上說明及所附圖式搭配時的下列該等申請專利範圍。
10．．．半導體記憶體裝置
11~13．．．資料輸入/輸出單元
Bank0~Bank7．．．第一記憶庫~第八記憶庫
PIPE/DIN．．．資料輸入/輸出單元
GIO_0＜0：15＞~GIO_7＜0：15＞．．．資料輸入/輸出線
1．．．半導體記憶體裝置
A．．．第一庫區
B．．．第二庫區
C．．．第三庫區
D．．．第四庫區
100．．．第一資料輸入/輸出單元
200．．．第二資料輸入/輸出單元
300．．．資料輸入/輸出緩衝單元
Bank0_up~Bank3_up．．．第一記憶庫之上庫~第四記憶庫之上區段
Bank0_dn~Bank3_dn．．．第一記憶庫之下庫~第四記憶體庫之下庫
GIO_0＜8：15＞~GIO_7＜8：15＞．．．第一資料輸入/輸出線
GIO_0＜0：7＞~GIO_7＜0：7＞．．．第二資料輸入/輸出線
ADD．．．位址信號
I/O．．．輸入/輸出模式信號
110．．．第一資料輸出區段
120．．．第一資料輸入區段
111．．．第一輸出選擇部
112．．．第一管線鎖定電路
121．．．第一輸入選擇部
122．．．第一資料對準電路
210．．．第二資料輸出區段
220．．．第二資料輸入區段
211．．．第二輸出選擇部
212．．．第二管線鎖定電路
221．．．第二輸入選擇部
222．．．第二資料對準電路
第1圖係例示習用半導體記憶體裝置之組態圖；第2圖係根據本發明具體實施例中半導體記憶體裝置之組態圖。
第3圖係顯示第2圖中第一資料輸入/輸出單元100組態的方塊圖；以及第4圖係顯示第2圖中第二資料輸入/輸出單元200組態的方塊圖。
1．．．半導體記憶體裝置
A．．．第一庫區
B．．．第二庫區
C．．．第三庫區
D．．．第四庫區
100．．．第一資料輸入/輸出單元
200．．．第二資料輸入/輸出單元
300．．．資料輸入/輸出緩衝單元
Bank0_up~Bank3_up．．．第一記憶庫之上庫~第四記憶庫之上庫
Bank0_dn~Bank3_dn．．．第一記憶庫之下庫~第四記憶庫之下庫
GIO_0＜8：15＞~GIO_7＜8：15＞．．．第一資料輸入/輸出線
GIO_0＜0：7＞~GIO_7＜0：7＞．．．第二資料輸入/輸出線
ADD．．．位址信號
I/O．．．輸入/輸出模式信號

Claims (21)

  1. 一種半導體記憶體裝置，其包含：一第一資料輸入/輸出線，其配置來傳輸一第一記憶庫的資料；一第二資料輸入/輸出線，其配置來傳輸該第一記憶庫的資料；一第一資料輸出區段，其配置來基於一輸入/輸出模式下，對準和輸出透過該第一資料輸入/輸出線所傳輸的資料；及一第二資料輸出區段，其配置來基於該輸入/輸出模式和一位址信號下，對準和輸出透過該第一輸入/輸出線或該第二資料輸入/輸出線的二者之一所傳輸的資料。
  2. 如申請專利範圍第1項之半導體記憶體裝置，其中，在一第一輸入/輸出模式下，該第一資料輸出區段未被啟動；而在一第二輸入/輸出模式下，對準和輸出透過該第一資料輸入/輸出線所傳輸的資料。
  3. 如申請專利範圍第2項之半導體記憶體裝置，其中，在該第一輸入/輸出模式下，該第二資料輸出區段對準和輸出透過該第二資料輸入/輸出線所傳輸的資料；而在基於該第二輸入/輸出模式的該位址信號下，則對準和輸出透過該第一資料輸入/輸出線或該第二資料輸入/輸出線二者之一所傳輸的資料。
  4. 如申請專利範圍第1項之半導體記憶體裝置，其中該第一資料輸出區段包含：一第一輸出選擇部，其配置在基於該輸入/輸出模式下，選擇性地連接至該第一資料輸入/輸出線；及一第一管線鎖定電路，其配置來對準該第一輸出選擇部輸出的資料。
  5. 如申請專利範圍第4項之半導體記憶體裝置，其中該第二資料輸出區段包含：一第二輸出選擇部，其配置在基於該輸入/輸出模式和該位址信號下，選擇性地連接至該第一和第二資料輸入/輸出線；及一第二管線鎖定電路，其配置來對準該第二輸出選擇部輸出的資料。
  6. 如申請專利範圍第1項之半導體記憶體裝置，其中該第一資料輸出區段對準透過該第一資料輸入/輸出線所傳輸的並列式資料，使其為一串列式資料，並輸出該已對準的串列式資料。
  7. 如申請專利範圍第1項之半導體記憶體裝置，其中該第二資料輸出區段對準透過該第一和第二資料輸入/輸出線所傳輸的並列式資料，使其為一串列式資料，並輸出該已對準的串列式資料。
  8. 如申請專利範圍第1項之半導體記憶體裝置，更包含：一資料輸出緩衝單元，其配置來緩衝該第一和第二資料輸出區段所輸出的資料，且輸出經緩衝的資料至一墊。
  9. 一種半導體記憶體裝置，其包含：一第一資料輸入區段，其配置來基於一輸入/輸出模式下，對準輸入的資料和輸出被對準的資料至一第一資料輸入/輸出線；一第二資料輸入區段，其配置來基於該輸入/輸出模式和一位址信號下，對準輸入的資料和輸出被對準的資料至該第一資料輸入/輸出線和一第二資料輸入/輸出線的二者之一；及一第一記憶庫，其配置來儲存透過該第一和第二資料輸入/輸出線所傳輸的資料。
  10. 如申請專利範圍第9項之半導體記憶體裝置，其中在一第一輸入/輸出模式下，該第一資料輸入區段未被啟動；而在一第二輸入/輸出模式下，對準輸入的資料和輸出被對準的資料至該第一資料輸入/輸出線。
  11. 如申請專利範圍第10項之半導體記憶體裝置，其中在基於該第一輸入/輸出模式的該位址信號下，第二資料輸入區段對準輸入的資料並輸出被對準的資料至該第一和第二資料輸入/輸出線的二者之一；以及，在第二輸入/輸出模式下，對準輸入的資料並輸出被對準的資料至該第二資料輸入/輸出線。
  12. 如申請專利範圍第9項之半導體記憶體裝置，其中該第一資料輸入區段包含：一第一資料對準路，其配置來對準和輸出所輸入的資料；及一第一輸入選擇部，其配置來基於該輸入/輸出模式下，選擇性地將該第一資料對準電路的一輸出輸至該第 一資料輸入/輸出線。
  13. 如申請專利範圍第12項之半導體記憶體裝置，其中該第二資料輸入區段包含：一第二資料對準電路，其配置來對準和輸出所輸入資料；及一第二輸入選擇部，其配置來基於該輸入/輸出模式和位址信號下，選擇性地將該第二資料對準電路的一輸出輸至該第一和第二資料輸入/輸出線的二者之一。
  14. 如申請專利範圍第9項之半導體記憶體裝置，其中該第一資料輸入區段對準輸入的串列式資料，使其轉換為並列式資料，以及輸出已對準的該並列式資料至該第一資料輸入/輸出線。
  15. 如申請專利範圍第9項之半導體記憶體裝置，其中該第二資料輸入區段對準輸入的串列式資料，使其轉換為並列式資料，以及輸出已對準的該並列式資料至該第一和第二資料輸入/輸出線的二者之一。
  16. 如申請專利範圍第9項之半導體記憶體裝置，更包含：一資料輸入緩衝單元，其配置來緩衝透過一墊輸入的外部資料，以及產生該輸入的資料。
  17. 一種半導體記憶體裝置，其包含：一第一記憶庫之一上庫和一第二記憶庫之一上庫；一第一記憶庫之一下庫和一第二記憶庫之一下庫；一第一資料輸入/輸出線連接至該第一和第二記憶庫的上庫；一第二資料輸入/輸出線連接至該第一和第二記憶庫的下庫；一第一資料輸入/輸出單元，其配置來透過該第一資料輸入/輸出線與該第一和第二記憶庫之上庫連通；一第二資料輸入/輸出單元，其配置來透過該第一和第二資料輸入/輸出線與該第一和第二記憶庫之上庫和下庫連通。
  18. 如申請專利範圍第17項之半導體記憶體裝置，其中，在一第一輸入/輸出模式下，該第一資料輸入/輸出單元未與該第一和第二記憶庫之上庫連通；以及，在一第二輸入/輸出模式下，則與該第一和第二記憶庫之上庫連通。
  19. 如申請專利範圍第18項之半導體記憶體裝置，其中該第二資料輸入/輸出單元，在基於該第一輸入/輸出模式的一位址信號下，與該第一和第二記憶體庫之上庫和該第一和第二記憶庫之下庫連通；以及，在該第二輸入/輸出模式下，與該第一和第二記憶庫之下庫連通。
  20. 如申請專利範圍第17項之半導體記憶體裝置，其中，該第一和第二記憶庫之上庫被設置於一第一庫區，該第一和第二記憶庫之下庫被設置於一第二庫區；及其中該第一和第二庫區被分別的安排在左側和右側，該第一和第二資料輸入/輸出單元係被置於該第一和第二庫區之間。
  21. 如申請專利範圍第17項之半導體記憶體裝置，更包含：一資料輸入/輸出緩衝單元，其配置來緩衝透過該第一和第二資料輸入/輸出單元所輸出的資料，或緩衝透過一墊輸入的資料及輸出被緩衝的資料至該第一和第二資料輸入/輸出單元。
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