KR20160143055A - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로서, 제1 데이터 버스 또는 제2 데이터 버스를 통해 다수의 데이터를 다수의 뱅크 영역에 저장하거나, 상기 다수의 뱅크 영역으로부터 상기 다수의 데이터를 외부 데이터 핀으로 출력하는 데이터 입출력부; 상기 제1 데이터 버스를 통해 비트그룹 중 첫 번째로 입출력되는 데이터인 하위비트에 대응하는 데이터를 저장하는 제1 뱅크 영역 및 상기 제2 데이터 버스를 통해 상기 비트그룹 중 상기 하위비트에 대응하는 데이터의 입출력 이후 입출력되는 데이터인 상위비트에 대응하는 데이터를 저장하는 제2 뱅크 영역을 포함하는 단위뱅크를 다수 개 포함하되, 상기 다수의 단위뱅크 각각의 제1 뱅크 영역이 상기 다수의 단위 뱅크 각각의 제2 뱅크 영역보다 상기 데이터 전달부에 더 인접하게 배치될 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로 리드 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치(특히, DRAM DDR3, DDR4)는 라이트(Write) 동작시 라이트 커맨드가 입력될 때 다이나믹 터미네이션(Dynacmic On-Die Termination: DODT)에 맞춰 클럭에 동기되어 동작할 수 있다. 또한, 반도체 메모리 장치는 ODT 커맨드가 입력될 때 노말 터미네이션(normal On-Die Termination: ODT)에 맞춰 클럭에 동기되어 동작할 수 있다. 또한, 반도체 메모리 장치는 리드 데이터가 입력될 때 데이터 출력(data output) 동작이 모드 레지스터 셋(Mode Register Set: MRS)에 의해 결정되는 카스 라이트 레이턴시(CAS WRITE Latency: CWL), 리드 레이턴시(Read Latency: RL)에 맞추어 클럭에 동기되어 동작할 수 있다. 이때, 리드 레이턴시는 어디티브 레이턴시(Additive Latency: AL)와 카스 레이턴시(CAS Latency: CL)의 합으로 나타낼 수 있다.
한편, 반도체 메모리 장치에서 리드 동작시, 예컨대 8개의 연속적인 데이터를 출력할 수 있는데, 여기서 리드 커맨드 입력 이후, 첫 번째 데이터가 출력되기까지의 시간을 리드 레이턴시라고 한다. 리드 레이턴시의 구성 요소로는 커맨드 생성 시간, 외부로부터 뱅크까지 커맨드 및 제어 신호 전달 시간, 뱅크 내의 리드 동작 시간 및 뱅크 내의 데이터를 외부 데이터 패드로 출력하는 시간 등을 포함할 수 있다.
일반적인 반도체 메모리 장치는 데이터가 저장된 다수의 메모리 뱅크들을 포함할 수 있으며, 각각의 메모리 뱅크들은 커맨드 및 데이터의 입력을 제어하는 컨트롤 블록과 서로 다른 거리를 갖도록 배치될 수 있다. 따라서 다수의 뱅크의 리드 동작시, 컨트롤 블록과 인접한 뱅크와 인접하지 않는 뱅크 간의 첫 번째 데이터가 출력되기까지의 시간, 즉 리드 레이턴시가 서로 다를 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 리드 레이턴시를 감소시켜 고속 리드 동작을 수행할 수 있는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 제1 데이터 버스 또는 제2 데이터 버스를 통해 다수의 데이터를 다수의 뱅크 영역에 저장하거나, 상기 다수의 뱅크 영역으로부터 상기 다수의 데이터를 외부 데이터 핀으로 출력하는 데이터 입출력부; 상기 제1 데이터 버스를 통해 비트그룹 중 첫 번째로 입출력되는 데이터인 하위비트에 대응하는 데이터를 저장하는 제1 뱅크 영역 및 상기 제2 데이터 버스를 통해 상기 비트그룹 중 상기 하위비트에 대응하는 데이터의 입출력 이후 입출력되는 데이터인 상위비트에 대응하는 데이터를 저장하는 제2 뱅크 영역을 포함하는 단위뱅크를 다수 개 포함하되, 상기 다수의 단위뱅크 각각의 제1 뱅크 영역이 상기 다수의 단위 뱅크 각각의 제2 뱅크 영역보다 상기 데이터 전달부에 더 인접하게 배치될 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제1 데이터 버스 또는 제2 데이터 버스를 통해 다수의 데이터를 다수의 뱅크 영역에 저장하거나, 상기 다수의 뱅크 영역으로부터 상기 다수의 데이터를 외부 데이터 핀으로 출력하는 데이터 입출력부; 상기 데이터 입출력부에 대해 제1 거리에 배치되며, 상기 제1 데이터 버스를 통해 제1 비트 그룹 중 제1 비트에 대응하는 데이터를 저장하는 제1 뱅크 영역; 상기 데이터 입출력부에 대해 제2 거리에 배치되며, 상기 제1 데이터 버스를 통해 제2 비트 그룹 중 제 1 비트에 대응하는 데이터를 저장하는 제2 뱅크 영역; 상기 데이터 입출력부에 대해 상기 제3 거리에 배치되며, 상기 제2 데이터 버스를 통해 상기 제1 비트 그룹 중 제2 비트에 대응하는 데이터를 저장하는 제3 뱅크 영역; 및 상기 데이터 입출력부에 대해 상기 제4 거리에 배치되며, 상기 제2 데이터 버스를 통해 상기 제2 비트 그룹 중 제2 비트에 대응하는 데이터를 저장하는 제4 뱅크 영역을 포함하되, 상기 제1 내지 제4 거리는 상기 데이터 입출력부로부터 거리가 점차적으로 증가되며, 상기 제1 및 제2 비트 그룹 중 제1 비트에 대응하는 데이터는 첫 번째로 입출력되는 데이터일 수 있다.
본 발명의 실시예들에 의한 반도체 메모리 장치에 의하면, 리드 동작시 단위 뱅크에서 출력되는 다수의 비트에 대응하는 데이터들을 비트별로 분리하여 서로 다른 위치의 뱅크 영역에 저장될 수 있도록 제어하여 리드 레이턴시를 감소시켜 고속 동작을 달성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3은 도 2에 도시된 데이터 입출력부에 인접한 단위 뱅크의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 2에 도시된 데이터 입출력부에 인접하지 않은 단위 뱅크의 동작을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 1을 참조하면, 반도체 메모리 장치는 제1 내지 제4 뱅크 영역(110, 120, 130, 140), 커맨드 디코딩부(150) 및 데이터 입출력부(160)를 포함할 수 있다.
제1 내지 제4 뱅크 영역(110, 120, 130, 140) 중 제1 및 제3 뱅크 영역(110, 130)은 한 개의 단위 뱅크, 예컨대 제1 단위 뱅크(BK0)일 수 있으며, 제2 및 제4 뱅크 영역(120, 140) 또한 한 개의 단위 뱅크, 예컨대 제2 단위 뱅크(BK1)일 수 있다. 즉, 한 개의 단위 뱅크가 두 개의 뱅크 영역으로 분리되어 배치될 수 있음을 의미한다. 따라서, 제1 단위 뱅크(BK0) 및 제2 단위 뱅크(BK1)는 리드 동작 및 라이트 동작을 수행하는 경우, 외부 컨트롤러(미도시)와 데이터를 송/수신함에 있어서, 데이터가 전달될 수 있는 다수의 비트라인(BL<0:7>)을 제1 및 제3 뱅크 영역(110, 130) 또는 제2 및 제4 뱅크 영역(120, 140)으로 분리시켜 데이터를 송/수신하는 것이 가능하다.
한편, 제1 내지 제4 뱅크 영역(110, 120, 130, 140)은 리드 또는 라이트 동작시 해당 뱅크로부터 데이터를 감지하여 출력하거나, 외부로부터 입력되는 데이터를 해당 뱅크에 라이트하도록 제어하기 위한 뱅크 제어부(111, 121, 131, 141)를 포함할 수 있다.
뱅크 제어부(111, 121, 131, 141) 각각은 리드 동작시 해당 뱅크 영역에 쓰여진 데이터를 감지하여 외부로 출력하도록 제어하기 위한 감지 증폭부일 수 있으며, 라이트 동작시 외부로부터 입력된 데이터를 해당 뱅크 영역에 라이트할 수 있도록 제어하기 위한 라이트 드라이버일 수 있다.
커맨드 디코딩부(150)는 리드 또는 라이트 동작시 외부로부터 입력되는 커맨드에 응답하여 해당 뱅크, 예컨대 제1 단위 뱅크(BK0) 또는 제2 단위 뱅크(BK1)에 대응하는 컬럼 액세스 신호(CAS_BK<0>, CAS_BK<1>)를 생성할 수 있다.
커맨드 디코딩부(150)는 제1 단위 뱅크(BK<0>)에 대한 리드 동작 또는 라이트 동작을 수행하는 경우, 제1 단위 뱅크(BK<0>)에 대응하는 제1 컬럼 액세스 신호(CAS_BK<0>)를 출력하여 제1 및 제3 뱅크 영역(110, 130)으로 전달할 수 있으며, 제2 단위 뱅크(BK<1>)에 대한 리드 동작 또는 라이트 동작을 수행하는 경우, 제2 단위 뱅크(BK<1>)에 대응하는 제2 컬럼 액세스 신호(CAS_BK<1>)를 출력하여 제2 및 제4 뱅크 영역(120, 140)으로 전달할 수 있다.
데이터 입출력부(160)는 제1 데이터 버스(DATA_BUS<0:3>) 및 제2 데이터 버스(DAT_BUS<4:7>)를 통해 외부 데이터 핀(DQ)을 통해 입력된 데이터를 제1 내지 제4 뱅크 영역(110, 120, 130, 140)에 저장하거나, 제1 내지 제4 뱅크 영역(110, 120, 130, 140) 각각에 저장된 데이터를 외부 데이터 핀(DQ)으로 출력할 수 있다.
데이터 입출력부(160)의 제1 데이터 버스(DATA_BUS<0:3>)는 제1 및 제2 뱅크 영역(110, 120)과 연결되어 해당 뱅크의 제1 내지 제4 비트 라인에 대응하는 데이터(BK0_BL<0:3>, BK1_BL<0:3>)를 송/수신할 수 있으며, 제2 데이터 버스(DATA_BUS<4:7>)는 제3 및 제4 뱅크 영역(130, 140)과 연결되어 해당 뱅크의 제5 내지 제8 비트라인에 대응하는 데이터(BK0_BL<4:7>, BK1_BL<4:7>)를 송/수신하는 것이 가능하다. 예컨대, 제1 단위 뱅크(BK0)에 대한 리드 동작시, 데이터 입출력부(160)는 제1 데이터 버스(DATA_BUS<0:3>)를 통해 제1 뱅크 영역(110)으로부터 제1 단위 뱅크(BK0)에 대한 제1 내지 제4 비트라인에 대응하는 데이터(BK_BL<0:3>)를 출력할 수 있으며, 제2 데이터 버스(DATA_BUS<4:7>)를 통해 제3 뱅크 영역(130)으로부터 제1 단위 뱅크(BK0)에 대한 제5 내지 제8 비트라인에 대응하는 데이터(BK_BL<4:7>)를 출력할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 메모리 장치에 대한 동작 설명을 하기로 한다. 여기서, 리드 동작을 대표로 설명하기로 한다.
리드 동작시, 커맨드 디코딩부(150)는 외부로부터 입력되는 리드 커맨드에 응답하여 해당하는 단위 뱅크에 대응하는 컬럼 액세스 신호(CAS_BK<0>, CAS_BK<1>)를 활성화시킨다. 예컨대, 제1 단위 뱅크(BK0)에 대한 리드 동작을 수행하는 경우, 커맨드 디코딩부(150)는 제1 단위 뱅크(BK0)에 대응하는 제1 컬럼 액세스 신호(CAS_BK<0>)를 활성화시킬 수 있다. 이후, 제1 단위 뱅크(BK0)의 제1 및 제3 뱅크 영역(110, 130) 각각은 뱅크 제어부(111, 131)에 의해 해당 뱅크 영역에 저장된 데이터를 제1 및 제2 데이터 버스(DATA_BUS<0:3>, DATA_BUS<4:7>)를 통해 데이터 입출력부(160)로 전달하고, 데이터 입출력부(160)는 전달받은 데이터를 외부로 출력하는 것이 가능하다. 이때, 데이터를 출력함에 있어서, 제1 뱅크 영역(110)은 제1 단위 뱅크(BK0)의 제1 내지 제4 비트라인에 대응하는 데이터(BK0_BL<0:3>)를, 제3 뱅크 영역(130)은 제1 단위 뱅크(BK0)의 제5 내지 제8 비트라인에 대응하는 데이터(BK0_BL<4:7>)를 각각 제1 및 제2 데이터 버스(DATA_BUS<0:3>, DATA_BUS<4:7>)를 통해 출력할 수 있다. 따라서, 데이터 입출력부(160)와 인접한 제1 뱅크 영역(110)에 저장된 제1 단위 뱅크(BK0)의 제1 내지 제4 비트라인에 대응하는 데이터(BK0_BL<0:3>)가 먼저 출력되고, 이후에 제1 단위 뱅크(BK0)의 제5 내지 제8 비트라인에 대응하는 데이터(BK0_BL<4:7>)가 순차적으로 출력될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리드 동작시 한 개의 단위 뱅크 내에서 다수의 데이터를 출력함에 있어서, 먼저 출력되는 데이터를 데이터 입출력부(160)와 인접한 뱅크 영역에 저장하고 이후에 출력되는 데이터는 데이터 입출력부(160)와 거리가 더 먼 뱅크 영역에 저장될 수 있도록 제어하는 것이 가능하다. 따라서, 종래에는 데이터 입출력부(160)와 물리적으로 멀리 위치한 뱅크가 데이터 입출력부(160)와 인접하도록 위치한 뱅크에 비해 리드 동작시 해당 뱅크의 첫 번째 데이터가 출력되기까지의 시간인 리드 레이턴시가 증가되어 반도체 메모리 장치의 고속 동작에 영향을 끼쳤던 반면에, 본 발명의 실시예에 따른 반도체 메모리 장치는 한 개의 단위 뱅크를 두 개의 뱅크 영역으로 분리하여 먼저 출력되는 데이터를 데이터 입출력부(160)에 인접하도록 저장하여 리드 레이턴시를 감소시킬 수 있다. 그러므로 고속 동작에 영향을 끼치지 않아 반도체 메모리 장치의 성능 향상이 가능하다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2를 참조하면, 반도체 메모리 장치는 제1 뱅크 영역 및 제2 뱅크 영역을 각각 포함하는 다수의 단위 뱅크(BK0 내지 BK15), 커맨드 디코딩부(250) 및 데이터 입출력부(260)를 포함할 수 있다.
커맨드 디코딩부(250) 및 데이터 입출력부(260)는 도 1에 도시된 커맨드 디코딩부(150) 및 데이터 입출력부(160)와 동일한 구성 및 동작을 수행할 수 있다.
다수의 단위 뱅크(BK0 내지 BK15)는 데이터 입출력부(160)를 중심으로 2차원 배열되고, 다수의 단위 뱅크(BK0 내지 BK15) 각각의 제1 뱅크 영역이 다수의 단위 뱅크(BK0 내지 BK15) 각각의 제2 뱅크 영역보다 데이터 입출력부(160)에 더 인접하게 배치될 수 있다.
설명의 편의를 위해 다수의 단위 뱅크(BK0 내지 BK15) 중 제1 내지 제4 단위 뱅크(BK0 내지 BK3)를 대표로 설명하기로 한다.
제1 내지 제4 단위 뱅크(BK0 내지 BK3) 각각은 제1 데이터 버스(DATA_BUS<0:3>)를 통해 비트그룹(BKKN_BL<0:7>) 중 하위 비트에 대응하는 데이터(BKN_BL<0:3>)를 저장하는 제1 뱅크 영역(210a, 220a, 230a, 240a) 및 제2 데이터 버스(DATA_BUS<4:7>)를 통해 비트그룹(BKN_BL<0:7>) 중 상위 비트에 대응하는 데이터(BKN_BL<4:7>)를 저장하는 제2 뱅크 영역(210b, 220b, 230b, 240b)을 포함할 수 있다. 또한, 상기에서 설명한 바와 같이 제1 내지 제4 단위 뱅크(BK0 내지 BK3) 각각의 제1 뱅크 영역(210a, 220a, 230a, 240a)은 제1 내지 제4 단위 뱅크(BK0 내지 BK3) 각각의 제2 뱅크 영역(210b, 220b, 230b, 240b)보다 데이터 입출력부(160)에 더 인접하도록 배치될 수 있다.
또한, 제1 내지 제4 단위 뱅크(BK0 내지 BK3) 각각의 제1 뱅크 영역(210a, 220a, 230a, 240a) 및 제2 뱅크 영역(210b, 220b, 230b, 240b)은 각각 뱅크 제어부(211a, 221a, 231a, 241a, 211b, 221b, 231b, 241b)를 포함할 수 있다. 다수의 뱅크 제어부(211a, 221a, 231a, 241a, 211b, 221b, 231b, 241b)는 도 1에 도시된 다수의 뱅크 제어부(111, 121, 131, 141)와 구성 및 동작이 동일하므로 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 데이터 입출력부(260)를 중심으로 2차원 배열됨에 있어서 단위 뱅크 각각의 제1 뱅크 영역이 제2 뱅크 영역에 비해 데이터 입출력부(260)에 인접하도록 배치하는 것이 가능하다. 따라서 종래에는 제1 및 제2 뱅크 영역으로 분리되지 않은 다수의 단위 뱅크 중, 데이터 입출력부(260)와 인접한 단위 뱅크에 비해 멀리 위치한 단위 뱅크의 리드 동작시 해당 뱅크의 첫 번째 데이터, 예컨대 다수의 비트라인(BL<0:7>) 중 하위 비트라인(BL<0>)에 대응하는 첫 번째 데이터가 출력되기까지의 시간인 리드 레이턴시가 증가되어 반도체 메모리 장치의 고속 동작에 영향을 끼쳤던 반면에, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 한 개의 단위 뱅크를 제1 및 제2 뱅크 영역으로 분리하여 먼저 출력되는 데이터가 저장된 제1 뱅크 영역을 데이터 입출력부(260)와 인접하도록 배치하여 리드 레이턴시를 감소시킬 수 있으며, 그로 인해 반도체 메모리 장치의 성능 향상이 가능하다.
도 3은 도 2에 도시된 데이터 입출력부에 인접한 단위 뱅크(BK3)의 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 커맨드 디코딩부(250)는 외부 클럭 신호(CLK)에 동기화하여 외부로부터 제4 단위 뱅크(BK3)에 대응하는 리드 커맨드(CMD)가 입력되면 커맨드 전송 시간(tC_BK3) 이후, 제4 단위 뱅크(BK3)에 대응하는 제4 컬럼 액세스 신호(CAS_BK<3>)를 생성할 수 있다.
제4 컬럼 액세스 신호(CAS<3>)가 활성화되면, 데이터 전달 시간(tD_BK0_S) 이후, 제4 단위 뱅크(BK3)의 제1 뱅크 영역(210a)은 제1 데이터 버스(DATA_BUS<0:3>)를 통해 내부에 저장된 하위 비트에 대응하는 데이터(BK3_BL<0:3>)를 출력하고, 소정 시간(tD_BK3_L) 이후, 제4 단위 뱅크(BK3)의 제2 뱅크 영역(210b)은 제2 데이터 버스(DATA_BUS<4:7>)를 통해 내부에 저장된 상위 비트에 대응하는 데이터(BK3_BL<4:7>)를 출력할 수 있다.
다시 말하면, 제1 및 제2 데이터 버스(DATA_BUS<0:3>, DATA_BUS<4:7>)를 통해 제4 단위 뱅크(BK3)에 저장된 다수의 비트에 대응하는 데이터(BK3_BL<0:7>)를 제1 및 제2 뱅크 영역(210a, 210b)으로 나누어 먼저 출력되는 하위 비트에 대응하는 데이터(BK3_BL<0:3>)를 데이터 입출력부(260)와 인접한 뱅크 영역에 저장하여 출력하고, 이후에 출력되는 상위 비트에 대응하는 데이터(BK3_BL<4:7>)를 하위 비트에 대응하는 데이터(BK3_BL<0:3>)에 비해 데이터 입출력부(260)와 멀리 위치한 뱅크 영역에 저장하여 출력할 수 있다.
도 4는 도 2에 도시된 데이터 입출력부에 인접하지 않은 단위 뱅크(BK0)의 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 4를 참조하면, 커맨드 디코딩부(250)는 외부 클럭 신호(CLK)에 동기화하여 외부로부터 제1 단위 뱅크(BK0)에 대응하는 리드 커맨드(CMD)가 입력되면 커맨드 입력 시간(tC_BK0) 이후, 제1 단위 뱅크(BK1)에 대응하는 제1 컬럼 액세스 신호(CAS_BK<0>)를 생성할 수 있다.
제1 컬럼 액세스 신호(CAS<0>)가 활성화되면 데이터 전달 시간(tD_BK0_S) 이후, 제1 단위 뱅크(BK0)의 제1 뱅크 영역(240a)은 제1 데이터 버스(DATA_BUS<0:3>)를 통해 내부에 저장된 하위 비트에 대응하는 데이터(BK0_BL<0:3>)를 출력하고, 소정 시간(tD_BK0_L) 이후, 제1 단위 뱅크(BK0)의 제2 뱅크 영역(240b)은 제2 데이터 버스(DATA_BUS<4:7>)를 통해 내부에 저장된 상위 비트에 대응하는 데이터(BK0_BL<4:7>)를 출력할 수 있다.
다시 말하면, 제1 및 제2 데이터 버스(DATA_BUS<0:3>, DATA_BUS<4:7>)를 통해 제1 단위 뱅크(BK0)에 저장된 다수의 비트에 대응하는 데이터(BK0_BL<0:7>)를 제1 및 제2 뱅크 영역(240a, 240b)으로 나누어 먼저 출력되는 하위 비트에 대응하는 데이터(BK0_BL<0:3>)를 데이터 입출력부(260)와 인접한 뱅크 영역에 저장하여 출력하고, 이후에 출력되는 상위 비트에 대응하는 데이터(BK0_BL<4:7>)를 하위 비트에 대응하는 데이터(BK0_BL<0:3>)에 비해 데이터 입출력부(260)와 멀리 위치한 뱅크 영역에 저장하여 출력할 수 있다.
도 3 및 도 4를 참조하여 다시 설명하면, 데이터 입출력부(260)와 인접한 제4 단위 뱅크(BK3)의 경우, 리드 커맨드(CMD) 입력 이후 제1 데이터 버스(DATA_BUS<0:3>)를 통해 첫 번째 데이터가 출력되기까지의 시간인 리드 레이턴시가 많은 차이를 가지고 감소하진 않는다. 기존에도 제3 단위 뱅크(BK3)는 데이터 입출력부(260)와 인접해 있었으므로 리드 레이턴시가 크게 차이가 나지 않을 수 있다. 하지만, 데이터 입출력부(260)와 가장 큰 거리를 두고 인접한 제1 단위 뱅크(BK0)의 경우, 뱅크 영역을 분리하여 하위 비트에 대응하는 데이터(BK0_BL<0:3>)를 기존에 비해 데이터 입출력부(260)와 인접한 위치의 뱅크 영역에 저장을 함으로써 커맨드 입력 시간(tC_BK0) 및 데이터 전달 시간(tD_BK0_S)이 감소하여 결과적으로 첫 번째 데이터가 출력되기까지의 시간인 리드 레이턴시가 감소하는 것을 볼 수 있다. 이는 제1 단위 뱅크(BK0) 뿐만 아니라, 데이터 입출력부(260)와 물리적으로 인접하지 않는 단위 뱅크에 대해 모두 적용되므로, 기존에 비해 리드 레이턴시가 감소하여 리드 동작을 수행하는 것이 가능하다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 리드 레이턴시가 감소함에 따라 고속 동작을 수행할 수 있으며, 그로 인해 성능 향상을 가져올 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110 : 제1 뱅크 영역
120 : 제2 뱅크 영역
130 : 제3 뱅크 영역
140 : 제4 뱅크 영역
150 : 커맨드 디코딩부
160 : 데이터 입출력부

Claims (15)

  1. 제1 데이터 버스 또는 제2 데이터 버스를 통해 다수의 데이터를 다수의 뱅크 영역에 저장하거나, 상기 다수의 뱅크 영역으로부터 상기 다수의 데이터를 외부 데이터 핀으로 출력하는 데이터 입출력부;
    상기 제1 데이터 버스를 통해 비트그룹 중 첫 번째로 입출력되는 데이터인 하위비트에 대응하는 데이터를 저장하는 제1 뱅크 영역 및 상기 제2 데이터 버스를 통해 상기 비트그룹 중 상기 하위비트에 대응하는 데이터의 입출력 이후 입출력되는 데이터인 상위비트에 대응하는 데이터를 저장하는 제2 뱅크 영역을 포함하는 단위뱅크를 다수 개 포함하되,
    상기 다수의 단위뱅크 각각의 제1 뱅크 영역이 상기 다수의 단위 뱅크 각각의 제2 뱅크 영역보다 상기 데이터 전달부에 더 인접하게 배치되는 반도체 메모리 장치.
  2. 제2항에 있어서,
    상기 다수의 단위 뱅크의 제1 및 제2 뱅크 영역 각각은 상기 데이터 입출력부로 상기 하위비트 및 상기 상위비트에 대응하는 데이터를 상기 데이터 입출력부로 출력하거나, 상기 데이터 입출력부로부터 전달받도록 제어하는 뱅크 제어부를 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 뱅크 제어부는,
    리드 동작시 상기 해당 뱅크 영역에 저장된 데이터의 레벨을 감지하여 상기 데이터 입출력부로 전달하기 위한 감지 증폭부인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 뱅크 제어부는,
    라이트 동작시 상기 데이터 전달부로부터 전달된 데이터를 해당 뱅크 영역에 라이트하기 위한 라이트 드라이버인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    리드 커맨드 또는 라이트 커맨드에 응답하여 해당 단위 뱅크에 대응하는 컬럼 액세스 신호를 생성하는 커맨드 디코딩부를 더 포함하는 반도체 메모리 장치.
  6. 제1 데이터 버스 또는 제2 데이터 버스를 통해 다수의 데이터를 다수의 뱅크 영역에 저장하거나, 상기 다수의 뱅크 영역으로부터 상기 다수의 데이터를 외부 데이터 핀으로 출력하는 데이터 입출력부;
    상기 데이터 입출력부에 대해 제1 거리에 배치되며, 상기 제1 데이터 버스를 통해 제1 비트 그룹 중 제1 비트에 대응하는 데이터를 저장하는 제1 뱅크 영역;
    상기 데이터 입출력부에 대해 제2 거리에 배치되며, 상기 제1 데이터 버스를 통해 제2 비트 그룹 중 제 1 비트에 대응하는 데이터를 저장하는 제2 뱅크 영역;
    상기 데이터 입출력부에 대해 상기 제3 거리에 배치되며, 상기 제2 데이터 버스를 통해 상기 제1 비트 그룹 중 제2 비트에 대응하는 데이터를 저장하는 제3 뱅크 영역; 및
    상기 데이터 입출력부에 대해 상기 제4 거리에 배치되며, 상기 제2 데이터 버스를 통해 상기 제2 비트 그룹 중 제2 비트에 대응하는 데이터를 저장하는 제4 뱅크 영역
    을 포함하되,
    상기 제1 내지 제4 거리는 상기 데이터 입출력부로부터 거리가 점차적으로 증가되며, 상기 제1 및 제2 비트 그룹 중 제1 비트에 대응하는 데이터는 첫 번째로 입출력되는 데이터인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 및 제3 뱅크 영역은 제1 단위 뱅크인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제2 및 제4 뱅크 영역은 제2 단위 뱅크인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 제1 및 제2 비트 그룹 중 제1 비트는 해당 비트 그룹의 하위 비트인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서,
    상기 제1 및 제2 비트 그룹 중 제2 비트는 해당 비트 그룹의 상위 비트인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제6항에 있어서,
    상기 제1 내지 제4 뱅크 영역 각각은 상기 데이터 입출력부로 상기 제1 비트그룹 및 상기 제2 비트그룹에 대응하는 데이터를 상기 데이터 입출력부로 출력하거나, 상기 데이터 입출력부로부터 전달받도록 제어하는 뱅크 제어부를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 뱅크 제어부는,
    리드 동작시 상기 해당 영역에 저장된 데이터를 감지하여 상기 데이터 입출력부로 전달하기 위한 감지 증폭부인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 뱅크 제어부는,
    라이트 동작시 상기 데이터 입출력부로부터 전달된 데이터를 해당 뱅크 영역에 라이트하기 위한 라이트 드라이버인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 제1 및 제2 뱅크 영역은 상기 리드 동작시 상기 제1 및 제2 비트 그룹의 제1 비트에 대응하는 데이터를 상기 제1 및 제2 비트 그룹의 제2 비트에 대응하는 데이터 이전에 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제6항에 있어서,
    리드 커맨드 또는 라이트 커맨드에 응답하여 해당 뱅크 영역에 대응하는 컬럼 액세스 신호를 생성하는 커맨드 디코딩부를 더 포함하는 반도체 메모리 장치.
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