KR20090070122A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR20090070122A
KR20090070122A KR1020070138015A KR20070138015A KR20090070122A KR 20090070122 A KR20090070122 A KR 20090070122A KR 1020070138015 A KR1020070138015 A KR 1020070138015A KR 20070138015 A KR20070138015 A KR 20070138015A KR 20090070122 A KR20090070122 A KR 20090070122A
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Abstract

본 발명은 변화하는 데이터 입/출력 대역폭에서 반도체 메모리 소자의 데이터를 입력받는 방식에 관한 것으로서, 다수의 뱅크를 각각 포함하는 다수의 뱅크그룹; 각 뱅크그룹별로 데이터를 입력받기 위해 예정된 개수씩 그룹화되는 다수의 데이터 패드; 제1패드 그룹을 통해 입력되는 데이터, 상기 제1패드 그룹 내부의 대표 패드를 통해 입력되는 데이터를 데이터 입/출력 옵션에 응답하여 선택적으로 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하기 위한 제1데이터 전달수단; 및 상기 제1패드 그룹을 통해 입력되는 데이터, 제2패드 그룹을 통해 입력되는 데이터, 상기 제2패드 그룹 내부의 대표 패드를 통해 입력되는 데이터를 상기 데이터 입/출력 옵션에 응답하여 선택적으로 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하기 위한 제2데이터 전달수단을 구비하며, 상기 다수의 데이터 패드는 데이터 입/출력 옵션에 응답하여 항상 데이터가 입력되는 다수의 상기 제1패드 그룹과 선택적으로 데이터가 입력되는 다수의 상기 제2패드 그룹으로 나누어지며, 각 그룹에는 테스트 데이터를 입력받기 위한 대표 패드가 존재하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
GDDR5, 주로 그래픽 카드에 사용되는 DRAM, 데이터 입/출력 대역폭, 데이터 입/출력 옵션

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 소자에서 데이터를 입력받는 방식에 관한 것이며, 더 자세히는 변화하는 데이터 입/출력 대역폭에서 반도체 메모리 소자의 데이터를 입력받는 방식에 관한 것이다.
일반적으로 반도체 메모리 소자, 특히 DRAM에서 데이터 입/출력 대역폭이라 함은 한 번의 어드레싱(ADDRESSING)에 의해서 동시에 리드(READ) 또는 라이트(WRITE) 할 수 있는 데이터의 개수를 의미한다. 이는, DRAM의 사용용도에 따라 입/출력되는 데이터의 개수를 조절함으로써 좀 더 효율적인 동작을 수행할 수 있도록 하기 위한 것으로서 예를 들면, 주로 주로 메인 메모리에 사용되는으로 사용되는 DRAM이 X8의 데이터 입/출력 대역폭 옵션을 가지고, 주로 주로 그래픽 카드에 사용되는으로 사용되는 DRAM이 X32의 데이터 입/출력 대역폭 옵션을 가지는 것과 같다.
또한, 데이터 입/출력 대역폭은 DRAM에 구비된 데이터 입/출력 패드의 개수 를 의미하기도 한다. 즉, X8의 데이터 입/출력 대역폭을 갖는 주로 주로 메인 메모리에 사용되는으로 사용되는 DRAM은 8개의 데이터 입/출력 패드를 가지고, X32의 데이터 입/출력 대역폭을 갖는 주로 주로 그래픽 카드에 사용되는으로 사용되는 DRAM은 32개의 데이터 입/출력 패드를 가진다.
한편, 주로 메인 메모리에 사용되는 DRAM의 경우에는 데이터 처리량이 상대적으로 적은 개인용 컴퓨터(Personal Computer : PC)에서 사용될지 아님 데이터 처리량이 상대적으로 많은 서버(Server)에서 사용될지에 따라 그 데이터 입/출력 대역폭이 달라질 수 있는데, 예를 들면, 개인용 컴퓨터(PC) 중에서도 주로 노트북(Note-book)에서 사용되는 DRAM은 X4의 데이터 입/출력 대역폭을 가지고 개인용 컴퓨터(PC) 중에서 주로 데스크 탑(Desk-top)에서 사용되는 DRAM은 X8의 데이터 입/출력 대역폭을 가지며 주로 서버(Server)에서 사용되는 DRAM은 X16의 데이터 입/출력 대역폭을 갖는다.
이렇게, 메인 메모리로서 사용된다는 점처럼 같은 용도를 갖는 DRAM이라고 하더라고 데이터 입/출력 대역폭이 변화할 수 있기 때문에 주로 메인 메모리에서 사용되는 DRAM은 처음부터 X4의 데이터 입/출력 대역폭과 X8의 데이터 입/출력 대역폭 및 X16의 데이터 입/출력 대역폭을 선택적으로 사용할 수 있도록 설계된다.
즉, 가장 많은 16개의 데이터 입/출력 패드를 가지는 X16의 데이터 입/출력 대역폭을 사용하는 DRAM을 먼저 설계하고, X16의 데이터 입/출력 대역폭을 사용하는 DRAM을 사용자의 선택 - 데이터 입/출력 옵션 - 에 따라 16개의 데이터 패드 중 8개 또는 4개의 데이터 입/출력 패드만 사용할 수 있도록 제어함으로써 X16의 데이 터 입/출력 대역폭을 사용하는 DRAM에서 X8 및 X4의 데이터 입/출력 대역폭을 사용할 수 있도록 한다.
이와 같이 메인 메모리로서 사용되는 DRAM이 전술한 바와 같이 사용자의 선택에 따라 데이터 입/출력 대역폭을 쉽게 변경할 수 있었던 이유는 메인 메모리로 사용되는 DRAM이 다음과 같은 구조를 갖기 때문이다.
도 1은 종래기술에 따른 주로 메인 메모리에 사용되는 DRAM의 구조를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 주로 메인 메모리에 사용되는 DRAM은, 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)와, 각각의 뱅크(BANK0, BANK1, BANK2, BANK3)에 접속되어 데이터를 입/출력하기 위한 16개의 글로벌 입/출력 라인(GIO<16line>), 및 16개의 글로벌 입/출력 라인(GIO<16line>)에 대응하는 16개의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15)를 구비한다.
전술한 바와 같은 주로 메인 메모리에 사용되는 DRAM의 구조에서는 모든 뱅크(BANK0, BANK1, BANK2, BANK3)가 모든 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15)에 접속된 것과 같은 형태이기 때문에, X16의 데이터 입/출력 대역폭에서는 16개의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15)를 모두 사용하고, X8의 데이터 입/출력 대역폭에서는 8개의 데 이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)만을 사용하며, X4의 데이터 입/출력 대역폭에서는 4개의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3)만을 사용하는 식으로 사용되는 입/출력 패드의 개수를 변화시켜도 글로벌 입/출력 라인(GIO<16line>)을 통해 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)에 외부의 데이터를 입력하거나 다수의 뱅크(BANK0, BANK1, BANK2, BANK3)에 저장된 데이터를 출력하는데 큰 어려움이 없다.
이렇게, 주로 메인 메모리에 사용되는 DRAM이 사용자의 선택에 따라 쉽게 데이터 입/출력 대역폭을 변경할 수 있는 반면에 주로 그래픽 카드에 사용되는 DRAM의 경우 X32의 데이터 입/출력 대역폭으로 고정되어 사용되었는데 이는, 주로 그래픽 카드에 사용되는 DRAM의 경우 주로 메인 메모리에 사용되는 DRAM에 비해 훨씬 빠른 속도로 데이터를 입/출력하는 동작하는 것이 요구되어 다음과 같은 구조를 가져야 했기 때문이다.
도 2는 종래기술에 따른 주로 그래픽 카드에 사용되는 DRAM의 구조를 도시한 블록 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 주로 그래픽 카드에 사용되는 DRAM은, 다수의 뱅크(뱅크0, 뱅크1, 뱅크2, 뱅크3, 뱅크4, 뱅크5, 뱅크6, 뱅크7, 뱅크8, 뱅크9, 뱅크10, 뱅크11, 뱅크12, 뱅크13, 뱅크14, 뱅크15)를 각각 포함하는 다수의 뱅크그룹(200A, 200B, 200C, 200D)과, 각 뱅크그룹(200A, 200B, 200C, 200D)별로 데이터를 입력받기 위해 8개씩 그룹화되는 다수의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15, DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23, DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31), 및 각각의 뱅크그룹(200A, 200B, 200C, 200D)과 각각의 데이터 입/출력 패드 그룹(220A, 220B, 220C, 220D) 사이에서 데이터를 입/출력하기 위한 8 × 4개의 글로벌 입/출력 라인(GIO_UL<8line>, GIO_DL<8line>, GIO_UR<8line>, GIO_DR<8line>)을 구비한다.
이때, 다수의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15, DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23, DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31)는 제0뱅크그룹(200A)에 대응하는 데이터 입/출력 패드 그룹(220A)과 제1뱅크그룹(200B)에 대응하는 데이터 입/출력 패드 그룹(220B)과 제2뱅크그룹(200C)에 대응하는 데이터 입/출력 패드 그룹(220C) 및 제3뱅크그룹(200D)에 대응하는 데이터 입/출력 패드 그룹(220D)으로 나누어진다.
또한, 8 × 4개의 글로벌 입/출력 라인(GIO_UL<8line>, GIO_DL<8line>, GIO_UR<8line>, GIO_DR<8line>)은, 제0뱅크그룹(200A)의 데이터를 입/출력하기 위한 8개의 제0글로벌 입/출력 라인(GIO_UL<8line>)과 제1뱅크그룹(200B)의 데이터를 입/출력하기 위한 8개의 제1글로벌 입/출력 라인(GIO_DL<8line>)과 제2뱅크그룹(200C)의 데이터를 입/출력하기 위한 8개의 제2글로벌 입/출력 라인(GIO_DR<8line>)과 제3뱅크그룹(200D)의 데이터를 입/출력하기 위한 8개의 제3글로벌 입/출력 라인(GIO_UR<8line>)으로 나누어진다.
전술한 바와 같은 주로 그래픽 카드에 사용되는 DRAM의 구조에서 모든 뱅크그룹(200A, 200B, 200C, 200D)이 모든 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15, DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23, DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31)에 접속되어 있지 못한 것을 알 수 있다. 즉, 제0뱅크그룹(200A)은 제0 내지 제7 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)를 포함하는 데이터 입/출력 패드 그룹(220A)을 통해서만 데이터를 입/출력할 수 있고, 제1뱅크그룹(200B)은 제8 내지 15 데이터 입/출력 패드(DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15)를 포함하는 데이터 입/출력 패드 그룹(220B)을 통해서만 데이터를 입/출력할 수 있고, 제2뱅크그룹(200C)은 제16 내지 제23 데이터 입/출력 패드(DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23)를 포함하는 데이터 입/출력 패드 그룹(220C)을 통해서만 데이터를 입/출력할 수 있으며, 제3뱅크그룹(200D)은 제24 내지 제31 데이터 입/출력 패드(DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31)을 포함하는 데이터 입/출력 패드 그룹(220D)을 통해서만 데이터를 입/출력할 수 있다.
따라서, X32의 데이터 입/출력 대역폭에서 32개의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15, DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23, DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31)을 모두 사용하던 것을 X16의 데이터 입/출력 대역폭으로 변경하였다고 해서 16개의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15)만을 사용하게 되면, 제2 및 제3뱅크그룹(200C, 200D)과는 데이터를 입/출력할 수 없는 문제점이 발생한다.
즉, 전술한 주로 메인 메모리에 사용되는 DRAM과 같은 방법을 사용해서는 주로 그래픽 카드에 사용되는 DRAM의 모든 용량을 다 사용하여 데이터를 입/출력할 수 없는 문제가 발생한다. 이로 인해, 주로 그래픽 카드에 사용되는 DRAM의 경우 사용용도에 따라 데이터 입/출력 대역폭을 바꾸고 싶어도 바꿀 수 없는 문제점이 있다.
참고로, 전술한 주로 메인 메모리에 사용되는 DRAM의 구조를 갖는 반도체 메모리 소자라면 현재 주로 메인 메모리에 사용되는 DRAM에서 채용되는 X4, X8, X16의 데이터 입/출력 대역폭뿐만 아니라 더 큰 데이터 입/출력 대역폭 - X32, X64, X128의 데이터 입/출력 대역폭 등등 - 을 갖는 경우에도 사용자의 선택에 따라 쉽게 데이터 입/출력 대역폭을 변경하는 것이 가능하다.
또한, 전술한 주로 그래픽 카드에 사용되는 DRAM의 구조를 갖는 반도체 메모리 소자라면 현재 주로 그래픽 카드에 사용되는 DRAM에서 채용되는 X32의 데이터 입/출력 대역폭뿐만 아니라 더 작거나 더 큰 데이터 입/출력 대역폭 - X4, X8, X16, X64, X128의 데이터 대역폭 등등 - 을 갖는 경우에도 사용용도에 따라 데이터 입/출력 대역폭을 바꾸고 싶어도 바꿀 수 없는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 반도체 메모리 소자에서, 특히, 주로 그래픽 카드에 사용되는 DRAM에서 데이터 입/출력 대역폭을 변경하여 데이터를 입/출력 받을 수 있는 데이터 입/출력 패드의 개수가 변경되는 경우에도, 변경된 데이터 입/출력 패드와 내부에 구비된 모든 뱅크 사이에서 데이터 입/출력이 수행될 수 있는 구조를 갖는 주로 그래픽 카드에 사용되는 DRAM을 제공하는데 그 목적이 있다.
상기의 해결하고 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 뱅크를 각각 포함하는 다수의 뱅크그룹; 각 뱅크그룹별로 데이터를 입력받기 위해 예정된 개수씩 그룹화되는 다수의 데이터 패드; 제1패드 그룹을 통해 입력되는 데이터, 상기 제1패드 그룹 내부의 대표 패드를 통해 입력되는 데이터를 데이터 입/출력 옵션에 응답하여 선택적으로 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하기 위한 제1데이터 전달수단; 및 상기 제1패드 그룹을 통해 입력되는 데이터, 제2패드 그룹을 통해 입력되는 데이터, 상기 제2패드 그룹 내부의 대표 패드를 통해 입력되는 데이터를 상기 데이터 입/출력 옵션에 응답하여 선택적으로 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하기 위한 제2데이터 전달수단을 구비하며, 상기 다수의 데이터 패드는 데이터 입/출력 옵션에 응답하여 항상 데이터가 입력되 는 다수의 상기 제1패드 그룹과 선택적으로 데이터가 입력되는 다수의 상기 제2패드 그룹으로 나누어지며, 각 그룹에는 테스트 데이터를 입력받기 위한 대표 패드가 존재하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
전술한 본 발명은 반도체 메모리 소자에서, 특히, 주로 그래픽 카드에 사용되는 DRAM에서 데이터 입/출력 대역폭을 변경할 때 예정된 데이터 입/출력 패드를 통해 입력되는 데이터를 반도체 메모리 소자의 모든 뱅크에 전달할 수 있는 데이터 전달수단을 구비함으로써 주로 그래픽 카드에 사용되는 DRAM에서 안정적인 데이터 입/출력 대역폭 변경을 가능하게 하는 효과가 있다. 또한, 회로구성이 간단한 데이터 전달수단을 제공함으로써 데이터 전달수단의 동작으로 인해 소모되는 전류의 양을 최소한으로 유지할 수 있는 효과가 있다.
이로 인해, 데이터 입/출력 대역폭을 변경하는 경우에도 안정적이며 고속으로 동작하는 주로 그래픽 카드에 사용되는 DRAM을 구현할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러니, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하기 알려주기 위해 제공 되는 것이다.
도 3은 본 발명의 실시예에 따른 주로 그래픽 카드에 사용되는 DRAM의 구조를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 주로 그래픽 카드에 사용되는 DRAM은, 다수의 뱅크(뱅크0, 뱅크1, 뱅크2, 뱅크3, 뱅크4, 뱅크5, 뱅크6, 뱅크7, 뱅크8, 뱅크9, 뱅크10, 뱅크11, 뱅크12, 뱅크13, 뱅크14, 뱅크15)를 각각 포함하는 다수의 뱅크그룹(300A, 300B, 300C, 300D)과, 각 뱅크그룹(300A, 300B, 300C, 300D)별로 데이터를 입력받기 위해 예정된 개수씩 그룹화되는 다수의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15, DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23, DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31)와, 제1패드 그룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23), 제1패드 그룹(360A, 360C) 내부의 대표 패드(DQ3, DQ4, DQ19, DQ20)를 통해 입력되는 데이터(D3, D4, D19, D20)를 데이터 입/출력 옵션(DATA_IO_OP)에 응답하여 선택적으로 제1패드 그룹(360A, 360C)에 대응하는 제1 및 제3뱅크그룹(300A, 300C)에 전달하기 위한 제1데이터 전달부(320A, 320C), 및 제1패드 그룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23), 제2패드 그룹(360B, 360D)을 통해 입력되는 데이터(D8, D9, D10, D11, D12, D13, D14, D15, D24, D25, D26, D27, D28, D29, D30, D31), 제 2패드 그룹(360B, 360D) 내부의 대표 패드(DQ11, DQ12, DQ27, DQ28)를 통해 입력되는 데이터(D11, D12, D27, D28)를 데이터 입/출력 옵션(DATA_IO_OP)에 응답하여 선택적으로 제2패드 그룹(360B, 360D)에 대응하는 제2 및 제4뱅크그룹(300B, 300D)에 전달하기 위한 제2데이터 전달부(320B, 320D)를 구비한다.
이때, 다수의 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15, DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23, DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31)는 제0뱅크그룹(300A)에 대응하는 패드 그룹(360A)과 제1뱅크그룹(300B)에 대응하는 패드 그룹(360B)과 제2뱅크그룹(300C)에 대응하는 패드 그룹(360C) 및 제3뱅크그룹(300D)에 대응하는 패드 그룹(360D)으로 나누어지고, 다수의 패드 그룹(360A, 360B, 360C, 360D)은 데이터 입/출력 옵션(DATA_IO_OP)과 상관없이 항상 외부데이터가 입력되는 제1패드 그룹(360A, 360C)과 데이터 입/출력 옵션(DATA_IO_OP)에 응답하여 선택적으로 데이터가 입력되는 제2패드 그룹(360B, 360D)으로 나누어지며, 다수의 패드 그룹(360A, 360B, 360C, 360D)에는 테스트 데이터를 입력받기 위한 대표 패드 - 제0뱅크그룹(300A)에 대응하는 패드 그룹(360A)에 속하는 제3 및 제4 데이터 입/출력 패드(DQ3, DQ4), 제1뱅크그룹(300B)에 대응하는 패드 그룹(360B)에 속하는 제11 및 제12 데이터 입/출력 패드(DQ11, DQ12), 제2뱅크그룹(300C)에 대응하는 패드 그룹(360C)에 속하는 제19 및 제20 데이터 입/출력 패드(DQ19, DQ20), 제3뱅크그룹(300D)에 대응하는 패드 그룹(360D)에 속하는 제27 및 제28 데이터 입/출력 패드(DQ27, DQ28) - 가 존재한다.
또한, 데이터 입/출력 옵션(DATA_IO_OP)의 제1선택모드 - X16의 데이터 입/출력 대역폭을 선택함 - 동작시 제1패드 그룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23)를 인가받아 선택적으로 제1데이터 전달부(320A, 320C) 및 제2데이터 전달부(320B, 320D)에 전송하기 위한 데이터 전달경로 선택부(380A, 380B)을 더 구비한다.
전술한 구성을 살펴보면, 본 발명의 실시예에 따른 주로 그래픽 카드에 사용되는 DRAM은, X16의 데이터 입/출력 대역폭으로 동작하는 데이터 입/출력 옵션(DATA_IO_OP)의 제1선택모드 동작에서는 제1패드 그룹(360A, 360C)에 속하는 제0내지 제7데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)와 제16 내지 제23데이터 입/출력 패드(DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23)를 통해서는 데이터가 입력되지만 제2패드 그룹(360B, 360D)에 속하는 제8내지 제15패드(DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15) 제24 내지 제31패드(DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31)를 통해서는 데이터가 입력되지 않는 것을 알 수 있다.
마찬가지로, X32의 데이터 입/출력 대역폭으로 동작하는 데이터 입/출력 옵션(DATA_IO_OP)의 제2선택모드 동작에서는 제1패드 그룹(360A, 360C) 및 제2패드 그룹(360B, 360D)에 속하는 모든 데이터 입/출력 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15, DQ16, DQ17, DQ18, DQ19, DQ20, DQ21, DQ22, DQ23, DQ24, DQ25, DQ26, DQ27, DQ28, DQ29, DQ30, DQ31)로 데이터가 입력되는 것을 알 수 있다.
여기서, 제1데이터 전달부(320A, 320C)는, 데이터 입/출력 옵션(DATA_IO_OP)의 제1선택모드 - X16의 데이터 입/출력 대역폭을 선택함 - 동작에서는 제1패드 그룹(360A, 360C)을 통해서는 데이터가 입력되지만 제2패드 그룹(360B, 360D)를 통해서는 데이터가 입력되지 않으므로, 데이터 전달경로 선택부(380A, 380B)을 통해 전송되는 제1패드 그룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23)를 제1패드 그룹(360A, 360C)에 대응하는 제1 및 제3뱅크그룹(300A, 300C)에 전달하고, 데이터 입/출력 옵션(DATA_IO_OP)의 제2선택모드 - X32의 데이터 입/출력 대역폭을 선택함 - 동작에서는 제1패드 그룹(360A, 360C) 및 제2패드 그룹(360B, 360D)을 통해 데이터가 입력되므로, 제1패드 그룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23)를 제1패드 그룹(360A, 360C)에 대응하는 제1 및 제3뱅크그룹(300A, 300C)에 전달하며, 테스트 모드 동작에서는 제1패드 그룹(360A, 360C) 내부의 대표 패드(DQ3, DQ4, DQ19, DQ20) 및 제2패드 그룹(360B, 260D) 내부의 대표 패드(DQ11, DQ12, DQ27, DQ28)를 통해서만 데이터가 입력되므로, 제1패드 그룹(360A, 360C) 내부의 대표 패드(DQ3, DQ4, DQ19, DQ20)를 통해 입력되는 데이터(D3, D4, D19, D20)를 제1패드 그룹(360A, 360C)에 대응하는 제1 및 제3뱅크그룹(300A, 300C)에 전달한다.
즉, 제1데이터 전달부(320A, 320C)는, 데이터 전달경로 선택부(380A, 380B)을 통해 전송되는 제1패드 그룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23)와, 제1패드 그 룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23), 및 제1패드 그룹(360A, 360C) 내부의 대표 패드(DQ3, DQ4, DQ19, DQ20)를 통해 입력되는 데이터(D3, D4, D19, D20) 중 어느 하나를 데이터 입/출력 옵션(DATA_IO_OP)에 응답하여 선택적으로 제1패드 그룹(360A, 360C)에 대응하는 제1 및 제3뱅크그룹(300A, 300C)에 전달하기 위한 다수의 멀티플랙서(MUX0, MUX1, MUX2, MUX3, MUX4, MUX5, MUX6, MUX7, MUX16, MUX17, MUX18, MUX19, MUX20, MUX21, MUX22, MUX23) 이다.
그리고, 제2데이터 전달부(320B, 320D)는, 데이터 입/출력 옵션(DATA_IO_OP)의 제1선택모드 - X16의 데이터 입/출력 대역폭을 선택함 - 동작에서는 제1패드 그룹(360A, 360C)을 통해서는 데이터가 입력되지만 제2패드 그룹(360B, 360D)를 통해서는 데이터가 입력되지 않으므로, 데이터 전달경로 선택부(380A, 380B)을 통해 전송되는 제1패드 그룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23)를 제2패드 그룹(360B, 360D)에 대응하는 제2 및 제4뱅크그룹(300B, 300D)에 전달하고, 데이터 입/출력 옵션(DATA_IO_OP)의 제2선택모드 - X32의 데이터 입/출력 대역폭을 선택함 - 동작에서는 제1패드 그룹(360A, 360C) 및 제2패드 그룹(360B, 360D)을 통해 데이터가 입력되므로, 제2패드 그룹(360B, 360D)을 통해 입력되는 데이터(D8, D9, D10, D11, D12, D13, D14, D15, D24, D25, D26, D27, D28, D29, D30, D31)를 제2패드 그룹(360B, 360D)에 대응하는 제2 및 제4뱅크그룹(300B, 300D)에 전달하며, 테스트 모드 동작에서는 제1패드 그룹(360A, 360C) 내부의 대표 패드(DQ3, DQ4, DQ19, DQ20) 및 제2패드 그룹(360B, 260D) 내부의 대표 패드(DQ11, DQ12, DQ27, DQ28)를 통해서만 데이터가 입력되므로, 제2패드 그룹(360B, 360D) 내부의 대표 패드(DQ11, DQ12, DQ27, DQ28)를 통해 입력되는 데이터(D11, D12, D27, D28)를 제2패드 그룹(360B, 360D)에 대응하는 제2 및 제4뱅크그룹(300B, 300D)에 전달한다.
즉, 제2데이터 전달부(320B, 320D)는, 데이터 전달경로 선택부(380A, 380B)을 통해 전송되는 제1패드 그룹(360A, 360C)을 통해 입력되는 데이터(D0, D1, D2, D3, D4, D5, D6, D7, D16, D17, D18, D19, D20, D21, D22, D23)와, 제2패드 그룹(360B, 360D)을 통해 입력되는 데이터(D8, D9, D10, D11, D12, D13, D14, D15, D24, D25, D26, D27, D28, D29, D30, D31), 및 제2패드 그룹(360B, 360D) 내부의 대표 패드(DQ11, DQ12, DQ27, DQ28)를 통해 입력되는 데이터(D11, D12, D27, D28) 중 어느 하나를 데이터 입/출력 옵션(DATA_IO_OP)에 응답하여 선택적으로 제2패드 그룹(360B, 360D)에 대응하는 제2 및 제4뱅크그룹(300B, 300D)에 전달하기 위한 다수의 멀티플랙서(MUX8, MUX9, MUX10, MUX11, MUX12, MUX13, MUX14, MUX15, MUX24, MUX25, MUX26, MUX27, MUX28, MUX29, MUX30, MUX31) 이다.
또한, 데이터 입/출력 옵션(DATA_IO_OP)의 제1선택모드 - X16의 데이터 입/출력 대역폭을 선택함 - 동작에서는 제1패드 그룹(360A, 360C)을 통해서는 데이터가 입력되지만 제2패드 그룹(360B, 360D)를 통해서는 데이터가 입력되지 않는 반면에, 데이터 입/출력 옵션(DATA_IO_OP)의 제2선택모드 - X32의 데이터 입/출력 대역폭을 선택함 - 동작에서는 제1패드 그룹(360A, 360C) 및 제2패드 그룹(360B, 360D)을 통해 데이터가 입력되므로, 데이터 입/출력 옵션(DATA_IO_OP)의 제1선택모드 동 작에서 한 번에 입력되는 데이터의 개수- X16의 데이터 입/출력 대역폭이므로 16개임 - 보다 데이터 입/출력 옵션(DATA_IO_OP)의 제2선택모드 동작에서 한 번에 입력되는 데이터의 개수 - X32의 데이터 입/출력 대역폭이므로 32개임 - 보다 2배 많다.
그리고, 전술한 테스트 모드 동작은, 제1패드 그룹(360A, 360C) 대표 패드(DQ3, DQ4, DQ19, DQ20)를 제외한 나머지 패드(DQ0, DQ1, DQ2, DQ5, DQ6, DQ7, DQ16, DQ17, DQ18, DQ21, DQ22, DQ23)에서 제1패드 그룹(360A, 360C) 내부의 대표 패드(DQ3, DQ4, DQ19, DQ20)를 통해 입력되는 데이터(D3, D4, D19, D20)가 입력되는 것처럼 하는 것이므로 압축 테스트 모드(compress test mode)동작임을 알 수 있다.
마찬가지로, 제2패드 그룹(360B, 360D) 내부의 대표 패드(DQ11, DQ12, DQ27, DQ28)를 제외한 나머지 패드(DQ8, DQ9, DQ10, DQ13, DQ14, DQ15, DQ24, DQ25, DQ26, DQ29, DQ30, DQ31)에서 제2패드 그룹(360B, 360D) 내부의 대표 패드(DQ11, DQ12, DQ27, DQ28)통해 입력되는 데이터(D11, D12, D27, D28)가 입력되는 것처럼 하는 것이므로 압축 테스트 모드(compress test mode)동작임을 알 수 있다.
참고로, 도면에는 각각의 뱅크그룹(200A, 200B, 200C, 200D)에는 16개의 뱅크(뱅크0, 뱅크1, 뱅크2, 뱅크3, 뱅크4, 뱅크5, 뱅크6, 뱅크7, 뱅크8, 뱅크9, 뱅크10, 뱅크11, 뱅크12, 뱅크13, 뱅크14, 뱅크15)를 포함하는 것으로 도시되어 있는데, 이는, 주로 그래픽 카드에 사용되는 DRAM에서, 특히 GDDR5 DRAM의 스펙(SPEC.)상에 정의되어 있는 부분으로써 본 발명의 범주가 주로 그래픽 카드에 사용되는 DRAM을 포함한다는 것을 표현하기 위한 것이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 소자에서, 특히, 주로 그래픽 카드에 사용되는 DRAM에서 데이터 입/출력 대역폭을 변경할 때, 예를 들면, X32의 데이터 입/출력 대역폭으로 설계된 주로 그래픽 카드에 사용되는 DRAM을 X16의 데이터 입/출력 대역폭을 사용할 수 있도록 설정을 변경할 때, 예정된 데이터 입/출력 패드, 예를 들면, X32의 데이터 입/출력 대역폭에서는 사용되지만 X16의 데이터 입/출력 대역폭을 사용되지 않는 데이터 입/출력 패드를 통해 입력되는 데이터를 반도체 메모리 소자 내부의 모든 뱅크에 전달하기 위한 다수의 데이터 전달수단을 구비함으로써 X32의 데이터 입/출력 대역폭으로 설계된 주로 그래픽 카드에 사용되는 DRAM에서도 X16의 데이터 입/출력 대역폭으로 데이터 입/출력 대역폭을 변경할 수 있다. 이때, 데이터 전달수단에는 회로구성이 단순한 멀티플랙서가 사용됨으로써 데이터 전달수단의 추가로 인해 소모되는 전류소모를 최소한으로 유지할 수 있다.
이로 인해, 데이터 입/출력 대역폭을 변경하는 경우에도 안정적이며 고속으로 동작하는 주로 그래픽 카드에 사용되는 DRAM을 구현할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 본 발명에서는 주로 그래픽 카드에 사용되는 DRAM이 기본적 으로 X32의 데이터 입/출력 대역폭을 갖으며 데이터 입/출력 대역폭 변경으로 인해 X16의 데이터 입/출력 대역폭을 가질 수 있는 것으로 설명하였는데, 이는 설명의 편의를 위한 것으로서, 주로 그래픽 카드에 사용되는 DRAM이 기본적으로 X32의 데이터 입/출력 대역폭보다 크거나 작은 데이터 입/출력 대역폭을 가지는 경우도 본 발명의 범주에 포함한다. 즉, 데이터 입/출력 대역폭 변경으로 인해 X16의 데이터 입/출력 대역폭보다 크거나 작은 데이터 입/출력 대역폭을 가지는 경우도 본 발명의 범주에 포함된다.
도 1은 종래기술에 따른 주로 메인 메모리에 사용되는 DRAM의 구조를 도시한 블록 다이어그램.
도 2는 종래기술에 따른 주로 그래픽 카드에 사용되는 DRAM의 구조를 도시한 블록 다이어그램.
도 3은 본 발명의 실시예에 따른 주로 그래픽 카드에 사용되는 DRAM의 구조를 도시한 블록 다이어그램.
*도면의 주요부분에 대한 부호의 설명
200A, 200B, 200C, 200D, 300A, 300B, 300C, 300D : 다수의 뱅크 그룹
320A, 320C : 제1 데이터 전달부
320B, 320D : 제2 데이터 전달부
260A, 260B, 260C, 260D, 360A, 360B, 360C, 360D : 다수의 데이터 패드
380A, 380B : 데이터 전달경로 선택부

Claims (16)

  1. 다수의 뱅크를 각각 포함하는 다수의 뱅크그룹;
    각 뱅크그룹별로 데이터를 입력받기 위해 예정된 개수씩 그룹화되는 다수의 데이터 패드;
    제1패드 그룹을 통해 입력되는 데이터, 상기 제1패드 그룹 내부의 대표 패드를 통해 입력되는 데이터를 데이터 입/출력 옵션에 응답하여 선택적으로 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하기 위한 제1데이터 전달수단; 및
    상기 제1패드 그룹을 통해 입력되는 데이터, 제2패드 그룹을 통해 입력되는 데이터, 상기 제2패드 그룹 내부의 대표 패드를 통해 입력되는 데이터를 상기 데이터 입/출력 옵션에 응답하여 선택적으로 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하기 위한 제2데이터 전달수단을 구비하며,
    상기 다수의 데이터 패드는 데이터 입/출력 옵션에 응답하여 항상 데이터가 입력되는 다수의 상기 제1패드 그룹과 선택적으로 데이터가 입력되는 다수의 상기 제2패드 그룹으로 나누어지며, 각 그룹에는 테스트 데이터를 입력받기 위한 대표 패드가 존재하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 데이터 입/출력 옵션의 제1선택모드 동작시 상기 제1패드 그룹을 통해 입력되는 데이터를 인가받아 선택적으로 제1데이터 전달수단 및 제2데이터 전달수단에 전송하기 위한 데이터 전달경로 선택수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1데이터 전달수단은,
    상기 데이터 입/출력 옵션의 제1선택모드 동작시 상기 데이터 전달경로 선택수단을 통해 전송되는 제1패드 그룹을 통해 입력되는 데이터를 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하고,
    상기 데이터 입/출력 옵션의 제2선택모드 동작시 상기 제1패드 그룹을 통해 입력되는 데이터를 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하며,
    테스트 모드 동작시 상기 제1패드 그룹 내부의 대표 패드를 통해 입력되는 데이터를 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 제2데이터 전달수단은,
    상기 데이터 입/출력 옵션의 제1선택모드 동작에서 상기 데이터 전달경로 선 택수단을 통해 전송되는 제1패드 그룹을 통해 입력되는 데이터를 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하고,
    상기 데이터 입/출력 옵션의 제2선택모드 동작에서 상기 제2패드 그룹을 통해 입력되는 데이터를 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하며,
    테스트 모드 동작시 상기 제2패드 그룹 내부의 대표 패드를 통해 입력되는 데이터를 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 데이터 입/출력 옵션의 제1선택모드 동작에서 상기 제1패드 그룹으로는 데이터가 입력되지만 상기 제2패드 그룹으로는 데이터가 입력되지 않고,
    상기 데이터 입/출력 옵션의 제2선택모드 동작에서 상기 제1패드 그룹 및 제2패드 그룹으로 모두 데이터가 입력되며,
    상기 테스트 모드 동작에서 상기 제1패드 그룹 내부의 대표 패드 및 제2패드 그룹 내부의 대표 패드로만 데이터가 입력되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 데이터 입/출력 옵션의 제2선택모드 동작에서 한 번에 입력되는 데이터의 개수는 상기 데이터 입/출력 옵션의 제1선택모드 동작에서 한 번에 입력되는 데이터 개수보다 2배 많은 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 다수의 데이터 패드는 각각,
    8개씩 그룹화되며, 각 그룹에는 2개의 대표 패드가 존재하여 압축 테스트 모드(compress test mode) 동작을 수행할 수 있는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 다수의 뱅크그룹은 각각,
    16개의 뱅크를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 데이터 입/출력 옵션은,
    외부에서 인가되거나 MRS(Memory Register Set)에 설정되어 있는 것을 특징 으로 하는 반도체 메모리 소자.
  10. 다수의 뱅크를 각각 포함하는 다수의 뱅크그룹;
    각 뱅크그룹별로 데이터를 입력받기 위해 예정된 개수씩 그룹화되는 다수의 데이터 패드;
    제1패드 그룹을 통해 입력되는 데이터를 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하기 위한 제1데이터 전달수단; 및
    상기 제1패드 그룹을 통해 입력되는 데이터, 제2패드 그룹을 통해 입력되는 데이터를 상기 데이터 입/출력 옵션에 응답하여 선택적으로 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하기 위한 제2데이터 전달수단을 구비하며,
    상기 다수의 데이터 패드는 데이터 입/출력 옵션에 응답하여 항상 데이터가 입력되는 다수의 상기 제1패드 그룹과 선택적으로 데이터가 입력되는 다수의 상기 제2패드 그룹으로 나누어지는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 데이터 입/출력 옵션의 제1선택모드 동작시 상기 제1패드 그룹을 통해 입력되는 데이터를 인가받아 선택적으로 제1데이터 전달수단 및 제2데이터 전달수단에 전송하기 위한 데이터 전달경로 선택수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제1데이터 전달수단은,
    상기 데이터 입/출력 옵션의 제1선택모드 동작시 상기 데이터 전달경로 선택수단을 통해 전송되는 제1패드 그룹을 통해 입력되는 데이터를 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하고,
    상기 데이터 입/출력 옵션의 제2선택모드 동작시 상기 제1패드 그룹을 통해 입력되는 데이터를 상기 제1패드 그룹에 대응하는 뱅크그룹에 전달하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 제2데이터 전달수단은,
    상기 데이터 입/출력 옵션의 제1선택모드 동작에서 상기 데이터 전달경로 선택수단을 통해 전송되는 제1패드 그룹을 통해 입력되는 데이터를 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하고,
    상기 데이터 입/출력 옵션의 제2선택모드 동작에서 상기 제2패드 그룹을 통해 입력되는 데이터를 상기 제2패드 그룹에 대응하는 뱅크그룹에 전달하는 것을 특 징으로 하는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 데이터 입/출력 옵션의 제1선택모드 동작에서 상기 제1패드 그룹으로는 데이터가 입력되지만 상기 제2패드 그룹으로는 데이터가 입력되지 않고,
    상기 데이터 입/출력 옵션의 제2선택모드 동작에서 상기 제1패드 그룹 및 제2패드 그룹으로 모두 데이터가 입력되는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 데이터 입/출력 옵션의 제2선택모드 동작에서 한 번에 입력되는 데이터의 개수는 상기 데이터 입/출력 옵션의 제1선택모드 동작에서 한 번에 입력되는 데이터 개수보다 2배 많은 것을 특징으로 하는 반도체 메모리 소자.
  16. 제10항에 있어서,
    상기 데이터 입/출력 옵션은,
    외부에서 인가되거나 MRS(Memory Register Set)에 설정되어 있는 것을 특징으로 하는 반도체 메모리 소자.
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