CN102956258A - 半导体装置及其数据传输方法 - Google Patents

Abstract

本发明提供一种半导体装置及其数据传输方法。所述半导体装置包括正常数据线、辅助数据线和数据线选择单元。正常数据线与数据线选择单元连接。辅助数据线与数据线选择单元连接。数据线选择单元被配置为响应于命令信号而将数据输出至正常数据线和辅助数据线之一。

Description

半导体装置及其数据传输方法

相关申请的交叉引用

本申请要求2011年8月26日向韩国知识产权局提交的韩国专利申请No.10-2011-0085677的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体装置，更具体而言涉及一种3D(三维)半导体装置及其数据传输方法。

背景技术

为了改善半导体装置的集成度，已开发出3D(三维)半导体装置。3D半导体装置通常包括被层叠并封装的多个芯片以增加集成度。在3D半导体装置中，因为垂直层叠两个或更多个芯片，故可以在相同的面积内实现最大的集成度。

可以用各种方法来实现3D半导体装置。在其中一种方法中，可以层叠具有相同结构的多个芯片，然后利用诸如金属线的导线将所述多个芯片彼此连接，使得所述多个芯片如同一个半导体装置操作。

近年来，本领域已公开一种TSV(穿通硅通孔，through-silicon via)式半导体装置，其中，穿通硅通孔被形成为贯穿多个层叠的芯片，使得所有芯片彼此电连接。在TSV式半导体装置中，因为穿通硅通孔垂直地贯穿各个芯片以将各个芯片彼此电连接，所以相比于经由外围引线将各个芯片彼此连接的半导体装置而言，可以有效地减小封装的面积。

构成3D半导体装置的多个芯片通常通过分成多个物理存储列(physical rank)或逻辑存储列(logical rank)来进行操作。也就是说，进行配置使得响应于芯片选择命令或地址而选中的存储列来执行数据读取或写入操作。所述多个存储列每个都共享数据输入/输出线和数据焊盘。数据输入/输出线经由贯穿所述多个芯片的穿通硅通孔而彼此连接，并经由与设置在主芯片中的共享数据焊盘连接的共享通道而与外部控制器通信。

在典型的半导体装置中，因为数据输入线和数据输出线是共同使用的，所以利用预定时间间隔来执行读取和写入操作以避免冲突。在上述3D半导体装置的情况中，因为物理存储列或逻辑存储列可以独立执行读取和写入操作，所以可以利用在读取或写入操作之前来被固定的预定时间间隔来执行读取和写入操作。由于针对同一个存储列的连续读取和写入操作是以预定时间间隔来执行的，所以不会产生问题。然而，当在对第二存储列执行读取或写入操作之后立即对第一存储列执行读取或写入操作时，则有可能发生数据冲突。特别是，在对第一存储列执行写入操作之后立即对第二存储列执行读取操作的情况下，数据冲突的机率增加。

发明内容

本文说明一种具有辅助数据线并且可以在连续的写入和读取操作中防止数据冲突的半导体装置及其数据传输方法。

在本发明的一个实施例中，提供了一种半导体装置，所述半导体装置包括：正常数据线，所述正常数据线与数据线选择单元连接；辅助数据线，所述辅助数据线与所述数据线选择单元连接；以及所述数据线选择单元，所述数据线选择单元被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。

在本发明的另一个实施例中，提供了一种包括相互层叠的多个芯片的半导体存储装置包括：正常数据线，所述正常数据线由所述多个芯片共享以用于传送数据；辅助数据线，所述辅助数据线由所述多个芯片共享以用于传送数据；以及数据线选择单元，所述数据线选择单元被设置在各个芯片中，且被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。

在本发明的另一个实施例中，提供了一种半导体装置的数据传输方法，所述半导体装置包括共享正常数据线和辅助数据线的第一芯片和第二芯片，所述方法包括以下步骤：响应于第一芯片的写入命令而经由所述正常数据线将写入数据传送至所述第一芯片；判断所述第二芯片的读取命令是否是在所述第一芯片的写入命令输入后在预定时间内输入的；以及根据判断结果而将读取数据输出至所述正常数据线和所述辅助数据线之一。

在本发明的另一个实施例中，一种半导体装置的数据传输方法，所述半导体装置包括多个芯片，所述多个芯片通过被分成多个存储列来进行操作，所述多个存储列至少包括第一存储列和第二存储列，并且所述多个芯片共享正常数据线和辅助数据线，所述方法包括以下步骤：响应于一个存储列的写入命令而经由所述正常数据线将写入数据传送至所述一个存储列；判断所述另一个存储列的读取命令是否是在所述一个存储列的写入命令输入后在预定时间内输入；以及根据判断结果将所述另一个存储列的读取数据输出至所述正常数据线和所述辅助数据线之一。

附图说明

结合附图对本发明的特征、方面和实施例进行描述，其中：

图1是根据本发明的一个实施例的半导体装置的配置的示意性图示；

图2是示出图1所示的数据线选择单元的一个示例性实施例的配置的框图；

图3是图2所示的控制信号发生部的一个示例性实施例的配置的图示；

图4A和4B是解释根据本发明的一个实施例的半导体装置的操作的时序图；以及

图5是将构成半导体装置的多个芯片分成存储列的方法的图示。

具体实施方式

以下将参照附图通过示例性实施例说明根据本发明的实施例的半导体装置和数据传输方法。

图1是根据本发明的一个实施例的半导体装置1的配置的示意性图示。虽然图1中示范出层叠三个芯片，但应注意，层叠的芯片的数目并无具体限制。在半导体装置1中，示范出位于最下方的芯片对应于主芯片MASTER，而层叠在主芯片MASTER上的芯片对应于从芯片SLAVE1和SLAVE2。其中主芯片MASTER与从芯片SLAVE1和SLAVE2的作用有所区分的半导体装置1可以经由主芯片MASTER与外部控制器通信。因此，层叠的芯片MASTER、SLAVE1和SLAVE2被构造成共享数据线和数据焊盘。

在图1中，从芯片SLAVE1和SLAVE2包括存储体21和31、输入/输出驱动单元22和32、以及数据线选择单元23和33。虽然与从芯片SLAVE1和SLAVE2类似地将主芯片MASTER示范成包括存储体11、输入/输出驱动单元12、以及数据线选择单元13，但主芯片MASTER可以视应用而定而包括其它的构成元件。存储体11、21和31包括储存数据的多个存储器单元阵列。输入/输出驱动单元12、22和32将经由各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2传送来的数据储存到存储体11、21和31中。输入/输出驱动单元12、22和32还可以将储存在存储体11、21和31中的数据输出至数据线GIO_M、GIO_S1和GIO_S2。

在图1中，各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2与正常数据线CGIO和辅助数据线SGIO共同连接。正常数据线CGIO与各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2共同连接，并且可以将各个芯片MASTER、SLAVE1和SLAVE2所输出的数据传送至数据焊盘15。正常数据线CGIO还可以将经由数据焊盘15输入的数据传送至各个芯片MASTER、SLAVE1和SLAVE2。辅助数据线SGIO也可以包括与正常数据线CGIO相同数目的线。类似于正常数据线CGIO，辅助数据线SGIO与各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2共同连接。因为正常数据线CGIO和辅助数据线SGIO与各个芯片MASTER、SLAVE1和SLAVE2的数据线GIO_M、GIO_S1和GIO_S2共同连接，所以正常数据线CGIO和辅助数据线SGIO将各个芯片MASTER、SLAVE1和SLAVE2的存储体11、21和31与数据焊盘15连接。因此，正常数据线CGIO和辅助数据线SGIO由主芯片MASTER以及从芯片SLAVE1和SLAVE2共享，并被提供用于主芯片MASTER以及从芯片SLAVE1和SLAVE2的数据传输。在图1中，示范出正常数据线CGIO和辅助数据线SGIO可以由穿通硅通孔TSV构成，所述穿通硅通孔TSV贯通并连接主芯片MASTER以及从芯片SLAVE1和SLAVE2。

主芯片MASTER还包括数据输入/输出单元14和数据焊盘15。数据输入/输出单元14被配置为在写入操作中对经由数据焊盘15输入的外部数据进行缓冲，并且将缓冲的外部数据传送至正常数据线CGIO或辅助数据线SGIO。数据输入/输出单元14还可以被配置为在读取操作中对经由正常数据线CGIO或辅助数据线SGIO传送来的数据进行缓冲，并将缓冲的数据传送至数据焊盘15。数据焊盘15是将半导体装置1与外部控制器连接的通道。

可以在各个芯片MASTER、SLAVE1和SLAVE2中设置数据线选择单元13、23和33。数据线选择单元13、23和33被配置为响应于命令信号CMD而将数据(具体地，在读取操作中为储存在存储体11、21和31中的数据)输出至正常数据线CGIO和辅助数据线SGIO之一。命令信号CMD可以经由命令缓冲器16输入，且命令信号CMD包括写入命令WT和读取命令RD。命令信号CMD可以经由例如穿通硅通孔TSV而被传送至MASTER、SLAVE1和SLAVE2芯片。数据线选择单元13、23和33判断读取命令RD是否是在写入命令WT输入后在预定时间之内(即，小于或等于预定时间)输入，且根据判断结果将数据输出至正常数据线CGIO和辅助数据线SGIO之一。当读取命令RD是在写入命令WT输入后在预定时间之后输入时，数据线选择单元13、23和33将数据输出至正常数据线CGIO。当读取命令RD是在写入命令WT输入后在预定时间之内输入时，数据线选择单元13、23和33将数据输出至辅助数据线SGIO。预定时间是指这样的时间：在写入命令WT输入后在所述预定时间之后读取命令RD方能输入。因为在半导体装置中设置有大量数据线，所以数据线被共同用于写入操作和读取操作中的数据传输。因此，如果在预定时间内连续执行写入和读取操作，则写入数据和读取数据可能彼此冲突。为了防止发生这种冲突，在半导体装置中，指定写入至读取时间(tWTR)以允许实现控制，使得在写入命令WT输入后经过预定时间之后读取命令RD才可以输入。然而，当半导体装置中层叠共享数据线的多个芯片时，由于在写入命令WT输入至第二芯片后的tWTR以内读取命令RD可能被输入给第一芯片，因此就会如前文所述，数据冲突的机率增加。因此，根据本发明的一个实施例的半导体装置1被配置为包括数据线选择单元13、23和33以及辅助数据线SGIO，使得当读取命令RD在写入命令WT输入后在预定时间内输入时，从存储体11、21和31输出的数据不被输出至正常数据线CGIO，而是被输出至辅助数据线SGIO。因此，因为读取数据根据读取操作的表现而被输出至辅助数据线SGIO，所以可以正常输出读取数据，而同时防止读取数据与经由正常数据线SGIO传送的写入数据发生冲突。

图2是示出图1所示的数据线选择单元的一个示例性实施例的配置的框图。因为数据线选择单元13、23和33具有相同的配置，所以下文将参照图2以从芯片SLAVE1的数据线选择单元23的配置作代表性说明。在图2中，数据线选择单元23包括控制信号发生部231和路径选择部232。控制信号发生部231被配置为响应于写入命令WT、读取命令RD和操作信息信号TWTR而产生路径选择信号BYPASS。操作信息信号TWTR可以是具有与预定时间有关的信息的信号，例如，在半导体装置的模式寄存器组(MRS)中产生的信号。控制信号发生部231从操作信息信号TWTR接收与预定时间有关的信息，并检测读取命令RD是否是在写入命令WT输入后在预定时间内输入。控制信号发生部231利用时钟CLK来检测从写入命令WT输入的时间至读取命令RD输入的时间。如果检测到的时间比操作信息信号TWTR中的预定时间短，则控制信号发生部231将路径选择信号BYPASS使能，而如果检测到的时间比操作信息信号TWTR中的预定时间长，则控制信号发生部231将路径选择信号BYPASS禁止。

路径选择部232被配置为在读取操作中接收储存在存储体21中并经由芯片SLAVE1的数据线GIO_S1输出的数据，并响应于路径选择信号BYPASS而将数据输出至正常数据线CGIO和辅助数据线SGIO之一。路径选择部232基本上将数据线GIO_S1与正常数据线CGIO连接，而在路径选择信号BYPASS被使能时将数据线GIO_S1与辅助数据线SGIO连接。路径选择部232可以由现有技术中公知的多路复用器电路来配置。

图3是图2所示的控制信号发生部231的一个示例性实施例的配置的图示。在图3中，控制信号发生部231包括检测级310和路径选择信号发生级320。检测级310被配置为接收写入命令WT和时钟信号CLK，顺序地将写入命令WT延迟时钟信号CLK的一个周期，并且产生多个输出信号Q0至Qn以及Q0b至Qnb。所述多个输出信号Q0至Qn以及Q0b至Qnb具有对应于时钟信号CLK的一个周期的相位差。因此，可以检测在写入命令WT输入后所经过的时间。检测级310可以被配置为包括多个触发器FF。

路径选择信号发生级320被配置为接收由检测级310产生的多个输出信号Q0至Qn和Q0b至Qnb、以及写入命令WT、读取命令RD和操作信息信号TWTR。路径选择信号发生级320被配置为基于输出信号Q0至Qn和Q0b至Qnb而将从写入命令WT输入至读取命令RD输入的时间与基于操作信息信号TWTR的预定时间进行比较，并产生路径选择信号BYPASS。例如，当根据操作信息信号TWTR的预定时间是对应于时钟信号CLK的四个周期的时间时，路径选择信号发生级320将以如下的说明来操作。如果读取命令RD是在写入命令WT输入后经过时钟信号CLK的三个周期之后输入的，则路径选择信号发生级320将路径选择信号BYPASS使能。相反地，如果读取命令RD是在写入命令WT输入后经过时钟信号CLK的四个或更多个周期之后输入的，则路径选择信号发生级320将路径选择信号BYPASS禁止。

图4A和图4B是解释根据本发明的一个实施例的半导体装置1的操作的时序图。下文将参照图1至图4B说明根据本发明的实施例的半导体装置1的操作。

首先，图4A示出从芯片SLAVE2的读取命令RD_SLAVE2是在从芯片SLAVE1的写入命令WT_SLAVE1输入后在预定时间内输入的情况。作为参考，芯片MASTER、SLAVE1和SLAVE2的命令信号可以通过芯片选择信号来区分。芯片选择信号例如可以是由外部控制器施加的命令信号。当写入命令WT_SLAVE1输入时，半导体装置1对从芯片SLAVE1执行写入操作。经由数据焊盘15输入的写入数据由数据输入/输出单元14缓冲，并经由正常数据线CGIO传送。经由正常数据线CGIO传送的数据经由从芯片SLAVE1的数据线GIO_S1和输入/输出驱动单元22而储存在存储体21中。写入操作持续预定时间以用于储存多个数据。如果在预定时间流逝之前读取命令RD_SLAVE2输入，则半导体装置1对从芯片SLAVE2执行读取操作。因此，储存在从芯片SLAVE2的存储体31中的数据经由输入/输出驱动单元32和数据线GIO_S2输出。从芯片SLAVE2的控制信号发生部231检测到读取命令RD_SLAVE2是在写入命令WT_SLAVE1输入后在预定时间内输入的，于是将路径选择信号BYPASS使能。因此，路径选择部232将从芯片SLAVE2的存储体31所输出的数据输出至辅助数据线SGIO。因此，即使在预定时间内执行读取操作，也不会产生数据冲突，且读取数据可以经由数据输入/输出单元14和数据焊盘15正常地输出至外部。

图4B示出从芯片SLAVE2的读取命令RD_SLAVE2是在从芯片SLAVE1的写入命令WT_SLAVE1输入后经过预定时间之后输入的情况。此情况在图4B中示出，图4B示出从芯片SLAVE2的控制信号发生部231检测到读取命令RD_SLAVE2是在写入命令WT_SLAVE1输入后经过预定时间之后输入的，于是将路径选择信号BYPASS禁止。因此，路径选择部232将从芯片SLAVE2的存储体31所输出的数据输出至正常数据线CGIO。因为从芯片SLAVE1的写入操作处于完成状态，即使经由正常数据线CGIO将从芯片SLAVE2的存储体31所输出的数据传送至数据输入/输出单元14，也不会产生数据冲突。

图5是将构成半导体装置的多个芯片分成存储列(rank)的方法的示意性图示。在图5中，示范出层叠四个芯片，第一芯片Chip1至第四芯片Chip4每个都包括四个存储体Bank0至Bank3。将半导体装置分成存储列的方法可以大体上示范为两种方案。在第一种方案中，第一芯片Chip1至第四芯片Chip4中的每个的第一存储体(bank)Bank0至第四存储体Bank3构成一个存储列。当第一芯片Chip1的第一存储体Bank0至第四存储体Bank3构成第一存储列RANK1时，第二芯片Chip2的第一存储体Bank0至第四存储体Bank3构成第二存储列，第三芯片Chip3的第一存储体Bank0至第四存储体Bank3构成第三存储列，且第四芯片Chip4的第一存储体Bank0至第四存储体Bank3构成第四存储列。

在第二种方案中，在第一芯片Chip1至第四芯片Chip4层叠的情况下，布置在同一垂直线上的存储体构成一个存储列。在此情况下，第一芯片Chip1至第四芯片Chip4的第一存储体Bank0构成第一存储列RANK1，第一芯片Chip1至第四芯片Chip4的第二存储体Bank1构成第二存储列，第一芯片Chip1至第四芯片Chip4的第三存储体Bank2构成第三存储列，且第一芯片Chip1至第四芯片Chip4的第四存储体Bank3构成第四存储列。

根据图1至图4B所示的本发明的实施例的半导体装置1示范出根据第一种方案来区分存储列的情况。然而，应了解，有关半导体装置1的本发明的主旨也可以应用到根据第二种方案来区分存储列的情况。也就是说，通过检测第二存储列的读取命令是否是在第一存储列的写入命令输入后经过预定时间之后输入，可以经由正常数据线和辅助数据线之一来传送读取数据。即，如果第二存储列的读取命令是在预定时间后输入，则可以经由正常数据线来传送读取数据。然而，如果第二存储列的读取命令是在预定时间内输入，则可以经由辅助数据线来传送读取数据。

虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仪是示例性的。因此，本文所述的半导体装置及其数据传输方法不应当限于描述的实施例。确切地说，本文所述的半导体装置及其数据传输方法应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (17)

1.一种半导体装置，包括：

正常数据线，所述正常数据线与数据线选择单元连接；

辅助数据线，所述辅助数据线与所述数据线选择单元连接；以及

所述数据线选择单元，所述数据线选择单元被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。

2.如权利要求1所述的半导体装置，

其中，所述命令信号包括写入命令和读取命令，并且

其中，当所述读取命令是在所述写入命令输入后在预定时间内输入时，所述数据线选择单元将数据输出至所述辅助数据线。

3.如权利要求2所述的半导体装置，其中，所述数据线选择单元包括：

控制信号发生部，所述控制信号发生部被配置为响应于所述写入命令、所述读取命令、以及操作信息信号而产生路径选择信号；以及

路径选择部，所述路径选择部被配置为响应于所述路径选择信号而将数据输出至所述正常数据线和所述辅助数据线之一。

4.如权利要求3所述的半导体装置，其中，所述操作信息信号包括所述预定时间，所述读取命令能够在所述写入命令输入后在所述预定时间之后输入。

5.一种包括相互层叠的多个芯片的半导体存储装置，包括：

正常数据线，所述正常数据线由所述多个芯片共享以用于传送数据；

辅助数据线，所述辅助数据线由所述多个芯片共享以用于传送数据；以及

数据线选择单元，所述数据线选择单元被设置在各个芯片中，且被配置为响应于命令信号而将数据输出至所述正常数据线和所述辅助数据线之一。

6.如权利要求5所述的半导体装置，

其中，所述命令信号包括写入命令和读取命令，并且

其中，所述数据线选择单元被配置为，当所述读取命令是在所述写入命令输入至第二芯片之后在预定时间以内输入至第一芯片时，将所述第一芯片的数据输出至所述辅助数据线。

7.如权利要求6所述的半导体装置，其中，所述数据线选择单元每个都包括：

控制信号发生部，所述控制信号发生部被配置为响应于所述写入命令、所述读取命令、以及操作信息信号而产生路径选择信号；以及

路径选择部，所述路径选择部被配置为响应于所述路径选择信号而将所述第一芯片的数据输出至所述正常数据线和所述辅助数据线之一。

8.如权利要求7所述的半导体装置，其中，所述操作信息信号包括所述预定时间，所述读取命令能够在所述写入命令输入至所述第二芯片后在所述预定时间之后输入至所述第二芯片。

9.如权利要求5所述的半导体装置，

其中，所述命令信号包括写入命令和读取命令，所述多个芯片通过被分成多个存储列来进行操作，并且

其中，所述数据线选择单元被配置为，当所述读取命令是在所述写入命令输入至第二存储列之后在预定时间以内输入至第一存储列时，将所述第一存储列的数据输出至所述辅助数据线。

10.如权利要求9所述的半导体装置，其中，所述数据线选择单元每个都包括：

控制信号发生部，所述控制信号发生部被配置为响应于所述写入命令、所述读取命令、以及操作信息信号而产生路径选择信号；以及

路径选择部，所述路径选择部被配置为响应于所述路径选择信号而将所述第一存储列的数据输出至所述正常数据线和所述辅助数据线之一。

11.如权利要求10所述的半导体装置，其中，所述操作信息信号包括所述预定时间，所述读取命令能够在所述写入命令输入至所述第二存储列后在所述预定时间之后输入至所述第二存储列。

12.一种半导体装置的数据传输方法，所述半导体装置包括共享正常数据线和辅助数据线的第一芯片和第二芯片，所述方法包括以下步骤：

响应于所述第一芯片的写入命令而经由所述正常数据线将写入数据传送至所述第一芯片；

判断所述第二芯片的读取命令是否是在所述第一芯片的写入命令输入后在预定时间以内输入；以及

根据判断结果而将读取数据输出至所述正常数据线和所述辅助数据线之一。

13.如权利要求12所述的方法，其中，在输出的步骤中，当所述第二芯片的读取命令是在所述第一芯片的写入命令输入后在预定时间以内输入时，将所述读取数据输出至所述辅助数据线，而当所述第二芯片的读取命令是在所述第一芯片的写入命令输入后经过预定时间之后输入时，将所述读取数据输出至所述正常数据线。

14.如权利要求12所述的方法，其中，所述预定时间是这样的时间：在所述第一芯片的写入命令输入后，在所述预定时间之后，所述第一芯片的读取命令才能够输入。

15.一种半导体装置的数据传输方法，所述半导体装置包括多个芯片，所述多个芯片通过被分成多个存储列来进行操作，所述多个存储列至少包括第一存储列和第二存储列，并且所述多个芯片共享正常数据线和辅助数据线，所述方法包括以下步骤：

响应于所述第二存储列的写入命令而经由所述正常数据线将写入数据传送至所述第二存储列；

判断所述第一存储列的读取命令是否是在所述第二存储列的写入命令输入后在预定时间以内输入的；以及

根据判断结果将所述第一存储列的读取数据输出至所述正常数据线和所述辅助数据线之一。

16.如权利要求15所述的方法，其中，在输出的步骤中，当所述第一存储列的读取命令是在所述第二存储列的写入命令输入后在所述预定时间以内输入时，将所述读取数据输出至所述辅助数据线，而当所述第一存储列的读取命令是在所述第二存储列的写入命令输入后经过所述预定时间之后输入时，将所述读取数据输出至所述正常数据线。

17.如权利要求15所述的方法，其中，所述预定时间是这样的时间：在所述第二存储列的写入命令输入后在所述预定时间之后，所述第二存储列的读取命令才能够输入。

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