KR20150105053A - 반도체 시스템 - Google Patents

반도체 시스템 Download PDF

Info

Publication number
KR20150105053A
KR20150105053A KR1020140027229A KR20140027229A KR20150105053A KR 20150105053 A KR20150105053 A KR 20150105053A KR 1020140027229 A KR1020140027229 A KR 1020140027229A KR 20140027229 A KR20140027229 A KR 20140027229A KR 20150105053 A KR20150105053 A KR 20150105053A
Authority
KR
South Korea
Prior art keywords
signal
semiconductor devices
counting
semiconductor device
data
Prior art date
Application number
KR1020140027229A
Other languages
English (en)
Other versions
KR102181937B1 (ko
Inventor
송청기
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140027229A priority Critical patent/KR102181937B1/ko
Priority to US14/340,333 priority patent/US9508401B2/en
Publication of KR20150105053A publication Critical patent/KR20150105053A/ko
Application granted granted Critical
Publication of KR102181937B1 publication Critical patent/KR102181937B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Dram (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

다수의 반도체 장치를 포함하는 반도체 시스템에 관한 것으로, 커맨드 신호를 공유하며, 토글링하는 데이터 스트로브 신호에 응답하여 각각 자신의 활성화 동작 여부를 결정하는 다수의 반도체 장치, 및 상기 커맨드 신호와 상기 데이터 스트로브 신호를 제공하고, 상기 커맨드 신호에 따라 상기 다수의 반도체 장치를 제어하기 위한 컨트롤러를 구비하는 반도체 시스템이 제공된다.

Description

반도체 시스템{SEMICONDUCTOR SYSTEM}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 반도체 장치를 포함하는 반도체 시스템에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 자신의 동작 상태를 설정하기 위한 모드 레지스터 셋(mode register set)을 구비하고 있다. 여기서, 반도체 장치의 동작 상태는 예컨대, 카스 레이턴시(CAS latency, Column Address Strobe latency), 버스트 타입(burst type), 버스트 랭스(burst length), 뱅크 그룹핑 모드(bank grouping mode), DLL 온/오프 등의 동작 상태를 의미한다.
모드 레지스터 셋은 외부 컨트롤러로부터 입력되는 외부 명령에 의하여 설정 여부가 결정된다. 외부 명령에는 칩 셀렉트(chip select) 신호와, 로우 어드레스 스트로브(Row Address Strobe, RAS) 신호와, 컬럼 어드레스 스트로브(Colunm Address Strobe, CAS) 신호, 및 라이트 인에이블(write enable) 신호 등이 있으며, 이 신호들에 의하여 모드 레지스터 셋의 설정 동작이 정의될 수 있다. 이어서, 외부 명령에 의하여 모드 레지스터 셋의 설정 동작이 활성화되면 모드 레지스터 셋에 저장될 데이터가 다수의 어드레스 핀을 통해 입력되며, 이렇게 입력된 데이터는 모드 레지스터 셋에 저장된다. 이렇게 저장된 데이터는 반도체 장치의 동작 상태를 결정한다.
한편, 요즈음 반도체 장치는 소비자의 요구에 따라 변화하고 있으며, 그 변화중 하나가 반도체 모듈이다. 여기서, 반도체 모듈은 반도체 장치를 다수 개 포함하는 구성을 의미한다. 이하에서는 이러한 반도체 모듈뿐만 아니라 다수의 반도체 장치를 포함하는 구성을 '반도체 시스템'으로 통칭하기로 한다.
다수의 반도체 장치 각각의 동작 상태를 설정할 수 있는 반도체 시스템을 제공하고자 한다.
본 발명의 실시예에 따른 반도체 시스템은, 커맨드 신호를 공유하며, 토글링하는 데이터 스트로브 신호에 응답하여 각각 자신의 활성화 동작 여부를 결정하는 다수의 반도체 장치; 및 상기 커맨드 신호와 상기 데이터 스트로브 신호를 제공하고, 상기 커맨드 신호에 따라 상기 다수의 반도체 장치를 제어하기 위한 컨트롤러를 구비할 수 있다.
바람직하게, 상기 다수의 반도체 장치 각각은, 상기 데이터 스트로브 신호에 응답하여 쉬프팅 동작을 수행하는 쉬프팅부; 및 상기 쉬프팅부의 출력 신호를 검출하여 상기 활성화 동작 여부에 대응하는 동작 상태 설정 신호를 활성화하여 출력하는 검출부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 다수의 반도체 장치 각각은, 상기 데이터 스트로브 신호를 예정된 횟수만큼 카운팅 하여 상기 자신의 활성화 동작 여부에 대응하는 동작 상태 설정 신호를 활성화하여 출력하는 카운팅부를 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 시스템의 동작 방법은, 공통 전송 라인을 통해 예정된 동작에 대응하는 커맨드 신호를 다수의 반도체 장치에 제공하는 단계; 상기 다수의 반도체 장치 중 상기 예정된 동작을 수행하고자 하는 대상 반도체 장치를 선택하는 단계; 및 상기 대상 반도체 장치를 상기 예정된 동작으로 구동하는 단계를 포함할 수 있다.
바람직하게, 상기 대상 반도체 장치를 선택하는 단계 이전에 상기 다수의 반도체 장치를 리셋하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 시스템은, 공통 전송 라인을 통해 토글링하는 데이터 신호를 입력받으며 상기 데이터 신호의 카운팅 동작을 통해 자신의 활성화 동작 여부가 결정되는 다수의 반도체 장치; 및 상기 데이터 신호를 제공하며, 커맨드 신호에 따라 상기 다수의 반도체 장치를 제어하기 위한 컨트롤러를 구비하되, 상기 다수의 반도체 장치 각각은, 상기 데이터 신호가 고유 카운팅 값만큼 카운팅 됨을 검출하여 상기 자신의 활성화 동작 여부에 대응하는 동작 상태 설정 신호를 생성하기 위한 카운팅부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 카운팅부는 상기 카운팅 동작 이전에 리셋되는 것을 특징으로 할 수 있다.
바람직하게, 상기 데이터 신호는 상기 다수의 반도체 장치에 공유된 어드레스 라인을 통해 전달되는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 반도체 시스템의 동작 방법은, 다수의 반도체 장치 각각에 고유 카운팅 값을 설정하는 단계; 카운팅 동작을 활성화하기 위한 커맨드 신호를 상기 다수의 반도체 장치에 제공하는 단계; 상기 다수의 반도체 장치에 토글링하는 데이터 신호를 전달하고 상기 다수의 반도체 장치 각각은 상기 데이터 신호를 카운팅하여 카운팅 값을 생성하는 단계; 상기 카운팅 동작을 완료하기 위한 커맨드 신호를 상기 다수의 반도체 장치에 제공하는 단계; 상기 카운팅 값과 상기 고유 카운팅 값을 비교하여 해당 반도체 장치를 활성화하기 위한 동작 상태 설정 신호를 생성하는 단계; 및 상기 동작 상태 설정 신호에 응답하여 상기 다수의 반도체 장치 중 해당 반도체 장치에 예정된 동작을 수행하는 단계를 포함할 수 있다.
바람직하게, 상기 예정된 동작은 모드 레지스터 셋을 설정하는 동작을 포함하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 다수의 반도체 장치 각각의 동작 상태를 안정적으로 설정하는 것이 가능하다.
다수의 반도체 장치 각각의 동작 상태를 안정적으로 설정할 수 있기 때문에 이를 포함하는 반도체 시스템의 전체적인 회로 동작에 대한 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 2 는 도 1 의 제1 내지 제8 반도체 장치(110, 120, 130, 140, 150, 160, 170, 180)의 동작 모드 설정 동작을 설명하기 위한 타이밍도이다.
도 3 은 도 1 의 제1 반도체 장치(110)의 일부 구성을 설명하기 위한 블록도이다.
도 4 는 도 1 의 제1 반도체 장치(110)의 일부 구성을 설명하기 위한 블록도이다.
도 5 는 도 4 의 회로 동작을 설명하기 위한 타이밍도이다.
도 6 은 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 7 은 도 6 의 반도체 시스템의 회로 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 시스템은 제1 내지 제8 반도체 장치(110, 120, 130, 140, 150, 160, 170, 180)를 구비한다.
제1 내지 제8 반도체 장치(110, 120, 130, 140, 150, 160, 170, 180)는 클럭 신호(CLK)과 커맨드 신호(CMD)와 어드레스 신호(ADD)를 공통 전송 라인을 통해 전달받도록 연결되어 있고, 제1 내지 제8 반도체 장치(110, 120, 130, 140, 150, 160, 170, 180) 각각은 데이터 신호(DQ#[7:0])와 데이터 스트로브 신호(DQS#)를 독립된 전송 라인을 통해 전달받도록 연결되어 있다. 클럭 신호(CLK)와 커맨드 신호(CMD)와 어드레스 신호(ADD)와, 데이터 신호(DQ#[7:0]), 및 데이터 스트로브 신호(DQS#)는 컨트롤러(도시되지 않음)를 통해 제공될 수 있다.
제1 내지 제8 반도체 장치(110, 120, 130, 140, 150, 160, 170, 180) 각각에는 모드 레지스터 셋(도시되지 않음)이 구비되어 있으며, 모드 레지스터 셋에 저장되는 데이터를 이용하여 자신의 동작 상태를 설정하는 것이 가능하다. 이하, 도 2 를 통해 모드 레지스터 셋의 설정 동작을 살펴보기로 한다.
도 2 는 도 1 의 제1 내지 제8 반도체 장치(110, 120, 130, 140, 150, 160, 170, 180)의 동작 모드 설정 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여 제1 반도체 장치(110)의 동작 상태를 설정하는 것을 일례로 한다.
도 2 에는 클럭 신호(CLK)와 커맨드 신호(CMD)와 데이터 스트로브 신호(DQS#1)와 데이터 신호(DQ#1[0])와 동작 상태 설정 신호(OPST)가 도시되어 있다. 여기서, 동작 상태 설정 신호(OPST)는 제1 반도체 장치(110)의 모드 레지스터 셋에 데이터가 저장될 수 있는 상태를 나타내는 신호이다.
도 1 및 도 2 를 참조하면, 제1 반도체 장치(110)는 모드 레지스터 셋을 설정하기 위한 커맨드 신호(CMD)를 입력받는다. 이때 입력되는 커맨드 신호(CMD)를 'MRS' 라 칭한다. 도 1 에서 볼 수 있듯이, 커맨드 신호(CMD)는 공통 전송 라인을 통해 제1 내지 제8 반도체 장치(110, 120, 130, 140, 150, 160, 170, 180)에 제공된다. 따라서, 제1 반도체 장치(110)의 모드 레지스터 셋을 독립적으로 설정하기 위해서는 제1 내지 제8 반도체 장치(110, 120, 130, 140, 150, 160, 170, 180) 중 제1 반도체 장치(110)를 선택하기 위한 동작이 이루어져야 한다. 이러한 선택 동작은 제1 반도체 장치(110)에 예정된 패턴의 선택 신호를 전달하고 제1 반도체 장치(110)가 이를 인식함으로써 가능하며, 도 2 의 실시예에서는 데이터 신호(DQ#1[0])와 데이터 스트로브 신호(DQS#1)가 선택 신호에 해당한다.
우선, 제1 반도체 장치(110)를 선택하기 위해서는 제1 반도체 장치(110)에 대응하는 데이터 스트로브 신호(DQS#1)가 일정한 횟수로 토글링하고 제1 반도체 장치(110)에 대응하는 데이터 신호(DQ#1[0])가 논리'로우'가 되면 된다. 제1 반도체 장치(110)는 데이트 스트로브 신호(DQS#1)와 데이터 신호(DQ#1[0])를 조합하여 논리'로우'의 동작 상태 설정 신호(OPST)를 생성하는데, 여기서 동작 상태 설정 신호(OPST)가 논리'로우'인 구간을 모드 레지스터 셋이 설정될 수 있는 구간으로 정의할 수 있다.
도 3 은 도 1 의 제1 반도체 장치(110)의 일부 구성을 설명하기 위한 블록도이다.
도 3 을 참조하면, 제1 반도체 장치(110)는 쉬프팅부(310)와 검출부(320)를 구비한다.
쉬프팅부(310)는 리셋 신호(RST)에 응답하여 리셋되며, 데이터 스트로브 신호(DQS#1)에 응답하여 데이터 신호(DQ#1[0])를 쉬프팅하기 위한 것으로, 제1 내지 제4 동기화부(311, 312, 313, 314)를 구비한다. 여기서, 리셋 신호(RST)는 MRS 커맨드 신호(CMD, 도 2 참조)에 응답하여 생성될 수 있다. 검출부(320)는 제1 내지 제4 동기화부(311, 312, 313, 314)의 출력 신호(A1, A2, A3, A4)를 입력받아 동작 상태 설정 신호(OPST)를 출력한다.
이하, 도 1 내지 도 3 을 참조하여 간단한 회로 동작을 살펴보기로 한다.
우선, MRS 커맨드 신호(CMD)에 응답하여 리셋 신호(RST)가 활성화되면, 쉬프팅부(310)가 리셋된다. 이후, 데이터 스트로브 신호(DQS#1)가 토글링하면, 이때 입력되는 논리'로우'의 데이터 신호(DQ#1[0])가 제1 동기화부(311)에서 제2 동기화부(312)로 쉬프팅되고, 제2 동기화부(312)에서 제3 동기화부(313)로, 제3 동기화부(313)에서 제4 동기화부(314)로 쉬프팅된다. 검출부(320)는 제1 내지 제4 동기화부(311, 312, 313, 314)의 출력 신호(A1, A2, A3, A4) 중 하나라도 논리'로우'가 되는 것을 검출하여 논리'로우'의 동작 상태 설정 신호(OPST)를 출력한다. 동작 상태 설정 신호(OPST)가 논리'로우'가 되었다는 것은 모드 레지스터 셋에 데이터가 설정될 수 있다는 것을 의미한다.
다음으로, 데이터 스트로브 신호(DQS#1)가 토글링하지 않고 데이터 신호(DQ#1[0])가 논리'하이'를 유지하는 경우 동작 상태 설정 신호(OPST)는 논리'하이'가 되기 때문에 모드 레지스터 셋의 설정 동작은 수행되지 않는다.
본 발명의 실시예에 따른 반도체 시스템은 다수의 반도체 장치 각각에 구비되는 모드 레지스터 셋의 설정 동작을 선택적으로 수행하는 것이 가능하다.
한편, 도 1 내지 도 3 의 실시예에서는 다수의 반도체 장치 중 어느 하나의 반도체 장치를 선택하기 위하여 데이터 스트로브 신호(DQS#1)와 데이터 신호(DQ#1[0])를 이용하였다. 이하, 도 4 에서는 데이터 스트로브 신호(DQS#1)만 이용하는 경우를 살펴보기로 한다.
도 4 는 도 1 의 제1 반도체 장치(110)의 일부 구성을 설명하기 위한 블록도이다.
도 4 를 참조하면, 제1 반도체 장치(110)는 카운팅부(410)와, 리셋부(420)를 구비한다.
카운팅부(410)는 토글링하는 데이터 스트로브 신호(DQS#1)를 카운팅하여 동작 상태 설정 신호(OPST)를 생성하기 위한 것으로, 데이터 스트로브 신호(DQS#1)가 예정된 횟수만큼 카운팅하게 되면 동작 상태 설정 신호(OPST)가 논리'로우'로 활성화된다. 리셋부(420)는 커맨드 신호(CMD)에 응답하여 카운팅부(410)를 리셋하기 위한 리셋 신호(RST)를 생성한다. 리셋부(420)에 입력되는 커맨드 신호(CMD)는 도 2 의 MRS 커맨드 신호(CMD)를 의미한다.
도 5 는 도 4 의 회로 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여 제1 반도체 장치(110)의 동작 상태를 설정하는 것을 일례로 한다.
도 5 에는 클럭 신호(CLK)와 커맨드 신호(CMD)와 데이터 스트로브 신호(DQS#1)와 리셋 신호(RST)와 동작 상태 설정 신호(OPST)가 도시되어 있다. 도 5 에서 볼 수 있듯이, MRS 커맨드 신호(CMD)에 의하여 리셋 신호(RST)가 활성화되고, 데이터 스트로브 신호(DQS#1)를 4 번 카운팅한 이후 동작 상태 설정 신호(OPST)가 논리'로우'로 활성화된다.
본 발명의 실시예에 따른 반도체 시스템은 토글링하는 데이터 스트로브 신호(DQS#1)를 이용하여 다수의 반도체 장치 각각을 선택적으로 활성화하는 것이 가능하며, 이는 곧 다수의 반도체 장치 각각에 구비되는 모드 레지스터 셋의 설정 동작을 선택적으로 수행할 수 있다는 것을 의미한다.
이하, 다수의 반도체 장치 중 해당 반도체 장치를 선택하는 동작이 가능한 다른 실시예를 알아보기로 한다.
도 6 은 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다. 설명의 편의를 위하여 도 1 의 8 개의 반도체 장치 중 2 개의 반도체 장치만을 도시하였다.
도 6 을 참조하면, 반도체 시스템은 각각 카운팅부를 구비하는 제1 반도체 장치(610)와 제2 반도체 장치(620)를 구비한다. 여기서, 제1 반도체 장치(610)의 제1 카운팅부(611)와 제2 반도체 장치(620)의 제2 카운팅부(621)는 반도체 장치의 선택 동작시 어드레스 신호(ADD)를 통해 전달되는 토글링하는 데이터 신호를 카운팅하며, 제1 및 제2 카운팅부(611, 621)는 각각 서로 다른 고유 카운팅 값을 가진다. 여기서, 고유 카운팅 값이란 제1 및 제2 반도체 장치(610, 620) 각각이 가지고 있는 예정된 값을 의미하며, 고유 카운팅 값은 생상자 또는 사용자가 마음대로 설정가능할 것이다. 카운팅 값과 고유 카운팅 값에 대한 자세한 설명은 도 7 에서 다시 하기로 한다. 그래서, 제1 및 제2 카운팅부(611, 621)는 데이터 신호가 각각 고유 카운팅 값만큼 카운팅 됨을 검출하는 것이 가능하다.
도 7 은 도 6 의 반도체 시스템의 회로 동작을 설명하기 위한 타이밍도로써, 커맨드 신호(CMD)와 어드레스 신호(ADD)와, 제1 반도체 장치(610)의 동작 상태 설정 신호(EN#1)와, 제2 반도체 장치(620)의 동작 상태 설정 신호(EN#2)가 도시되어 있다. 도 6 에는 제1 반도체 장치(610)의 동작 상태 설정 신호(EN#1)와, 제2 반도체 장치(620)의 동작 상태 설정 신호(EN#2)가 도시되어 있지 않지만, 제1 및 제2 카운팅부(611, 621)의 카운팅 값과 고유 카운팅 값을 비교한 결과 신호로 정의될 수 있다.
도 6 및 도 7 을 참조하면, 커맨드 신호(CMD)는 제1 및 제2 반도체 장치(610, 620) 중 어느 하나의 반도체 장치를 선택하기 위한 선택 동작을 위하여 카운팅 동작을 활성화하기 위한 커맨드 신호(CMD)와 카운팅 동작을 완료하기 위한 커맨드 신호(CMD)를 입력받는다. 이하, 카운팅 동작을 활성화하기 위한 커맨드 신호(CMD)를 'SEL_O' 라 칭하고, 카운팅 동작을 완료하기 위한 커맨드 신호(CMD)를 'SEL_C' 라 칭한다.
그래서, 'SEL_O' 커맨드 신호(CMD)가 입력된 이후, 어드레스 신호(ADD)를 통해 토글링하는 데이터가 입력되면, 제1 및 제2 카운팅부(611, 621)는 이를 카운팅 한다. 도 7 에서는 어드레스 신호(ADD)가 네 번 토글링한 것을 일례로 하였다. 이어서, 'SEL_C' 커맨드 신호(CMD)가 입력되면 카운팅 동작이 완료된 것으로 어드레스 신호(ADD)는 더 이상 토글링하지 않는다. 이는 곧 선택 동작이 완료되었음을 의미한다. 이때, 제1 반도체 장치(610)의 고유 카운팅 값이 '4' 라고 가정하면, 제1 카운팅부(611)의 카운팅 값과 고유 카운팅 값이 서로 동일하기 때문에 제1 반도체 장치(610)의 동작 상태 설정 신호(EN#1)가 활성화된다. 제1 반도체 장치(610)의 동작 상태 설정 신호(EN#1)가 활성화되었다는 것은 제1 반도체 장치(610)가 선택되었다는 것을 의미하며, 이는 곧 커맨드 신호(CMD)에 의한 예컨대, 모드 레지스터 셋을 설정하기 위한 동작 등이 가능하다는 것을 의미한다.
이어서, 제2 반도체 장치(620)의 고유 카운팅 값이 '2' 라고 가정하면, 제2 반도체 장치(620)를 선택하기 위해서 'SEL_O' 커맨드 신호(CMD)와 'SEL_C' 커맨드 신호(CMD) 사이에 어드레스 신호(ADD)가 두 번 토글링하면 된다. 마찬가지로, 제2 카운팅부(621)의 카운팅 값과 고유 카운팅 값이 서로 동일하기 때문에 제2 반도체 장치(620)의 동작 상태 설정 신호(EN#2)가 활성화된다. 참고로, 도면에는 도시되지 않았지만 제1 및 제2 카운팅부(611, 621)는 카운팅 동작 이전에 리셋 신호에 의하여 리셋될 수 있으며, 이 리셋 신호는 도 5 의 리셋 신호(RST)와 유사하게 'SEL_O' 커맨드 신호(CMD)에 의하여 생성될 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 카운팅 동작을 통해 다수의 반도체 장치 중 원하는 반도체 장치를 선택적으로 활성화시켜 주는 것이 가능하다. 참고로, 여기서는 토글링하는 데이터가 어드레스 신호(ADD)를 통해 전달되는 것을 일례로 하였다. 하지만, 어드레스 신호(ADD)가 아니더라도 공통 전송 라인을 통해 전달되는 토글링하는 모든 신호가 가능하며, 공통 전송 라인이 아닌 별도의 라인을 통해 전달되는 토글링하는 모든 신호 역시도 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 시스템은 다수의 반도체 장치 중 해당 반도체 장치에 예정된 동작을 수행하기 위하여 선택 동작이 가능하며, 특히 이러한 동작을 통해 다수의 반도체 장치 각각의 모드 레지스터 셋의 안정적인 설정 동작을 보장해 주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110, 120, 130, 140, 150, 160, 170, 180 : 제1 내지 제8 반도체 장치

Claims (18)

  1. 커맨드 신호를 공유하며, 토글링하는 데이터 스트로브 신호에 응답하여 각각 자신의 활성화 동작 여부를 결정하는 다수의 반도체 장치; 및
    상기 커맨드 신호와 상기 데이터 스트로브 신호를 제공하고, 상기 커맨드 신호에 따라 상기 다수의 반도체 장치를 제어하기 위한 컨트롤러
    를 구비하는 반도체 시스템.
  2. 제1항에 있어서,
    상기 다수의 반도체 장치 각각은,
    상기 데이터 스트로브 신호에 응답하여 쉬프팅 동작을 수행하는 쉬프팅부; 및
    상기 쉬프팅부의 출력 신호를 검출하여 상기 활성화 동작 여부에 대응하는 동작 상태 설정 신호를 활성화하여 출력하는 검출부를 구비하는 것을 특징으로 하는 반도체 시스템.
  3. 제2항에 있어서,
    상기 쉬프팅부는 상기 데이터 스트로브 신호가 입력되기 이전에 리셋되는 것을 특징으로 하는 반도체 시스템.
  4. 제2항에 있어서,
    상기 쉬프팅부의 리셋 동작은 상기 커맨드 신호에 응답하여 제어되는 것을 특징으로 하는 반도체 시스템.
  5. 제1항에 있어서,
    상기 다수의 반도체 장치 각각은,
    상기 데이터 스트로브 신호를 예정된 횟수만큼 카운팅 하여 상기 자신의 활성화 동작 여부에 대응하는 동작 상태 설정 신호를 활성화하여 출력하는 카운팅부를 구비하는 것을 특징으로 하는 반도체 시스템.
  6. 제5항에 있어서,
    상기 카운팅부는 상기 데이터 스트로브 신호가 입력되기 이전에 리셋되는 것을 특징으로 하는 반도체 시스템.
  7. 제5항에 있어서,
    상기 카운팅부의 리셋 동작은 상기 커맨드 신호에 응답하여 제어되는 것을 특징으로 하는 반도체 시스템.
  8. 제1항에 있어서,
    상기 반도체 장치 각각은 상기 자신의 활성화 동작 여부에 대응하는 동작 상태 설정 신호에 응답하여 모드 레지스터 셋을 설정하는 것을 특징으로 하는 반도체 시스템.
  9. 공통 전송 라인을 통해 예정된 동작에 대응하는 커맨드 신호를 다수의 반도체 장치에 제공하는 단계;
    상기 다수의 반도체 장치 중 상기 예정된 동작을 수행하고자 하는 대상 반도체 장치를 선택하는 단계; 및
    상기 대상 반도체 장치를 상기 예정된 동작으로 구동하는 단계
    를 포함하는 반도체 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 예정된 동작은 모드 레지스터 셋을 설정하는 동작을 포함하는 것을 특징으로 하는 반도체 시스템의 동작 방법.
  11. 제9항에 있어서,
    상기 대상 반도체 장치를 선택하는 단계 이전에 상기 다수의 반도체 장치를 리셋하는 단계를 더 포함하는 반도체 시스템의 동작 방법.
  12. 제9항에 있어서,
    상기 대상 반도체 장치를 선택하는 단계는 예정된 패턴의 선택 신호를 상기 대상 반도체 장치로 전달하여 상기 대상 반도체 장치가 선택되었음을 인식하는 것을 특징으로 하는 반도체 시스템의 동작 방법.
  13. 공통 전송 라인을 통해 토글링하는 데이터 신호를 입력받으며 상기 데이터 신호의 카운팅 동작을 통해 자신의 활성화 동작 여부가 결정되는 다수의 반도체 장치; 및
    상기 데이터 신호를 제공하며, 커맨드 신호에 따라 상기 다수의 반도체 장치를 제어하기 위한 컨트롤러를 구비하되,
    상기 다수의 반도체 장치 각각은,
    상기 데이터 신호가 고유 카운팅 값만큼 카운팅 됨을 검출하여 상기 자신의 활성화 동작 여부에 대응하는 동작 상태 설정 신호를 생성하기 위한 카운팅부를 구비하는 것을 특징으로 하는 반도체 시스템.
  14. 제13항에 있어서,
    상기 카운팅부는 상기 카운팅 동작 이전에 리셋되는 것을 특징으로 하는 반도체 시스템.
  15. 제13항에 있어서,
    상기 데이터 신호는 상기 다수의 반도체 장치에 공유된 어드레스 라인을 통해 전달되는 것을 특징으로 하는 반도체 시스템.
  16. 제13항에 있어서,
    상기 반도체 장치 각각은 상기 동작 상태 설정 신호에 응답하여 모드 레지스터 셋을 설정하는 것을 특징으로 하는 반도체 시스템.
  17. 다수의 반도체 장치 각각에 고유 카운팅 값을 설정하는 단계;
    카운팅 동작을 활성화하기 위한 커맨드 신호를 상기 다수의 반도체 장치에 제공하는 단계;
    상기 다수의 반도체 장치에 토글링하는 데이터 신호를 전달하고 상기 다수의 반도체 장치 각각은 상기 데이터 신호를 카운팅하여 카운팅 값을 생성하는 단계;
    상기 카운팅 동작을 완료하기 위한 커맨드 신호를 상기 다수의 반도체 장치에 제공하는 단계;
    상기 카운팅 값과 상기 고유 카운팅 값을 비교하여 해당 반도체 장치를 활성화하기 위한 동작 상태 설정 신호를 생성하는 단계; 및
    상기 동작 상태 설정 신호에 응답하여 상기 다수의 반도체 장치 중 해당 반도체 장치에 예정된 동작을 수행하는 단계
    를 포함하는 반도체 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 예정된 동작은 모드 레지스터 셋을 설정하는 동작을 포함하는 것을 특징으로 하는 반도체 시스템의 동작 방법.
KR1020140027229A 2014-03-07 2014-03-07 반도체 시스템 KR102181937B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140027229A KR102181937B1 (ko) 2014-03-07 2014-03-07 반도체 시스템
US14/340,333 US9508401B2 (en) 2014-03-07 2014-07-24 Semiconductor system and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140027229A KR102181937B1 (ko) 2014-03-07 2014-03-07 반도체 시스템

Publications (2)

Publication Number Publication Date
KR20150105053A true KR20150105053A (ko) 2015-09-16
KR102181937B1 KR102181937B1 (ko) 2020-11-23

Family

ID=54018001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140027229A KR102181937B1 (ko) 2014-03-07 2014-03-07 반도체 시스템

Country Status (2)

Country Link
US (1) US9508401B2 (ko)
KR (1) KR102181937B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230131027A (ko) * 2022-03-04 2023-09-12 에스케이하이닉스 주식회사 지연량을 계산 및 교정하는 반도체장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120272013A1 (en) * 2011-04-25 2012-10-25 Ming-Shi Liou Data access system with at least multiple configurable chip select signals transmitted to different memory ranks and related data access method thereof
US8630131B1 (en) * 2012-07-30 2014-01-14 Altera Corporation Data strobe enable circuitry

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101008993B1 (ko) 2009-03-30 2011-01-17 주식회사 하이닉스반도체 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
JP2012059184A (ja) * 2010-09-13 2012-03-22 Nec Computertechno Ltd メモリコントローラ、これを備えたメモリシステム及びメモリデバイスの制御方法
US9166596B2 (en) * 2012-11-27 2015-10-20 Altera Corporation Memory interface circuitry with improved timing margins
US8897083B1 (en) * 2012-12-14 2014-11-25 Altera Corporation Memory interface circuitry with data strobe signal sharing capabilities

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120272013A1 (en) * 2011-04-25 2012-10-25 Ming-Shi Liou Data access system with at least multiple configurable chip select signals transmitted to different memory ranks and related data access method thereof
US8630131B1 (en) * 2012-07-30 2014-01-14 Altera Corporation Data strobe enable circuitry

Also Published As

Publication number Publication date
KR102181937B1 (ko) 2020-11-23
US9508401B2 (en) 2016-11-29
US20150255132A1 (en) 2015-09-10

Similar Documents

Publication Publication Date Title
EP3249542B1 (en) Memory module, memory controller and associated control method for read training technique
TWI673595B (zh) 半導體裝置之輸出時序控制電路及其方法
US9431093B2 (en) Semiconductor device and method of driving the same
US10699757B2 (en) DQS-offset and read-RTT-disable edge control
US10482946B2 (en) Management of strobe/clock phase tolerances during extended write preambles
KR102130494B1 (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
JP2010044850A (ja) 半導体メモリ装置のリード動作制御回路
CN110574111A (zh) 半频命令路径
KR20150002129A (ko) 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 테스트 방법
US9362005B2 (en) Semiconductor device for parallel bit test and test method thereof
US8503251B2 (en) Semiconductor memory device having pipe latch circuit for storing output data during read operation and method for operating the same
CN110574110A (zh) 动态终止边缘控制
KR102181937B1 (ko) 반도체 시스템
US8994419B2 (en) Semiconductor device, semiconductor system including the same, and method for operating the same
KR20080078232A (ko) 반도체 메모리 장치 및 그 테스트 방법
US9043511B2 (en) Semiconductor memory device and operation method thereof
KR20210131661A (ko) 데이터 정렬 제어 회로 및 이를 포함하는 메모리 장치
US8107315B2 (en) Double data rate memory device having data selection circuit and data paths
US9672896B2 (en) Semiconductor memory device and semiconductor system having the same
JP2007018161A (ja) メモリ制御装置
US20180165149A1 (en) Semiconductor device and operating method thereof
US8699276B2 (en) Data transmission circuits and semiconductor memory devices including the same
US10417145B2 (en) Memory system including a plurality of memory devices having different latencies and operation method thereof
US20150043287A1 (en) Memory device and memory system including the same
US20140002164A1 (en) Delay circuit and delay method using the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant