TWI673595B

TWI673595B - 半導體裝置之輸出時序控制電路及其方法

Info

Publication number: TWI673595B
Application number: TW104122642A
Authority: TW
Inventors: 李東郁
Original assignee: 韓商愛思開海力士有限公司
Priority date: 2014-09-05
Filing date: 2015-07-13
Publication date: 2019-10-01
Also published as: US20160071563A1; CN105406842B; TW201610640A; CN105406842A; KR20160029391A; US9959917B2

Abstract

一半導體裝置之一輸出時序控制電路可包含一選通訊號產生路徑，配置成控制一內部訊號的一等待時間及一延遲時間，並產生一選通訊號。該輸出時序控制電路可包含一第一偵測區塊，配置成偵測該選通訊號與一時脈訊號之一相位差。該輸出時序控制電路可包含一第二偵測區塊，配置成偵測該選通訊號與該內部訊號之一等待時間差，並根據所偵測的等待時間差來控制該等待時間。該內部訊號可根據由該選通訊號產生路徑所接收之一指令的一預設時序來產生。

Description

半導體裝置之輸出時序控制電路及其方法

本說明書之各種實施例係關於一種半導體裝置，尤其係關於一種半導體裝置之一輸出時脈控制電路及其方法。

本發明主張的優先權為在2014年9月5日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2014-0118856，在此併入其全部參考內容。

一半導體裝置可使用一延遲鎖定迴路(DLL,delay-locked loop)。該延遲鎖定迴路可被使用於補償一選通訊號之偏斜，該選通訊號用於將一資料輸出時序通知至一資料接收設備及一時脈訊號。

而且，一區域跨越電路可被使用。該區塊跨越電路可被使用於補償藉由該延遲鎖定迴路所導致一時脈區域差異。

然而，於該延遲鎖定迴路之例子中，在電源關閉之後，涉及一鎖定時序的問題係可能被造成。在電源關閉之後，該鎖定時序可能長，且於一備援模式中電流消耗可能是大量的。

進一步地，由於該延遲鎖定迴路及該區域跨越電路之一電路區域的增加而減少該設計邊際(layout margin)，一問題可能存在。

於一實施例中，一種半導體裝置之一輸出時序控制電路可包括一選通(strobe)訊號產生路徑，配置成控制一內部訊號的一等待時間及一延遲時間。該選通訊號產生路徑可產生一選通訊號。該輸出時序控制電路可包含一第一偵測區塊，配置成偵測該選通訊號與一時脈訊號之間的一相位差，並根據所偵測之相位差來控制延遲時間。該輸出時序控制電路可包含一第二偵測區塊，配置成偵測該選通訊號與該內部訊號之一等待時間差，並根據所偵測的等待時間差來控制該等待時間。該內部訊號可根據由該選通訊號產生路徑所接收之一指令的一預設時序來產生。

於一實施例中，一種半導體裝置之一輸出時序控制電路可包括一選通訊號產生路徑，配置成控制一內部訊號之一相位以回應一延遲控制訊號。該內部訊號可根據一讀取指令來產生。該選通訊號產生路徑可配置成控制該內部訊號之一等待時間以回應一讀取等待時間及等待時間補償碼，並產生一選通訊號。該輸出時序控制電路可包含一第一偵測區塊，配置成偵測一回饋選通訊號與一延遲時脈訊號之一相位差，並根據所偵測之相位差來產生該延遲控制訊號。該輸出時序控制電路可包含一第二偵測區塊，配置成偵測該選通訊號與該內部訊號之一等待時間差，並根據所偵測的等待時間差來產生該等等待時間補償碼。

於一實施例中，一種半導體裝置之一輸出時序控制方法可包括偵測一選通訊號與一時脈訊號之相位差。一半導體裝置的輸出時序控制方法可包括控制根據該相位差之選通訊號之一相位。一半導體裝置的輸出時序控制方法可包括偵測用於補償一內部訊號與該選通訊號之一等待時間差之等待時間補償碼。一半導體裝置的輸出時序控制電路可包括根據該等延遲時間補償碼來控制一讀取等待時間。

100‧‧‧輸出時序控制電路

101‧‧‧選通訊號產生路徑

102‧‧‧回饋路徑

103‧‧‧接收器

110‧‧‧接收器(RX)

120‧‧‧指令解碼器

130‧‧‧輸出致能訊號產生區塊

131‧‧‧減法單元

132‧‧‧位移器

133‧‧‧單元位移區段

134‧‧‧多工器

135‧‧‧正反器

140‧‧‧邏輯閘

150‧‧‧中繼器

160‧‧‧延遲時間控制區塊

170‧‧‧多工通訊區塊

180‧‧‧傳輸器

190‧‧‧接收器

200‧‧‧中繼器

300‧‧‧第一偵測區塊

310‧‧‧正反器

320‧‧‧暫存器

330‧‧‧中繼器

400‧‧‧第二偵測區塊

410‧‧‧第一延遲單元

420‧‧‧第二延遲單元

430‧‧‧第三延遲單元

440‧‧‧觸發單元

441‧‧‧位準訊號產生區段

442‧‧‧對準區段

443‧‧‧對準區段

444‧‧‧驅動器

445‧‧‧鎖存器

450‧‧‧第一計數器

460‧‧‧第二計數器

470‧‧‧第一減法單元

480‧‧‧第二減法單元

500‧‧‧控制區塊

1000‧‧‧系統

1100‧‧‧處理器

1150‧‧‧晶片組

1200‧‧‧記憶體控制器

1250‧‧‧輸入/輸出匯流排

1300‧‧‧磁碟驅動控制器

1350‧‧‧記憶體設備

1410‧‧‧I/O設備(滑鼠)

1420‧‧‧I/O設備(視訊顯示器)

1430‧‧‧I/O設備(鍵盤)

1450‧‧‧內部磁碟驅動器

CB‧‧‧輸出訊號

CLK‧‧‧時脈訊號

CLKD‧‧‧延遲時脈訊號

CMD‧‧‧指令

CMDC‧‧‧第一延遲訊號

CMDC_05‧‧‧第二延遲訊號

CNT‧‧‧等待時間補償碼

CTRL‧‧‧延遲控制訊號

DQS‧‧‧選通訊號

DQS_FB‧‧‧回饋選通訊號

DQS_FBD‧‧‧第三延遲訊號

DQS_FBLT‧‧‧位準訊號

ENC‧‧‧計數致能訊號

iCAS‧‧‧內部訊號

tDQSCK‧‧‧相位差

tC‧‧‧指令延遲時間

tD‧‧‧延遲時間

tFB‧‧‧回饋延遲時間

tP‧‧‧延遲時間

tTX‧‧‧傳輸延遲時間

M‧‧‧選通等待時間

MRS‧‧‧模式暫存器設定訊號

OUTEN‧‧‧輸出致能訊號

PD_CLK‧‧‧觸發訊號

RL‧‧‧讀取等待時間

RL_M<N：1>‧‧‧受控等待時間

RST‧‧‧重設訊號

〔圖1〕係例示根據一實施例之一半導體裝置之一輸出時序控制電路之一例子之一代表的一方塊圖。

〔圖2〕係圖1所例示之輸出致能訊號產生區塊之一例子之一代表的一電路圖。

〔圖3〕係圖1所例示之第二偵測區塊之配置之一例子之一代表的一方塊圖。

〔圖4〕係圖3所例示之觸發單元之一例子之一代表之一電路圖。

〔圖5〕係圖4所例示之觸發單元之一操作時序圖之一例子之一代表。

〔圖6〕係根據一實施例之一半導體裝置之協助解釋一輸出時序控制方法之一例子之一代表。

〔圖7〕係根據一實施例之一半導體裝置之輸出時序控制方法電路之一操作時序圖之一例子之一代表。

〔圖8〕係例示根據如上所述之相關於圖1至圖7之一實施例之運用該輸出時序控制方法及/或包含該輸出時序控制電路之一系統之一代表之一例子的一方塊圖。

在下文中，將透過實施例之各種例子及相關之參考附圖以敘述一種半導體裝置之輸出時序控制電路及其方法。

各種實施例可導向於一半導體裝置之一輸出時序控制電路及其方法，該輸出時序控制電路能夠最小化用於補償一選通之偏斜的時間需求、降低電流消耗、及減少一電路區域。

請參照圖1，根據一實施例之一半導體裝置之一輸出時序控制電路100可包含一選通訊號產生路徑101、一回饋路徑102、及一接收器103。該半導體裝置之輸出時序控制電路100可包含一第一偵測區塊300、一第二偵測區塊400、及一控制區塊500。

該選通訊號產生路徑101可配置成控制一內部訊號iCAS(internal column address strobe)之等待時間與延遲時間。該內部訊號iCAS為內部欄位址選通訊號。該內部訊號iCAS可根據一指令CMD來產生。該選通訊號產生路徑101可產生一選通訊號DQS。

該指令CMD可由該輸出時序控制電路或該半導體裝置之外部所提供，或由該輸出時序控制電路或該半導體裝置之內部產生，並且可包含一讀取指令。

該選通訊號DQS可為用於將一資料輸出時序通知至接收該資料之一設備的一訊號。

該選通訊號產生路徑101可配置成產生一選通訊號DQS。該選通訊號DQS可被產生，以回應該內部訊號iCAS、等待時間補償碼CNT、及一延遲控制訊號CTRL。該內部訊號iCAS可藉由解碼該指令CMD來產生。

該選通訊號產生路徑101可包含一接收器(RX)110、一指令解碼器120、及一輸出致能訊號產生區塊130。該選通訊號產生路徑101可包含一邏輯閘140、一中繼器150、及一延遲時間控制區塊160。該選通訊號產生路徑101可包含一多工通訊區塊170及一傳輸器(TX)180。

該接收器110可被配置成自該輸出時序控制電路100外部的一設備接收該指令CMD。

該指令解碼器120可被配置成根據一延遲時脈訊號CLKD來解碼透過該接收器110所接收或內部產生的指令CMD，並產生該內部訊號iCAS。

該輸出致能訊號產生區塊130可被配置成根據一讀取等待時間RL、該等待時間補償碼CNT、及該延遲時脈訊號CLKD來控制該內部訊號iCAS之等待時間，並產生一輸出致能訊號OUTEN。

該輸出致能訊號產生區塊130可被配置成基於該延遲時脈訊號CLKD而藉由根據讀取等待時間RL與該等待時間補償碼CNT控制的一等待時間來位移該內部訊號iCAS，並輸出該輸出致能訊號OUTEN。

該邏輯閘140可被配置成輸出與該延遲時脈訊號CLKD同步的輸出致能訊號OUTEN。

該中繼器150可被配置成緩衝該邏輯閘140之輸出，並輸出一結果訊號。

該延遲時間控制區塊160可配置成根據該延遲控制訊號CTRL來控制已通過該邏輯閘140及該中繼器150之輸出致能訊號OUTEN之延遲時間，並輸出一結果訊號。

該延遲時間控制區塊160可藉由控制已通過該邏輯閘140及該中繼器150之輸出致能訊號OUTEN之延遲時間來控制該輸出致能訊號OUTEN之相位。

該多工通訊區塊170可配置成輸出一邏輯高訊號或一邏輯低訊號，以回應該延遲時間控制區塊160之輸出，且從而產生該選通訊號DQS。

該多工通訊區塊170可輸出一電源供應位準作為該邏輯高訊號(亦即預定位準)。該多工通訊區塊170可輸出一接地位準作為該邏輯低訊號(亦即預定位準)。

該傳輸器180可透過一輸出墊而將該選通訊號DQS輸出至該外部。

該第一偵測區塊300可被配置成偵測在該選通訊號DQS與一時脈訊號CLK之間的一相位差tDQSCK(圖未示)，並根據所偵測的相位差tDQSCK來控制該選通訊號產生路徑101之延遲時間。

該選通訊號DQ可經由該回饋路徑102而作為一回饋選通訊號DQS_FB，並提供至該第一偵測單元300。

該時脈訊號CLK可經由該接收器103而作為該延遲時脈訊號CLKD，並提供至該第一偵測區塊300。

該第一偵測區塊300可被配置成偵測該回饋選通訊號DQS_FB與該延遲時脈訊號CLKD之相位差。該第一偵測區塊300可被配置成根據所偵測的相位差來產生用於控制該選通訊號產生路徑101之延遲時間的延遲控制訊號CTRL。

該第一偵測區塊300可包含一正反器(flip-flop)310、一暫存器320、及一中繼器(repeater)330。

該正反器310可被配置成基於該延遲時脈訊號CLKD而儲存該回饋選通訊號DQS_FB之值。

該暫存器320可被配置成儲存該正反器310之輸出。該暫存器320可被配置成輸出一儲存值作為該延遲控制訊號CTRL。

該中繼器330可被配置成將該延遲時脈訊號CLKD傳輸至該正反器310。

該第二偵測區塊400可被配置成偵測在該選通訊號DQS與該內部訊號iCAS之間的一等待時間差。該第二偵測區塊400可被配置成根據所偵測的等待時間差來控制該內部訊號iCAS之等待時間。

該選通訊號DQS可被提供為經由該回饋路徑102至該第二偵測區塊400的回饋選通訊號DQS_FB。

該第二偵測區塊400可被配置成偵測在該回饋選通訊號DQS_FB與該內部訊號iCAS之間的等待時間差。該第二偵測區塊400可被配置成根據所偵測的等待時間差來產生用於控制該內部訊號iCAS之等待時間的等待時間補償碼CNT。

該控制區塊500可產生該指令CMD，使得該內部訊號iCAS在基於一模式暫存器設定訊號MRS而決定的時序來產生。

該控制區塊500可被配置成控制該第一偵測區塊300與該第二偵測區塊400之啟用期間，以確定基於模式暫存器設定訊號MRS的後續設定。

該控制區塊500可被配置成在該半導體裝置的初始化期間之後基於該模式暫存器設定訊號MRS而停用該第一偵測區塊300與該第二偵測區塊400。

該回饋路徑102可被配置成將施加於該輸出墊的選通訊號DQS傳輸至該第一偵測區塊300及該第二偵測區塊400，作為該回饋選通訊號DQS_FB。

該回饋路徑102可包含一接收器190。該回饋路徑102可包含一中繼器200。

該接收器103可被配置成透過一墊而自該輸出時序控制電路100之一外部來接收該時脈訊號CLK，並輸出該延遲時脈訊號CLKD。

請參照圖2，該輸出致能訊號產生區塊130可包含一減法單元131及一位移器132。

該減法單元131可被配置成計算該讀取等待時間RL與該等待時間補償碼CNT之差異值，並產生受控等待時間RL_M<N：1>。

該位移器132可被配置成基於與該等受控等待時間RL_M<N：1>一致的延遲時脈訊號CLKD，而輸出藉由位移該內部訊號iCAS所產生的一訊號，作為該輸出致能訊號OUTEN。

該位移器132可包含複數個單元位移區段133。

各該單元位移區段133可藉由一多工器(multiplexer)134及一正反器135來配置。

該多工器134可被配置成根據該等受控等待時間RL_M<N：1>當中之輸入其中的訊號位元來選擇並輸出該內部訊號iCAS與一前級之一正反器135(在一例子中之一初始多工器134的接地位準)的輸出之其一者。

該正反器135可被配置成基於該延遲時脈訊號CLKD而接收該多工器134之輸出，並將其傳輸至一次級之一多工器134。

該輸出致能訊號OUTEN可自一最終級之一正反器135被輸出。

請參照圖3(也請見圖1)，該第二偵測區塊400可包含第一至第三延遲單元410至430、一觸發單元440、及一第一計數器450。該第二偵測區塊400可包含一第二計數器460、一第一減法單元470、及一第二減法單元480。

該第一至第三延遲單元410至430可各自被配置成具有與一回饋延遲時間tFB、一0.5tCK、一指令延遲時間tC相同的延遲時間。

該回饋延遲時間tFB可為該回饋路徑102之訊號處理時間，亦即，該接收器190及該中繼器200作為對應於一延遲時間的電路配置(見圖1)，該延遲時間用於藉由使用該選通訊號DQS來產生該回饋選通訊號DQS_FB。

該接收器103與該中繼器330之訊號處理時間可具有與該回饋延遲時間tFB相同的值(見圖1)。

該0.5tCK可為對應於該時脈訊號CLK之一半循環的一時間。

該指令延遲時間tC可為自外部接收的指令CMD之輸入至該內部訊號iCAS之產生的一時間。

該第一延遲單元410可可將該內部訊號iCAS延遲該回饋延遲時間tFB，並產生一第一延遲訊號CMDC。

該第二延遲單元420可將該第一延遲訊號CMDC延遲該0.5tCK，並產生一第二延遲訊號CMDC_05。

該第三延遲單元430可將該回饋選通訊號DQS_FB延遲該指令延遲時間tC，並產生一第三延遲訊號DQS_FBD。

該內部訊號iCAS及該回饋選通訊號DQS_FB透過不同訊號路徑而被提供至該第二偵測區塊400。

為了該第二偵測區塊400之準確偵測操作，該內部訊號iCAS與該回饋選通訊號DQS_FB之各自的延遲時間應該被補償。

該第二偵測區塊400可透過該第三延遲單元430來補償用於該回饋選通訊號DQS_FB的指令延遲時間tc，並透過該第一延遲單元410來補償用於該內部訊號iCAS的回饋延遲時間tFB。

該第二延遲單元420可被增加以確保該操作邊際，亦即，該第二偵測區塊400之設置/保持(S/H,setup/hold)時間。

該觸發單元440可被配置成在該第三延遲訊號DQS_FBD被啟用之後產生於該第二延遲訊號CMDC_05之脈衝當中的脈衝，作為一觸發訊號PD_CLK。

該第一計數器450可被配置成計數該第一延遲訊號CMDC。該第一延遲訊號CMDC係由該觸發單元410所輸出及由該第一計數器450所接收。

該第二計數器460可被配置成計數該觸發訊號PD_CLK。該觸發訊號PD_CLK係由該觸發單元440所輸出及由該第二計數器460所接收。

該第一減法單元470可被配置成將該第一計數器450之輸出減去該第二計數器460之輸出，並產生一選通等待時間M。

該第二減法單元480可被配置成將該選通等待時間M減去該第讀取等待時間RL，並產生該等待時間補償碼CNT。

請參照圖4，該觸發單元440可包含一位準訊號產生區段441、對準區段442及443、一驅動器444、及一鎖存器(latch)445。

該位準訊號產生區段441可被配置成產生一位準訊號DQS_FBLT。該位準訊號DQS_FBLT可被產生，以回應該第三延遲訊號DQS_FBD。

該位準訊號產生單元441可被配置成將該位準訊號DQS_FBLT轉換至一高位準，以回應該第三延遲訊號DQS_FBD之上升邊緣。

該位準訊號產生單元441可被配置成重設該位準訊號DQS_FBLT。該位準訊號DQS_FBLT可被重設以回應一重設訊號RST。

該位準訊號產生區段441可包含一SR鎖存器。

該對準區段442及443可被配置成用該延遲訊號CMDC_05之下降邊緣來對準該位準訊號DQS_FBLT，並輸出一計數致能訊號ENC。

在該第二延遲訊號CMDC_05的高位準期間，該對準區段442及443可被配置成鎖存該計數致能訊號ENC。

該對準區段442可包含一個三態(tri-state)反相器(inverter)及一個反相器。

於該反相器之一輸出訊號CB為一高位準且該第二延遲訊號CMDC_05為一低位準的一例子中，該對準區段442之三態反相器通過該位準訊號DQS_FBLT。

該對準區段443可包含一個三態反相器及一個反相器。

該對準區段443之三態反相器反相該對準區段442之輸出訊號CB，並輸出該計數致能訊號ENC。

於該對準區段442之輸出訊號CB為一低位準且該第二延遲訊號CMDC_05為一高位準的一例子中，該對準區段443鎖存該計數致能訊號ENC。

在該計數致能訊號ENC被啟用的期間，該驅動器444可被配置成產生該觸發訊號PD_CLK，以回應該第二延遲訊號CMDC_05，亦即舉例來說，該觸發訊號PD_CLK的期間為一高位準。

該鎖存器445可被配置成鎖存該觸發訊號PD_CLK。

以下係參照圖5來敘述該觸發單元440之操作。

該第三延遲訊號DQS_FBD係藉由該重設訊號RST來重設為一低位準。

該第一延遲訊號CMDC及該第二延遲訊號CMDC_05係藉由使用該內部訊號iCAS來產生。

該位準訊號DQS_FBLT根據該第三延遲訊號DQS_FBD之上升邊緣來轉換至該高位準。

在實際操作中，該位準訊號DQS_FBLT可不對準該第二延遲訊號CMDC_05之下降邊緣。

因此，藉由圖4之對準區段442及443，該位準訊號DQS_FBLT係對準該第二延遲訊號CMDC_05之下降邊緣，並且在該對準區段442及443之內部延遲時間之後，該計數致能訊號ENC被啟用。

在該計數致能訊號ENC被啟用之後，在該第二延遲訊號CMDC_05之脈衝當中的脈衝被輸出為該觸發訊號PD_CLK。

也就是說，對應該內部訊號iCAS及該選通訊號DQS的等待時間差之脈衝訊號被輸出為該觸發訊號PD_CLK。

以下根據一實施例之一半導體裝置之輸出時序控制電路100的操作係參照圖6及圖7來說明。

一tDQSCK偵測操作(偵測tDQSCK)，亦即用於偵測在該選通訊號DQS及該時脈訊號CLK之間的相位差的一操作，被執行(S100)。

該控制區塊500啟用該第一偵測區塊300，以回應該模式暫存器設定訊號MRS。

該控制區塊500透過該指令CMD來藉由控制該指令解碼器120 而造成該內部訊號iCAS被產生。

該選通訊號DQS係藉由內部訊號iCAS來產生。

該第一偵測區塊300藉由使用該回饋選通訊號DQS_FB及該延遲時脈訊號CLKD來偵測該相位差tDQSCK。

用於控制該選通訊號DQS之相位(控制DQS相位)的操作被執行(S200)。

該第一偵測區塊300藉由所偵測的相位差tDQSCK來控制該選通訊號產生路徑101之延遲時間，並控制該選通訊號DQS的相位。

用於偵測該等等待時間補償碼CNT(偵測等待時間補償碼)的一操作被執行(S300)。

該控制區塊500停用該第一偵測區塊300，然後啟用該第二偵測區塊400。

該控制區塊500透過該指令CMD來控制該指令解碼器120，使得該內部訊號iCAS被產生。

該選通訊號DQS係藉由該內部訊號iCAS來產生。

圖7例示一讀取等待時間RL*tCK為3tCK的一例子。

藉由將該第一延遲訊號CMDC之計數值減去該觸發訊號PD_CLK之計數值，當該選通訊號DQS自藉由該控制區塊500所產生的指令CMD被產生的時間之一等待時間(亦即一選通等待時間M*tCK)被偵測。

由於該第一延遲訊號CMDC為8tCK且該觸發訊號PD_CLK為3tCK，所以該選通等待時間M*tCK為5tCK。

在該選通等待時間M*tCK及該讀取等待時間RL*tCK之間的差可為用於控制預設的讀取等待時間RL*tCK之等待時間補償碼CNT之值。

由於該選通等待時間M*tCK為5tCK且該讀取等待時間RL*tCK為3tCK，所以該等待時間補償碼CNT之值可為2tCK。

用於控制該讀取等待時間RL(控制讀取等待時間)的一操作被執行(S400)。

該輸出致能訊號產生單元130可根據將預設之讀取等待時間RL減去該等等待時間補償碼CNT所造成之值，而藉由位移該內部訊號iCAS來執行用於控制該讀取等待時間RL的操作，且從而產生該輸出致能訊號OUTEN。

該控制區塊500在用於控制該讀取等待時間RL的操作(S400)已完成之後停用該第二偵測區塊400(End)。

上述之程序S100至S400可被執行於該半導體裝置之初始化過程(course)中，且設定可被製造，使得該控制區塊500、該第一偵測區塊300、及該第二偵測區塊500不執行於一正常操作或一備援模式。

如上述說明所明示，在一實施例中，DQS相位校正及等待時間控制可快速地實現於一半導體裝置之初始化程序，且於該備援模式中該電流消耗可不被造成。

上述討論之輸出時序控制電路及方法(見圖1至圖7)特別有用於記憶體設備、處理器及電腦系統之設計。舉例來說，參照圖8，根據該等實施例之運用該輸出時序控制方法及/或包含輸出時序控制電路的一系統方塊圖係被例示，且該系統方塊圖大致上藉由一元件符號1000所指定。該系統1000可包含一或多個處理器或中央處理器(CPU)1100。該中央處理器1100可獨立使用或與其他中央處理器組合使用。當該處理器1100將被稱作主要為單一形式時，本發明所屬技術領域中具有通常知識者可了解的是，具有任意數量之物理或邏輯的中央處理器之一系統將可被實現。

一晶片組1150可能操作地耦合至該中央處理器1100，該晶片組1150為該中央處理器1100與該系統1000的其他組件之間訊號的一通訊途徑。其他組件可包含一記憶體控制器1200、一輸入/輸出(I/O，input/output)匯流排1250以及一磁碟驅動控制器1300。根據該系統1000的組態，許多不同訊號的任一個都可能透過該晶片組1150被傳輸，所屬領域中具有通常知識者將可理解遍及該系統1000的訊號之路由可被容易地調整，無須變更系統之基本特性。

如上所述，該記憶體控制器1200可能操作地耦合至該晶片組1150。該記憶體控制器1200可包含上述之輸出時序控制電路及/或其運用輸出時序控制方法之至少一者(參照圖1至圖7)。因此，該記憶體控制器1200可透過該晶片組1150而接收自該處理器1100提供的一請求。於另一實施例，該記憶體控制器1200可能被結合於該晶片組1150。該記憶體控制器1200可能被操作地耦合一或多個記憶體設備1350。於一實施例中，該等記憶體設備1350可包含上述關於圖1至圖7之輸出時序控制電路及/或其運用輸出時序控制方法之至少一者，該等記憶體設備1350可包含複數個字元線與複數個位元線，以定義複數個記憶胞。該等記憶體設備1350可為任意工業標準記憶體類型之一，包含(但不限制於)單列直插式記憶體模組(SIMMs,single inline memory modules)及雙列直插式記憶體模組(DIMMs,dual inline memory modules)。此外，該等記憶體設備1350可藉由儲存指令與資料以便於安全的移除外部的資訊儲存設備。

該晶片組1150也可被耦合至該I/O匯流排1250，該I/O匯流排1250可當成從該晶片組1150至該等I/O設備1410、1420和1430的訊號之通訊途徑。該等I/O設備1410、1420和1430可包含一滑鼠1410、一視訊顯示器1420或一鍵盤1430。該I/O匯流排1250可運用各類通訊協定中的任一種，與該等I/O設備1410、1420和1430通訊。此外，該I/O匯流排1250可被結合於該晶片組1150。

該磁碟驅動控制器1300(即內部磁碟驅動)也可被操作地耦合至該晶片組1150。該磁碟驅動控制器1300可當成該晶片組1150與一或多個內部磁碟驅動器1450之間的通訊途徑。該內部磁碟驅動器1450可藉由指令或資訊以便於該外部資料儲存設備的切斷連線。該磁碟驅動控制器1300和該等內部磁碟驅動器1450可虛擬上使用任何通訊協定類型(包含那些上述之全部關於該I/O匯流排1250)，彼此通訊或與該晶片組1150通訊。

值得注意的是，以上所述之關於圖8的系統1000僅為上述關於圖1至圖7之運用輸出時序控制方法及/或包含輸出時序控制電路之一系統的一範例。於另一實施例(例如行動電話或數位相機)，該等元件可不同於圖8所例示之實施例。

以上雖然揭露各種實施例，但所屬領域具有通常知識者應理解該等實施例僅為範例。因此，本文所述之輸出時序控制電路及其方法並不基於所述實施例而受限。

Claims

一種半導體裝置之一輸出時序控制電路，包括：一選通訊號產生路徑，配置成控制根據一指令所產生的一內部欄位址選通訊號之一等待時間及一延遲時間以回應一延遲控制訊號及等待時間補償碼，並產生一選通訊號；一第一偵測區塊，配置成偵測該選通訊號與一時脈訊號之間的一相位差，並根據所偵測之相位差來產生該延遲控制訊號；一第二偵測區塊，配置成偵測該選通訊號與該內部欄位址選通訊號之間的一等待時間差，並根據所偵測的等待時間差來產生該等等待時間補償碼；及一控制區塊，配置成根據一預設時序來產生該指令。
如請求項1所述之輸出時序控制電路，其中該指令包括一讀取指令。
如請求項1所述之輸出時序控制電路，其中該控制區塊係配置成基於一模式暫存器設定訊號而產生指令。
如請求項1所述之輸出時序控制電路，其中該控制區塊係配置成基於一模式暫存器設定訊號而控制該第一偵測區塊與該第二偵測區塊之啟用期間。
如請求項1所述之輸出時序控制電路，其中該控制區塊係配置成在該半導體裝置的一初始化期間之後基於一模式暫存器設定訊號而停用該第一偵測區塊及該第二偵測區塊。
如請求項1所述之輸出時序控制電路，其中該選通訊號產生路徑包括：一指令解碼器，配置成解碼該指令，並產生該內部欄位址選通訊號；一輸出致能訊號產生區塊，配置成藉由由該第二偵測區塊所控制的一讀取等待時間來位移該內部欄位址選通訊號，並產生一輸出致能訊號；一延遲時間控制區塊，配置成藉由由該第一偵測區塊所控制的一延遲時間來控制該輸出致能訊號之一延遲時間，並輸出一結果訊號；及一多工通訊區塊，配置成產生該選通訊號，以回應該延遲時間控制區塊之一輸出。
一種半導體裝置之一輸出時序控制電路，包括：一選通訊號產生路徑，配置成控制根據一讀取指令所產生的一內部欄位址選通訊號之一相位以回應一延遲控制訊號、控制該內部欄位址選通訊號之一等待時間以回應一讀取等待時間及等待時間補償碼、及產生一選通訊號；一第一偵測區塊，配置成偵測一回饋選通訊號與一延遲時脈訊號之間的一相位差，並根據所偵測之相位差來產生該延遲時間；一第二偵測區塊，配置成偵測該選通訊號與該內部欄位址選通訊號之一等待時間差，並根據所偵測的等待時間差來控制該等等待時間補償碼；及一控制區塊，配置成基於一模式暫存器設定訊號而產生該讀取指令。
如請求項7所述之輸出時序控制電路，其中該控制區塊係配置成基於該模式暫存器設定訊號而控制該第一偵測區塊及該第二偵測區塊之啟用期間。
如請求項7所述之輸出時序控制電路，其中該控制區塊係配置成在該半導體裝置的一初始化期間之後基於該模式暫存器設定訊號而停用該第一偵測區塊及該第二偵測區塊。
如請求項7所述之輸出時序控制電路，其中該選通訊號產生路徑包括：一指令解碼器，配置成解碼該讀取指令，並產生該內部欄位址選通訊號；一輸出致能訊號產生區塊，配置成藉由根據該讀取等待時間及該等等待時間補償碼所控制的等待時間來位移該內部欄位址選通訊號，並產生一輸出致能訊號；一延遲時間控制區塊，配置成控制該輸出致能訊號之一延遲時間以回應該延遲控制訊號；及一多工通訊區塊，配置成產生該選通訊號，以回應該延遲時間控制區塊之一輸出。
如請求項10所述之輸出時序控制電路，其中該輸出致能訊號產生單元包括：一減法電路，配置成計算該讀取等待時間及該等等待時間補償碼之間的一差異值，並產生受控等待時間；一位移器，配置成基於與該受控等待時間一致的延遲時脈訊號而輸出由位移該內部欄位址選通訊號所產生的一訊號，作為該輸出致能訊號。
如請求項7所述之輸出時序控制電路，其中該第一偵測區塊包括：一正反器，配置成基於該延遲時脈訊號而儲存該回饋選通訊號之一值；及一暫存器，配置成儲存該正反器之一輸出，並輸出該延遲控制訊號。
如請求項7所述之輸出時序控制電路，其中該第二偵測區塊包括：第一至第三延遲單元，配置成產生第一至第三延遲訊號，以回應該內部欄位址選通訊號或該回饋選通訊號；一觸發單元，配置成在該第三延遲訊號在一預定位準之後產生該第二延遲訊號的脈衝當中之脈衝，作為一觸發訊號；一第一計數器，配置成計數該第一延遲訊號；一第二計數器，配置成計數該觸發訊號；一第一減法單元，配置成將該第一計數器之一輸出減去該第二計數器之一輸出，並產生一選通等待時間；及一第二減法單元，配置成將該選通等待時間減去讀取等待時間，並產生該等等待時間補償碼。
如請求項13所述之輸出時序控制電路，其中該第一延遲單元係配置成將該內部欄位址選通訊號延遲一回饋延遲時間，並產生該第一延遲訊號；及其中該回饋延遲時間對應於一延遲時間，直到該回饋選通訊號使用該選通訊號來產生。
如請求項13所述之輸出時序控制電路，其中為了該第三延遲訊號及該第二延遲訊號之一設置/保持時序邊際，該第二延遲單元係配置成將該第一延遲訊號延遲一預設時間，並產生該第二延遲訊號。
如請求項13所述之輸出時序控制電路，其中該第三延遲單元係配置成將該回饋選通訊號延遲一指令延遲時間，並產生該第三延遲訊號；及其中該指令延遲時間對應於自該讀取指令之輸入至該內部欄位址選通訊號之產生的一延遲時間。
如請求項13所述之輸出時序控制電路，其中該觸發單元包括：一位準訊號產生區段，配置成產生一位準訊號，以回應該第三延遲訊號；對準區段，配置成將該位準訊號對準於該第二延遲訊號，並輸出一計數致能訊號；及一驅動器，配置成產生該觸發訊號，以在該計數致能訊號於一預定位準的期間回應該第二延遲訊號。
一種半導體裝置之一輸出時序控制方法，包括：一相位差偵測動作，偵測一選通訊號與一時脈訊號之間的一相位差；根據該相位差來控制該選通訊號之一相位的一相位控制動作；一等待時間偵測動作，偵測用於補償一內部欄位址選通訊號與該選通訊號之一等待時間差之等待時間補償碼；及一等待時間控制動作，根據該延遲時間補償碼來控制一讀取延遲時間。
如請求項18所述之輸出時序控制方法，其中該相位差偵測動作包括：內部產生一讀取指令，且造成將產生的內部欄位址選通訊號；及控制該內部欄位址選通訊號之一延遲時間及一等待時間，並產生該選通訊號。
如請求項18所述之輸出時序控制方法，其中該等待時間偵測動作包括：內部產生一讀取指令，且造成將產生的內部欄位址選通訊號；自該讀取指令之輸入至該選通訊號之產生，偵測一選通等待時間；及偵測該選通等待時間與該讀取等待時間之一差異，作為該等等待時間補償碼。