CN115206361A - 数据传输电路、方法及存储装置 - Google Patents

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CN115206361A CN202110397025.XA CN202110397025A CN115206361A CN 115206361 A CN115206361 A CN 115206361A CN 202110397025 A CN202110397025 A CN 202110397025A CN 115206361 A CN115206361 A CN 115206361A
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Abstract

本申请涉及一种数据传输电路、方法及存储装置，所述电路中：编码模块用于根据第一数据线上的第一数据生成校验码数据；比较模块用于将第一数据和第二数据线上的第二数据进行比较，输出第一数据与第二数据不相同的位数是否超过预设阈值的比较结果；缓冲模块用于根据比较结果将第一数据或第一数据的相反数据传输至第二数据线；缓冲模块还用于将校验码数据传输至第二数据线；第一读写转换单元用于根据比较结果将传输至第二数据线上的第一数据或第一数据的相反数据传输至第三数据线；第二读写转换单元用于将校验码数据传输至第三数据线。本申请减少了写入数据传输过程中的耗电量。

Description

数据传输电路、方法及存储装置
技术领域
本申请涉及半导体存储技术领域，特别是涉及一种数据传输电路、方法及存储装置。
背景技术
随着半导体技术的快速发展，半导体存储装置的存储单元阵列中存储单元的密度及数量不断增加，以满足市场对半导体存储装置的存储能力的需求，导致向存储阵列区写入的数据途径的数据传输路径的宽度及长度增加，使得写入数据在数据焊盘与存储阵列区之间数据传输路径的耗电量明显增加；并且，数据传输路径增加会增加数据传输过程中发生异常的概率，导致数据传输的准确性降低。
如何能够在保证半导体存储单元阵列中存储单元的密度及数量不减少的情况下，减少向存储阵列区写入的数据在数据传输过程中的耗电量，并提高向存储阵列区写入数据的准确性，成为进一步提高半导体存储装置的节能性能及存储性能过程中亟待解决的技术难题之一。
发明内容
基于此，有必要针对上述背景技术中的技术问题，提供一种数据传输电路、方法及存储装置，在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少向存储阵列区写入的数据在数据传输过程中的耗电量的同时，提高向存储阵列区写入数据的准确性，以进一步提高半导体存储装置的节能性能及存储性能。
为实现上述目的及其他目的，本申请的第一方面提供了一种数据传输电路，包括编码模块、比较模块、缓冲模块、第一读写转换单元及第二读写转换单元，编码模块用于根据第一数据线上的第一数据生成校验码数据；比较模块用于接收第一数据线上的第一数据和第二数据线上的第二数据，用于将所述第一数据和所述第二数据进行比较，以输出所述第一数据与所述第二数据不相同的位数是否超过预设阈值的比较结果，其中，所述第一数据与所述第二数据具有相同的预设位宽；缓冲模块与所述第一数据线、所述比较模块、所述编码模块及所述第二数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将所述第一数据的相反数据传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第一数据传输至所述第二数据线；所述缓冲模块还用于将所述校验码数据传输至所述第二数据线；第一读写转换单元与所述第二数据线和第三数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将传输至所述第二数据线上的所述第一数据的相反数据取反后再传输至所述第三数据线，并在所述比较结果未超过所述预设阈值的情况下，将传输至所述第二数据线上的所述第一数据传输至所述第三数据线；第二读写转换单元与所述第二数据线和所述第三数据线均电连接，用于将所述第二数据线上的所述校验码数据传输至所述第三数据线；其中，所述缓冲模块与所述第一读写转换单元之间的传输路径具有第一长度，所述缓冲模块与所述第二读写转换单元之间的传输路径具有第二长度，所述第一长度不小于所述第二长度。
于上述实施例中的数据传输电路中，通过设置编码模块根据第一数据线上的第一数据生成校验码数据，以便于后续根据该校验码数据对存储阵列区中的数据进行检错和/或纠错，提高存储数据的准确性；通过比较模块将所述第一数据和第二数据线上的第二数据进行比较，以输出所述第一数据与所述第二数据不相同的位数是否超过预设阈值的比较结果，其中，所述第一数据与所述第二数据具有相同的预设位宽；然后利用缓冲模块在所述比较结果超过预设阈值的情况下，将所述第一数据的相反数据传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第一数据传输至所述第二数据线，其中，所述缓冲模块还用于将所述校验码数据传输至所述第二数据线；使得第一读写转换单元能够在所述比较结果超过预设阈值的情况下，将传输至所述第二数据线上的所述第一数据的相反数据取反后再传输至所述第三数据线，并在所述比较结果未超过所述预设阈值的情况下，将传输至所述第二数据线上的所述第一数据传输至所述第三数据线，以将传输至第二数据线上被翻转的第一数据还原，同时利用第二读写转换单元将第二数据线上的校验码数据传输至第三数据线，以便于根据该校验码数据对第三数据线上的数据进行检错和/或纠错，提高写入数据的准确性。通过设置缓冲模块与第一读写转换单元之间的传输路径的长度，不小于缓冲模块与第二读写转换单元之间的传输路径的长度，以减小校验码数据的写入路径长度，缩短校验码数据的写入时间，从而补偿生成校验码数据所花的时间，使数据和校验码尽量同时完成写入操作，提高写入速度。由于传输的数据中一般包括由0及1组成的数据串，通过将省电算法运用在写入数据传输的过程中，在没有改变写入数据传输路径的前提下减少向存储装置中写入的数据在传输过程中翻转的次数，有效地减少写数据在传输过程中的耗电量。本实施例在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少向存储阵列区写入的数据在数据传输过程中的耗电量的同时，提高向存储阵列区写入数据的准确性，能够进一步提高半导体存储装置的节能性能及存储性能。
在其中一个实施例中，所述缓冲模块包括数据转换模块及数据总线缓冲模块；所述数据转换模块与所述第一数据线、所述比较模块及所述数据总线缓冲模块均电连接，用于在所述比较结果超过预设阈值的情况下，将所述第一数据的相反数据传输至所述数据总线缓冲模块，并在所述比较结果未超过所述预设阈值的情况下，将所述第一数据传输至所述数据总线缓冲模块；所述数据总线缓冲模块与所述编码模块、所述数据转换模块、所述比较模块及所述第二数据线均电连接，用于根据所述比较结果生成数据极性标识信号，以及还用于将所述第一数据或所述第一数据的相反数据传输至所述第二数据线。
在其中一个实施例中，所述预设阈值为所述预设位宽的一半；所述比较模块包括比较单元及状态识别单元，比较单元用于对所述第一数据线上的第一数据和所述第二数据线上的第二数据进行逐位比较，并输出每一位的比较状态数据；状态识别单元电连接所述比较单元及所述数据转换模块，用于对每一位的比较状态数据进行统计，并根据统计结果生成所述比较结果。
在其中一个实施例中，所述数据转换模块包括第一传输单元、第一反相单元、第二传输单元及第二反相单元，第一传输单元电连接所述第一数据线、所述数据总线缓冲模块，以及通过第一反相单元与所述状态识别单元的输出端电连接，用于在所述比较结果未超过所述预设阈值的情况下，将所述第一数据线上的第一数据传输至所述数据总线缓冲模块；第二传输单元电连接所述数据总线缓冲模块、所述状态识别单元的输出端，以及通过第二反相单元与所述第一数据线电连接，用于在所述比较结果超过所述预设阈值的情况下，将所述第一数据的相反数据传输至所述数据总线缓冲模块。
在其中一个实施例中，所述第一读写转换单元包括读写转换电路，读写转换电路与所述第二数据线和第三数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将传输至所述第二数据线的所述第一数据的相反数据取反后再传输至所述第三数据线，并在所述比较结果未超过所述预设阈值的情况下，将传输至所述第二数据线的所述第一数据传输至所述第三数据线。在其中一个实施例中，所述第二数据线包括全局数据线和互补全局数据线，所述全局数据线和所述互补全局数据线传输互为反相的信号；所述第三数据线包括本地数据线及互补本地数据线，所述本地数据线及所述互补本地数据线传输互为反相的信号；所述将传输至所述第二数据线上的所述第一数据的相反数据取反后再传输至所述第三数据线包括：将传输至全局数据线上的所述第一数据的相反数据取反后再传输至所述本地数据线；所述将传输至所述第二数据线上的所述第一数据传输至所述第三数据线包括：将传输至所述全局数据线上的所述第一数据传输至所述本地数据线。
在其中一个实施例中，所述读写转换电路包括写使能模块及写驱动电路，写使能模块根据所述数据极性标识信号和初始写使能信号生成写使能信号和写使能反信号；写驱动电路用于根据所述写使能信号、所述写使能反信号及传输至所述第二数据线上的所述第一数据或所述第一数据的相反数据生成第三数据，并将所述第三数据传输至所述第三数据线。
在其中一个实施例中，所述写使能模块包括第一反相器、第一或非门、第二反相器及第二或非门，第一反相器被配置为：输入端电连接初始写使能信号，输出端输出第一写使能反信号；第一或非门被配置为：输入端电连接所述数据极性标识信号和所述第一反相器的输出端，输出端输出写使能信号；第二反相器被配置为：输入端电连接数据极性标识信号，输出端输出数据极性标识反信号；第二或非门被配置为：输入端电连接所述第二反相器的输出端和所述第一反相器的输出端，输出端输出写使能反信号。
在其中一个实施例中，所述写驱动电路包括第一开关单元、第二开关单元、第三开关单元及第四开关单元，第一开关单元用于根据所述写使能信号电连接所述本地数据线和所述全局数据线；第二开关单元用于根据所述写使能反信号电连接所述本地数据线和所述互补全局数据线；第三开关单元用于根据所述写使能反信号电连接所述互补本地数据线和所述全局数据线；第四开关单元用于根据所述写使能信号电连接所述互补本地数据线和所述互补全局数据线。
在其中一个实施例中，所述读写转换电路还包括读驱动电路，所述读驱动电路包括第五开关单元、第六开关单元、第七开关单元及第八开关单元，第五开关单元的控制端电连接所述本地数据线，用于根据控制端信号电连接所述互补全局数据线和第一节点；第六开关单元用于根据读使能信号电连接所述第一节点和接地端；第七开关单元的控制端电连接所述互补本地数据线，用于根据控制端信号电连接所述全局数据线和第二节点；第八开关单元用于根据读使能信号电连接所述第二节点和接地端。
在其中一个实施例中，所述数据传输电路还包括读单元及修正模块，读单元与所述第二数据线电连接，用于读取所述第二数据线上的所述第二数据和所述校验码数据；修正模块与所述第一数据线及所述读单元均电连接，用于接收所述第二数据线上的所述第二数据和所述校验码数据，并根据所述校验码数据对所述第二数据进行检错和/或纠错，生成修正后数据，以将所述修正后数据传输至所述第一数据线。
在其中一个实施例中，所述编码模块包括ECC编码单元。
本申请的第二方面提供了一种存储装置，包括任一本申请实施例中所述的数据传输电路，用于存储并传输读操作或写操作的数据。
本申请的第三方面提供了一种数据传输方法，包括：
根据第一数据线上的第一数据生成校验码数据；
将第一数据线上的第一数据和第二数据线上的第二数据进行比较，以输出所述第一数据与所述第二数据不相同的位数是否超过预设阈值的比较结果，其中，所述第一数据与所述第二数据具有相同的预设位宽；
控制缓冲模块在所述比较结果超过预设阈值的情况下，将所述第一数据的相反数据传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第一数据传输至所述第二数据线；其中，所述缓冲模块还用于将所述校验码数据传输至所述第二数据线；
控制第一读写转换单元在所述比较结果超过预设阈值的情况下，将传输至所述第二数据线上的所述第一数据的相反数据取反后再传输至所述第三数据线，并在所述比较结果未超过所述预设阈值的情况下，将传输至所述第二数据线上的所述第一数据传输至所述第三数据线；并控制第二读写转换单元将所述第二数据线上的所述校验码数据传输至所述第三数据线；其中，所述缓冲模块与所述第一读写转换单元之间的传输路径具有第一长度，所述缓冲模块与所述第二读写转换单元之间的传输路径具有第二长度，所述第一长度不小于所述第二长度。
在其中一个实施例中，所述预设阈值为所述预设位宽的一半；所述方法还包括：
接收所述第二数据线上的第二数据和校验码数据，根据所述校验码数据对所述第二数据进行检错和/或纠错，生成修正后数据，并将所述修正后数据传输至所述第一数据线。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请第一实施例中提供的一种数据传输电路的电路原理示意图；
图2为本申请第二实施例中提供的一种数据传输电路的电路原理示意图；
图3为本申请第三实施例中提供的一种数据传输电路的电路原理示意图；
图4a为本申请第四实施例中提供的一种数据传输电路的电路原理示意图；
图4b为图4a的一种实施方式示意图；
图5为本申请第五实施例中提供的一种数据传输电路的电路原理示意图；
图6为本申请第六实施例中提供的一种数据传输电路的电路原理示意图；
图7为本申请一实施例中提供的一种数据传输电路中写使能模块的电路示意图；
图8为本申请一实施例中提供的一种数据传输电路中写驱动电路的电路示意图；
图9为本申请第七实施例中提供的一种数据传输电路的电路原理示意图；
图10为本申请一实施例中提供的一种数据传输方法的流程示意图；
图11为本申请另一实施例中提供的一种数据传输方法的流程示意图。
附图标记说明：
100、传输电路；10、比较模块；20、缓冲模块；30、第一数据线；31、编码模块；40、第二数据线；41、全局数据线；42、互补全局数据线；51、第一读写转换单元；52、第二读写转换单元；60、第三数据线；61、本地数据线；62、互补本地数据线；11、比较单元；12、状态识别单元；21、数据转换模块；22、数据总线缓冲模块；211、第一传输单元；212、第一反相单元；213、第二传输单元；214、第二反相单元；511、读写转换电路；5111、写使能模块；5112、写驱动电路；5113、读驱动电路；51121、第一开关单元；51122、第二开关单元；51123、第三开关单元；51124、第四开关单元；51131、第五开关单元；51132、第六开关单元；51133、第七开关单元；51134、第八开关单元；70、读单元；80、修正模块。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
请参考图1，在本申请的一个实施例中，提供了一种数据传输电路100，包括比较模块10、缓冲模块20、编码模块31、第一读写转换单元51及第二读写转换单元52，编码模块31用于根据第一数据线30上的第一数据生成校验码数据Check_data1；比较模块10用于接收第一数据线30上的第一数据和第二数据线40上的第二数据，用于将第一数据和第二数据进行比较，以输出第一数据与第二数据不相同的位数是否超过预设阈值的比较结果，其中，第一数据与第二数据具有相同的预设位宽；缓冲模块20与第一数据线30、比较模块10、编码模块31及第二数据线40均电连接，用于在比较结果超过预设阈值的情况下，将第一数据的相反数据传输至第二数据线40，并在比较结果未超过预设阈值的情况下，将第一数据传输至第二数据线40；缓冲模块20还用于将校验码数据Check_data1传输至第二数据线40；第一读写转换单元51与第二数据线40和第三数据线60均电连接，用于在比较结果超过预设阈值的情况下，将传输至第二数据线40上的第一数据的相反数据取反后再传输至第三数据线60，并在比较结果未超过预设阈值的情况下，将传输至第二数据线40上的第一数据传输至第三数据线60；第二读写转换单元52与第二数据线40和第三数据线60均电连接，用于将第二数据线40上的校验码数据Check_data2传输至第三数据线60；其中，缓冲模块20与第一读写转换单元51之间的传输路径具有第一长度L1，缓冲模块20与第二读写转换单元52之间的传输路径具有第二长度L2，L1≥L2。
作为示例，请继续参考图1，通过设置编码模块31根据第一数据线30上的第一数据生成校验码数据Check_data1，以便于后续根据该校验码数据Check_data1对存储阵列区中的数据进行检错和/或纠错，提高存储数据的准确性；通过比较模块10将第一数据线30上的第一数据和第二数据线40上的第二数据进行比较，以输出第一数据与第二数据不相同的位数是否超过预设阈值的比较结果，其中，第一数据与第二数据具有相同的预设位宽；然后利用缓冲模块20在比较结果超过预设阈值的情况下，将第一数据的相反数据传输至第二数据线40，并在比较结果未超过预设阈值的情况下，将第一数据传输至第二数据线40，其中，缓冲模块20还用于将校验码数据Check_data1传输至第二数据线40；使得第一读写转换单元51能够在比较结果超过预设阈值的情况下，将传输至第二数据线40上的第一数据的相反数据取反后再传输至第三数据线60，并在比较结果未超过预设阈值的情况下，将传输至第二数据线40上的第一数据传输至第三数据线60，以将传输至第二数据线40上被翻转的第一数据还原，同时利用第二读写转换单元52将第二数据线40上的校验码数据Check_data2传输至第三数据线60，以便于根据该校验码数据Check_data2对第三数据线60上的数据进行检错和/或纠错，提高向存储阵列区写入数据的准确性。校验码数据Check_data1与校验码数据Check_data2可以相同，也可以满足预设算法。通过设置缓冲模块20与第一读写转换单元51之间的传输路径的长度L1，不小于缓冲模块20与第二读写转换单元52之间的传输路径的长度L2，以便于在靠近数据焊盘的位置对读出数据进行检错和/或纠错，以提高从存储装置中读取数据的准确性。由于传输的数据中一般包括由0及1组成的数据串，通过将省电算法运用在写入数据传输的过程中，在没有改变写入数据传输路径的前提下减少向存储装置中写入的数据在传输过程中翻转的次数，有效地减少写数据在传输过程中的耗电量。本实施例在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少向存储阵列区写入的数据在数据传输过程中的耗电量的同时，提高向存储阵列区写入数据的准确性，能够进一步提高半导体存储装置的节能性能及存储性能。
作为示例，请继续参考图1，在本申请的一个实施例中，可以设置编码模块31包括ECC编码单元，利用ECC编码单元根据第一数据线30上的第一数据生成ECC校验码数据，以便于后续根据该ECC校验码数据对存储阵列区中的数据进行检错和/或纠错，提高存储数据的准确性。
需要说明的是，本申请中所述的第二数据线上的第二数据不包括第二数据线上的校验码数据。
进一步地，请参考图2，在本申请的一个实施例中，缓冲模块20包括数据转换模块21及数据总线缓冲模块22；数据转换模块21与第一数据线30、比较模块10及数据总线缓冲模块22均电连接，用于在比较结果超过预设阈值的情况下，将第一数据线30上的第一数据的相反数据传输至数据总线缓冲模块22，并在比较结果未超过预设阈值的情况下，将第一数据线30上的第一数据传输至数据总线缓冲模块22；数据总线缓冲模块22与编码模块31、数据转换模块21、比较模块10及第二数据线40均电连接，用于根据比较结果生成数据极性标识信号pl，以及还用于将第一数据或第一数据的相反数据传输至第二数据线40。便于后续根据数据极性标识信号pl将翻转后的数据还原，以保证数据传输的准确性。
进一步地，请参考图3，在本申请的一个实施例中，可以设置预设阈值为预设位宽的一半；其中，比较模块10包括比较单元11及状态识别单元12，比较单元11用于对第一数据线30上的第一数据和第二数据线40上的第二数据进行逐位比较，并输出每一位的比较状态数据；状态识别单元12电连接比较单元11及数据转换模块21，用于对每一位的比较状态数据进行统计，并根据统计结果生成比较结果，使得数据转换模块21在比较结果超过预设阈值的情况下，将第一数据线30上的第一数据的相反数据传输至数据总线缓冲模块22，并在比较结果未超过预设阈值的情况下，将第一数据线30上的第一数据传输至数据总线缓冲模块22，在确保数据传输准确度的前提下减少数据翻转的次数，以有效地减少数据传输过程中的耗电量。
进一步地，请参考图4a及图4b，在本申请的一个实施例中，数据转换模块21包括第一传输单元211、第一反相单元212、第二传输单元213及第二反相单元214，第一传输单元211电连接第一数据线30、数据总线缓冲模块22，以及通过第一反相单元212与状态识别单元12的输出端电连接，用于在比较结果未超过预设阈值的情况下，将第一数据线30上的第一数据传输至数据总线缓冲模块22；第二传输单元213电连接数据总线缓冲模块22、状态识别单元12的输出端，以及通过第二反相单元214与第一数据线30电连接，用于在比较结果超过预设阈值的情况下，将第一数据的相反数据传输至数据总线缓冲模块22。本实施例在确保写入数据传输准确度的前提下减少写入数据翻转的次数，能够有效地减少写入数据在传输过程中的耗电量。
进一步地，请参考图5，在本申请的一个实施例中，第一读写转换单元51包括读写转换电路511，读写转换电路511与第二数据线40和第三数据线60均电连接，用于在比较结果超过预设阈值的情况下，将传输至第二数据线40上的第一数据的相反数据取反后再传输至第三数据线60，并在比较结果未超过预设阈值的情况下，将传输至第二数据线40上的第一数据传输至第三数据线60。
进一步地，请参考图6，在本申请的一个实施例中，第二数据线40包括全局数据线41和互补全局数据线42，全局数据线41和互补全局数据线42传输互为反相的信号；第三数据线60包括本地数据线61及互补本地数据线62，本地数据线61及互补本地数据线62传输互为反相的信号；将传输至第二数据线40上的第一数据的相反数据取反后再传输至第三数据线60包括：将传输至全局数据线41上的第一数据的相反数据取反后再传输至本地数据线61；将传输至第二数据线40上的第一数据传输至第三数据线60包括：将传输至全局数据线41上的第一数据传输至本地数据线61。
作为示例，请继续参考图6，在本申请的一个实施例中，读写转换电路511包括写使能模块5111及写驱动电路5112，写使能模块5111根据数据极性标识信号pl和初始写使能信号we生成写使能信号WrEn和写使能反信号WrEn_；写驱动电路5112用于根据写使能信号WrEn、写使能反信号WrEn_及传输至第二数据线40上的第一数据或第一数据的相反数据生成第三数据，并将第三数据传输至第三数据线。
作为示例，请参考图7，在本申请的一个实施例中，写使能模块5111包括第一反相器Inv1、第一或非门Nor1、第二反相器Inv2及第二或非门Nor2，第一反相器Inv1被配置为：输入端电连接初始写使能信号we，输出端输出第一写使能反信号We1_；第一或非门Nor1被配置为：输入端电连接数据极性标识信号pl和第一反相器Inv1的输出端，输出端输出写使能信号WrEn；第二反相器Inv2被配置为：输入端电连接数据极性标识信号pl，输出端输出数据极性标识反信号Pl_；第二或非门Nor2被配置为：输入端电连接第二反相器Inv2的输出端和第一反相器Inv1的输出端，输出端输出写使能反信号WrEn_。
作为示例，请参考图8，在本申请的一个实施例中，写驱动电路5112包括第一开关单元51121、第二开关单元51122、第三开关单元51123及第四开关单元51124，第一开关单元51121用于根据写使能信号WrEn电连接本地数据线LIO和全局数据线YIO；第二开关单元51122用于根据写使能反信号WrEn_电连接本地数据线LIO和互补全局数据线YIO_；第三开关单元51123用于根据写使能反信号WrEn_电连接互补本地数据线LIO_和全局数据线YIO；第四开关单元51124用于根据写使能信号WrEn电连接互补本地数据线LIO_和互补全局数据线YIO_。
作为示例，请继续参考图8，在本申请的一个实施例中，读写转换电路511还包括读驱动电路5113，读驱动电路5113包括第五开关单元51131、第六开关单元51132、第七开关单元51133及第八开关单元51134，第五开关单元51131的控制端电连接本地数据线LIO，用于根据控制端信号电连接互补全局数据线YIO_和第一节点a；第六开关单元51132用于根据读使能信号电连接第一节点a和接地端；第七开关单元51133的控制端电连接互补本地数据线LIO_，用于根据控制端信号电连接全局数据线YIO和第二节点b；第八开关单元51134用于根据读使能信号电连接第二节点b和接地端。
进一步地，请参考图9，在本申请的一个实施例中，数据传输电路100还包括读单元70及修正模块80，读单元70与第二数据线40电连接，用于读取第二数据线40上的第二数据和校验码数据Check_data2；修正模块80与第一数据线30及读单元70均电连接，用于接收第二数据线40上的第二数据和校验码数据Check_data2，并根据校验码数据Check_data2对第二数据进行检错和/或纠错，生成修正后数据，以将修正后数据传输至第一数据线30。本实施例能够有效地提高从存储装置读出数据的准确性。
进一步地，在本申请的一个实施例中，提供了一种存储装置，包括任一本申请实施例中所述的数据传输电路，用于存储并传输读操作或读操作的数据。通过将省电算法运用在写入数据传输的过程中，在没有改变写入数据传输路径的前提下减少向存储装置中写入的数据在传输过程中翻转的次数，有效地减少写数据在传输过程中的耗电量的同时，编码模块根据第一数据线上的第一数据生成的校验码数据并行向后级数据线传输，能够在保证写入数据的准确性的情况下，避免因编码模块的引入而降低数据传输的效率。本实施例在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少向存储阵列区写入的数据在数据传输过程中的耗电量的同时，提高向存储阵列区写入数据的准确性，能够进一步提高半导体存储装置的节能性能及存储性能。
进一步地，请参考图10，在本申请的一个实施例中，提供了一种数据传输方法，包括：
步骤102，根据第一数据线上的第一数据生成校验码数据；
步骤104，将第一数据线上的第一数据和第二数据线上的第二数据进行比较，以输出所述第一数据与所述第二数据不相同的位数是否超过预设阈值的比较结果，其中，所述第一数据与所述第二数据具有相同的预设位宽；
步骤106，控制缓冲模块在所述比较结果超过预设阈值的情况下，将所述第一数据的相反数据传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第一数据传输至所述第二数据线；其中，所述缓冲模块还用于将所述校验码数据传输至所述第二数据线；
步骤108，控制第一读写转换单元在所述比较结果超过预设阈值的情况下，将传输至所述第二数据线上的所述第一数据的相反数据取反后再传输至所述第三数据线，并在所述比较结果未超过所述预设阈值的情况下，将传输至所述第二数据线上的所述第一数据传输至所述第三数据线；并控制第二读写转换单元将所述第二数据线上的所述校验码数据传输至所述第三数据线；其中，所述缓冲模块与所述第一读写转换单元之间的传输路径具有第一长度，所述缓冲模块与所述第二读写转换单元之间的传输路径具有第二长度，所述第一长度不小于所述第二长度。
具体地，请继续参考图10，通过在根据第一数据线上的第一数据生成校验码数据的期间，将省电算法运用在写入数据传输的过程中，在没有改变写入数据传输路径的前提下减少向存储装置中写入的数据在传输过程中翻转的次数，有效地减少写数据在传输过程中的耗电量的同时，使得校验码数据并行向后级数据线传输，能够在保证写入数据的准确性的情况下，避免因数据校验而降低数据传输的效率。通过设置缓冲模块与第一读写转换单元之间的传输路径的长度，不小于缓冲模块与第二读写转换单元之间的传输路径的长度，以减小校验码数据的写入路径长度，缩短校验码数据的写入时间，从而补偿生成校验码数据所花的时间，使数据和校验码尽量同时完成写入操作，提高写入速度。本实施例在保证存储单元阵列中存储单元的密度及数量不减少的情况下，减少向存储阵列区写入的数据在数据传输过程中的耗电量的同时，提高向存储阵列区写入数据的准确性，能够进一步提高半导体存储装置的节能性能及存储性能。
进一步地，请参考图11，在本申请的一个实施例中，可以设置所述预设阈值为所述预设位宽的一半；所述方法还包括：
步骤109，接收所述第二数据线上的第二数据和校验码数据，根据所述校验码数据对所述第二数据进行检错和/或纠错，生成修正后数据，并将所述修正后数据传输至所述第一数据线。
具体地，请继续参考图11，由于写入数据在传输的过程中受各种因素的影响容易出现异常，导致写入并存储至存储装置中的写入数据与初始写入的数据存在差异。通过在从存储装置中读取数据的过程中，根据校验码数据对第二数据线上的第二数据例如全局数据线上的全局数据进行检错和/或纠错，生成修正后数据，并将所述修正后数据传输至第一数据线例如数据总线，以经由存储装置的数据焊盘输出，能够有效地提高从存储装置读出数据的准确性。
在本申请的一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现任一本申请实施例中所述的数据传输方法。
应该理解的是，虽然图10、图11的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图10、图11中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种数据传输电路，其特征在于，包括：
编码模块，用于根据第一数据线上的第一数据生成校验码数据；
比较模块，用于接收第一数据线上的第一数据和第二数据线上的第二数据，用于将所述第一数据和所述第二数据进行比较，以输出所述第一数据与所述第二数据不相同的位数是否超过预设阈值的比较结果，其中，所述第一数据与所述第二数据具有相同的预设位宽；
缓冲模块，与所述第一数据线、所述比较模块、所述编码模块及所述第二数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将所述第一数据的相反数据传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第一数据传输至所述第二数据线；所述缓冲模块还用于将所述校验码数据传输至所述第二数据线；
第一读写转换单元，与所述第二数据线和第三数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将传输至所述第二数据线上的所述第一数据的相反数据取反后再传输至所述第三数据线，并在所述比较结果未超过所述预设阈值的情况下，将传输至所述第二数据线上的所述第一数据传输至所述第三数据线；
第二读写转换单元，与所述第二数据线和所述第三数据线均电连接，用于将所述第二数据线上的所述校验码数据传输至所述第三数据线；
其中，所述缓冲模块与所述第一读写转换单元之间的传输路径具有第一长度，所述缓冲模块与所述第二读写转换单元之间的传输路径具有第二长度，所述第一长度不小于所述第二长度。
2.根据权利要求1所述的数据传输电路，其特征在于，所述缓冲模块包括数据转换模块及数据总线缓冲模块；
所述数据转换模块与所述第一数据线、所述比较模块及所述数据总线缓冲模块均电连接，用于在所述比较结果超过预设阈值的情况下，将所述第一数据的相反数据传输至所述数据总线缓冲模块，并在所述比较结果未超过所述预设阈值的情况下，将所述第一数据传输至所述数据总线缓冲模块；
所述数据总线缓冲模块与所述编码模块、所述数据转换模块、所述比较模块及所述第二数据线均电连接，用于根据所述比较结果生成数据极性标识信号，以及还用于将所述第一数据或所述第一数据的相反数据传输至所述第二数据线。
3.根据权利要求2所述的数据传输电路，其特征在于，所述预设阈值为所述预设位宽的一半；所述比较模块包括：
比较单元，用于对所述第一数据线上的第一数据和所述第二数据线上的第二数据进行逐位比较，并输出每一位的比较状态数据；
状态识别单元，电连接所述比较单元及所述数据转换模块，用于对每一位的比较状态数据进行统计，并根据统计结果生成所述比较结果。
4.根据权利要求3所述的数据传输电路，其特征在于，所述数据转换模块包括：
第一传输单元，电连接所述第一数据线、所述数据总线缓冲模块，以及通过第一反相单元与所述状态识别单元的输出端电连接，用于在所述比较结果未超过所述预设阈值的情况下，将所述第一数据线上的第一数据传输至所述数据总线缓冲模块；
第二传输单元，电连接所述数据总线缓冲模块、所述状态识别单元的输出端，以及通过第二反相单元与所述第一数据线电连接，用于在所述比较结果超过所述预设阈值的情况下，将所述第一数据的相反数据传输至所述数据总线缓冲模块。
5.根据权利要求2-4任一项所述的数据传输电路，其特征在于，所述第一读写转换单元包括：
读写转换电路，与所述第二数据线和所述第三数据线均电连接，用于在所述比较结果超过预设阈值的情况下，将传输至所述第二数据线的所述第一数据的相反数据取反后再传输至所述第三数据线，并在所述比较结果未超过所述预设阈值的情况下，将传输至所述第二数据线的所述第一数据传输至所述第三数据线。
6.根据权利要求5所述的数据传输电路，其特征在于，所述第二数据线包括全局数据线和互补全局数据线，所述全局数据线和所述互补全局数据线传输互为反相的信号；所述第三数据线包括本地数据线及互补本地数据线，所述本地数据线及所述互补本地数据线传输互为反相的信号；
所述将传输至所述第二数据线上的所述第一数据的相反数据取反后再传输至所述第三数据线包括：
将传输至全局数据线上的所述第一数据的相反数据取反后再传输至所述本地数据线；
所述将传输至所述第二数据线上的所述第一数据传输至所述第三数据线包括：
将传输至所述全局数据线上的所述第一数据传输至所述本地数据线。
7.根据权利要求6所述的数据传输电路，其特征在于，所述读写转换电路包括：
写使能模块，用于根据所述数据极性标识信号和初始写使能信号生成写使能信号和写使能反信号；
写驱动电路，用于根据所述写使能信号、所述写使能反信号及传输至所述第二数据线上的所述第一数据或所述第一数据的相反数据生成第三数据，并将所述第三数据传输至所述第三数据线。
8.根据权利要求7所述的数据传输电路，其特征在于，所述写使能模块包括：
第一反相器，被配置为：输入端电连接初始写使能信号，输出端输出第一写使能反信号；
第一或非门，被配置为：输入端电连接所述数据极性标识信号和所述第一反相器的输出端，输出端输出写使能信号；
第二反相器，被配置为：输入端电连接数据极性标识信号，输出端输出数据极性标识反信号；
第二或非门，被配置为：输入端电连接所述第二反相器的输出端和所述第一反相器的输出端，输出端输出写使能反信号。
9.根据权利要求8所述的数据传输电路，其特征在于，所述写驱动电路包括：
第一开关单元，用于根据所述写使能信号电连接所述本地数据线和所述全局数据线；
第二开关单元，用于根据所述写使能反信号电连接所述本地数据线和所述互补全局数据线；
第三开关单元，用于根据所述写使能反信号电连接所述互补本地数据线和所述全局数据线；
第四开关单元，用于根据所述写使能信号电连接所述互补本地数据线和所述互补全局数据线。
10.根据权利要求9所述的数据传输电路，其特征在于，所述读写转换电路还包括读驱动电路，所述读驱动电路包括：
第五开关单元，控制端电连接所述本地数据线，用于根据控制端信号电连接所述互补全局数据线和第一节点；
第六开关单元，用于根据读使能信号电连接所述第一节点和接地端；
第七开关单元，控制端电连接所述互补本地数据线，用于根据控制端信号电连接所述全局数据线和第二节点；
第八开关单元，用于根据读使能信号电连接所述第二节点和接地端。
11.根据权利要求1-4任一项所述的数据传输电路，其特征在于，还包括：
读单元，与所述第二数据线电连接，用于读取所述第二数据线上的所述第二数据和所述校验码数据；
修正模块，与所述第一数据线及所述读单元均电连接，用于接收所述第二数据线上的所述第二数据和所述校验码数据，并根据所述校验码数据对所述第二数据进行检错和/或纠错，生成修正后数据，以将所述修正后数据传输至所述第一数据线。
12.根据权利要求1-4任一项所述的数据传输电路，其特征在于，所述编码模块包括ECC编码单元。
13.一种存储装置，其特征在于，包括：
权利要求1-12任一项所述的数据传输电路，用于存储并传输读操作或写操作的数据。
14.一种数据传输方法，其特征在于，包括：
根据第一数据线上的第一数据生成校验码数据；
将第一数据线上的第一数据和第二数据线上的第二数据进行比较，以输出所述第一数据与所述第二数据不相同的位数是否超过预设阈值的比较结果，其中，所述第一数据与所述第二数据具有相同的预设位宽；
控制缓冲模块在所述比较结果超过预设阈值的情况下，将所述第一数据的相反数据传输至所述第二数据线，并在所述比较结果未超过所述预设阈值的情况下，将所述第一数据传输至所述第二数据线；其中，所述缓冲模块还用于将所述校验码数据传输至所述第二数据线；
控制第一读写转换单元在所述比较结果超过预设阈值的情况下，将传输至所述第二数据线上的所述第一数据的相反数据取反后再传输至所述第三数据线，并在所述比较结果未超过所述预设阈值的情况下，将传输至所述第二数据线上的所述第一数据传输至所述第三数据线；并控制第二读写转换单元将所述第二数据线上的所述校验码数据传输至所述第三数据线；其中，所述缓冲模块与所述第一读写转换单元之间的传输路径具有第一长度，所述缓冲模块与所述第二读写转换单元之间的传输路径具有第二长度，所述第一长度不小于所述第二长度。
15.根据权利要求14所述的数据传输方法，其特征在于，所述预设阈值为所述预设位宽的一半；所述方法还包括：
接收所述第二数据线上的所述第二数据和所述校验码数据，根据所述校验码数据对所述第二数据进行检错和/或纠错，生成修正后数据，并将所述修正后数据传输至所述第一数据线。
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CN101667451B (zh) * 2009-09-11 2012-05-09 西安电子科技大学 高速数据交换接口的数据缓存器及其数据缓存控制方法
CN103780506B (zh) * 2012-10-26 2017-08-08 中兴通讯股份有限公司 一种用于以太网设备的数据缓存系统及方法
KR20160094154A (ko) * 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 데이터 전송 회로
CN111951855B (zh) * 2016-04-27 2022-05-10 慧荣科技股份有限公司 存取闪存模块的方法及相关的闪存控制器与记忆装置
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