CN116935944A - 检测电路、方法及存储装置 - Google Patents

Abstract

本公开涉及一种检测电路、方法及存储装置，其中，模式寄存器数据处理模块用于响应模式寄存器写使能命令，向模式寄存器中预留模式寄存器写入第一预设数据；外部数据传输模块用于响应使能信号，根据第一预设数据按照预设编码规则经由内部数据传输模块向存储阵列写入初始数据，以及还用于响应读命令从存储阵列读出目标数据；比较模块用于根据比较第一预设数据与目标数据的比较结果判断是否存在数据传输异常，并将比较结果保存至模式寄存器中预设位置。本实施例能够智能检测出存储阵列在数据传输过程中是否存在异常，根据模式寄存器中存储的检测结果分析存储阵列中失效位元，从而提高半导体存储芯片的利用效率及工作可靠性。

Description

检测电路、方法及存储装置

技术领域

本公开涉及半导体存储技术领域，特别是涉及一种检测电路、方法及存储装置。

背景技术

随着半导体技术的快速发展，半导体存储装置的存储单元阵列中存储单元的密度及数量不断增加，以满足市场对半导体存储装置的存储能力的需求。

然而，随着半导体存储装置的密度不断增加，存储器单元呈现物理体积缩小、存储电荷减少以及抗噪声容限降低的特点，存储器单元之间的电磁相互作用对存储器单元的影响增大，存储器单元数据丢失的可能性增加。半导体存储芯片的设计缺陷或制造缺陷均可能增加存储芯片中失效地址的数量，影响半导体存储芯片的良率或可靠性。

如果能够及时发现半导体存储芯片的失效位元，无疑将有效地提高半导体存储芯片的利用效率及工作可靠性。

发明内容

本公开实施例提供一种检测电路、方法及存储装置，能够智能检测出存储阵列在数据传输过程中是否存在异常，并保存检测结果至模式寄存器中，便于根据模式寄存器中存储的检测结果分析存储阵列中失效位元，从而提高半导体存储芯片的利用效率及工作可靠性。

为实现上述目的及其他目的，本公开实施例的一方面提供了一种检测电路，包括模式寄存器数据处理模块、外部数据传输模块、比较模块及设置于存储阵列内的内部数据传输模块；模式寄存器数据处理模块用于响应模式寄存器写使能命令，向模式寄存器中预留模式寄存器写入第一预设数据；外部数据传输模块与预留模式寄存器及内部数据传输模块均电连接，用于响应使能信号，并根据第一预设数据按照预设编码规则经由内部数据传输模块向存储阵列写入初始数据，以及还用于响应读命令从存储阵列读出目标数据；初始数据的字节位数大于第一预设数据的字节位数；比较模块与模式寄存器及外部数据传输模块均电连接，用于比较第一预设数据与目标数据，根据比较结果判断是否存在数据传输异常，并将比较结果保存至模式寄存器中预设位置。本实施例能够智能检测出存储阵列在数据传输过程中是否存在异常，并保存检测结果至模式寄存器中预设位置，便于根据模式寄存器中存储的检测结果分析存储阵列中失效位元，从而提高半导体存储芯片的利用效率及工作可靠性。

在一些实施例中，比较模块被配置为：根据第一预设数据按照预设编码规则生成初始数据，比较初始数据与目标数据，并根据比较结果判断是否存在数据传输异常，初始数据的字节位数与目标数据的字节位数关联。本实施例在根据第一预设数据按照预设编码规则生成字节位数与目标数据的字节位数关联的初始数据，以便于比较初始数据与目标数据中对应位数的数据是否相等，来获取比较结果，从而根据比较结果判断存储阵列是否存在数据传输异常，降低比较结果获取的复杂程度的同时，提高获取的比较结果的准确性。

在一些实施例中，初始数据的字节位数与目标数据的字节位数相等；比较模块还被配置为：逐位比较初始数据与目标数据的各位数据，若初始数据与目标数据的各位数据均相等，判定数据传输正常；反之，判定数据传输异常。通过设置初始数据的字节位数与目标数据的字节位数相等，并逐位比较初始数据与目标数据的各位数据，以生成比较结果，降低比较结果获取的复杂程度的同时，提高获取的比较结果的准确性。

在一些实施例中，第一预设数据的字节位数为N1；初始数据的字节位数为N2；外部数据传输模块包括预设数据传输模块，预设数据传输模块包括N2个预设数据传输单元；第一预设数据的各位数据分别经由对应的N3个预设数据传输单元与内部数据传输模块的输入端电连接；N3＝N2/N1；N1、N2与N3均为正整数。本实施例降低了根据第一预设数据向存储阵列写入初始数据的复杂度，同时降低了比较模块根据第一预设数据生成初始数据的复杂度。

在一些实施例中，使能信号包括写使能命令；预设数据传输单元包括第一门控反相器，第一门控反相器被配置为：输入端与对应的预留模式寄存器电连接，输出端与内部数据传输模块的输入端电连接，或经由通用数据传输模块与内部数据传输模块的输入端电连接，控制端接收写使能命令，用于响应写使能命令，根据接收的初始数据按照预设编码规则经由内部数据传输模块向存储阵列写入初始数据。

在一些实施例中，第一预设数据的任一位数据对应的N3个预设数据传输单元传输的数据相等，降低了电路结构的复杂度，以降低电路生产成本并提高电路工作的可靠性。

在一些实施例中，第一预设数据的至少两位数据对应的预设数据传输单元的数量不同，以提高编码规则的丰富度。

在一些实施例中，使能信号还包括写使能信号；外部数据传输模块还包括第一数据传输模块，第一数据传输模块包括与目标数据的字节位数相等的第一数据传输单元；第一数据传输单元被配置为：输入端与对应的数据总线电连接，输出端与内部数据传输模块电连接，或经由预设数据传输模块或通用数据传输模块与内部数据传输模块电连接，控制端接收写使能信号，用于响应写使能信号，根据对应的数据总线提供的数据向内部数据传输模块提供对应的数据。

在一些实施例中，第一数据传输单元包括第二门控反相器，第二门控反相器被配置为：输入端与对应的数据总线电连接，输出端与内部数据传输模块电连接，或经由预设数据传输模块或通用数据传输模块与内部数据传输模块电连接，控制端接收写使能信号，用于响应写使能信号，根据对应的数据总线提供的数据向内部数据传输模块提供对应的数据。

在一些实施例中，使能信号还包括低功耗写使能信号；外部数据传输模块还包括第二数据传输模块，第二数据传输模块包括与目标数据的字节位数相等的第二数据传输单元；第二数据传输单元被配置为：输入端与对应的低功耗数据线电连接，输出端与内部数据传输模块电连接，或经由预设数据传输模块或通用数据传输模块与内部数据传输模块电连接，控制端接收低功耗写使能信号，用于响应低功耗写使能信号，根据对应的低功耗数据线提供的数据向内部数据传输模块提供对应的数据。

在一些实施例中，第二数据传输单元包括第三门控反相器，第三门控反相器被配置为：输入端与对应的低功耗数据线电连接，输出端与内部数据传输模块电连接，或经由预设数据传输模块或通用数据传输模块与内部数据传输模块电连接，控制端接收低功耗写使能信号，用于响应低功耗写使能信号，根据对应的低功耗数据线提供的数据向内部数据传输模块提供对应的数据。

在一些实施例中，通用数据传输模块包括第一通用数据传输模块及第二通用数据传输模块，第一通用数据传输模块被配置为：第一输入端连接预设数据传输模块的输出端，输出端连接内部数据传输模块的输入端；第二通用数据传输模块被配置为：第一输入端连接第一数据传输模块的输出端，第二输入端连接第二数据传输模块的输出端，输出端连接第一通用数据传输模块的第二输入端。

在一些实施例中，第一通用数据传输模块包括第一反相器，预设数据传输模块经由第一反相器与内部数据传输模块电连接；及/或，第二通用数据传输模块包括第二反相器，第一数据传输模块经由第二反相器与第一反相器的输入端电连接。

在一些实施例中，预设数据传输单元还包括第三反相器，第三反相器被配置为：输入端连接第一门控反相器的输出端、第一数据传输单元的输出端及第二数据传输单元的输出端，输出端连接内部数据传输模块的输入端。

在一些实施例中，第一通用数据传输模块及/或第二通用数据传输模块位于存储阵列的内部。

在一些实施例中，内部数据传输模块包括与目标数据的字节位数相等的内部数据传输单元；内部数据传输单元包括第四反相器，第四反相器被配置为：输入端连接第一门控反相器的输出端、第二门控反相器的输出端及第三门控反相器的输出端，或连接第一反相器的输出端，或连接第三反相器的输出端，输出端连接存储阵列。

在一些实施例中，外部数据传输模块还包括读模块，读模块包括与初始数据的字节位数相等的读单元；读单元用于响应读命令从存储阵列读出目标数据并传输至比较模块。

在一些实施例中，读单元包括第四门控反相器及第五门控反相器，第四门控反相器被配置为：输入端与存储阵列电连接，控制端接收读命令；第五门控反相器，被配置为：输入端与第四门控反相器的输出端电连接，输出端与比较模块的输入端电连接，控制端接收读命令。

本公开实施例的另一方面提供了一种存储装置，包括存储阵列、模式寄存器，以及任一本公开实施例中的检测电路。

本公开实施例的再一方面提供了一种检测方法，包括：控制模式寄存器数据处理模块响应模式寄存器写使能命令向模式寄存器中预留模式寄存器写入第一预设数据；控制外部数据传输模块响应使能信号，根据第一预设数据按照预设编码规则经由内部数据传输模块向存储阵列写入初始数据，以及响应读命令从存储阵列读出目标数据；初始数据的字节位数大于第一预设数据的字节位数；比较第一预设数据与目标数据，根据比较结果判断是否存在数据传输异常，并将比较结果保存至模式寄存器中预设位置。

在一些实施例中，第一预设数据的字节位数为N1；初始数据的字节位数为N2；外部数据传输模块包括N2个预设数据传输单元；第一预设数据的各位数据分别经由对应的N3个预设数据传输单元与内部数据传输模块的输入端电连接；N3＝N2/N1；N1、N2与N3均为正整数。

在一些实施例中，第一预设数据的任一位数据对应的N3个预设数据传输单元传输的数据相等；或第一预设数据的至少两位数据对应的预设数据传输单元的数量不同。

于上述实施例中的存储装置或检测方法中，通过智能检测出存储阵列在数据传输过程中是否存在异常，并保存检测结果至模式寄存器中预设位置，便于根据模式寄存器中存储的检测结果分析存储阵列中失效位元，从而提高存储装置的利用效率及工作可靠性。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开第一实施例中提供的检测电路的电路原理示意图；

图2为本公开第二实施例中提供的检测电路的电路原理示意图；

图3为本公开第三实施例中提供的检测电路的电路原理示意图；

图4为本公开第四实施例中提供的检测电路的电路原理示意图；

图5为本公开第五实施例中提供的检测电路的电路原理示意图；

图6a-图6b为图2中所示实施例对应的电路原理示意图；

图7a-图7b为图3中所示实施例对应的电路原理示意图；

图8a-图8b为图5中所示实施例对应的电路原理示意图；

图9a-图9b为图2中所示实施例对应的电路示意图；

图10a-图10b为图5中所示实施例对应的电路示意图；

图11a-图11b为图3中所示实施例对应的电路示意图；

图12为本公开一实施例中提供的检测方法的流程示意图。

附图标记说明：

10、模式寄存器数据处理模块；20、外部数据传输模块；21、预设数据传输模块；22、第一数据传输模块；23、第二数据传输模块；24、通用数据传输模块；25、读模块；241、第一通用数据传输模块；242、第二通用数据传输模块；30、内部数据传输模块；40、比较模块；200、模式寄存器；300、存储阵列；211、第1预设数据传输单元；21K、第K预设数据传输单元；21N2、第N2预设数据传输单元；31、第1内部数据传输单元；3m、第m内部数据传输单元；3N2、第N2内部数据传输单元。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

在低功耗双倍数据速率内存(Low Power Double Data Rate SDRAM，LPDDR5)中，控制命令告知监测模式寄存器命令MR21的定位信息，监测模式寄存器命令MR21判断符合条件后进入Write X命令，然后接收列地址脉冲选通(Column Address Strobe，CAS)命令，根据CAS命令中WRX的WXSA(决定低8位数据)及WXSB(决定高8位数据)位的高低值，确定指定列地址中对应数据写1或0。借助于此功能可以实现向存储阵列中写入大量的重复数据，例如全“0”或全“1”。然而对于向存储阵列中写入其他预设数据，CAS_Write X就无能为力。本公开旨在半导体存储芯片设计的过程中或在半导体存储芯片量产之前，及时发现在向存储阵列中写入预设数据后，存储阵列是否存在数据传输异常，并发现存储阵列的失效位元，以有效地提高半导体存储芯片的设计效率、生产良率及可靠性。

请参阅图1，在本公开的一实施例中，提供了一种检测电路，包括模式寄存器数据处理模块10、外部数据传输模块20、比较模块40及设置于存储阵列300内的内部数据传输模块30；模式寄存器数据处理模块10用于响应模式寄存器写使能命令MRRWrt，向模式寄存器200中预留模式寄存器写入第一预设数据Data1；外部数据传输模块20与预留模式寄存器及内部数据传输模块30均电连接，用于响应使能信号，并根据第一预设数据Data1按照预设编码规则经由内部数据传输模块30向存储阵列300写入初始数据Datain，以及还用于响应读命令Rd从存储阵列300读出目标数据Rdata；初始数据Datain的字节位数大于第一预设数据Data1的字节位数；比较模块40与模式寄存器200及外部数据传输模块20均电连接，用于比较第一预设数据Data1与目标数据Rdata，根据比较结果CompResult判断是否存在数据传输异常，并将比较结果CompResult保存至模式寄存器200中预设位置。本实施例能够智能检测出存储阵列300在数据传输过程中是否存在异常，并保存检测结果至模式寄存器200中预设位置，便于根据模式寄存器200中存储的检测结果分析存储阵列300中失效位元，从而提高半导体存储芯片的利用效率及工作可靠性。

作为示例，请继续参阅图1，比较模块40被配置为：根据第一预设数据Data1按照预设编码规则生成初始数据Datain，比较初始数据Datain与目标数据Rdata，并根据比较结果CompResult判断是否存在数据传输异常，初始数据Datain的字节位数与目标数据Rdata的字节位数关联。本实施例在根据第一预设数据Data1按照预设编码规则生成字节位数与目标数据Rdata的字节位数关联的初始数据Datain，以便于比较初始数据Datain与目标数据Rdata中对应位数的数据是否相等，来获取比较结果CompResult，从而根据比较结果CompResult判断存储阵列300是否存在数据传输异常，降低比较结果CompResult获取的复杂程度的同时，提高获取的比较结果CompResult的准确性。

作为示例，请继续参阅图1，初始数据Datain的字节位数与目标数据Rdata的字节位数相等；比较模块40还被配置为：逐位比较初始数据Datain与目标数据Rdata的各位数据，若初始数据Datain与目标数据Rdata的各位数据均相等，判定数据传输正常；反之，判定数据传输异常。通过设置初始数据Datain的字节位数与目标数据Rdata的字节位数相等，并逐位比较初始数据Datain与目标数据Rdata的各位数据，以生成比较结果CompResult，降低比较结果CompResult获取的复杂程度的同时，提高获取的比较结果CompResult的准确性。

作为示例，请继续参阅图1，LPDDR5中定义了128个8bit位宽的模式寄存器，其中有一些没有被有效利用的模式寄存器一般被作为预留模式寄存器。由于利用了模式寄存器200中预留模式寄存器及常规的模式寄存器写使能命令MRRWrt，完成了向存储阵列300写入初始数据Datain的功能，并能够通过设置不同编码规则来改变初始数据Datain的内容，实现在没有数据选通时钟信号(WCK)或数据时钟信号(DQ)、且没有增加电路结构的复杂度的前提下，向存储阵列300写入任意数据的功能，有效地提高了半导体存储装置的存储性能；由于利用了使能信号的低功耗写入功能，本实施例在确保半导体存储装置的存储容量的前提下，降低了其数据传输能耗。

作为示例，请参阅图2，第一预设数据Data1的字节位数为N1；目标数据Rdata的字节位数为N2；外部数据传输模块20包括预设数据传输模块21，预设数据传输模块21包括N2个预设数据传输单元；第一预设数据Data1的各位数据分别经由对应的N3个预设数据传输单元与内部数据传输模块30的输入端电连接；N3＝N2/N1；N1、N2与N3均为正整数。本实施例降低了根据初始数据向存储阵列300写入目标数据的复杂度。

作为示例，预设数据传输模块可以放在存储阵列的内部或外部，本公开实施例旨在示例性说明实现原理，对预设数据传输模块的具体位置不作具体限定。

作为示例，请继续参阅图2，使能信号还包括写使能信号Wrt；外部数据传输模块20还包括第一数据传输模块22，第一数据传输模块22包括与初始数据Datain的字节位数，例如N2，相等的第一数据传输单元；第一数据传输单元被配置为：输入端与对应的数据总线Dbus电连接，输出端与内部数据传输模块30电连接，控制端接收写使能信号Wrt，用于响应写使能信号Wrt，根据对应的数据总线Dbus提供的数据向内部数据传输模块30提供对应的数据。本实施例借助于第一数据传输模块22响应于写使能信号Wrt，传输数据总线Dbus提供的数据，以向存储阵列中低功耗写入数据，满足不同应用场景的存储数据写入需求。

作为示例，请继续参阅图2，使能信号还包括低功耗写使能信号Wrx；外部数据传输模块20还包括第二数据传输模块23，第二数据传输模块23包括与初始数据Datain的字节位数，例如N2，相等的第二数据传输单元；第二数据传输单元被配置为：输入端与对应的低功耗数据线WrxSa电连接，输出端与内部数据传输模块30电连接，控制端接收低功耗写使能信号Wrx，用于响应低功耗写使能信号Wrx，根据对应的低功耗数据线WrxSa提供的数据向内部数据传输模块30提供对应的数据。低功耗数据线WrxSa可以经由其他功能元件与存储器的数据焊盘电连接，以经由数据焊盘接收来自存储器外部的数据，或者低功耗数据线WrxSa可以与模式寄存器电连接，用于接收模式寄存器提供的数据，实现根据具体应用场景利用第二数据传输模块23响应低功耗写使能信号Wrx，传输低功耗数据线WrxSa提供数据的功能。

作为示例，请继续参阅图2，外部数据传输模块20还包括读模块25，读模块25包括与初始数据Datain的字节位数，例如N2，相等的读单元；读单元用于响应读命令Rd从存储阵列300读出目标数据Rdata，并提供给比较模块40，便于比较模块40比较第一预设数据Data1与目标数据Rdata，根据比较结果CompResult判断是否存在数据传输异常，并将比较结果CompResult保存至模式寄存器200中预设位置。读模块25可以与内部数据传输模块30电连接，经由内部数据传输模块30中读写转换模块(未图示)从存储阵列300读出目标数据Rdata。在本公开的其他一些实施例中，也可以设置读模块25直接与存储阵列300电连接，或者经过其他功能元件与存储阵列300电连接。

作为示例，请参阅图3，使能信号还包括写使能信号Wrt；外部数据传输模块20还包括第一数据传输模块22，第一数据传输模块22包括与初始数据Datain的字节位数，例如N2，相等的第一数据传输单元；第一数据传输单元被配置为：输入端与对应的数据总线Dbus电连接，输出端经由预设数据传输模块21与内部数据传输模块30电连接，控制端接收写使能信号Wrt，用于响应写使能信号Wrt，根据对应的数据总线Dbus提供的数据向内部数据传输模块30提供对应的数据。本实施例借助于第一数据传输模块22响应于写使能信号Wrt，传输数据总线Dbus提供的数据，以向存储阵列中低功耗写入数据，满足不同应用场景的存储数据写入需求。

作为示例，请继续参阅图3，使能信号还包括低功耗写使能信号Wrx；外部数据传输模块20还包括第二数据传输模块23，第二数据传输模块23包括与初始数据Datain的字节位数，例如N2，相等的第二数据传输单元；第二数据传输单元被配置为：输入端与对应的低功耗数据线WrxSa电连接，输出端经由预设数据传输模块21与内部数据传输模块30电连接，控制端接收低功耗写使能信号Wrx，用于响应低功耗写使能信号Wrx，根据对应的低功耗数据线WrxSa提供的数据向内部数据传输模块30提供对应的数据。低功耗数据线WrxSa可以经由其他功能元件与存储器的数据焊盘电连接，以经由数据焊盘接收来自存储器外部的数据，或者低功耗数据线WrxSa可以与模式寄存器电连接，用于接收模式寄存器提供的数据，实现根据具体地应用场景利用第二数据传输模块23响应低功耗写使能信号Wrx，传输低功耗数据线WrxSa提供数据的功能。

作为示例，请参阅图4，使能信号还包括写使能信号Wrt；外部数据传输模块20还包括第一数据传输模块22，第一数据传输模块22包括与初始数据Datain的字节位数，例如N2，相等的第一数据传输单元；第一数据传输单元被配置为：输入端与对应的数据总线Dbus电连接，输出端经由通用数据传输模块24与内部数据传输模块30电连接，控制端接收写使能信号Wrt，用于响应写使能信号Wrt，根据对应的数据总线Dbus提供的数据向内部数据传输模块30提供对应的数据。本实施例借助于第一数据传输模块22响应于写使能信号Wrt，传输数据总线Dbus提供的数据，以向存储阵列中低功耗写入数据，满足不同应用场景的存储数据写入需求。

作为示例，请继续参阅图4，使能信号还包括低功耗写使能信号Wrx；外部数据传输模块20还包括第二数据传输模块23，第二数据传输模块23包括与初始数据Datain的字节位数，例如N2，相等的第二数据传输单元；第二数据传输单元被配置为：输入端与对应的低功耗数据线WrxSa电连接，输出端经由通用数据传输模块24与内部数据传输模块30电连接，控制端接收低功耗写使能信号Wrx，用于响应低功耗写使能信号Wrx，根据对应的低功耗数据线WrxSa提供的数据向内部数据传输模块30提供对应的数据。低功耗数据线WrxSa可以经由其他功能元件与存储器的数据焊盘电连接，以经由数据焊盘接收来自存储器外部的数据，或者低功耗数据线WrxSa可以与模式寄存器电连接，用于接收模式寄存器提供的数据，实现根据具体地应用场景利用第二数据传输模块23响应低功耗写使能信号Wrx，传输低功耗数据线WrxSa提供数据的功能。

作为示例，请参阅图5，通用数据传输模块24包括第一通用数据传输模块241及第二通用数据传输模块242，第一通用数据传输模块241被配置为：第一输入端连接预设数据传输模块21的输出端，输出端连接内部数据传输模块30的输入端；第二通用数据传输模块242被配置为：第一输入端连接第一数据传输模块22的输出端，第二输入端连接第二数据传输模块23的输出端，输出端连接第一通用数据传输模块241的第二输入端。本实施例便于借助于具体应用电路内部现有的功能元件，实现向存储阵列写入任意目标数据的功能，降低电路成本的同时，适用于多种不同应用场景的实际需求。

作为示例，请参阅图6a-图6b，第一预设数据Data1的字节位数为N1；初始数据Datain的字节位数为N2；外部数据传输模块20包括第1预设数据传输单元211、第K预设数据传输单元21K及第N2预设数据传输单元21N2在内的共N2个预设数据传输单元，1≤K≤N2；第一预设数据Data1的各位数据Bit<0:7>分别经由对应的N3个预设数据传输单元传输至内部数据传输模块30，并经由内部数据传输模块30传输至存储阵列300，即，传输Bit<0>的预设数据传输单元的数量、传输Bit<1>的预设数据传输单元的数量、传输Bit<2>的预设数据传输单元的数量、传输Bit<3>的预设数据传输单元的数量、传输Bit<4>的预设数据传输单元的数量、传输Bit<5>的预设数据传输单元的数量、传输Bit<6>的预设数据传输单元的数量及传输Bit<7>的预设数据传输单元的数量均为N3；N3＝N2/N1；K、N1、N2及N3均为正整数。本实施例中通过向模式寄存器200中预留模式寄存器写入初始数据，然后设置初始数据的各位数据分别经由预设数据传输单元传输至内部数据传输模块30，经由内部数据传输模块30传输至存储阵列300，可以根据目标数据的内容设置初始数据的每位数对应的N3个预设数据传输单元之间的编码关系，有效地降低了编码规则的设置复杂度，并降低了根据第一预设数据Data1向存储阵列写入初始数据的复杂度。

作为示例，请继续参阅图6a-图6b，内部数据传输模块包括第1内部数据传输单元、……、第m内部数据传输单元、……及第N2内部数据传输单元在内的共N2个内部数据传输单元，N3＝N2/N1；1≤m≤N2；第一数据传输模块包括第一数据传输单元221……、第一数据传输单元22j、……、及第一数据传输单元22N2，1≤j≤N2；第二数据传输模块包括第二数据传输单元231……、第二数据传输单元23i、……、及第二数据传输单元23N2，1≤i≤N2；m、i、j、N1、N2及N3均为正整数；第K预设数据传输单元21K、第一数据传输单元22j及第二数据传输单元23i的输出端均连接于对应的第m内部数据传输单元的输入端。本实施例可以根据目标数据的内容设置初始数据的每位数对应的N3个预设数据传输单元之间的编码关系，有效地降低了编码规则的设置复杂度，并降低了根据第一预设数据Data1向存储阵列300写入目标数据的复杂度。

作为示例，请继续参阅图6a-图6b，第m内部数据传输单元中可以包括驱动单元、缓冲器及读写转换单元等中的一个或多个。可以根据具体应用场景的实际电路中功能元件，确定第m内部数据传输单元中包含的电气元件的类型与数量。本领域技术人员可以毫无疑义的确定，在本公开的发明构思下作出的等效/等同变形均属于本公开实施例的保护范围。

作为示例，请继续参阅图6a-图6b，第一预设数据的至少两位数据对应的预设数据传输单元的数量不同，以提高编码规则的丰富度。

作为示例，请参阅图7a-图7b，第一数据传输单元22j及第二数据传输单元23i的输出端均经由对应的第K预设数据传输单元21K与第m内部数据传输单元的输入端电连接；1≤K≤N2，1≤m≤N2，1≤i≤N2，1≤j≤N2，m、i、j、K、N1、N2及N3均为正整数。本实施例中通过向模式寄存器200中预留模式寄存器写入初始数据，然后设置初始数据的各位数据分别经由预设数据传输单元传输至内部数据传输模块30，经由内部数据传输模块30传输至存储阵列300，可以根据目标数据的内容设置初始数据的每位数对应的N3个预设数据传输单元之间的编码关系，有效地降低了编码规则的设置复杂度，并降低了根据第一预设数据Data1向存储阵列写入初始数据的复杂度。

作为示例，请参阅图8a-图8b，第一通用数据传输模块241包括第一通用数据传输单元2411、……、第一通用数据传输单元241x、……、及第一通用数据传输单元241N2，1≤x≤N2；第二通用数据传输模块242包括第二通用数据传输单元2421、……、第二通用数据传输单元242y、……、及第二通用数据传输单元242N2，1≤y≤N2；第一数据传输单元22j及第二数据传输单元23i的输出端经由第二通用数据传输单元242y与第一通用数据传输单元241x的输入端电连接；第K预设数据传输单元21K经由第一通用数据传输单元241x与第m内部数据传输单元的输入端电连接；1≤K≤N2，1≤m≤N2，1≤i≤N2，1≤j≤N2，1≤x≤N2，1≤y≤N2，m、i、j、K、x、y、N1、N2及N3均为正整数。本实施例中通过向模式寄存器200中预留模式寄存器写入初始数据，然后设置初始数据的各位数据分别经由预设数据传输单元传输至内部数据传输模块30，经由内部数据传输模块30传输至存储阵列300，可以根据目标数据的内容设置初始数据的每位数对应的N3个预设数据传输单元之间的编码关系，有效地降低了编码规则的设置复杂度，并降低了根据第一预设数据Data1向存储阵列写入初始数据的复杂度。

作为示例，请参阅图8a-图8b，第一通用数据传输单元241x中可以包括驱动单元、缓冲器及读写转换单元等中的一个或多个。可以根据具体应用场景的实际电路中功能元件，确定第一通用数据传输单元241x中包含的电气元件的类型与数量。本领域技术人员可以毫无疑义的确定，在本公开的发明构思下作出的等效/等同变形均属于本公开实施例的保护范围。

作为示例，请参阅图8a-图8b，第二通用数据传输单元242y中可以包括驱动单元、缓冲器及读写转换单元等中的一个或多个。可以根据具体应用场景的实际电路中功能元件，确定第一通用数据传输单元241x中包含的电气元件的类型与数量。本领域技术人员可以毫无疑义的确定，在本公开的发明构思下作出的等效/等同变形均属于本公开实施例的保护范围。

作为示例，请参阅图8a-图8b，第一通用数据传输模块与第二通用数据传输模块位于存储阵列的内部。在本公开的其他实施例中，第一通用数据传输模块或第二通用数据传输模块位于存储阵列的外部。本实施例便于借助于具体应用电路内部现有的功能元件，实现向存储阵列写入任意目标数据的功能，降低电路成本的同时，适用于多种不同应用场景的实际需求。

作为示例，请参阅图6a-图8b，读模块25包括读单元251、……、读单元25p、……及读单元25N2在内的共N2个读单元，读单元25p与第m内部数据传输单元的输出端及比较模块40均电连接，用于响应读命令Rd从存储阵列300读出目标数据Rdata，并提供给比较模块40，1≤p≤N2，1≤m≤N2，m、p、N1、N2及N3均为正整数。本实施例便于比较模块40比较第一预设数据Data1与目标数据Rdata，根据比较结果CompResult判断是否存在数据传输异常，并将比较结果CompResult保存至模式寄存器200中预设位置。

作为示例，请参阅图9a-图9b，使能信号包括写使能命令wrxR；预设数据传输单元包括第一门控反相器inv1，第一门控反相器inv1被配置为：输入端与对应的预留模式寄存器电连接，输出端与内部数据传输模块的输入端电连接，控制端接收写使能命令wrxR，用于响应写使能命令wrxR，根据接收的初始数据按照预设编码规则经由内部数据传输模块向存储阵列300写入目标数据。本实施例降低了根据初始数据向存储阵列300写入目标数据的复杂度。

作为示例，请继续参阅图9a-图9b，第一数据传输单元包括第二门控反相器inv2，第二门控反相器inv2被配置为：输入端与对应的数据总线电连接，输出端与内部数据传输模块30电连接，控制端接收写使能信号wrt，用于响应写使能信号wrt，根据对应的数据总线提供的数据向内部数据传输模块30提供对应的数据。第二数据传输单元包括第三门控反相器inv3，第三门控反相器inv3被配置为：输入端与对应的低功耗数据线wrxSa电连接，输出端与内部数据传输模块30电连接，控制端接收低功耗写使能信号wrx，用于响应低功耗写使能信号wrx，根据对应的低功耗数据线wrxSa提供的数据向内部数据传输模块30提供对应的数据。在低功耗写使能信号wrx为高电平期间，第三门控反相器inv3根据对应的低功耗数据线wrxSa提供的数据向内部数据传输模块30提供对应的数据，并经由内部数据传输模块30传输至存储阵列300；在低功耗写使能信号wrx为低电平期间，第三门控反相器inv3处于高阻状态。本实施例实现数据的低功耗传输，降低电路结构的复杂度的同时，提高电路的节能性。低功耗数据线WrxSa可以经由其他功能元件与存储器件的数据焊盘电连接，以经由数据焊盘接收来自存储器外部的数据，或者低功耗数据线WrxSa可以与模式寄存器电连接，用于接收模式寄存器提供的数据，实现根据具体地应用场景利用第二数据传输模块23响应低功耗写使能信号Wrx，传输低功耗数据线WrxSa提供的数据。

作为示例，请继续参阅图9a-图9b，读单元25p包括第四门控反相器inv8及第五门控反相器inv9，第四门控反相器inv8被配置为：输入端与存储阵列电连接，控制端接收读命令Rd，输出端与第m内部数据传输单元的输入端电连接；第五门控反相器inv9被配置为：输入端与第四门控反相器inv8的输出端电连接，输出端与比较模块40的输入端电连接，控制端接收读命令Rd。第四门控反相器inv8及第五门控反相器inv9用于响应读命令Rd从存储阵列300读出目标数据Rdata，并提供给比较模块40，1≤p≤N2，1≤m≤N2，m、p、N1、N2及N3均为正整数。本实施例便于比较模块40比较第一预设数据Data1与目标数据Rdata，根据比较结果CompResult判断是否存在数据传输异常，并将比较结果CompResult保存至模式寄存器200中预设位置。

作为示例，请参阅图10a-图10b，第一通用数据传输模块包括第一反相器inv4，第一门控反相器inv1经由第一反相器inv4与内部数据传输模块30电连接；第二通用数据传输模块包括第二反相器inv5，第二门控反相器inv2的输出端、第三门控反相器inv3的输出端均经由第二反相器inv5与第一反相器inv4的输入端电连接。本实施例便于借助于具体应用电路内部现有的功能元件，实现向存储阵列写入任意目标数据的功能，降低电路成本的同时，适用于多种不同应用场景的实际需求。

作为示例，请参阅图11a-图11b，预设数据传输单元还包括第三反相器inv6，第三反相器inv6被配置为：输入端与第一门控反相器inv1的输出端、第二门控反相器inv2的输出端及第三门控反相器inv3的输出端均电连接，输出端连接内部数据传输模块30的输入端。本实施例便于借助于具体应用电路内部现有的功能元件，实现向存储阵列写入任意目标数据的功能，降低电路成本的同时，适用于多种不同应用场景的实际需求。

在本公开的一实施例中，供了一种存储装置，包括存储阵列、模式寄存器，以及任一本公开实施例中所述的检测电路。由于利用了模式寄存器中预留模式寄存器及常规的模式寄存器写使能命令MRRWrt，完成了向存储阵列写入初始数据的功能，并能够通过设置不同编码规则来改变目标数据的内容，实现在没有数据选通时钟信号(WCK)或数据时钟信号(DQ)、且没有增加电路结构的复杂度的前提下，向存储阵列写入任意数据的功能，有效地提高了半导体存储装置的存储性能；由于利用了使能信号的低功耗写入功能，本实施例在确保半导体存储装置的存储容量的前提下，降低了其数据传输能耗。由于本实施例能够智能检测出存储阵列在数据传输过程中是否存在异常，并保存检测结果至模式寄存器中预设位置，便于根据模式寄存器中存储的检测结果分析存储阵列中失效位元，从而提高半导体存储芯片的利用效率及工作可靠性。

作为示例，可以设置写使能命令与数据选通时钟信号(WCK)互为反相信号，使得在利用数据选通时钟信号向存储阵列写入数据期间，写使能命令的低功耗写入功能处于互斥状态。

进一步地，请参阅图12，在本公开的一些实施例中，提供了一种检测方法，包括：

步骤S110，控制模式寄存器数据处理模块响应模式寄存器写使能命令向模式寄存器中预留模式寄存器写入第一预设数据；

步骤S120，控制外部数据传输模块响应使能信号，根据第一预设数据按照预设编码规则经由内部数据传输模块向存储阵列写入初始数据，以及响应读命令从存储阵列读出目标数据；初始数据的字节位数大于第一预设数据的字节位数；

步骤S130，比较第一预设数据与目标数据，根据比较结果判断是否存在数据传输异常，并将比较结果保存至模式寄存器中预设位置。

具体地，通过智能检测出存储阵列在数据传输过程中是否存在异常，并保存检测结果至模式寄存器中预设位置，便于根据模式寄存器中存储的检测结果分析存储阵列中失效位元，从而提高半导体存储芯片的利用效率及工作可靠性。本实施例能够在利用模式寄存器写使能命令向模式寄存器中预留模式寄存器写入初始数据之后，通过改变预设编码规则，利用使能信号的低功耗写入功能，改变向存储阵列写入的目标数据，实现在没有数据选通时钟信号或数据时钟信号的前提下向存储阵列写入任意数据的功能。相对于传统的利用写使能命令的写入功能仅能够向存储阵列中写入全“0”或全“1”，本实施例有效地提高了半导体存储装置的存储性能；由于利用了使能信号的低功耗写入功能，本实施例在确保半导体存储装置的存储容量的前提下，降低了其数据传输能耗。

作为示例，第一预设数据的字节位数为N1；初始数据的字节位数为N2；外部数据传输模块包括N2个预设数据传输单元；第一预设数据的各位数据分别经由对应的N3个预设数据传输单元与内部数据传输模块的输入端电连接；N3＝N2/N1；N1、N2与N3均为正整数，以降低根据初始数据向存储阵列写入初始数据的复杂度。可以设置第一预设数据的任一位数据对应的N3个预设数据传输单元传输的数据相等，降低电路结构的复杂度，以降低电路生产成本并提高电路工作的可靠性。

作为示例，第一预设数据的至少两位数据对应的预设数据传输单元的数量不同,以增加编码规则的丰富程度，适应多种不同的应用场景。

上述实施例中的存储装置或检测方法，通过智能检测出存储阵列在数据传输过程中是否存在异常，并保存检测结果至模式寄存器中预设位置，便于根据模式寄存器中存储的检测结果分析存储阵列中失效位元，从而提高半导体存储芯片的利用效率及工作可靠性。本实施例能够在利用模式寄存器写使能命令向模式寄存器中预留模式寄存器写入初始数据之后，通过改变预设编码规则，利用使能信号的低功耗写入功能，改变向存储阵列写入的目标数据，实现在没有数据选通时钟信号或数据时钟信号的前提下向存储阵列写入任意数据的功能。相对于传统的利用写使能命令的写入功能仅能够向存储阵列中写入全“0”或全“1”，本实施例有效地提高了半导体存储装置的存储性能；由于利用了使能信号的低功耗写入功能，本实施例在确保半导体存储装置的存储容量的前提下，降低了其数据传输能耗。

关于本公开实施例中检测方法的具体限定，可以参见前文实施例中关于检测电路的具体限定，这里不再赘述。

应该理解的是，虽然图12的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图12中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本公开所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (21)

1.一种检测电路，其特征在于，包括模式寄存器数据处理模块、外部数据传输模块、比较模块及设置于存储阵列内的内部数据传输模块；

所述模式寄存器数据处理模块用于响应模式寄存器写使能命令，向模式寄存器中预留模式寄存器写入第一预设数据；

所述外部数据传输模块与所述预留模式寄存器及所述内部数据传输模块均电连接，用于响应使能信号，并根据所述第一预设数据按照预设编码规则经由所述内部数据传输模块向存储阵列写入初始数据，以及还用于响应读命令从所述存储阵列读出目标数据；所述初始数据的字节位数大于所述第一预设数据的字节位数；

所述比较模块与所述模式寄存器及所述外部数据传输模块均电连接，用于比较所述第一预设数据与所述目标数据，根据比较结果判断是否存在数据传输异常，并将所述比较结果保存至所述模式寄存器中预设位置。

2.根据权利要求1所述的检测电路，其特征在于，所述比较模块被配置为：

根据所述第一预设数据按照所述预设编码规则生成所述初始数据，比较所述初始数据与所述目标数据，并根据比较结果判断是否存在数据传输异常，所述初始数据的字节位数与所述目标数据的字节位数关联。

3.根据权利要求2所述的检测电路，其特征在于，所述初始数据的字节位数与所述目标数据的字节位数相等；所述比较模块还被配置为：

逐位比较所述初始数据与所述目标数据的各位数据，若所述初始数据与所述目标数据的各位数据均相等，判定数据传输正常；

反之，判定数据传输异常。

4.根据权利要求1-3任一项所述的检测电路，其特征在于，所述第一预设数据的字节位数为N1；所述初始数据的字节位数为N2；所述外部数据传输模块包括预设数据传输模块，所述预设数据传输模块包括N2个预设数据传输单元；

所述第一预设数据的各位数据分别经由对应的N3个预设数据传输单元与所述内部数据传输模块的输入端电连接；

N3＝N2/N1；

N1、N2与N3均为正整数。

5.根据权利要求4所述的检测电路，其特征在于，所述使能信号包括写使能命令；所述预设数据传输单元包括：

第一门控反相器，被配置为：输入端与对应的预留模式寄存器电连接，输出端与所述内部数据传输模块的输入端电连接，或经由通用数据传输模块与所述内部数据传输模块的输入端电连接，控制端接收所述写使能命令，用于响应所述写使能命令，根据接收的所述初始数据按照预设编码规则经由所述内部数据传输模块向所述存储阵列写入目标数据。

6.根据权利要求5所述的检测电路，其特征在于，所述第一预设数据的任一位数据对应的N3个预设数据传输单元传输的数据相等；或

所述第一预设数据的至少两位数据对应的预设数据传输单元的数量不同。

7.根据权利要求5所述的检测电路，其特征在于，所述使能信号还包括写使能信号；所述外部数据传输模块还包括第一数据传输模块，所述第一数据传输模块包括与所述初始数据的字节位数相等的第一数据传输单元；

所述第一数据传输单元被配置为：输入端与对应的数据总线电连接，输出端与所述内部数据传输模块电连接，或经由所述预设数据传输模块或通用数据传输模块与所述内部数据传输模块电连接，控制端接收所述写使能信号，用于响应所述写使能信号，根据对应的数据总线提供的数据向所述内部数据传输模块提供对应的数据。

8.根据权利要求7所述的检测电路，其特征在于，所述第一数据传输单元包括：

第二门控反相器，被配置为：输入端与对应的数据总线电连接，输出端与所述内部数据传输模块电连接，或经由所述预设数据传输模块或通用数据传输模块与所述内部数据传输模块电连接，控制端接收所述写使能信号，用于响应所述写使能信号，根据对应的数据总线提供的数据向所述内部数据传输模块提供对应的数据。

9.根据权利要求8所述的检测电路，其特征在于，所述使能信号还包括低功耗写使能信号；所述外部数据传输模块还包括第二数据传输模块，所述第二数据传输模块包括与所述初始数据的字节位数相等的第二数据传输单元；

所述第二数据传输单元被配置为：输入端与对应的低功耗数据线电连接，输出端与所述内部数据传输模块电连接，或经由所述预设数据传输模块或通用数据传输模块与所述内部数据传输模块电连接，控制端接收所述低功耗写使能信号，用于响应所述低功耗写使能信号，根据对应的低功耗数据线提供的数据向所述内部数据传输模块提供对应的数据。

10.根据权利要求9所述的检测电路，其特征在于，所述第二数据传输单元包括：

第三门控反相器，被配置为：输入端与对应的低功耗数据线电连接，输出端与所述内部数据传输模块电连接，或经由所述预设数据传输模块或通用数据传输模块与所述内部数据传输模块电连接，控制端接收低功耗写使能信号，用于响应所述低功耗写使能信号，根据对应的低功耗数据线提供的数据向所述内部数据传输模块提供对应的数据。

11.根据权利要求10所述的检测电路，其特征在于，所述通用数据传输模块包括：

第一通用数据传输模块，被配置为：第一输入端连接所述预设数据传输模块的输出端，输出端连接所述内部数据传输模块的输入端；

第二通用数据传输模块，被配置为：第一输入端连接所述第一数据传输模块的输出端，第二输入端连接所述第二数据传输模块的输出端，输出端连接所述第一通用数据传输模块的第二输入端。

12.根据权利要求11所述的检测电路，其特征在于，所述第一通用数据传输模块包括第一反相器，所述预设数据传输模块经由所述第一反相器与所述内部数据传输模块电连接；及/或

所述第二通用数据传输模块包括第二反相器，所述第一数据传输模块经由所述第二反相器与所述第一反相器的输入端电连接。

13.根据权利要求12所述的检测电路，其特征在于，所述预设数据传输单元还包括：

第三反相器，被配置为：输入端连接所述第一门控反相器的输出端、所述第一数据传输单元的输出端及所述第二数据传输单元的输出端，输出端连接所述内部数据传输模块的输入端。

14.根据权利要求11所述的检测电路，其特征在于，所述第一通用数据传输模块及/或所述第二通用数据传输模块位于所述存储阵列的内部。

15.根据权利要求13所述的检测电路，其特征在于，所述内部数据传输模块包括与所述目标数据的字节位数相等的内部数据传输单元；

所述内部数据传输单元包括：

第四反相器，被配置为：输入端连接所述第一门控反相器的输出端、所述第二门控反相器的输出端及所述第三门控反相器的输出端，或连接所述第一反相器的输出端，或连接所述第三反相器的输出端，输出端连接所述存储阵列。

16.根据权利要求10所述的检测电路，其特征在于，所述外部数据传输模块还包括读模块，所述读模块包括与所述初始数据的字节位数相等的读单元；

所述读单元用于响应所述读命令从所述存储阵列读出所述目标数据并传输至所述比较模块。

17.根据权利要求16所述的检测电路，其特征在于，所述读单元包括：

第四门控反相器，被配置为：输入端与所述存储阵列电连接，控制端接收所述读命令；

第五门控反相器，被配置为：输入端与所述第四门控反相器的输出端电连接，输出端与所述比较模块的输入端电连接，控制端接收所述读命令。

18.一种存储装置，其特征在于，包括：

存储阵列；

模式寄存器；以及

权利要求1-17任一项所述的检测电路。

19.一种检测方法，其特征在于，包括：

控制模式寄存器数据处理模块响应模式寄存器写使能命令向模式寄存器中预留模式寄存器写入第一预设数据；

控制外部数据传输模块响应使能信号，根据所述第一预设数据按照预设编码规则经由内部数据传输模块向存储阵列写入初始数据，以及响应读命令从所述存储阵列读出目标数据；所述初始数据的字节位数大于所述第一预设数据的字节位数；

比较所述第一预设数据与所述目标数据，根据比较结果判断是否存在数据传输异常，并将所述比较结果保存至所述模式寄存器中预设位置。

20.根据权利要求19所述的方法，其特征在于，所述第一预设数据的字节位数为N1；所述初始数据的字节位数为N2；所述外部数据传输模块包括N2个预设数据传输单元；

所述第一预设数据的各位数据分别经由对应的N3个预设数据传输单元与所述内部数据传输模块的输入端电连接；

N3＝N2/N1；

N1、N2与N3均为正整数。

21.根据权利要求20所述的方法，其特征在于，所述第一预设数据的任一位数据对应的N3个预设数据传输单元传输的数据相等；或

所述第一预设数据的至少两位数据对应的预设数据传输单元的数量不同。