CN103780506B

CN103780506B - 一种用于以太网设备的数据缓存系统及方法

Info

Publication number: CN103780506B
Application number: CN201210415255.5A
Authority: CN
Inventors: 袁峰
Original assignee: ZTE Corp; Shenzhen ZTE Microelectronics Technology Co Ltd
Current assignee: Sanechips Technology Co Ltd
Priority date: 2012-10-26
Filing date: 2012-10-26
Publication date: 2017-08-08
Anticipated expiration: 2032-10-26
Also published as: EP2913963B1; WO2014063599A1; EP2913963A4; US9712461B2; EP2913963A1; CN103780506A; US20150295859A1

Abstract

本发明公开了一种用于以太网设备的数据缓存系统，包括：输入数据包处理装置IPC，用于接收来自多种以太网接口的数据帧，并将接收到的以太网数据帧转换为统一的位宽和封装格式；缓存地址管理装置PMG，用于维护缓存中已经写入数据的缓存地址和当前空闲缓存地址；缓存读写管理装置MCT，用于根据IPC接收到的以太网数据帧和PMG维护的当前空闲缓存地址产生读指令或写指令，并执行所述读指令或写指令；以及，输出数据包处理装置OPC，用于对MCT读出的数据进行位宽转换和格式封装，通过相应的以太网接口输出。另外，本发明还公开一种用于以太网设备的数据缓存方法。本发明支持多种以太网接口，解决了传统缓存方案的可扩展性差的问题。

Description

一种用于以太网设备的数据缓存系统及方法

技术领域

本发明涉及数据缓存领域，特别是涉及一种用于以太网设备的数据缓存系统及方法。

背景技术

本文用到的部分英文缩写及其解释：

RAM：random access memory，随机存取存储器

SRAM：Static RAM静态随机存取存储器

SDRAM：Synchronous Dynamic RAM，同步动态随机存取存储器

MAC：Medium Access Control，介质访问控制层

DDR：Double Data Rate双倍速率同步动态随机存储器

QDR：Quad Data Rate，4倍数据倍率

FCS：frame check sequence，帧检验序列

CRC：Cyclical Redundancy Check，循环冗余校验

FIFO：First Input First Output，先入先出队列

FPGA：Field Programmable Gate Array，现场可编程门阵列

ASIC：Application Specific Integrated Circuit，专用集成电路

QoS：Quality of Service，服务质量

由于宽带网络的大规模普及，对网络通信设备的性能要求越来越高，网络通信设备正在向高性能、高带宽利用率的趋势发展，支持网络数据高速交换和具备流量管理特性已成为网络交换设备的两项重要功能。

以太网设备是网络交换中的主流技术设备，为了缓解数据中心、运营商网络和其他流量密集的高性能计算环境中越来越膨胀的宽带应用需求，2010年6月IEEE802.3ba标准规范了40G和100G两种新的高速以太网速率，为新一波更高速的以太网应用铺平了发展道路。

IEEE802.3ba的以太网帧格式和IEEE802.3标准帧格式相同。类似于10G以太网的XGMII接口，40G和100G的介质无关接口分别为XLGMII接口和CGMII接口，XLGMII和CGMII采用8通道字节分发，每个通道分发8位数据信号和1位控制信号，接口位宽扩展为64比特（8字节）数据以及8比特控制信号。当控制信号有效时，数据线上为控制信息，当控制信号无效时，数据线上为以太网有效数据。为了能够在相对较高的时钟频率下进行逻辑设计，对于40G和100G以太网MAC接口，一般通过提升数据位宽，降低工作频率的方式来处理。以100G以太网MAC为例，数据位宽为640位，控制位宽为80位，此时工作时钟为156.25MHz。

为了提高现有网络的带宽利用率，网络设备的流量管理功能也受到越来越多的关注。而要能够提供不同等级业务精细化管理的带宽优化，网络设备必须具备足够的缓存以支持高带宽下的交换容量。目前的网络交换设备中，常见数据缓存（Memory）以两种类型RAM为主：静态随机存取存储器SRAM和同步动态随机存取存储器SDRAM。

SRAM容量小，一般仅能提供几十M比特这一数量级的存储容量，可在片内实现，功耗低。SRAM具有操作简单，100%带宽利用率的优点，以SRAM为缓存的网络交换装置常见于以太网二层/三层快速交换芯片中，这类应用对数据包交换速度要求特别高，对存储容量要求低。

SDRAM容量大，主要有DDR、QDR等类型，目前最高端的DDR3SDRAM芯片已可提供单颗8G比特的存储容量，稳定运行在2GHz的频率，可以提供非常大的存储容量和极高的理论带宽，价格低廉。但由于SDRAM的结构特性，需要定时刷新及tRP，tRFC等开销的原因，造成其实际带宽利用率极低。以SDRAM为缓存的网络交换装置常见于以太网二层/三层流量管理及网络处理器等芯片设备中。

在传统的网络交换设备中，基于SRAM和DDR SDRAM的设备在10G及10G以下速率的架构设计都比较简单，性能也能够满足需求。

但是，在40G和100G高速交换设备上，应用却面临如下的难题：

1.传统缓存方案的可扩展性较差，网络设备的可升级性不高。如以太网接口位宽从XGMII的64bit扩展为CGMII的640bit位时，通常无法兼容；

2.基于SRAM的传统缓存方案装置，容量小，无法支持流量管理特性，很难基于业务提高带宽的实际应用率；

3.高频SDRAM器件虽然能够提供足够的实际带宽，但外围逻辑设计难度太大，功耗高；低频SDRAM器件由于tRP，tRFC等开销占用比例高造成实际带宽利用率过低，基于传统缓存方案的装置未针对SDRAM器件的特性做针对性的改善，常常造成性能瓶颈。

发明内容

为了解决现有技术中数据缓存可扩展性差的问题，本发明提供了一种通用数据缓存系统及方法。

一方面，本发明用于以太网设备的数据缓存系统包括：输入数据包处理装置IPC，用于接收来自多种以太网接口的数据帧，并将接收到的以太网数据帧转换为统一的位宽和封装格式；缓存地址管理装置PMG，用于维护缓存中已经写入数据的缓存地址和当前空闲缓存地址；缓存读写管理装置MCT，用于接收来自PMG的当前空闲缓存地址，产生对缓存的写指令和/或读指令，并相应地执行写操作和/或读操作，以将IPC接收并处理的数据写入当前空闲缓存中，或从缓存中读出数据；其中所述读指令和/或写指令基于来自系统内部的读请求和/或写请求，或来自系统外部的读请求而产生；以及，输出数据包处理装置OPC，用于对MCT基于读指令而读出的数据进行位宽转换和格式封装，通过相应的以太网接口输出。

进一步地，所述IPC包括：多个位宽转换器BC，每一个BC用于接收来自一种以太网接口的数据帧，并各自独立地将接收到的以太网数据帧转换为统一的位宽和封装格式；端口调度器装置SCH，用于根据每个BC的数据发送请求进行调度，按照调度顺序，以固定字节大小的数据块为单位，依次将多个BC中的经过位宽转换和格式封装的数据发送至缓存。

进一步地，每个所述BC与一个先入先出队列FIFO对接，执行读指令或者写指令时，设置单独的读FIFO和单独的写FIFO，以使读通道与写通道分开；以一轮询装置对读FIFO和写FIFO进行轮询，当轮到的FIFO中存有预定个数的读指令或写指令时，所述轮询装置使轮到的FIFO一次性地执行所述预定个数的读指令或写指令；当轮到的FIFO中有数据需要处理，但在预设时间内累计不到预定个数的读指令或写指令时，所述轮询装置强制地使轮到的FIFO一次性地执行已有的读指令或者写指令。

进一步地，所述MCT包括：连续读写命令装置GROUP，用于根据IPC发出的写请求和PMG维护的当前空闲缓存地址产生写指令并执行；还用于根据OPC发来的读请求产生读指令并执行，还用于根据系统外部应用层发来的读请求产生读指令并执行；输出通道模式选择装置，用于选择数据输出通道；其中，GROUP根据所述输出通道模式选择装置所选择的输出通道，将从缓存中读取的数据输出至所述OPC或系统外部应用层。

进一步地，所述PMG按照组数据缓存区维护缓存地址，通过间插访问获得空闲缓存地址，其中，在对第一组数据缓存区访问之后，第二次访问对除第一组数据缓存区以外的区域进行访问，仅当除第一组数据缓存区以外的区域中都没有空闲缓存地址时，对第一组数据缓存区进行连续访问；同样地，第三次访问对第二组数据缓存区以外的区域进行访问，仅当除第二组数据缓存区以外的区域都没有空闲缓存地址时，对第二组数据缓存区进行连续访问；当遍历全部组数据缓存区均未发现空闲缓存地址时，放弃当次写入动作，对数据进行丢弃，直到重新有空闲缓存地址时恢复写入动作。

进一步地，所述组数据缓存区对应于缓存的一组库Bank地址，在对第一Bank访问之后，且在再次对所述第一Bank访问之前，对所述第一Bank进行预充电Precharge操作。

进一步地，当MCT产生多个读指令时，对所述多个读指令进行排序，将那些所对应的缓存地址为间插读取的读指令排在前面以执行读操作，并按照系统内部或系统外部所期望的顺序对数据重新排序后进行输出。

另一方面，本发明提供的用于以太网设备的数据缓存方法包括：S101，接收来自多种以太网接口的数据帧，并将接收到的以太网数据帧转换为统一的位宽和封装格式；S102，维护缓存中已经写入数据的缓存地址和当前空闲缓存地址；S103，接收当前空闲缓存地址，产生对缓存的写指令和/或读指令，并相应地执行写操作和/或读操作，以将IPC接收并处理的数据写入当前空闲缓存，或从缓存中读出数据，其中所述读指令和/或写指令基于来自系统内部的读请求和/或写请求以及来自系统外部的读请求而产生；S104，对基于读请求而读出的数据进行位宽转换和格式封装，通过相应的以太网接口输出。

进一步地，在S101中，对经过位宽转换和格式封装的数据进行调度，以固定字节大小的数据块为单位，按照调度顺序依次发送至缓存。

进一步地，所述调度的算法基于ROUND-ROBIN轮询法或者加权ROUND-ROBIN轮询法。

进一步地，在S103中，对产生的读指令或写指令进行累积，当累积到预定数量的读指令或写指令之后，一次性执行所述读指令或写指令；如果在预定时间内累积不到预定数量的读指令或写指令，将已累积的读指令或写指令一次性执行。

进一步地，在S102中，所述维护为按照组数据缓存区维护缓存地址，通过间插访问获得空闲缓存地址，其中，在对第一组数据缓存区访问之后，第二次访问对除第一组数据缓存区以外的区域进行访问，仅当除第一组数据缓存区以外的区域中都没有空闲缓存地址时，对第一组数据缓存区进行连续访问；同样地，第三次访问对第二组数据缓存区以外的区域进行访问，仅当除第二组数据缓存区以外的区域都没有空闲缓存地址时，对第二组数据缓存区进行连续访问；当遍历全部组数据缓存区均未发现空闲缓存地址时，放弃当次写入动作，对数据进行丢弃，直到重新有空闲缓存地址时恢复写入动作。

进一步地，其中所述组数据缓存区对应于缓存的一组库Bank地址，在对第一Bank访问之后，且在再次对所述第一Bank访问之前，对所述第一Bank进行预充电Precharge操作。

进一步地，其中当产生多个读指令时，对所述多个读指令进行排序，将那些所对应的缓存地址为间插读取的读指令排在前面，并按照系统内部或系统外部所期望的顺序对数据重新排序后进行输出。

本发明有益效果如下：

本发明支持XGMII、XLGMII、CGMII等多种以太网接口，支持Bypass以及ApplicantMode，可灵活运用于快速交换网络及流量管理网络，能克服SDRAM效率低的缺点。本发明具有极大的可扩展性，提升了网络交换设备的扩展性和高带宽存储的能力，带宽利用率高，使基于流量管理来提高带宽利用率的措施成为可能。本发明通过缓存地址管理在写方向直接实现SDRAM的Bank间插，在读方向重排序优化输入的Bank地址，尽可能地避免了开销时间导致的缓存总线操作利用率消耗。

附图说明

图1是本发明用于网络交换设备的数据缓存装置结构示意图。

图2是本发明用于网络交换设备的数据缓存方法流程图。

图3是本发明实施例的整体框架图。

图4是本发明实施例多个BC与多个FIFO的连接关系示意图。

图5是本发明实施例数据从BC写入FIFO的处理流程图。

图6是本发明实施例PMG管理DDR SDRAM缓存单元示意图。

图7是本发明实施例按照DDR SDRAM的8个Bank管理数据缓存区的示意图。

图8是本发明实施例使用DDR SDRAM缓存时进行连续读或者连续写操作的示意图。

具体实施方式

以下结合附图以及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不限定本发明。

图1为本发明的通用数据缓存系统的结构框图，其具体包括：

输入数据包处理装置IPC 101（Input Package Process）：IPC接收来自外部若干高速接口的以太网数据帧，完成位宽转换和帧格式转换；其包括：

位宽转换器BC（Bit Convertor）：多个独立的BC装置分别接收来自XGMII、XLGMII、CGMII等不同以太网接口输入的数据报文，检测数据包的SOP（StartOf Package）控制字，EOP（End Of Package）控制字，并对不同位宽的报文进行位宽转换，重新封装数据包的SOP、EOP控制字，还可对数据报文进行帧异常校验等；

端口调度器装置SCH（Schedule）：SCH接收来自各个BC端口的端口数据调度请求，每一轮次中通过ROUND-ROBIN（轮询调度）或WeightedROUND-ROBIN（权重调度）等方式选出发送数据的BC端口。

缓存地址管理装置PMG 102（Package Address Management）：PMG统一管理缓存地址，维护SDRAM/SRAM缓存中已经写入数据的地址和当前空闲可以继续写入的地址。PMG内部对SRAM/SDRAM缓存地址按照SDRAM的库Bank分别进行独立管理，使Bank在每次进行突发脉冲Burst操作后切换Bank，保证对Bank进行间插访问，尽量增大同一Bank相邻两次访问的间隔。

缓存读写管理装置MCT 103（Memory Control）：MCT接收来自PMG的缓存地址，接收来自系统本身和外部应用的读数据请求和/或写数据请求，并产生对SRAM/SDRAM缓存的读写命令并执行，其包括：

连续读写命令装置GROUP（Group Read/Write Order）：GROUP装置通过统一接口与SRAM/SDRAM缓存进行数据交互，其接收当前需要写入缓存的数据和对应的缓存地址，还接收来自系统内部和外部的需要读取的数据和对应的缓存地址，然后，根据这些数据和对应的缓存地址产生缓存读指令或者写指令，并执行数据的读或者写，例如将来自IPC的以太网数据写入对应的空闲缓存地址，或者将指定缓存地址中的以太网数据读出；进一步地，GROUP装置还可对产生的读指令或者写指令进行调整，累积一定数量的读指令或者写指令之后，一次性地发出，以对SRAM/SDRAM缓存连续地读取或者连续地写入，缓存的读写命令操作效率高。

输出通道选择Mode装置（Output Mode）：Mode装置选择数据包的输出通道，支持旁路Bypass模式输出和应用Applicant模式输出，Bypass模式下直接输出，主要是完成以太网数据包交换，亦可用于环路检测；在Applicant模式下向外输出给外部应用层，由外部根据已存入缓存的数据包按照所需场景的应用方式先后输出，可用于QoS级场景。

输出数据包处理装置OPC 104（Output Package Process）：OPC接收来自GROUP装置的输出数据，由内部的BC逆装置进行数据帧位宽转换和帧格式转换，然后送往XGMII、XLGMII、CGMII等高速接口输出。其中，BC逆装置是指完成与前述的BC装置的相反操作。

基于上述的通用数据缓存系统，本发明还提供了一种通用数据缓存方法，如图2所示，具体步骤如下：

S101，接收来自多种以太网接口，如XGMII、XLGMII、CGMII等端口的数据，对每一种端口的数据，分别在独立的BC中进行位宽转换和帧格式转换，将不同接口的位宽统一转换为系统内部位宽并封装格式。其中，BC还对数据帧格式进行有效性检查，对包内容进行FCS或CRC校验，屏蔽格式错误的数据帧，丢弃校验错误的数据帧。

S102，利用SCH对当前需要发送数据的BC端口进行调度，选出发送数据的BC端口，从该BC端口中取出经过位宽转换和格式转换的数据，送往FIFO等待读取，以将其中需要的数据写入SRAM/SDRAM缓存中；其中，调度的算法可基于ROUND-ROBIN轮询或者加权ROUND-ROBIN轮询，可通过配置切换；

S103，PMG获取当前可用于写入数据的缓存地址，然后将该缓存地址送往GROUP装置；其中，对于没有缓存地址可用于写入的数据帧，进行丢弃。

S104，GROUP装置得到PMG发出的缓存地址，还从整个系统内部或外部接收需要读取的缓存数据和对应的缓存地址，产生写命令或读命令；

进一步的，GROUP装置对读写命令进行调整，当累积到预定个数的读命令或者预定个数的写命令后，一次性发出这些命令进行连读或者连写；对累积不到预定个数的命令，设置一定时间的计数器，达到计数器设定值时进行操作，将这些累积的命令一次性发出进行连读或连写，其中连读连写的命令个数和计时器均支持可配置。

S105，接收GROUP装置输出的以太网数据，在各自独立的BC逆装置中进行位宽转换，封装后按位宽对应的以太网接口分别输出。

采用本发明提供的通用数据缓存系统和方法能够支持XGMII、XLGMII到CGMII等多种以太网接口，具有极高的可扩展性，对数据进行连读或连写，缓存的读写命令操作效率高，可根据需要直接应用于FPGA或ASIC专用电路中，提升网络交换设备的扩展性和高带宽存储的能力。

下面以10G以太网数据为例，描述本发明的数据缓存方法。时钟频率为156.25MHz，XGMII接口为64位数据位宽和8位控制数据位宽，在同样的时钟频率下，40G的XLGMII接口以太网数据的数据位宽、控制数据位宽和时钟频率与10G以太网数据均是4倍关系；100G的CGMII接口数据位宽为640位，控制数据位宽为80位。图3为本实施例总体框架图，具体处理步骤如下：

步骤一：如图3，IPC接收数据包，首先端口送来的数据及相关控制信息进行位宽及帧格式转换，每个高速接口配备一个位宽转换器BC，BC位宽转换器支持从32位到640位的以太网MAC数据帧格式转换。将不同接口的位宽统一转换为装置内部位宽，并封装格式。格式按照帧头SOP、帧尾EOP封装。可支持的BC转换器数量，从1到32不等，每个接口支持输入位宽从32位到640位，支持的内部位宽为32位到640位。

步骤二：转换后的端口数据及相关控制信息存入FIFO，每个端口的FIFO独立，参见图4，每个转换器均与一FIFO对接，经过转换后的以太网数据向FIFO进行写入。

BC端口数据写入FIFO的处理流程如图5，当在FIFO有足够空间的情况下检测到数据包的帧头SOP时进入写FIFO流程，当FIFO写满之后，端口送来的数据包不会被写入到数据FIFO中，如果在FIFO满时最后一个数据包还没有完整的存入到数据FIFO，则该数据包被当作错误处理；如果在FIFO满时最后一个数据包存到了数据帧的结尾，则送出该FIFO端口可以轮询的申请，经SCH调度获得出包机会后，将数据发送到SCH，继而发送到PMG。其中，当数据FIFO一旦出现写满FULL状态之后，只有当数据包FIFO的剩余空间大于一定的字节数（如64字节）之后，满状态才能被消除。FIFO的位宽为BC转换器输出的位宽，深度需要设置为保证数据通路无任何反压情况下，一个数据报文的处理延时内能够缓存该接口进来的最大流量冲击。

步骤三：SCH根据数据FIFO的状态，对有数据等待发送的端口进行调度，选出一个端口发送数据。在发送数据前，首先查询PMG是否有空闲地址以供写入，若有则从被选中的端口向SDRAM/SRAM以固定字节大小的数据块为单位向SCH发送数据，SCH向PMG传输数据。遇到包尾不足一个块字节大小的数据时，则按实际包长进行传送。当SCH收到PMG因无法及时给出空闲地址而给出反压信号时，SCH在传输完当前传输的数据块后，停止响应端口FIFO的数据发送请求，直到PMG的反压信号解除。

其中，SCH采用ROUND-ROBIN轮询或者加权ROUND-ROBIN轮询的方法，对等待发送的端口以太网数据进行调度。ROUND-ROBIN的轮询方式首先为当前有数据的端口服务，若同时有多个端口有数据需要发送，则在多个端口之间轮转进行服务，每次轮转的单位是一个数据块。加权ROUND-ROBIN轮询的方法针对每个端口设置一个可配置的权重值，每次轮转的单位也是一个数据块，每次轮转消耗一个权重，该加权ROUND-ROBIN轮询方法主要系统内部带宽小于所有输入接口带宽和场景，可在输入口进行对某些端口进行有选择的丢弃。

步骤四：PMG管理数据缓存区的分配与回收，维护当前缓存中已经写入数据的地址以及当前空闲可以继续写入的地址。

PMG按照缓存单元来管理数据缓存区，缓存单元按照系统支持的最大包固定分配。如图6所示，以太网数据最大包长为2048字节，因此缓存单元的最大包长设置为2048字节，所有缓存单元的总大小对应SDRAM/SRAM缓存的总大小。系统装置初始情况下，PMG内部管理的所有数据缓存区均为可分配状态。

PMG的缓存分配过程：PMG收到IPC的数据写入请求后，检查当前空闲缓存区是否有足够空间可供写入新数据，若有则分配一个空闲缓存区用于写入数据，并在内部标记此缓存单元状态位为已使用状态。

PMG的缓存回收过程分两种，在旁路Bypass模式下：PMG将该数据包对应的存储地址、包长、以太网类型等相关信息由MCT直接传递给OPC，OPC经过处理后到MCT从对应缓存地址进行读数据操作，数据被读出后，PMG将对应缓存地址回收，并在内部重新标记此缓存单元为空闲状态，可用于下一次分配；在应用Applicant模式下，PMG将该数据包对应的存储地址、包长、以太网类型等相关信息由MCT直接传递给外部应用，由外部应用对数据包相关信息进行QoS处理后返回OPC描述信息，同样的，在OPC向MCT读回数据后，PMG将对应缓存地址回收，并在内部重新标记为空闲状态，可用于下一次分配，最终完成读取操作及缓存地址回收。

为了提高SDRAM器件的效率，PMG管理的数据缓存区按照SDRAM器件的特点划分。众所周知，DDR SDRAM器件的低效率源于其动态刷新机制造成的开销，主要开销如下：

1、当次读取操作要寻址的行和Bank刚好是空闲的，也就是说该Bank内的所有行都是关闭的，此时可直接发送行有效命令，数据读取前的总耗时为tRCD+CL，这种情况称为页命中（PH，Page Hit）；

2、当次读取操作要寻址的行正好是前一个操作的工作行，也就是说要寻址的行已经处于选通有效状态，此时可直接发送列寻址命令，数据读取前的总耗时仅为CL，这种情况称为页快速命中（PFH，Page Fast Hit）；

3、当次读取操作要寻址的行已经有一个行处于活动状态（未关闭），此时产生寻址冲突，必须先进行预充电来关闭工作行，再对新行发送行有效命令。最终的总耗时为tRP+tRCD+tCL，这种情况称为页错失（PM，Page MISS）；

读写转换开销：DDR SDRAM在读和写以及写和读之间转换时也有时间间隔要求，分别为tRTW（Read to Write）、tWTR（Write to Read），tRTW一般为5到6个时钟周期，tWTR一般为4个时钟周期，由于DDR SDRAM器件写数据的特性，必须在等待数据线上的写数据全部写入完成后再经过延时才可以发送读取命令，因此读写转换操作对效率也有较大影响。

可见，DDR SDRAM每次在同一个Bank内换行操作时，需要首先关闭当前Bank中已经打开的行Row，即预充电Precharge操作，然后激活需要访问的Row，即Active操作，然后才能对数据进行读写操作。而且，每一个Bank内，Precharge到Active操作之间有一个固定的延迟时间要求，即tRP。一般SDRAM的tRP需要占用4个时钟周期，在此期间内，不可以进行数据读写操作，因此，以采用突发长度（Burst Length）为2,4,8时对应的带宽利用率分别只有28%、44%和61.5%。另外，在DDR SDRAM中，同一个Bank内，相邻两次Active操作之间有一个固定间隔时间要求，即tRC，一般tRC在15到20个时钟周期左右，因此也会造成极大的带宽利用率的浪费。

对于以上DDR SDRAM的开销，本实施例采用如下方法进行处理，尽可能地减少开销时间：

1)、Bank间插技术：在每次Burst操作完成之后切换Bank，通过Bank间插的方式隐藏上一次访问的Bank关闭需要的tRP等开销时间，尽量保证数据总线上的高利用率。

2)、连续的读写命令技术：在每次Burst操作时都尽量积累一定数量的读命令（或写命令），并一次性完成一批读命令（或写命令）的处理，尽量减少读写转换带来的时间开销。

3)、读命令重排序技术：对每次收到的读命令按照实现Bank地址间插为目的进行重新排序，优先执行可间插读取的Bank地址。在最终读出数据时，按照OPC或系统外部应用层所期望的顺序重新排序，进行输出。

以上，1）Bank间插由PMG完成，2）和3）由MCT完成，且对于1）的完成手段如下：

①按照DDR SDRAM的Bank地址管理数据缓存区，对于DDR3，将其8个Bank分别映射到8组数据缓存区，每组数据缓存区与DDR3的一组Bank一一对应，数据缓存区之间相互独立；

②PMG从数据缓存区检索空闲数据缓存用于分配时，优先从上一次没有分配的其余7组数据缓存区中检索，除非其余7组数据缓存区中都无法检索到可供分配的空闲地址，才会继续从上一次已经访问过的数据缓存区中进行检索并分配。

对于Bank0，在连续两次针对不同Row的Read操作中，如果按照正常地址分配，则在第二次Read操作之前就需要进行一次Precharge操作将第一次Read操作打开的Row关闭，然后再加入一次Active操作将第二次Read操作需要访问的Row打开。经过本实施例优选分配的地址，如图7所示，在第一次Read操作之后，第二次~第七次操作均为对其余Bank的访问。具体来看，第一次对Bank0访问，在对Bank0访问之后，第二次数据访问必须是对除Bank0以外的Bank1-7进行访问，只有当Bank1-7中都没有空闲缓存地址时，才连续访问Bank0；为描述方便，假设第二次访问中发现Bank1有空闲缓存地址，可执行本次写入动作，则第三次访问必须是对除Bank1以外的Bank0和Bank2-7进行访问，只有在Bank0和Bank2-7都没有空闲缓存地址时，才连续访问Bank1，如果遍历Bank0-7都无法发现空闲的缓存地址，则放弃本次写入动作，对数据进行丢弃，直到重新有空闲的缓存地址时，写入动作才能恢复写入，由此实现对Bank的间插访问。

另外，对Bank0所做的相邻两次Active操作之间的开销tRC，只要控制在第二次~第七次操作之间，对第一次Read操作的Bank进行一次预充电Precharge动作，使对其余Bank的访问在开销时间tRC期间进行，即可完美地隐藏掉Bank0的开销时间，节省了很多空闲的等待周期。

步骤五：MCT产生对缓存的读写命令、读写地址并执行。MCT接收来自PMG的缓存地址，接收来自IPC的写数据请求，接收Bypass模式下OPC的读请求以及Applicant模式下外部应用输入的读请求，完成读写数据、读写命令、读写地址与SDRAM/SRAM缓存的交互。

MCT完成写方向操作流程如下：

S201，由前述描述可知，只要缓存内还有地址空间可供写入，PMG就不会反压IPC，MCT就会收到来自IPC的写请求。

S202，MCT得到PMG分配的供本数据包写入的缓存地址单元，该缓存地址单元可存入一个完整的数据包，因此，MCT即得到一个数据包写入的起始地址，对应每个时钟的数据，开始在该缓存地址单元基础上计算偏移地址，同时给出写命令，这样，写命令、写地址即可对应一起发送给SDRAM/SRAM缓存模块。

S203，SDRAM/SRAM缓存将收到的这些信息与写数据对应，即可将数据包写入到正确的缓存地址中去。

S204，数据写入缓存后，MCT根据当前的工作模式将写入数据的包长、存储的缓存地址等信息输出。在Bypass模式下，将此信息直接传递给OPC；在Applicant模式下，将此信息向外部传输。

MCT完成读方向操作流程：

Bypass模式下：

S301，在Bypass模式下，MCT从OPC接收当次需要读取的数据包的缓存位置，同时获得该数据包的包长。

S302，MCT按照获取的数据缓存地址和包长产生读取命令，计算每次读取的偏移地址。每次按照SDRAM/SRAM的接口从缓存中读取一定长度的数据并记录，最终读完对应该数据包长的完整数据。

S303，MCT每读完一次即将数据返回给OPC，并不等到数据包全部读出才返回，这样可减轻本系统内附加缓存的压力。

Applicant模式下：

S401，在Applicant模式下，MCT从外部装置接收当次需要读取的数据包的缓存位置，同时获得该数据包的包长。

S402，MCT按照获取的数据缓存地址和包长产生读取命令，计算每次读取的偏移地址。每次按照SDRAM/SRAM的接口从缓存中读取一定长度的数据并记录，最终读完对应该数据包长的完整数据。

S403，MCT每读完一次即将数据返回给OPC，并不等到数据包全部读出才返回，这样可减轻本系统内附加缓存的压力。

步骤六：当使用SRAM缓存时，MCT完成发送命令、地址和数据后，SRAM缓存模块接收数据就可直接完成写入操作。而使用DDR SDRAM缓存时，为了提高效率，进行如下处理：

S501，写通道与读通道分开，设置一个写FIFO缓存写方向的命令以及写地址，设置一个读FIFO缓存读方向的命令以及写地址，如图8所示。

S502，设置一个轮询装置，轮流从读FIFO和写FIFO中获取命令地址。当读FIFO或者写FIFO中存有一定个数（比如32个）的写命令或者读命令时才能去进行轮询，否则等待。

S503，轮询装置从轮到的FIFO中一次性执行完本轮操作的（比如32个）的所有命令后才能向另一个FIFO进行轮询。

S504，设置一个计时器以及一个可配置的时间值Tmax，当读或写FIFO在Tmax时间内有数据时则需要处理，但是始终累计不到一定的个数时，轮询装置则强制向到达的FIFO进行操作。

通过以上装置，即可保证向DDR SDRAM缓存操作时存在连续的读或者连续的写操作，避免因为不停的读写转换造成DDR SDRAM的效率下降。

步骤七：OPC接收从缓存中读出的数据，重新完成数据位宽转换以及帧格式封装，发送给高速接口输出。完成芯片输出，其主要结构如下：

首先对MCT送来的数据块及相关控制信息（主要是SOP、EOP等）进行位宽及帧格式转换，转换依然通过与IPC一致的BC位宽转换器完成，将内部位宽的数据帧分别转换为各接口的位宽，并重新封装格式。格式按照帧头SOP（Start OfPackage）、帧尾EOP（EndOfPackage）封装。

由于以太网接收的数据不可中断，而从MCT读出的数据包是分为块间隔中断的形式，因此OPC对每个外接的高速接口设置一个大的FIFO，对经过位宽及帧格式转换的数据包进行缓存，缓存到一个完整数据包时从FIFO中读出数据向接口发送。

本发明首先将高速以太网数据分别缓存到多个分布式的缓存池中，通过端口调度器进行分流控制，经过调度后，优选当前空闲的缓存池地址，将数据写入SDRAM缓存池；装置可自行从SDRAM缓存池中读取数据包，也可接收外部对当前存储数据的特殊读取需求，进行数据包的读取，对缓存中输出的以太网数据包进行处理，输出给高速接口，完成以太网数据在装置内的缓存-转发。

尽管为示例目的，已经公开了本发明的优选实施例，本领域的技术人员将意识到各种改进、增加和取代也是可能的，因此，本发明的范围应当不限于上述实施例。

Claims

1.一种用于以太网设备的数据缓存系统，其特征在于，包括：

输入数据包处理装置IPC，用于接收来自多种以太网接口的数据帧，并将接收到的以太网数据帧转换为统一的位宽和封装格式；

缓存地址管理装置PMG，用于维护缓存中已经写入数据的缓存地址和当前空闲缓存地址；

缓存读写管理装置MCT，用于接收来自PMG的当前空闲缓存地址，产生对缓存的写指令和/或读指令，并相应地执行写操作和/或读操作，以将IPC接收并处理的数据写入当前空闲缓存中，或从缓存中读出数据；其中所述读指令和/或写指令基于来自系统内部的读请求和/或写请求，或来自系统外部的读请求和/或写请求而产生；

输出数据包处理装置OPC，用于对MCT基于读指令而读出的数据进行位宽转换和格式封装，通过相应的以太网接口输出。

2.如权利要求1所述的数据缓存系统，其特征在于，所述IPC包括：

多个位宽转换器BC，每一个BC用于接收来自一种以太网接口的数据帧，并各自独立地将接收到的以太网数据帧转换为统一的位宽和封装格式；

端口调度器装置SCH，用于根据每个BC的数据发送请求进行调度，按照调度顺序，以固定字节大小的数据块为单位，依次将多个BC中的经过位宽转换和格式封装的数据发送至缓存。

3.如权利要求2所述的数据缓存系统，其特征在于，每个所述BC与一个先入先出队列FIFO对接，执行读指令或者写指令时，设置单独的读FIFO和单独的写FIFO，以使读通道与写通道分开；以一轮询装置对读FIFO和写FIFO进行轮询，当轮到的FIFO中存有预定个数的读指令或写指令时，所述轮询装置使轮到的FIFO一次性地执行所述预定个数的读指令或写指令；当轮到的FIFO中有数据需要处理，但在预设时间内累计不到预定个数的读指令或写指令时，所述轮询装置强制地使轮到的FIFO一次性地执行已有的读指令或者写指令。

4.如权利要求1所述的数据缓存系统，其特征在于，所述MCT包括：

连续读写命令装置GROUP，用于根据IPC发出的写请求和PMG维护的当前空闲缓存地址产生写指令并执行；还用于根据OPC发来的读请求产生读指令并执行，还用于根据系统外部应用层发来的读请求产生读指令并执行；

输出通道模式选择装置，用于选择数据输出通道；

其中，GROUP根据所述输出通道模式选择装置所选择的输出通道，将从缓存中读取的数据输出至所述OPC或系统外部应用层。

5.如权利要求1所述的数据缓存系统，其特征在于，所述PMG按照组数据缓存区维护缓存地址，通过间插访问获得空闲缓存地址，其中，在对第一组数据缓存区访问之后，第二次访问对除第一组数据缓存区以外的区域进行访问，仅当除第一组数据缓存区以外的区域中都没有空闲缓存地址时，对第一组数据缓存区进行连续访问；同样地，第三次访问对第二组数据缓存区以外的区域进行访问，仅当除第二组数据缓存区以外的区域都没有空闲缓存地址时，对第二组数据缓存区进行连续访问；当遍历全部组数据缓存区均未发现空闲缓存地址时，放弃当次写入动作，对数据进行丢弃，直到重新有空闲缓存地址时恢复写入动作。

6.如权利要求5所述的数据缓存系统，其特征在于，所述组数据缓存区对应于缓存的一组库Bank地址，在对第一Bank访问之后，且在再次对所述第一Bank访问之前，对所述第一Bank进行预充电Precharge操作。

7.如权利要求5所述的数据缓存系统，其特征在于，当MCT产生多个读指令时，对所述多个读指令进行排序，将那些所对应的缓存地址为间插读取的读指令排在前面以执行读操作，并按照系统内部或系统外部所期望的顺序对数据重新排序后进行输出。

8.一种用于以太网设备的数据缓存方法，其特征在于，包括：

S101，接收来自多种以太网接口的数据帧，并将接收到的以太网数据帧转换为统一的位宽和封装格式；

S102，维护缓存中已经写入数据的缓存地址和当前空闲缓存地址；

S103，接收当前空闲缓存地址，产生对缓存的写指令和/或读指令，并相应地执行写操作和/或读操作，以将所述转换为统一的位宽和封装格式的以太网数据写入当前空闲缓存中，或从缓存中读出数据，其中所述读指令和/或写指令基于来自系统内部的读请求和/或写请求以及来自系统外部的读请求和/或写请求而产生；

S104，对基于读请求而读出的数据进行位宽转换和格式封装，通过相应的以太网接口输出。

9.如权利要求8所述的数据缓存方法，其特征在于，在S101中，对经过位宽转换和格式封装的数据进行调度，以固定字节大小的数据块为单位，按照调度顺序依次发送至缓存。

10.如权利要求9所述的数据缓存方法，其特征在于，所述调度的算法基于ROUND-ROBIN轮询法或者加权ROUND-ROBIN轮询法。

11.如权利要求8所述的数据缓存方法，其特征在于，在S103中，对产生的读指令或写指令进行累积，当累积到预定数量的读指令或写指令之后，一次性执行所述读指令或写指令；如果在预定时间内累积不到预定数量的读指令或写指令，将已累积的读指令或写指令一次性执行。

12.如权利要求8所述的数据缓存方法，其特征在于，在S102中，所述维护为按照组数据缓存区维护缓存地址，通过间插访问获得空闲缓存地址，其中，在对第一组数据缓存区访问之后，第二次访问对除第一组数据缓存区以外的区域进行访问，仅当除第一组数据缓存区以外的区域中都没有空闲缓存地址时，对第一组数据缓存区进行连续访问；同样地，第三次访问对第二组数据缓存区以外的区域进行访问，仅当除第二组数据缓存区以外的区域都没有空闲缓存地址时，对第二组数据缓存区进行连续访问；当遍历全部组数据缓存区均未发现空闲缓存地址时，放弃当次写入动作，对数据进行丢弃，直到重新有空闲缓存地址时恢复写入动作。

13.如权利要求12所述的数据缓存方法，其特征在于，其中所述组数据缓存区对应于缓存的一组库Bank地址，在对第一Bank访问之后，且在再次对所述第一Bank访问之前，对所述第一Bank进行预充电Precharge操作。

14.如权利要求12所述的数据缓存方法，其特征在于，其中当产生多个读指令时，对所述多个读指令进行排序，将那些所对应的缓存地址为间插读取的读指令排在前面，并按照系统内部或系统外部所期望的顺序对数据重新排序后进行输出。