DE3710821C2 - - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung mit einer Speicherzelle, die einen Kondensator und ein Schaltelement aufweist, mit einer Hilfszelle, die einen Kondensator und ein Schaltelement aufweist, und mit einem Leseverstärker zum Vergleichen eines Datums (Datenwertes) von der Speicherzelle mit einem Datum (Datenwert) von der Hilfszelle.

Unter den verschiedenen Typen von Halbleiterspeichereinrichtun­ gen hat eine dynamische Speicherzelle mit wahlfreiem Zugriff (Dynamic Random Access Memory, abgekürzt DRAM), in welcher jede Speicherzelle einen MOS-Transistor und einen Kondensator ent­ hält, eine einfachere Struktur und ist deshalb den anderen Bauarten voraus, was das Maß der Integrierung betrifft. Je höher die Integration ist, desto geringer ist jedoch die Kapazi­ tät des Kondensators, was es schwierig macht, die Integration in Speichern von 1 MB, 4 MB usw. weiterzutreiben und dabei die nötige Kapazität des Kondensators zu erhalten.

In Anbetracht dessen wird eine gerillte Struktur, welche im Substrat ausgebildete Rillen aufweist und ein Speichervermögen unter Ausnutzung der Rillenwände vorsieht, vorteilhafter für den Kondensator als eine übliche plane Struktur. Die gerillte Struktur enthält CCC (Corrugated Capacitor Cell)- und FCC (Folded Capacitor Cell)-Strukturen. Durch die Benutzung dieser Strukturen kann die Kapazität der Zelle ohne Vergrößerung ihrer Fläche erhöht werden. Das bedeutet, daß die Zellenfläche ohne Verringerung der Kapazität der Zelle reduziert werden kann, was zu einer höheren Integration der Halbleiterspeichereinrichtung beiträgt.

Fig. 1 zeigt den Hauptteil eines konventionellen DRAM. Ein Leseverstärker (Sense Amplifier) 10 umfaßt MOSFETs Q 12 und Q 14, welche ein Flip-Flop bilden, ein aktivierendes MOSFET Q 16 und einen aktiven Speicherschaltkreis 18. MOSFET steht dabei als Abkürzung für MOS-Feldeffekt-Transistor. Ein Paar Bit-Leitungen BL und sind mit den entsprechenden Eingängen des Flip-Flop des Leseverstärkers 10 verbunden. Jede Leitung des Bit-Lei­ tungs-Paares BL und ist mit n/2 Speicherzellen (wobei n die Anzahl der Speicherzellen in einer Reihe darstellt) und mit einer einzelnen Hilfszelle (Dummy Cell) verbunden. Aus Gründen der Vereinfachung zeigt Fig. 1 nur eine einzige Speicherzelle 20 und eine einzige Hilfszelle 22, welche mit der jeweiligen Bit-Leitung verbunden sind.

Die Speicherzelle 20 enthält ein schaltendes MOSFET Q 24 und einen Zellenkondensator C 26, während die Hilfszelle 22 ein schaltendes MOSFET Q 28 und einen Zellenkondensator C 30 umfaßt. Der Kondensator C 26 der Speicherzelle hat die vorerwähnte gerillte Struktur, der Kondensator C 30 der Hilfszelle hat eine plane Struktur.

Der Ausgang eines Wort-Leitungs-Treibers 32 ist mit der Gate- Elektrode des schaltenden MOSFET Q 24 der Speicherzelle 20 über einen äquivalenten Wort-Leitungs-Verzögerungsschaltkreis 34 (Verzögerung τ 1) verbunden. In ähnlicher Weise ist der Ausgang eines Hilfszellen-Treibers 36 ist mit der Gate-Elektrode, des schaltenden MOSFET Q 28 der Hilfszelle 22 über einen Verzögerungsschaltkreis 38 (Verzögerung τ 1) verbunden. Der Ausgang des Wort-Leitungs- Treibers 32 ist mit dem Wort-Leitungs-Pegeldetektor 42 über einen Hilfs-Wortleitungs-Verzögerungsschaltkreis 40 (Verzö­ gerung τ 1) verbunden. Der Ausgang des Pegeldetektors 42 liegt sowohl an der Gate-Elektrode des aktivierenden MOSFET Q 16 des Leseverstärkers 10 als auch an einem nicht dargestellten CAS-Schaltkreis.

Eine Spannung von 0 V wird an die Speicherzelle 20 angelegt, um dort "0" zu schreiben, und eine Spannung von 5 V wird an die Speicherzelle angelegt, um "1" zu schreiben. Wenn der Konden­ sator C 30 der Hilfszelle die gleiche Kapazität hat wie der Kon­ densator C 26 der Speicherzelle, wird eine Spannung von 2,5 V an die Hilfszelle 22 angelegt, um dort "1" zu schreiben; hat der Kondensator der Hilfszelle die halbe Kapazität des Konden­ sators der Speicherzelle, wird an die Hilfszelle zum Schreiben von "1" eine Spannung von 0 V angelegt.

Die Wirkungsweise der konventionellen Speichereinrichtung, in welcher der Datenwert "0" gespeichert ist, wird nun anhand von Fig. 2 erläutert, welche einen Spannungsänderung an den einzel­ nen Verbindungspunkten von Fig. 1 illustriert.

Wenn der Wort-Leitungs-Treiber 32 betrieben wird, steigt die Spannung an seinem Ausgangs-Verbindungspunkt N 25 an. Mit einer Verzögerung von τ 1 nach dem Spannungsanstieg wird das Tor des schaltenden MOSFET Q 24 der Speicherzelle 20 geöffnet, welche das Datum im Speicherzellenkondensator C 26 an die Bit-Leitung BL (Verbindungspunkt N 21) überträgt. Gleichzeitig wird der Datenwert im Hilfszellenkondensator C 30 an die Bit-Leitung BL (Ver­ bindungspunkt N 22) übertragen. Dann werden der Hilfs-Wortlei­ tungs-Verzögerungsschaltkreis 40 und der Pegeldetektor 42 aktiviert, wodurch das Tor (Verbindungspunkt N 24) des aktivie­ renden MOSFET Q 26 des Leseverstärkers 10 geöffnet wird. Folg­ lich wird die Spannung am Verbindungspunkt N 23 des Leseverstär­ kers 10 durch das MOSFET Q 16 abgeleitet, welches die Leseopera­ tion(Sensing Operation) einleitet. Der Leseverstärker 10 kann Daten ausgeben, wenn die Spannung am Verbindungspunkt N 23 Null wird. Hier ist es wünschenswert, daß die Spannung am Verbin­ dungspunkt N 23 nach und nach abnimmt, um eine Fehlfunktion des Leseverstärkers 10 zu vermeiden. Wenn jedoch die Entladung zu langsam ist, wird der Speicherzugriff ebenfalls langsam.

Die Geschwindigkeit der Spannungsabnahme am Verbindungspunkt N 23 steht mit der Genauigkeit der Wirkungsweise des Lesever­ stärkers 10 folgendermaßen in Zusammenhang. Der Leseverstärker 10 verstärkt die Potentialdifferenz SIG (= kCs) zwischen den Verbindungspunkten N 21 und N 22, wobei k eine Konstante und Cs die Kapazität des Kondensators C 26 der Speicherzelle bedeuten. Die Empfindlichkeit S des Leseverstärkers 10, welche der mini­ malen Potentialdifferenz entspricht, die der Leseverstärker 10 detektieren und verstärken kann, ist bestimmt durch den Wert

worin bedeuten:
die Operationsgeschwindigkeit (Lese-Geschwindigkeit) des Leseverstärkers (z. B. die Geschwindigkeit des Abfalls der Spannung am Verbindungspunkt N 23),
Δ β/β die Differenz der Leitfähigkeit zwischen den MOSFETs Q 12 und Q 14,
Δ Cl/Cl die Differenz in der Kapazität zwischen den Bit-Leitun­ gen BL und , und
Δ Vt die Differenz in den Schwellenwerten zwischen den MOSFETs Q 12 und Q 14.

Der Leseverstärker 10 arbeitet exakt, wenn SIG < S ist, liefert jedoch eine Fehlfunktion, wenn SIG ≦ S ist.

Wenn die Kapazität des Speicherzellenkondensators C 26 klein ist, wird die Potentialdifferenz zwischen den Verbindungs­ punkten N 21 und N 22 vor der Lese-Operation signifikant gering. In diesem Fall, vorausgesetzt die Leitfähigkeit (Fähigkeit Strom zu ziehen) von MOSFET Q 14 ist größer als jene von MOSFET Q 14, wird MOSFET Q 14 zuerst angeschaltet. Als Folge hiervon wird in diesem Fall das Verhältnis der Pegel der Spannungen an den Verbindungspunkten N 21 und N 22 umgekehrt, was zu einem fehlerbehafteten Datenauslesen führt.

Um eine solche fehlerhafte Wirkungsweise zu verhindern, ist es erforderlich, daß die Empfindlichkeit S des Leseverstärkers auch dann kleiner ist als SIG (Potentialdifferenz zwischen den Verbindungspunkten N 21 und N 22), wenn der Speicherzellenkonden­ sator eine minimale Kapazität besitzt. Es ist die Lese-Ge­ schwindigkeit K in der Empfindlichkeit S, welche tat­ sächlich verringert werden kann, und diese Lese-Geschwindigkeit (sensing speed) soll verringert oder verkleinert werden, um eine Fehlfunktion des Leseverstärkers zu vermeiden. Da jedoch die Speicherzellenkapazität einer Speichereinrichtung, die mit typischen Arbeitsparametern erzielt wird, dazu neigt, gering­ fügig größer zu sein als der Minimumwert, sofern die Lesege­ schwindigkeit K entsprechend dem erwarteten Minimum­ wert für die Speicherzellenkapazität auf das Minimum einge­ stellt ist, wird die Lesegeschwindigkeit unnötigerweise klein.

Aus DE 26 23 219 B 2 und aus der Veröffentlichung von Lynch und Boll "Optimization of the Latching Pulse for Dynamic Flip-Flop Sensors" in IEEE Journal of Solid-State Circuits, Vol. SC-9, No. 2, April 1974, Seiten 49-54, sind Halbleiterspeicher­ einrichtungen bekannt, bei denen der Leseverstärker zeit­ optimiert gleichbleibend aktiviert wird. DE 26 23 219 B 2 gibt hierzu auch eine Schaltung zur Ansteuerung des Fußpunktes eines Flip-Flop des Leseverstärkers an.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiter­ speichereinrichtung der eingangs genannten Art derart weiter­ zubilden, daß in Abhängigkeit von den Kapazitätswerten der in der Halbleiterspeichereinrichtung enthaltenen Kondensatoren Daten aus den Speicherzellen jeweils mit möglichst hoher Ge­ schwindigkeit fehlerfrei ausgelesen werden können.

Erfindungsgemäß wird diese Aufgabe mit den Merkmalen des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Weiterbildungen der Erfindung gehen aus den dem Patent­ anspruch 1 nachgeordneten Patentansprüchen hervor.

Einige Ausführungsformen der erfindungsgemäßen Halbleiterspeicher­ einrichtung werden nachfolgend anhand von Fig. 3 bis 11 der beigefügten Zeichnungen näher beschrieben. In den Zeichnungen zeigt

Fig. 1 ein schematisches Blockschaltbild eines DRAM nach dem Stand der Technik,

Fig. 2 ein Diagramm mit der Darstellung des kurvenförmigen Signalverlaufs entsprechend der Arbeitsweise des DRAM gemäß Fig. 1,

Fig. 3 ein Blockschaltbild eines Teiles (Teil einer Reihe von Speicherzellen) eines DRAM gemäß einer ersten Aus­ führungsform der Erfindung,

Fig. 4 ein Blockschaltbild mit der Darstellung eines Ausgangs­ abschnitts des DRAM gemäß der ersten Ausführungform der Erfindung,

Fig. 5 ein Schaltbild eines Leseverstärkes, eines Torvorspan­ nungsgenerators und eines Pseudo-Leseverstärkers aus Fig. 3,

Fig. 6A und 6B Diagramme mit der Darstellung des kurvenförmigen Signalverlaufs entsprechend der Arbeitsweise des DRAM gemäß der ersten Ausführungsform der Erfindung,

Fig. 7 ein Diagramm mit der Darstellung der Beziehung zwischen der Kapazität einer Speicherzelle und dem Potential­ verlauf am Verbindungspunkt N 4 aus Fig. 5,

Fig. 8 ein Diagramm mit der Darstellung der Beziehung zwischen der Kapazität der Speicherzelle und der Lesegeschwin­ digkeit eines Leseverstärkers nach der ersten Aus­ führungsform der Erfindung,

Fig. 9 ein Blockschaltbild eines Torvorspannungsgenerators gemäß einer zweiten Ausführungsform der Erfindung,

Fig. 10 ein Diagramm mit der Darstellung der Beziehung zwischen der Kapazität einer Speicherzelle und dem Potential­ pegel am Verbindungspunkt N 4 gemäß der zweiten Aus­ führungsform der Erfindung, und

Fig. 11 ein Blockschaltbild eines Torvorspannungsgenerators gemäß einer dritten Ausführungsform der Erfindung.

Fig. 3 zeigt ein Blockschaltbild eines DRAM gemäß der ersten Ausführungsform. Zwei Eingänge eines Leseverstärkers 10 sind jeweils verbunden mit einem Paar von Bit-Leitungen BL und . Jede Bit-Leitung ist mit einer Anzahl von i Speicherzellen (die Gesamtzahl der Speicherzellen in einer Reihe ist 2i) sowie mit einer einzigen Hilfszelle 22 verbunden. Jede Speicherzelle hat einen Kondensator mit gerillter Struktur, während die Hilfs­ zelle eine plane Struktur besitzt. Die Bit-Daten bl und sind die jeweiligen Ausgangssignale der Bit-Leitung BL und , über­ mittelt über zugehörige MOSFETs Q 44 und Q 46, die jeweils ge­ steuert werden durch Zeilenauswahlsignale CSL und .

Das Ausgangssignal des Wortleitungs-Treibers 32 n (n = 1 bis 21) wird über einen äquivalenten Wortleitungs-Verzögerungsschalt­ kreis 34 n (Verzögerung τ 1) an das schaltende MOSFET der Speicherzelle 20 n geliefert. Die Ausgangssignale der Hilfs­ zellen-Treiber 36 a und 36 b werden entsprechend über die Ver­ zögerungsschaltkreise 38 a und 38 b (Verzögerung τ 1) an die schaltenden MOSFETs der Hilfszellen 22 a und 22 b geliefert. Die Ausgangssignale der Wortleitungs-Treiber 32 n werden auch über Hilfs-Wortleitungs-Verzögerungsschaltkreise 52 n (Verzögerung τ 1) und Hilfs-Wortleitungs-Verzögerungsschaltkreise 54 n (Ver­ zögerung τ 2) an den Torvorspannungsgenerator 50 geliefert, dessen Ausgangssignal an die Gate-Elektrode des aktivierenden MOSFET des Leseverstärkers 10 geliefert wird.

Der Pseudo-Leseverstärker 56, der die gleiche Struktur hat wie der Leseverstärker 10, ist zum Leseverstärker 10 parallel geschaltet. Zwei Eingänge des Pseudo-Leseverstärker 56 sind jeweils mit einer Speicherzelle 60 und eine Hilfszelle 62 verbunden. Die Ausgangssignale der Wortleitungs-Treiber 32 n werden an das schaltende MOSFET der Hilfszelle 62 über den Hilfs-Wortleitungs-Verzögerungsschaltkreis 66 (Verzögerung τ 1) geliefert. Die Spannung am Verbindungspunkt der Spei­ cherzelle 60 und Pseudo-Leseverstärker 56 wird durch den Pegeldetektor 42 detektiert, dessen Ausgang an ein nicht dar­ gestelltes CAS-System angeschlossen ist.

Fig. 4 zeigt einen Ausgangsschaltkreis für die Bit-Daten bl und . Die Bit-Datenpaare bl₁ und , bl₂ und , . . . sowie bl _n und sind jeweils an die Bit-Leitung-Leseverstärker 70₁, 70₂, . . . und 70 _n angeschlossen. Die Ausgangssignale der Bit- Leitung-Leseverstärker 70₁, 70₂, . . . und 70 _n werden an I/O- und -Leitungen über die entsprechenden Schalter 72₁, 72₂, . . . und 72 _n geliefert. Die I/O- und -Leitungen sind über den Leseverstärker 74 an den Datenausgangsschaltkreis 76 ange­ schlossen, von dem Daten von den Speicherzellen ausgegeben werden.

Fig. 5 zeigt ein detailliertes Blockschaltbild des Lesever­ stärkers 10, des Torvorspannungsgenerators 50 und des Pseudo- Leseverstärkers 56, die in Fig. 3 enthalten sind. Der Lese­ verstärker 10 umfaßt MOSFETs Q 12 und Q 14, welche ein Flip-Flop bilden, ein aktivierendes MOSFET Q 16 und einen aktiven Spei­ cherschaltkreis 18. Die Speicherzelle 20 i umfaßt ein schal­ tendes MOSFET Q 24 und einen Speicherzellen-Kondensator C 26. Der Speicherzellen-Kondensator C 26 hat die vorerwähnte gerillte Struktur, während der Hilfszellen-Kondensator C 30 die vorge­ nannte plane Struktur besitzt.

Das Ausgangssignal des Wortleitungs-Treibers 32 i wird an das Tor des schaltenden MOSFET Q 24 über den Wortleitungs-Verzöge­ rungsschaltkreis 34 i (Verzögerung τ 1) geliefert. In ähnlicher Weise wird das Ausgangssignal des Hilfszellen-Treibers 36 b an das Tor des schaltenden MOSFET Q 28 der Hilfszelle 22 b über den Verzögerungsschaltkreis 38 b (Verzögerung τ 1) geliefert.

Der Torvorspannungsgenerator 50 ändert die Torvorspannung, die notwendig ist zum Durchschalten des aktivierenden MOSFET Q 16 des Leseverstärkers 10, in Abhängigkeit von der Kapazität der Speicherzelle. Der Torvorspannungsgenerator besitzt eine Referenzkondensatorgruppe 80, die durch N Plantyp-Kondensatoren C 80 gebildet wird, welche frei sind vom Einfluß der Prozeßparameter und stets eine nahezu kon­ stante Kapazität aufweisen, und eine Überwachungs-Kondensator­ gruppe (Monitoring Capacitor Group) 82, die durch N Konden­ satoren C 82 gebildet wird, welche die gleiche Struktur (gerill­ te Struktur) und die gleiche Größe haben wie die Speicher­ zellen-Kondensatoren. Wenn die Speicherzellen-Kapazität vari­ iert aufgrund einer Variation von Prozeßparametern, variiert deshalb die Kapazität der Überwachungs-Kondensatorengruppe 82 entsprechend.

Die Referenz-Kondensatorgruppe 80 ist mit einem ihrer An­ schlüsse an Vss und mit dem anderen Anschluß an den Verbin­ dungspunkt N 11 angeschlossen. Die Überwachungs-Kondensator­ gruppe 82 ist mit einem ihrer Anschlüsse an Vss und mit dem anderen Anschluß an den Verbindungspunkt N 12 angeschlossen. Am gemeinsamen Verbindungspunkt N 11 der Referenz-Kondensator­ gruppe 80 liegt eine "L"-Pegel-Spannung (Vss) über MOSFET Q 84. Am gemeinsamen Verbindungspunkt N 12 der Überwachungs-Kondensa­ torengruppe 82 liegt eine "H"-Pegel-Spannung (Vcc) über MOSFET Q 86 oder eine "L"-Pegel-Spannung (Vss) über MOSFET Q 88. Bevor eine Lese-Operation gestartet wird, werden die Verbindungs­ punkte N 11 und N 12 durch MOSFET Q 90 kurzgeschlossen, wodurch Ladungen wieder zugewiesen werden, die in den Kondensator­ gruppen 80 und 82 gespeichert sind. Das resultierende Potential wird an die Gate-Elektrode des aktivierenden MOSFET Q 16 des Leseverstär­ kers 10 übertragen über den Transfertor-MOSFET Q 92, der durch den Wortleitungs-Treiber 32 i getrieben wird, und der H-Pegel der Torvorspannung des Leseverstärkers 10 wird gesteuert in Abhängigkeit von der Änderung der Speicherzellen-Kapazität. Der Verzögerungsschaltkreis 34 i, der mit der Speicherzelle 20 i ver­ bunden ist, und der Verzögerungsschaltkreis 54 i zur Erzeugung einer geringen Verzögerung nach der Speicherzellen-Selektion sind zwischen den Wortleitungs-Treiber 32 i und MOSFET Q 92 ge­ schaltet.

Der Pseudo-Leseverstärker 56 ist vorgesehen, um das CAS-System vom Ende der Operation des Leseverstärkers 10 zu informieren. Eine "L"-Pegel-Spannung liegt immer am Kondensator C 26 a der Speicherzelle 60, die mit dem Pseudo-Leseverstärker 56 verbun­ den ist. Dieser Verbindungspunkt 60 wird durch den Wortleitungs- Treiber 32 i über den Verzögerungsschaltkreis 64 i getrieben, der die gleiche Verzögerung vorsieht wie der Wortleitungs-Verzöge­ rungsschaltkreis 34 i. Das L-Pegel-Ausgangssignal von der Zelle 60 wird durch den Pegeldetektor 42 detektiert und an das CAS- System übertragen.

Die Wirkungsweise der Speichereinrichtung wird nachfolgend unter Bezugnahme auf Fig. 6A und 6B näher erklärt.

Vor Ausführung einer Lese-Operation ist jede Einheit der Spei­ chereinrichtung vorgeladen. Was den Torvorspannungsgenerator 50 betrifft, so wird n-Kanal-MOSFET Q 84 angeschaltet, wenn der Potentialpegel am Verbindungspunkt N 8 auf "H" steht. Dadurch wird der Verbindungspunkt N 11 der Referenz-Kondensatorgruppe 80 auf Vss vorgeladen. Wenn der Potentialpegel am Verbindungs­ punkt N 9 auf "L" ist, wird der p-Kanal-MOSFET Q 86 angeschaltet und der Verbindungspunkt N 12 der Überwachungs-Kondensatoren­ gruppe 82 wird auf Vcc vorgeladen.

Nach dem Abschalten der MOSFETs Q 84 und Q 88 wird das Potential am Verbindungspunkt N 7 "H", hierdurch wird MOSFET Q 90 ange­ schaltet, der zwischen den Verbindungspunkten N 11 und N 12 liegt. Als Folge davon werden die Verbindungspunkte N 11 und N 12 kurzgeschlossen, was die Wiederzuweisung von Ladungen zwischen der Referenz-Kondensatorgruppe 80 und der Überwachungs-Kon­ densatorgruppe 82 bewirkt. Wenn CS die Kapazität der Refe­ renz-Kondensatoren C 80 und CS′ die Kapazität der Überwachungs- Kondensatoren 82 bedeutet, kann das Potential an den kurzge­ schlossenen Verbindungspunkten N 11 und N 12 wie folgt ausgedrückt werden:

Vcc × CS′/(CS′ + CS) (1)

Wenn der Wortleitungs-Treiber 32 i arbeitet, steigt die Spannung an seinem Ausgangs-Verbindungspunkt N 5. Nach einer Verzögerung von τ 1 ist die Gate-Elektrode des schaltenden MOSFET Q 24 der Speicher­ zelle 20 i geöffnet zum Datenübertrag vom Zellen-Kondensator C 26 auf die Bit-Leitung BL (Verbindungspunkt N 1). Gleichzeitig wird ein Datenwert vom Hilfszellen-Kondensator C 30 auf die Bit-Leitung (Verbindungspunkt N 2) übertragen.

Wenn Daten der Speicherzelle 20 i und Hilfszelle 22 b jeweils zu den Verbindungspunkten N 1 und N 2 übertragen werden, wird das Übertragungstor MOSFET Q 92 angeschaltet nach einer vorbestimm­ ten Verzögerung, die durch den Verzögerungsschaltkreis 54 i verursacht wird. Folglich wird die an den Verbindungspunkten N 11 und N 12 anliegende Spannung, die durch die Gleichung (1) ausgedrückt ist, an das Tor des aktivierenden MOSFET Q 18 des Leseverstärkers 10 angelegt. Wenn die Torkapazität des akti­ vierenden MOSFET Q 16 hinreichend geringer ist als jene der Überwachungs-Kondensatorgruppe 82, ist die Spannung nach Gleichung (1) die Torspannung von MOSFET Q 18. Nach Erhalt der Torspannung wird das aktivierende MOSFET Q 16 entsprechend der Torvorspannung angeschaltet und die Spannung am Verbindungs­ punkt N 3 abgesenkt, wodurch die Lese-Operation gestartet wird.

Beim vorerwähnten Ablauf wird die Lese-Operation des Lesever­ stärkers 10 durch die Operation des Torvorspannungsgenerators automatisch gesteuert.

Diese Steuerung wird nachfolgend im einzelnen erläutert. Es sei ange­ nommen, die Speicherzellen-Kapazität CS′ (die Kapazität des Zellen-Kondensators C 26 und der Überwachungs-Kondensatoren C 82) hat einen typischen Wert und beträgt das Doppelte der Kapazität CS der Referenz-Kondensatoren C 80, welche durch die Prozeß­ parameter nicht beeinflußt werden. Dann beträgt die Vorspan­ nung, die an die Gate-Elektrode des aktivierenden MOSFET Q 16 anzulegen ist, (2/3)Vcc. Gleichzeitig sei angenommen, daß die Speicher­ zellen-Kapazität CS′ klein ist, z. B. halb so groß wie der typische Wert, d. h. CS′ ist gleich der Kapazität CS der Refe­ renz-Kondensatoren C 80. Dann ist nach der Gleichung (1) die Vorspannung, die an die Gate-Elektrode des aktivierenden MOSFET Q 16 des Leseverstärkers anzulegen ist, (1/2)Vcc. Mit anderen Worten, je kleiner die Speicherzellen-Kapazität CS′ ist, desto kleiner ist die Torvorspannung des aktivierenden MOSFET Q 16 des Lesever­ stärkers 10. Wenn die Torvorspannung kleiner wird, wird das Leitvermögen des aktivierenden MOSFET Q 16 ebenfalls kleiner, was zu einer Verringerung der Entladegeschwindigkeit am Verbin­ dungspunkt N 3 führt. Dementsprechend wird die Lesegeschwindig­ keit reduziert.

Fig. 7 zeigt die Beziehung zwischen der Speicherzellen-Kapazi­ tät und dem "H"-Pegel der Spannung (Torvorspannung) am Tor des aktivierenden MOSFET Q 16, welche wie oben erläutert gesteuert wird.

Gemäß der ersten Ausführungsform der Erfindung wird die Lese­ geschwindigkeit des Leseverstärkers 10 automatisch durch den Torvorspannungsgenerator 50 gesteuert, wenn die Speicherzellen- Kapazität aufgrund eine Variation der Prozeßparameter (bei der Fertigung) variiert. Ist die Speicherzellen-Kapazität klein, wird folglich die Lesegeschwindigkeit reduziert, wodurch ein fehlerhaftes Datenauslesen verhindert wird. Wenn die Spei­ cherzellen-Kapazität auf einem höheren Niveau ist, hat der Leseverstärker eine hohe Lesegeschwindigkeit, welche eine hohe Arbeitsgeschwindigkeit des DRAM sicherstellt.

Das Ende der Leseoperation wird durch den Pseudo-Leseverstärker 56 und den Pegeldetektor 42 erkannt, welche den "L"-Pegel des Leseverstärkers 56 detektieren, worauf die Information an das CAS-System weitergegeben wird.

Da die Lesegeschwindigkeit konstant ist, wird gewöhnlich ein Zeitverzug zwischen dem Beginn der Leseoperation und dem Arbeitsbeginn des CAS-Systems durch einen relativ einfachen Stromkreis realisiert, z. B. durch einen Taktgenerator. Nach der ersten Ausführungsform der Erfindung wird jedoch, da die Lesgeschwindigkeit nach geltender Annahme für jedes Ferti­ gungslos variiert und deshalb für jedes Fertigungslos eine automatische Einstellung erfordert, der Pseudo-Leseverstärker 56 dazu benutzt, mit dem Leseverstärker 10 zusammenzuwirken, um eine geeignete Verzögerung zu erreichen.

Fig. 8 zeigt die Beziehung zwischen der Speicherzellen-Kapazi­ tät und der Lesegeschwindigkeit des Leseverstärkers dieser Ausführungsform. In diesem Diagramm stellt die durchgezogene Kurve A die Lesegeschwindigkeit für einen konventionellen Lese­ verstärker dar. Die gestrichelte Linie B zeigt die Lese­ geschwindigkeit eines konventionellen Leseverstärker-Systems, das besonders ausgelegt ist im Hinblick auf die Arbeits­ geschwindigkeit eines DRAM, und die gestrichelte Linie C zeigt die Lesegeschwindigkeit eines konventionellen Leseverstärkers, der besonders ausgelegt ist unter Berücksichtigung der Funk­ tionsgrenze eines DRAM. Gemäß der Erfindung wird die Lesegeschwindigkeit automatisch gesteuert in Abhängig­ keit von einer Variation in der Speicherzellen-Kapazität, wel­ che in jedem Fertigungslos verursacht sein kann, wodurch die geeignete Funktionsgrenze für das DRAM bestimmt wird.

Nachfolgend wird die zweite Ausführungsform der Erfindung erläutert. Fig. 9 stellt ein Schaltbild des Torvorspannungsgenerators 50 entsprechend der zweiten Ausführungsform dar. Dieser Torvor­ spannungsgenerator wird benutzt, um fortwährend die Torvorspan­ nung des aktivierenden MOSFET Q 16 des Leseverstärkers in einem Fertigungslos einzustellen. Der Torvorspannungsgenerator 50 ist in der Weise gebildet, daß pegelverschiebende MOSFETs Q 110, Q 112, Q 114, Q 116, Q 118, Q 120, Q 122, Q 124, Q 126 und Q 128 mit ihren Drains und Gates über schaltende MOSFETs Q 100, Q 102, Q 104, Q 106 und Q 108 an der Spannungsquelle Vcc liegen, wie dies aus Fig. 9 hervorgeht. Hierdurch werden fünf unterschiedliche parallele Ausgangsspannungssignale geschaffen. Einer dieser parallelen Spannungsausgänge wird durch Schmelzsicherungen F 100, F 102, F 104, F 106 und F 108 ausgewählt und an das Tor (Ver­ bindungspunkt N 4) des aktivierenden MOSFET Q 16 des Leseverstär­ kers 10 weitergegeben über ein schaltendes MOSFET Q 130. Diese Sicherungen können selektiv durchgebrannt werden, z. B. durch einen Laserstrahl.

Angenommen, die Schwellenwerte der MOSFETs Q 110 bis Q 128 sind V _T und die Spannungsabfälle der schaltenden MOSFETs Q 100 bis Q 108 und Q 130 sind vernachlässigbar; dann kann Vcc an den Verbindungspunkt N 4 angelegt werden durch Durchbrennen der Sicherungen F 102 bis F 108 und durch alleiniges Intaktlassen der Sicherung F 100. Wenn die Sicherung F 102 intakt gelassen wird und die übrigen Sicherungen durchgebrannt werden, liegt eine Spannung von Vcc-V _T am Verbindungspunkt N 4. Auf diese Weise kann die Torvorspannung für das aktivierende MOSFET Q 16 des Leseverstärkers 10 von fünf Spannungsausgängen her ausgewählt werden, wie in Fig. 10 gezeigt ist, und zwar durch selektives Durchbrennen einer der Sicherungen F 100 bis F 108. Die Auswahl der Sicherungen, die durchgebrannt werden sollen, wird bestimmt durch Messen der Speicherzellen-Kapazität eines Testelement­ bereiches in einem Chip, nachdem das Verfahren zur Formierung des Wafer abgeschlossen ist.

Bei der zweiten Ausführungsform der Erfindung wird der "H"-Pe­ gel der Torvorspannung des aktivierenden MOSFET des Lesever­ stärkers pemanent eingestellt in Abhängigkeit von einer Vari­ ation in den Prozeßparametern. Deshalb kann bei dieser Ausführungs­ form auch die geeignete Lesegeschwindigkeit für jedes Ferti­ gungslos von DRAMs eingestellt werden.

Fig. 11 zeigt einen Torvorspannungsgenerator 50 gemäß der drit­ ten Ausführungsform der Erfindung. Diese Ausführungsform ist der zweiten Ausführungsform gemäß Fig. 9 darin ähnlich, als sie fünf unterschiedliche parallele Spannungsausgänge vorsieht. Ein Unterschied besteht jedoch darin, daß die dritte Ausführungs­ form anstelle der Schmelzsicherungen einen besonderen Strom­ kreis verwendet, um automatisch einen der fünf Spannungsaus­ gänge auszuwählen, welche permanent die Torvospannung ein­ stellen. Genauer gesagt, die MOSFETs Q 132, Q 134, Q 136, Q 138 und Q 140 ersetzen jeweils die Sicherungen F 100, F 102, F 104, F 106 und F 108 von Fig. 9. Diese MOSFETs Q 132 bis Q 140 werden automa­ tisch aktiviert oder deaktiviert durch einen Auswahlstromkreis, der Differentialverstärker D 10, D 12, D 14, D 16 und D 18 enthält. Jeder dieser Differentialverstärker D 10 bis D 18 ist mit einem seiner Eingänge mit zugeordneten Überwachnungs-Kondensatoren C 10, C 12, C 14, C 16 und C 18 verbunden, welche die gleiche Kapa­ zität und die gleiche Struktur wie gerillte Speicherzellen- Kondensatoren aufweisen. Mit ihren anderen Eingängen sind diese Differentialverstärker mit zugeordneten Referenz-Kondensatoren Cs 1, Cs 2, Cs 3, Cs 4 oder Cs 5 verbunden, die eine plane Struktur besitzen. Die Referenz-Kondensatoren Cs 1 bis Cs 5 haben vonein­ ander unterschiedliche Kapazitäten, welche derart eingestellt werden, daß - wenn der typische Wert des Speicherzellen-Konden­ sators Ct ist - die Kapazitäten der Kondensatoren Cs 1 bis Cs 5 8Ct, 4Ct, 2Ct, Ct bzw. (1/2)Ct betragen.

Jeder der Differentialverstärker D 10 bis D 18 detektiert die Differenz in der Kapazität zwischen seinem zugeordneten Überwachungs-Kondensator und Referenz-Kondensator derart, um die schaltenden MOSFETs Q 132 bis Q 140 zu steuern. Wenn z. B. die Kapazität eines jeden Überwachungs-Kondensators C 10 bis C 18 oder die Speicherzellen-Kapazität CS′ zwischen (1/2)Ct und Ct liegt, ist der linke Eingang nur des Differentialverstärkers D 18 auf dem "H"-Pegel, wodurch der schaltende MOSFET Q 140 angeschaltet wird und die verbleibenden MOSFETs Q 132 bis Q 138 in einem Aus-Status gehalten werden. Folglich wird die Vor­ spannung Vcc - 4V _T an den Tor-Verbindungspunkt N 4 des aktivie­ renden MOSFET des Leseverstärkers angelegt.

Wenn die Speicherzellen-Kapazität CS′ zwischen Ct und 2Ct liegt, werden die Differentialverstärker D 18 und D 16 aktiviert, um ihre linken Eingänge auf "H"-Pegel zu setzen. Dadurch werden die MOSFETs Q 140 und Q 138 angeschaltet, so daß die Torvorspan­ nung Vcc - 3V _T an den Tor-Verbindungspunkt N 4 des aktivierenden MOSFET des Leseverstärkers angelegt wird.

In ähnlicher Weise können fünf unterschiedliche Torvorspannun­ gen in Abhängigkeit von der Speicherzellen-Kapazität automa­ tisch erzeugt werden, wie in Fig. 10 dargestellt ist.

Wie oben erläutert wurde, kann erfindungsgemäß - wenn die Zellen-Kapazität aufgrund des Einflusses von Prozeßparametern sichtlich variiert - die Lesegeschwindigkeit des Leseverstär­ kers auf den geeigneten Pegel gesetzt werden, ohne daß ein fehlerhalftes Datenauslesen durch den Leseverstärker verursacht wird. Wenn die Zellen-Kapazität klein wird, wird die Lesege­ schwindigkeit verringert, um ein fehlerhaftes Datenauslesen zuverlässig zu verhindern; und wenn die Zellen-Kapazität groß wird, wird die Lesegeschwindigkeit vergrößert, um eine rasche Auslese-Operation zu ermöglichen. Deshalb kann die Halbleiter­ speichereinrichtung nach der Erfindung stets ein genaues Datenauslesen bei maximaler Geschwindigkeit bewerkstelligen.

Bei der erfindungsgemäßen Halbleiterspeichereinrichtung ar­ beitet der Leseverstärker selbst dann fehlerfrei, wenn die Transistoren des Transistorpaares, welches das im Lese­ verstärker enthaltene Flip-Flop bildet, eine unterschiedliche Leitfähigkeit haben. Das Auslesen von Daten aus einer Spei­ cherzelle erfolgt in jeweils minimaler Zeit auch dann, wenn die Differenz der Signale, die von der Speicherzelle und ihrer zugeordneten Hilfszelle ausgelesen werden, klein wird als Folge einer Verringerung der Kapazität eines Speicher­ zellenkondensators.

Die Erfindung ist nicht auf ein DRAM beschränkt, das einen Rillentyp-Kondensator verwendet, sondern kann bei allen Bau­ arten wirksam angewendet werden, deren Speicherzellen-Kapazität aufgrund einer Variation in Prozeßparametern zwischen Ferti­ gungslosen variiert.

Claims (10)

1. Halbleiterspeichereinrichtung mit einer Speicherzelle (20), die einen Kondensator (C 26) und ein Schaltelement (Q 24) aufweist, mit einer Hilfszelle (22), die einen Kondensator (C 30) und ein Schaltelement (Q 28) aufweist, und mit einem Leseverstärker (10) zum Vergleichen eines Datums von der Speicherzelle (20) mit einem Datum von der Hilfszelle (22), dadurch gekennzeichnet, daß sie Mittel (50) umfaßt zum Variieren der Arbeitsgeschwindigkeit des Lese­ verstärkers (10) in Abhängigkeit von der Kapazität des Kondensators der Speicherzelle.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Leseverstärker (10) ein Flip-Flop (Q 12, Q 14) mit zwei jeweils mit der Speicherzelle (20) und der Hilfszelle (22) verbundenen Eingängen sowie Mittel (Q 16) zum zum Aktivieren des Flip-Flops (Q 12, Q 14) umfaßt, und daß die Mittel (50) zum Variieren der Arbeitsgeschwindig­ keit die Aktivierungsgeschwindigkeit des Flip-Flops (Q 12, Q 14) in Abhängigkeit von der Kapazität der Speicherzelle (20) verändern.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Mittel zum Aktivieren des Flip-Flops einen MOSFET (Q 16) enthalten, der zwischen einer Referenzspannung und dem Flip-Flop liegt, und daß die Mittel (50) zum Variieren der Arbeitsgeschwindigkeit Mittel zum Erzeu­ gen einer Torvorspannung enthalten für die Einstellung einer Torvorspannung des MOSFET (Q 16) in Abhängigkeit von der Kapazität der Speicherzelle (20).

4. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Mittel (50) zum Variieren der Arbeitsgeschwindigkeit wenigstens einen die gleiche Struktur wie der Kondensator der Speicherzelle (20) aufwei­ senden Überwachungs-Kondensator (C 10, C 12, C 14, C 16, C 18), wenigstens einen Referenz-Kondensator (Cs 1, Cs 2, Cs 3, Cs 4, Cs 5), des­ sen Kapazität durch Einflüsse von Prozeßparametern unver­ ändert bleibt, sowie Mittel (D 10, D 12, D 14, D 16, D 18) um­ fassen, die zur Einstellung der Arbeitsgeschwindigkeit des Leseverstärkers (10) in Abhängigkeit von einer Differenz zwischen den Kapazitäten der Überwachungs- und Referenz- Kondensatoren dienen.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Mittel (50) zum Variieren der Arbeitsgeschwindigkeit wenigstens einen die gleiche Struktur wie der Kondensator der Speicherzelle (20) aufweisenden Über­ wachungs-Kondensator (C 82), wenigstens einen Referenz-Kondensator (C 80), dessen Kapazität durch Einflüsse von Prozeßparame­ tern unverändert bleibt, Mittel (Q 84, Q 86) zum Vorladen der Überwachungs- und Referenz-Kondensatoren (C 82, C 80), Mittel (Q 90) zum Verbinden der Überwachungs- und Referenz- Kondensatoren (C 82, C 80) sowie Mittel (Q 92) zum Anlegen einer Spannung eines Verbindungspunktes zwischen den verbundenen Überwachungs- und Referenz-Kondensatoren an den MOSFET (Q 16) als Torvorspannung umfaßt.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Mittel (50) zum Variieren der Arbeitsgeschwindigkeit Mittel (Q 110 bis Q 128) zur parallelen Ausgabe einer Mehrzahl von Spannungssignalen von unterschiedlichem Pegel sowie Mittel zur Auswahl eines der ausgegebenen Spannungssignale umfaßt.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Auswahlmittel wenigstens ein Schmelzsiche­ rungselement (F 100, F 102, F 104, F 106, F 108) enthalten.

8. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Auswahlmittel wenigstens einen die gleiche Struktur wie der Kondensator der Speicherzelle (20) auf­ weisenden Überwachungs-Kondensator (C 10, C 12, C 14, C 16, C 18), wenigstens einen Referenz-Kondensator (Cs 1, Cs 2, Cs 3, Cs 4, Cs 5), dessen Kapazität durch Einflüsse von Prozeßparametern unverändert bleibt, sowie Mittel (D 10, D 12, D 14, D 16, D 18) umfassen zur Auswahl eines der parallel ausgegebenen Spannungssignale in Abhängigkeit von einer Differenz zwi­ schen den Kapazitäten der Überwachungs- und Referenz- Kondensatoren.

9. Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Kondensator (C 26) der Speicherzelle (20) eine gerillte Struktur hat.

10. Halbleiterspeichereinrichung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Überwachungs- Kondensator (C 10, C 12, C 14, C 16, C 18) eine gerillte Struk­ tur und der Referenz-Kondensator (Cs 1, Cs 2, Cs 3, Cs 4, Cs 5) eine plane Struktur haben.