CN1117192A - 半导体存贮装置 - Google Patents

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Abstract

一种半导体存贮装置，包括多个存贮单元、将从该存贮单元读出的数据反相后再写入存贮单元的反相再写入构件，存贮有在再写入时是否将从存贮单元读出的数据作了反相的判定用数据存贮构件，根据来自判定用数据存贮器的输出判定是将从存贮单元读出的数据反相后输出或是不反相便输出的判定构件。利用这些构件能减少加于写入数据“1”的存贮单元电容器的电容绝缘膜上的应力，实现长寿命化。

Description

半导体存贮装置
本发明涉及具有存贮单元电容器的半导体存贮装置。
半导体存贮装置，是将电荷存贮于形成在半导体装置内的存贮单元电容器内，主要被用作根据其电荷有无来存贮数据的动态随机存取存贮器(DRAM)。该DRAM的存贮单元电容器的电容绝缘膜，一般使用氧化硅膜。最近为实现存贮数据的非易遗失性，也有人提出将强电介质膜用作电容绝缘膜的半导体存贮装置。
现举出使用强电介质膜的半导体装置作为以往DRAM的典型例子，对其进行说明。
如图5电路结构图所示，对于以往的半导体装置来说，一对位线35、36(37、38)接在读出放大器41(42)上，该位线35、36(37、38)上又与存贮单元30a、30b(30c、30d)连接。存贮单元30a(30b)中，2个存贮单元电容器33a、33a′(33b、33b′)分别通过MOS晶体管31a、31a′(31b、31b′)与位线35及位线36连接。而且，MOS晶体管31a、31a′(31b、31b′)的栅极与字线32(34)连接，存贮单元电容器33a、33a′(33b、33b′)与单元板电极39连接。
存贮单元30c(30d)的结构也与存贮单元30a(30b)相同。即，存贮单元30c(30d)中，存贮单元电容器33c、33c′(33d、33d′)通过MOS晶体管31c、31c′(31d、31d′)连接位线37及位线38。而且MOS晶体管31c、31c′(31d、31d′)的栅极连接字线32(34)，存贮单元电容器33c、33c′(33d、33d′)与单元板电极40连接。
位线35、36(37、38)通过由位线的预充电控制信号ΦP所控制的MOS晶体管43、44(45、46)接地。读出放大器41、42由读出放大控制信号ΦS所控制。
在图5所示的半导体存贮装置中，一个存贮单元由2个存贮单元电容器和2个MOS晶体管构成。数据写入时，2个存贮单元电容器中的一个以正逻辑电压写入，另一个以负逻辑电压写入。数据读出时，用读出放大器将通过一对位线自2个存贮单元电容器读出的电位差放大，读出数据。
现参见图5、图6及图7说明该半导体存贮装置的动作。图6表示存贮单元的强电介质膜的磁滞曲线，图7表示动作定时图。
用强电介质膜作电容绝缘膜的电容器，如图6所示，即使电场强度为零，如B点及E点那样残留剩余极化。于是，利用电源切断后还残留在强电介质电容器上的剩余极化作非易失性数据，实现了非易失性半导体存贮装置。存贮单元的数据为“1”时，2个存贮单元电容器中，一个存贮单元电容器处于B点状态；另一个存贮单元电容器处于E点状态。而存贮单元的数据为“0”时，则与上述情况相反，一个存贮单元电容器处于E点状态；另一个存贮单元电容器处于B点状态。
如图7所示，存贮单元30a在初始状态下，位线35、36、字线32、单元板电极39及读出放大器控制信号ΦS全为“L”逻辑电压，位线预充电控制信号ΦP为“H”逻辑电压。从该状态开始，先将位线预充电控制信号ΦP设为“L”逻辑电压，再将位线35、36设定为浮动状态。
接着，将字线32及单元板电极39设为“H”逻辑电压，MOS晶体管31a、31a′为开关导通状态。此时电场加在存贮单元电容器33a、33a′上，位线35、36从存贮器30a读出数据。如下文将说明的那样，位线35、36所读出的电位差为图6所示的电位差Vr21。
直线L1、L2是斜率由位线35、36寄生电容值决定的直线。寄生电容值越小，该斜率绝对值也越小。被读出的数据为“1”时，位线35从存贮单元电容器33a读出数据，从B点状态变为021点状态。021点是将电场加于存贮单元电容器33a时由B点朝向D点的磁滞曲线同通过M21点的直线L1的交点。然而M21点只对应字线32及单元板电极39的逻辑电压为“H”时产生的电场，由B点向横轴方向移动的点。
同样，位线36从单元存贮电容器33a′读出数据，从E点状态变为P21点状态。电场加在存贮单元电容器33a′上时，P21点为从E点朝向D点的磁滞曲线与过N21点的直线L2的交点。然而N21点只是对应字线32及单元板电极39的逻辑电压为“H”时产生的电场，由E点向横轴方向移动的点。因此，位线35与位线36之间读出的电位差为021点与P21点的电位之差Vr21。
读出数据为“0”时，只是位线35与位线36的状态翻转，读出的电位差仍是电位差Vr21。
接着，设读出放大器控制信号ΦS为“H”逻辑电压，用读出放大器41将位线35和位线36读出的电位差Vr21放大后读出数据。该读出放大器41的放大一结束，位线35的状态由021点变为Q21点，位线36的状态由P21点变为D点。
接着，为了再写入数据，设单元板电极39为“L”逻辑电压。此时，位线35的状态从Q21点经A点移至B点。而且，位线36的状态从D点移至E点。再设字线32和读出放大器控制ΦS为“L”逻辑电压，并设位线预充电控制信号ΦP为“H”逻辑电压。然后，通过设位线35、36为“L”逻辑电压，回到初始状态。
以上说明了采用强电介质膜的半导体装置，但不只限于它，一般采用电容绝缘膜的以往半导体存贮装置，其寿命未必短。人们认为这种半导体存贮装置的寿命取决于存贮单元的电容绝缘膜的寿命。
以往半导体存贮装置寿命短的原因之一被认为是：存贮数据“1”的存贮单元电容器因为经常保存着数据“1”，处于应力总是加在电容绝缘膜上，因此电容绝缘膜会劣化。尤其在用强电介质膜作电容绝缘膜时，劣化加剧、寿命缩短。此时，存贮数据“1”的存贮单元电容器，每逢读出再写入，就翻转极化一次，并再次翻转后进行存贮“1”的动作。此时，如图8所示，强电介质膜的磁滞曲线最初是连接A、B、D、E点的封闭曲线，但当读出次数超越一定限度时，则成为连接a、b、d、e的小封闭曲线。从而减少剩余电荷量，最终会从存贮单元读出错误的数据。这种劣化现象的起因被认为是因强电介质膜内部的氧被放出，其物理性质产生变化。
本发明的目的是要提供旨在长寿化的半导体存贮装置。
本发明半导体存贮装置由以下构件组成多个存贮单元、将从该存贮单元读出的数据反相后再写入该存贮单元的反相再写入构件、预先存贮有在再写入时是否将从存贮单元读出的数据进行了反相的判定用数据存贮构件、根据来自判定用数据存贮构件的输出判定是将从存贮单元读出的数据反相后输出或是不反相而输出的判定构件。
利用此结构，各存贮单元能交替再写入数据“1”和数据“0”，因此，应存贮原来数据“1”的存贮单元电容器的电容绝缘膜上所加的应力减轻，较之以往半导体存贮装置能延长寿命。
图1是本发明半导体存贮装置一形态的电路方框图；图2是其电路结构图；图3是表示其动作时序的图；图4是表示其数据读出次数与剩余电荷量之间关系的图。
图5是以往半导体存贮装置的电路方框图；图6是说明其存贮单元数据读出的图；图7是表示其动作时序的图；图8是说明其强电介质电容器劣化的图。
如图1所示，本发明半导体装置的结构包括：存贮单元群1、选择驱动存贮单元群1的字线及单元板电极的驱动器2(行选择电路)、选择驱动读出放大器及列开关的驱动器3(列选择电路)、存贮有从存贮单元群1读出的数据反相后再写入这一信息的判定用数据存贮电路4、根据来自数据存贮电路4的数据进行是将从存贮单元群1读出的数据反相后输出还是不反相而输出的判定后再输出的数字判定电路5以及输入输出端子6。
该半导体存贮装置中，起初通过由输入输出端子6送入数据，将数据写入存贮单元群1。同时，让这一串数据作为标准数据存入数据存贮电路4。由输入端子6送入的数据通过行选择电路2及列选择电路3依次存入所定位置。
读出所存数据时，驱动行选择电路2及列选择电路3，依次将数据读出至数据判定电路5。此时，由数据存贮电路4把表示数据是标准数据的信号送至数据判定电路5，因此数据判定电路5直接将读出的数据通过输入输出端子输出。并且，将从数据判定电路5读出的数据反相后送回存贮单元群1，存入所定位置。并同时向数据存贮电路4输送表示已反相的信号，使其存贮于数据存贮电路4。这是为了在下次读出时必须指示将已读出的数据反相后再输出而进行的。
图2表示本发明一形态的电路结构图。该半导体存贮装置由多个存贮单元。作为判定用数据存贮构件的多个虚似存贮单元、数据判定电路12、13以及作为数据反相构件的反相电路14所构成。
1个存贮单元10由2个N沟道型MOS晶体管Qn1、Qn2和2个强电介质电容器Cn1、Cn2构成，1个虚拟存贮单元11与存贮单元10一样，由2个N沟道型MOS晶体管QnD1、QnD2和2个强电介质电容器CD1、CD2构成。如图2所示，位线BL0、/BL0、BL1、/BL1、BLD、/BLD；字线WL0、WL1；单元板电极CP0、CP1与存贮单元及虚拟存贮单元连接。
还有，信号线LEQ供给进行位线均衡和预充电的控制信号EQ，与该信号线LEQ连接的N沟道型MOS晶体管Qn01、Qn02、Qn03、Qn11、Qn12、Qn13、Qn16、Qn17、Qn18；信号线LVSS；读出放大器SA0、SA1、SAD；信号线LSAE、LSAED；N沟道型MOS晶体管Qn04、Qn05、Qn14、Qn15、Qn19、Qn20设置成图2所示那样。
用通过输入端子12A、输入输出端子13A输入的虚拟存贮单元的数据控制数据判定电路12及数据判定电路13。该数据为“1”时，自存贮单元读出的数据直接由输入输出端子12C输出；该数据为“0”时，将读出数据反相后再由输入输出端子13C输出。此时，只让来自位线/BLD的数据经反相器14反相后输入至输入端子12A。
而且，通过数据判定电路12及数据判定电路13从存贮单元读出的数据反相后分别再写入原来的存贮单元10。并且，从虚拟存贮单元11读出的数据也被反相后分别再写入原来的虚拟存贮单元11。但是，由于来自位线/BLD的信号经反相器14反相一次后才输入，再写入时需让与来自反相器14的输出相同的数据回到位线/BLD。
为便于说明反相器14，图2示例将反相器14置于数据判定电路12的外侧，但也可做成包含在数据判定电路12一部分的结构，虚拟存贮单元是判定用数据存贮电路，其存贮自写入存贮单元时刻的数据是标准数据或者是将标准数据反相后的数据这一信息。
下面，说明该半导体存贮装置的动作。为简洁说明，现说明图2所示的存贮单元10和虚拟存贮单元11。
首先，为了把数据写入存贮单元10，向将控制信号S0、SD供给读出放大器SA0、SAD的端子·TS0、TSD输入“H”逻辑电压(highvoltage)，使晶体管Qn04、Qn05和晶体管Qn19、Qn20导通。
接着，分别由数据判定电路12、13的输入输出端子12C、13C输入数据“0”、“1”。由输入输出端子13B、13A向位线BL0、BLD供给数据“1”。并由输入输出端子12B及输出端子12D向位线/BL0及位线/BLD供给数据“0”。数据“1”通过位线BL0存贮于存贮单元10的强电介质电容器Cn1，数据“0”通过位线/BL0存贮于存贮单元10的强电介质电容器Cn2。此时，数据“1”、数据“0”分别同时存入虚拟存贮单元11的强电介质电容器CD1、CD2。
再参见图2及图3说明数据读出。
先将“H”逻辑电压加于信号线LEQ上，使晶体管Qn01、Qn02、Qn03及晶体管Qn16、Qn17、Qn18为开关导通状态，分别使位线BL0、/BL0、BLD、/BLD为接地电位。
接着，使信号线LEQ为“L”逻辑电压(low voltage)，使晶体管Qn01、Qn02、Qn03及晶体管Qn16、Qn17、Qn18为开关截止状态。再使字线WL0单元板极CPO为“H”逻辑电压，使晶体管Qn1、Qn2、QnD1、QnD2为开关导通状态，分别将数据“1”、“0”、“1”、“0”读出送至位线BL0、/BL0、BLD、/BLD。
再通过控制信号SAE，SAED使读出放大器SA0、SAD动作，分别放大位线之间的电位差。并在端子TS0、TSD上加“H”逻辑电压，分别使晶体管Qn04、Qn05、Qn19、Qn20为开关导通状态。此时，通过输入输出端子12B向数据判定电路12输入位线/BL0的数据“0”，并通过输入端子12A输入经反相器14将位线/BLD的数据“0”倒相后的数据“1”。因此，通过位线/BL0读出的存贮单元10的数据被判定为标准数据，由输入输出端子12C输出数据“0”。
另一方面，位线BL0、BLD的数据“1”分别通过输入输出端子13B、13A输入至数据判定电路13。因此，通过位线BL0读出的存贮单元10的数据被判为标准数据，由输入输出端子13C输出数据“1”。
结束此一连串的数据读出动作后，先在信号线LEQ上加“H”逻辑电压，使所有位线为接地电位。然后，使信号线LEQ为“L”逻辑电压，进行再写入。即，通过输入输出端子12B把原来的数据反相之后的数据“1”，从数据判定电路12回到位线/BL0，让数据“1”再写入强电介质电容器Cn2。而且，通过输出端子12D，数据“1”返回位线/BLD，将数据“1”再写入虚拟存贮单元11的强电介质电容器CD2。
同理，通过输入输出端子13B使原来数据反相后的数据“0”，从数据判定电路13返回位线BL0，让数据“0”再写入存贮单元10的强电介质电容器Cn1。此外，数据“0”通过输入输出端子13A返回位线BLD，数据“0”再写入虚拟存贮单元11的强电介质电容器CD1。最后，使所有信号为“L”逻辑电压，回到初始状态。
在下次数据读出动作中，由应读出原来数据“1”的位线BL0读出数据“0”，由应读出原来数据“0”的位线/BL0读出数据“1”。
另一方面，分别通过位线BLD、/BLD从虚拟存贮单元11读出数据“0”、“1”。来自位线/BLD的数据“1”经反相器14反相后成为数据“0”，这些数据分别输入数据判定电路12、13。因此，来自位线/BL0的数据“1”在数据判定电路12中翻转，作为数据“0”从输入输出端子12C输出。而且，来自位线BL0的数据“0”，经数据判定电路13翻转后，作为数据“1”从输入输出端子13C输出。
以上单对存贮单元10进行了说明，至于其它存贮单元可使它们完全同样地动作。
图4表示该半导体存贮装置及以往半导体存贮装置中的数据读出次数与剩余电荷量之间的关系。(a)与(b)为以往半导体存贮装置情况下的测试结果，(a)、(b)分别表示写入了数据“0”、“1”的强电介质电容器的结果。(c)为本实施例的强电介质电容器的测试结果。
以往半导体存贮装置中，因写入数据“0”的强电介质电容器不翻转极化，强电介质膜不劣化，如(a)所示，读出次数即使增多剩余电荷量也不变化。然而，写入数据“1”的强电介质电容器翻转极化读出次数超过界限时，如(b)所示，剩余电荷量减少。
另一方面，如(C)所示，本实施例半导体存贮装置中，无论写入数据“0”的强电介质电容器，或是写入数据“1”的强电介质电容器，在数据读出次数超越界限时，剩余电荷量都一样减少。但是，较之以往半导体存贮装置的写入数据“1”的强电介质电容器的情况，极化翻转次数较少，所以剩余电荷量的减少也小。因此，本实施例半导体存贮装置的寿命可延长到与写入数据“1”的强电介质电容器的寿命一样。
于是，通过设置，将从存贮单元读出的数据反相后再写入存贮单元的反相再写入构件，存贮有读出数据再写入时是否反相的信息的判定用数据存贮构件、根据来自判定用数据存贮构件的输出判定对从存贮单元读出的数据是反相后输出或是不反相便输出的判定构件，能延长半导体存贮装置的寿命。
本发明半导体存贮装置，不只限于上述实施例。例如，上述实施例说明了在每根字线上添加虚拟存贮单元的例子，也可在被同时激活的存贮单元中至少安置1个虚拟存贮单元。
还有，上面说明了以2个MOS晶体管和2个强电介质电容器构成1个存贮单元或虚拟存贮单元的情况，但也可以用1个MOS晶体管和1个强电介质电容器构成1个存贮单元。
还有，电容绝缘膜不限于强电介质膜，也可以为氧化硅膜、氮化硅膜。
因此，凡属于本发明实质内容与范围内的所有变形例，都包括在本发明的专利请求范围内。

Claims (4)

1.一种半导体存贮装置，其特征是具有多个存贮单元、将从上述存贮单元读出的数据反相后再写入上述存贮单元的反相再写入构件、存贮有在再写入时是否将从上述存贮单元读出的数据进行了反相的信息的判定用数据存贮构件、根据来自上述数据存贮构件的输出判定是将从上述存贮单元读出的数据反相后输出或是不反相便输出的判定构件。
2.根据权利要求1所述的半导体贮存装置，其特征是上述存贮单元由存贮单元电容器和晶体管构成；上述判定用数据存贮构件由与上述存贮单元相同结构的虚拟存贮器构成。
3.根据权利要求2所述的半导体存贮装置，其特征是上述存贮单元电容器为强电介质电容器。
4.根据权利要求1或2所述的半导体存贮装置，其特征是上述多个存贮单元分散在被同时激活的存贮单元块中，至少有1个上述判定用数据存贮构件与上述存贮单元块连接。
CN94116280A 1994-02-15 1994-09-22 半导体存贮装置 Pending CN1117192A (zh)

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TW (1) TW293906B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109313921A (zh) * 2016-06-21 2019-02-05 美光科技公司 存储器单元的印痕避免

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764561A (en) * 1995-11-16 1998-06-09 Rohm Co., Ltd. Ferroelectric memory devices and method of using ferroelectric capacitors
US6330178B1 (en) 1996-02-28 2001-12-11 Hitachi, Ltd. Ferroelectric memory device
US6097623A (en) * 1996-02-28 2000-08-01 Hitachi, Ltd. Ferroelectric memory device having two columns of memory cells precharged to separate voltages
JPH09288891A (ja) * 1996-04-19 1997-11-04 Matsushita Electron Corp 半導体メモリ装置
JP3933736B2 (ja) * 1996-12-09 2007-06-20 ローム株式会社 強誘電体コンデンサを備えた半導体装置
WO1998056003A1 (fr) * 1997-06-05 1998-12-10 Matsushita Electronics Corporation Dispositif a memoire ferroelectrique et son procede de commande
JP4030076B2 (ja) * 1997-07-18 2008-01-09 ローム株式会社 処理機能付記憶装置
JPH11120797A (ja) * 1997-10-15 1999-04-30 Toshiba Microelectronics Corp 強誘電体メモリ及びそのスクリーニング方法
US6545902B2 (en) 1998-08-28 2003-04-08 Hitachi, Ltd. Ferroelectric memory device
GB2346462B (en) * 1999-02-05 2003-11-26 Gec Marconi Comm Ltd Memories
TWI344625B (en) 2005-03-08 2011-07-01 Epson Imaging Devices Corp Driving circuit of display device, driving circuit of electro-optical device, and electronic apparatus
JP2008135136A (ja) 2006-11-29 2008-06-12 Fujitsu Ltd 強誘電体メモリおよび強誘電体メモリの動作方法
US9361965B2 (en) * 2013-10-11 2016-06-07 Texas Instruments Incorporated Circuit and method for imprint reduction in FRAM memories
US20240029773A1 (en) * 2020-09-22 2024-01-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3768071A (en) * 1972-01-24 1973-10-23 Ibm Compensation for defective storage positions
US4045779A (en) * 1976-03-15 1977-08-30 Xerox Corporation Self-correcting memory circuit
US4337522A (en) * 1980-04-29 1982-06-29 Rca Corporation Memory circuit with means for compensating for inversion of stored data
JPS6148192A (ja) * 1984-08-11 1986-03-08 Fujitsu Ltd 半導体記憶装置
US4873664A (en) * 1987-02-12 1989-10-10 Ramtron Corporation Self restoring ferroelectric memory
US5267204A (en) * 1991-10-18 1993-11-30 Texas Instruments Incorporated Method and circuitry for masking data in a memory device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109313921A (zh) * 2016-06-21 2019-02-05 美光科技公司 存储器单元的印痕避免
CN109313921B (zh) * 2016-06-21 2021-04-02 美光科技公司 存储器单元的印痕避免
US10978128B2 (en) 2016-06-21 2021-04-13 Micron Technology, Inc. Memory cell imprint avoidance
US11501817B2 (en) 2016-06-21 2022-11-15 Micron Technology, Inc. Memory cell imprint avoidance

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