JP2014194839A - 論理回路とそれを使用するメモリ - Google Patents
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Abstract
【解決手段】論理回路は,電源電圧側に接続された第1導電型の第1のMOSFETと,基準電圧側に接続されゲートに入力信号が供給される第1導電型の第2のMOSFETと,第1,第2のMOSFETの電流端子の接続ノードに接続された出力端子と,第1のMOSFETのゲートとソース間に設けられたカップリングキャパシタと,第1のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。
【選択図】 図7
Description
りである。そして,近年においては,NMOSFETとPチャネルMOSFET(PMOSFET)とからなるCMOS論理回路が広く採用されている。CMOS論理回路は,出力を電源電圧とグランドとにフ
ルスイングさせることができ,定常状態での消費電流が小さいことが1つの特徴である。
用したメモリを提供することにある。
ワード線をブーストする回路として知られている。図1(A)に示されるように,この論理回路は,NMOSFETQ102,Q103からなるインバータと,プルアップ側NMOSFETQ102のゲートに接続されたNMOSFETQ101と,そのNMOSFETQ102のドレイン端子に制御信号を出力するインバータI101と,出力OUT1をブーストするブーストキャパシタCbst1と,そのキャパシタのノードn103を駆動するインバータI102とを有する。入力信号φ2がHレベルからLレベルに変化したとき,信号φ3がHレベルからLレベルに変化し,出力OUT1を電源電圧VDDプラス閾値電圧Vt(VDD+Vt)までブーストする。
φ2がHレベルからLレベルに遷移したのち,信号φ1はHレベルからLレベルにされる。その結果,インバータI101の出力がHレベルに上昇し,NMOSFETQ101を介して,ノードn102が電源VDDからNMOSFETQ101の閾値電圧Vtだけ低下した電位まで上昇する。このとき,出力OUT1は,NMOSFETQ103の非導通とNMOSFETQ102の導通により上昇するが,その出力の電位はノードn102から更に閾値電圧Vt低下し,VDD-2Vtまでしか上昇しない。
図2は,第1の実施の形態におけるNMOS論理回路の回路と動作を示す図である。図2(A)のNMOS論理回路は,図1を改良したものであり,電源電圧VDD側に接続されたNチャネルの第1の出力NMOSFETQ202と,グランドである基準電圧GND側に接続されゲートに入力信号φ2が供給されるNチャネルの第2の出力NMOSFETQ203とを有し,それらの接続ノードが出力端子OUT1である。
明する。入力信号φ2がHからLレベルに変化したのち,信号φ1はHからLレベルに変化する。それにより,インバータI201の出力がグランドレベルから電源電圧VDDまで上昇する。このとき,カップリングキャパシタC201と抵抗R201により,第3のNMOSFETQ201のゲートノードn201は,一時的に電源電圧VDD+Vt以上に上昇する。このノードn201の一時的なVDD+Vtへの上昇により,ノードn202はインバータI201の出力の電源電圧VDDまで上昇する。その結果,出力OUT2はノードn202のVDDから出力NMOSFETQ202の閾値Vt低いVDD-Vtまで上昇する。この電位VDD−Vtは,図1のVDD-2Vtより高い。
図4は,第2の実施の形態におけるNMOS論理回路の回路と動作波形の図である。図4(A)に示されるとおり,この論理回路は,NMOSの第1,第2の出力NMOSFETQ402,Q403と,それらのNMOSFETの接続ノードに接続された出力端子OUT4と,第1の出力NMOSFETQ402のゲートn402を抵抗R401を介して駆動する第1の駆動回路(インバータ)I401と,第1の出力NMOSFETQ402のドレインn404を駆動する第2の駆動回路(インバータ)I403と,第1の出力NMOSFETQ402のドレインn404とゲートn402間に設けられたカップリングキャパシタC401と,出力端子OUT4に第1の電極が接続されたブーストキャパシタCbst4と,ブーストキャパシタCbst4の第2の電極を駆動するインバータI402とを有する。カップリングキャパシタC401は,大容量のキャパシタであることが望ましい。
図5は,第3の実施の形態におけるNMOS論理回路の回路と動作波形の図である。この論理回路は,図5(A)のとおり,図2の論理回路において,出力NMOSFETQ502のドレインn504を,インバータI503で駆動する構成を追加している。それ以外は,図2と同じである。また,図4の論理回路に比較すると,NMOSFETQ501が追加されることになる。
図6は,従来の論理回路の回路と動作波形の図である。この論理回路は,エンハンスメント型のNMOSFETQ601,Q602を有し,NMOSFETQ601のゲートは電源VDDに接続されている。入力IN6がLレベルになると,NMOSFETQ602がオフになり出力端子OUT6が上昇するが,VDD-Vtまでしか上昇しない。一方,入力IN6がHレベルになると,NMOSFETQ602がオンになり,出力端子OUT6は電源電圧VDDをNMOSFETQ601,Q602のオン抵抗で分割したレベルになる。したがって,出力端子OUT6のLレベルはグランドまで下がらない。
,実用上あまり利用されていない。
たとき,NMOSFETQ902,Q903のいずれかがオンになり,出力端子OUT9がNMOSFETの分圧レベルまで低下する。
図12は,パスゲート論理回路の回路図である。この論理回路は入力信号X12,/X12とY12,/Y12の排他的論理和A12,/A12を生成する回路である。4つのNMOSFETパスゲートトランジスタQ1201〜Q1204からなり,入力信号X12,/X12がドレインに入力されるNMOSFETQ1201,Q1202のゲートに入力信号/Y12,Y12が供給され,NMOSFETQ1203,Q1204はその逆の関係になっている。
は出力A12はLレベル,異なる場合はHレベルになる。出力/A12はその反転レベルである。
場合,NMOSFETQ1201のゲートは/Y12=H(VDD)であるため,出力A12は電源電圧VDDから閾値電圧Vtだけ低いレベルVDD-Vtまでしか立ち上がらない。
それに対して,ゲートn1303=LのNMOSFETQ1303にはチャネルが形成されていないので,チャネルゲート間カップリングはなく,ゲートn1303のピーク電位はそれほど高くならない。そこで,ゲートn1304の高いピーク電位はVDD+Vtを超えて,ゲートn1303の低いピーク電位はVtを超えないように設計すれば,出力/A13のHレベルを電源電圧VDDまで立ち上げること,および電源電圧VDDより下がってくることを防止することができる。
図16は,第6の実施の形態におけるSRAM(Static Randum Access Memory)のメモリセ
ルの回路図である。この1つのメモリセルは,6つのエンハンスタイプのNMOSFETQ1401〜Q1406と,カップリングキャパシタC1401,C1402と抵抗R1401,R1402とを有する。キャパシタC1401がNMOSFETQ1403のゲートn1403とソースn1401との間に設けられ,抵抗R1401がゲートn1403と電源VDDとの間に設けられ,NMOSFETQ1403のセルフブースト回路を構成する。同様に,キャパシタC1402と抵抗R1402がNMOSFETQ1404のセルフブースト回路を構成する。
図18は,第7の実施の形態におけるFeRAMのメモリセルの回路図である。図18には
,ビット線BLとワード線WL0との交差位置に1つのメモリセルMC0が,ビット線BLとワード線WL1との交差位置にもう1つのメモリセルMC1が示されている。各メモリセルは,1つのNMOSFETQ1501,Q1502とデータを記憶する1つの強誘電体キャパシタC1501,C1503からなる1T1Cタイプのセルである。
板表面にNMOSFETQ1501,Q1502のソース,ドレイン領域が形成され,さらにゲート電極が
形成されている。そして,下部電極を共通にして,強誘電体層と上部電極からなるキャパシタC1501,C1502とC1503,C1504が形成されている。NMOSFETQ1501,Q1502の共通ソース/ドレイン領域と,ゲート電極と,キャパシタの上部電極らが,タングステンWからなる電極プラグを介して1層目配線に接続されている。その上には,抵抗R1501,R1502が形成され,2層目配線層により,ワード線WL0,WL1とプレート線PL0,PL1が形成されている。さらにその上の3層目配線層により,ビット線BLが形成されている。
図20には,1対のビット線BL,BLxと,それに接続されるメモリセルMC0,MC1,MC0x,MC1xと,ビット線対BL,BLxをセンスアンプSAに接続するトランスファーゲートNMOSFETQ1510,Q1510xと,書き込みアンプWAが示されている。このFeRAMでは,ビット線BL,BLxをフローティング状態にして,メモリセル内のキャパシタC1501,C1501xの電荷に応じてビット線に電位差を形成し,センスアンプSAがそれを増幅し,最後にセンスアンプSAで検出したデータに基づいて,書き込みアンプWAにより再書き込みが行われる。
ビット線BL(1)なら電源VDDに,ビット線BL(0)ならグランドGNDへそれぞれ駆動する。この時も,ビット線BL(1)の電源VDDへの立ち上がりでノードn1501も立ち上がり,セルフブースト回路によりゲートノードn1502がVDD+Vtに一時的に上昇し,ノードn1501はビット線BL(1)のVDDレベルまで上昇する。
図22のFeRAMは,1対のビット線BL,BLxと,それに接続されるメモリセルMC0,MC1,MC0x,MC1xと,ビット線対BL,BLxに接続されゲートがグランドに接続されたPMOSFETQ1511,Q1511xからなる転送ゲートと,ビット線対BL,BLxに流れ出した電荷を転送ゲート経由で蓄積するセンスキャパシタC1510,C1510xとを有する。さらに,ノードn1510,n1510xのレベルを検出するセンスアンプSAと,書き込みアンプWAを有する。
電源電圧側に接続された第1導電型の第1のMOSFETと,
基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,
前記第1,第2のMOSFETの電流端子の接続ノードに接続された出力端子と,
前記第1のMOSFETのゲートにソースが接続された前記第1導電型の第3のMOSFETと,
前記第3のMOSFETのドレインを駆動する駆動回路と,
前記出力端子に第1の電極が接続されたブーストキャパシタと,
前記第3のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し,
前記入力信号の変化により前記第2のMOSFETが非導通になるときに,前記駆動回路が前記第3のMOSFETのドレインを駆動して前記第3のMOSFETのゲートを一時的に前記電源電圧より高くし,その後,前記ブートキャパシタの第2の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
第1導電型の第1のMOSFETと,
基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,
前記第1,第2のMOSFETの電流端子の接続ノードに接続された出力端子と,
前記第1のMOSFETのゲートを抵抗を介して駆動する第1の駆動回路と,
前記第1のMOSFETのドレインを駆動する第2の駆動回路と,
前記第1のMOSFETのドレインとゲート間に設けられたカップリングキャパシタと,
前記出力端子に第1の電極が接続されたブーストキャパシタとを有し,
前記入力信号の変化により前記第2のMOSFETが非導通になるときに,前記第1の駆動回路が前記第1のMOSFETのゲートを電源電圧まで駆動し,その後,前記第2の駆動回路が前記第1のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し,その後,前記ブートキャパシタの第2の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
第1導電型の第1のMOSFETと,
基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,
前記第1,第2のMOSFETの電流端子の接続ノードに接続された出力端子と,
前記第1の出力MOSFETのゲートにソースが接続された前記第1導電型の第3のMOSFETと,
前記第3のMOSFETのドレインを駆動する第1の駆動回路と,
前記第1のMOSFETのドレインを駆動する第2の駆動回路と,
前記出力端子に第1の電極が接続されたブーストキャパシタと,
前記第3のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し,
前記入力信号の変化により前記第2の出力MOSFETが非導通になるときに,前記第1の駆動回路が前記第3のMOSFETのドレインを駆動して前記第3のMOSFETのゲートを一時的に前記電源電圧より高くし,その後,前記第2の駆動回路が前記第1のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し,その後,前記ブートキャパシタの第2の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
電源電圧側に接続された第1導電型の第1のMOSFETと,
基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,
前記第1,第2のMOSFETの電流端子の接続ノードに接続された出力端子と,
前記第1のMOSFETのゲートとソース間に設けられたカップリングキャパシタと,
前記第1のMOSFETのゲートと前記電源電圧との間に設けられた抵抗とを有する論理回路。
付記4において,
前記第1のMOSFETと前記基準電圧との間に,前記第2のMOSFETと直列に第3のMOSFETを有し,前記第3のMOSFETのゲートには第2の入力信号が供給される論理回路。
付記4において,
前記第1のMOSFETと前記基準電圧との間に,前記第2のMOSFETと並列に第3のMOSFETを有し,前記第3のMOSFETのゲートには第2の入力信号が供給される論理回路。
電源電圧側に接続された第1導電型の第1のMOSFETと,基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,前記第1のMOSFETのゲートとソース間に設けられた第1のカップリングキャパシタと,前記第1のMOSFETのゲートと前記電源電圧との間に設けられた第1の抵抗とを有する初段回路と,
電源電圧側に接続された第1導電型の第3のMOSFETと,基準電圧側に接続されゲートに前記入力信号が供給される前記第1導電型の第4のMOSFETと,前記第3のMOSFETのゲートとソース間に設けられた第2のカップリングキャパシタと,前記第3の出力MOSFETのゲートと前記第1,第2のMOSFETの接続ノードとの間に設けられた第2の抵抗とを有する次段回路とを有する論理回路。
電源電圧側に接続された第1導電型の第1のMOSFETと,基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,前記第1のMOSFETのゲートとソース間に設けられた第1のカップリングキャパシタと,前記第1のMOSFETのゲートと前記電源電圧との間に設けられた第1の抵抗とを有する初段回路と,
電源電圧側に接続されゲートが前記第1のMOSFETのゲートに接続された第1導電型の第3のMOSFETと,基準電圧側に接続されゲートに前記入力信号が供給される前記第1導電型の第4のMOSFETとを有する次段回路とを有する論理回路。
ドレインに第1の入力信号が供給され,ゲートに第2の入力信号が供給され,ソースに第1の出力信号が生成される第1のMOSFETと,
前記第1のMOSFETのゲートと前記第2の入力信号が入力される第2の入力端子との間に設けられた第1の抵抗と,
前記第1のMOSFETのゲートと前記第1の出力信号が生成される第1の出力端子との間に設けられた第1のキャパシタとを有するパスゲート回路。
第1,第2の入力信号の排他的論理和である第1の出力信号を出力するパスゲート回路において,
ドレインに第1の入力信号が供給されゲートに第2の入力信号の反転信号が供給されソースに第1の出力信号が生成される第1のMOSFETと,前記第1のMOSFETのゲートと前記第2の入力信号の反転信号が入力される第2の反転入力端子との間に設けられた第1の抵抗と,前記第1のMOSFETのゲートと前記第1の出力信号が生成される第1の出力端子との間に設けられた第1のキャパシタとを有する第1のパスゲートと,
ドレインに第1の入力信号の反転信号が供給されゲートに第2の入力信号が供給されソースに第1の出力信号が生成される第2のMOSFETと,前記第2のMOSFETのゲートと前記第2の入力信号が入力される第2の入力端子との間に設けられた第2の抵抗と,前記第2のMOSFETのゲートと前記第1の出力端子との間に設けられた第2のキャパシタとを有する第2のパスゲートと,
ドレインに第2の入力信号が供給されゲートに第1の入力信号が供給されソースに第1の出力信号の反転信号が生成される第3のMOSFETと,前記第3のMOSFETのゲートと前記第1の入力信号が入力される第1の入力端子との間に設けられた第3の抵抗と,前記第3のMOSFETのゲートと前記第1の出力信号の反転信号が生成される第1の反転出力端子との間に設けられた第3のキャパシタとを有する第3のパスゲートと,
ドレインに第2の入力信号の反転信号が供給されゲートに第1の入力信号の反転信号が供給されソースに第1の出力信号の反転信号が生成される第4のMOSFETと,前記第4のMOSFETのゲートと前記第1の入力信号の反転信号が入力される第1の反転入力端子との間に設けられた第4の抵抗と,前記第4のMOSFETのゲートと第1の反転出力端子との間に設けられた第4のキャパシタとを有する第4のパスゲートとを有する論理回路。
電源電圧と基準電圧との間に直列に接続された第1導電型の第1,第2のMOSFETと,
前記第1のMOSFETのゲートとソース間に設けられた第1のカップリングキャパシタと,
前記第1のMOSFETのゲートと前記電源電圧との間に設けられた第1の抵抗と,
前記電源電圧と基準電圧との間に直列に接続された前記第1導電型の第3,第4のMOSFETと,
前記第3のMOSFETのゲートとソース間に設けられた第2のカップリングキャパシタと,
前記第3のMOSFETのゲートと前記電源電圧との間に設けられた第2の抵抗と,
前記第1,第2のMOSFETの第1の接続ノードと第1のビット線との間に設けられ,ゲートがワード線に接続された前記第1導電型の第5のMOSFETと,
前記第3,第4のMOSFETの第2の接続ノードと第2のビット線との間に設けられ,ゲートが前記ワード線に接続された前記第1導電型の第6のMOSFETとを有し,
前記第1の接続ノードが前記第4のMOSFETのゲートに接続され,前記第2の接続ノードが前記第2のMOSFETのゲートに接続されているメモリセル。
ビット線に第1のソース・ドレインが接続された第1導電型のセルMOSFETと,
前記セルMOSFETの第2のソース・ドレインとプレート線との間に設けられた強誘電体キャパシタと,
前記セルMOSFETのゲートとワード線との間に設けられた抵抗と,
前記セルMOSFETのゲートと前記第2のソース・ドレインとの間に設けられたカップリングキャパシタとを有するメモリセルを複数有する強誘電体メモリ。
付記12において,
前記ワード線を駆動して前記セルMOSFETを導通し,前記プレート線をLレベル前記ビット線をHレベルにして,前記強誘電体キャパシタにデータを書き込む強誘電体メモリ。
付記12において,
さらに,前記ビット線に接続されたセンスアンプを有し,
読み出し時に,前記ワード線を駆動して前記セルMOSFETが導通し,更に前記プレート線を駆動して前記強誘電体キャパシタの分極状態に対応した電荷によりビット線電位が変化し,前記センスアンプが前記ビット線をHレベルまたはLレベルに駆動してデータを読み出し,その後,前記ビット線をセンスアンプから切り離した状態で,前記プレート線とビット線を立ち下げてから,前記ビット線を前記センスアンプの検出データに従って駆動して再書き込みする強誘電体メモリ。
付記12において,
さらに,前記ビット線に接続されビット線の電荷を吸収する転送ゲートと,
前記吸収された電荷を蓄積するセンスキャパシタと,
前記センスキャパシタの電位を検出するセンスアンプとを有し,
読み出し時に,前記ワード線を駆動して前記セルMOSFETが導通し,更に前記プレート線を駆動して前記強誘電体キャパシタの分極状態に対応した電荷を前記ビット線に出力し,前記転送ゲートを介して前記ビット線の電荷を前記センスキャパシタに蓄積し,前記センスアンプが前記センスキャパシタの電位を検出してデータを読み出し,その後,プレート線を立ち下げてから,前記ビット線を前記センスアンプの検出データに従って駆動して再書き込みする強誘電体メモリ。
C701:カップリングキャパシタ R701:抵抗
IN7:入力 OUT7:出力端子
VDD:電源電圧 GND:グランド
Claims (5)
- 電源電圧側に接続された第1導電型の第1のMOSFETと,
基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,
前記第1,第2のMOSFETの電流端子の接続ノードに接続された出力端子と,
前記第1のMOSFETのゲートとソース間に設けられたカップリングキャパシタと,
前記第1のMOSFETのゲートと前記電源電圧との間に設けられた抵抗とを有する論理回路。 - 電源電圧と基準電圧との間に直列に接続された第1導電型の第1,第2のMOSFETと,
前記第1のMOSFETのゲートとソース間に設けられた第1のカップリングキャパシタと,
前記第1のMOSFETのゲートと前記電源電圧との間に設けられた第1の抵抗と,
前記電源電圧と基準電圧との間に直列に接続された前記第1導電型の第3,第4のMOSFETと,
前記第3のMOSFETのゲートとソース間に設けられた第2のカップリングキャパシタと,
前記第3のMOSFETのゲートと前記電源電圧との間に設けられた第2の抵抗と,
前記第1,第2のMOSFETの第1の接続ノードと第1のビット線との間に設けられ,ゲートがワード線に接続された前記第1導電型の第5のMOSFETと,
前記第3,第4のMOSFETの第2の接続ノードと第2のビット線との間に設けられ,ゲートが前記ワード線に接続された前記第1導電型の第6のMOSFETとを有し,
前記第1の接続ノードが前記第4のMOSFETのゲートに接続され,前記第2の接続ノードが前記第2のMOSFETのゲートに接続されているメモリセル。 - ビット線に第1のソース・ドレインが接続された第1導電型のセルMOSFETと,
前記セルMOSFETの第2のソース・ドレインとプレート線との間に設けられた強誘電体キャパシタと,
前記セルMOSFETのゲートとワード線との間に設けられた抵抗と,
前記セルMOSFETのゲートと前記第2のソース・ドレインとの間に設けられたカップリングキャパシタとを有するメモリセルを複数有する強誘電体メモリ。 - 電源電圧側に接続された第1導電型の第1のMOSFETと,
基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,
前記第1,第2のMOSFETの電流端子の接続ノードに接続された出力端子と,
前記第1のMOSFETのゲートにソースが接続された前記第1導電型の第3のMOSFETと,
前記第3のMOSFETのドレインを駆動する駆動回路と,
前記出力端子に第1の電極が接続されたブーストキャパシタと,
前記第3のMOSFETのゲートと前記電源電圧との間に設けられた抵抗及び前記ゲートとドレイン間に設けられたカップリングキャパシタとを有し,
前記入力信号の変化により前記第2のMOSFETが非導通になるときに,前記駆動回路が前記第3のMOSFETのドレインを駆動して前記第3のMOSFETのゲートを一時的に前記電源電圧より高くし,その後,前記ブートキャパシタの第2の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。 - 第1導電型の第1のMOSFETと,
基準電圧側に接続されゲートに入力信号が供給される前記第1導電型の第2のMOSFETと,
前記第1,第2のMOSFETの電流端子の接続ノードに接続された出力端子と,
前記第1のMOSFETのゲートを抵抗を介して駆動する第1の駆動回路と,
前記第1のMOSFETのドレインを駆動する第2の駆動回路と,
前記第1のMOSFETのドレインとゲート間に設けられたカップリングキャパシタと,
前記出力端子に第1の電極が接続されたブーストキャパシタとを有し,
前記入力信号の変化により前記第2のMOSFETが非導通になるときに,前記第1の駆動回路が前記第1のMOSFETのゲートを電源電圧まで駆動し,その後,前記第2の駆動回路が前記第1のMOSFETのドレインを前記電源電圧まで駆動してゲートを一時的に前記電源電圧より高くしつつ前記出力端子を前記電源電圧まで駆動し,その後,前記ブートキャパシタの第2の電極を駆動して前記出力端子を前記電源電圧より高く駆動する論理回路。
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2014
- 2014-04-18 JP JP2014086333A patent/JP5708865B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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