KR102313763B1 - 강유전성 메모리에서의 다중-레벨 저장 - Google Patents

강유전성 메모리에서의 다중-레벨 저장 Download PDF

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KR102313763B1
KR102313763B1 KR1020217006290A KR20217006290A KR102313763B1 KR 102313763 B1 KR102313763 B1 KR 102313763B1 KR 1020217006290 A KR1020217006290 A KR 1020217006290A KR 20217006290 A KR20217006290 A KR 20217006290A KR 102313763 B1 KR102313763 B1 KR 102313763B1
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크리스토퍼 존 가와무라
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마이크론 테크놀로지, 인크
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Abstract

강유전성 메모리 셀 또는 셀들을 동작시키기 위한 방법들, 시스템들, 및 디바이스들이 설명된다. 몇몇 예들에서, 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들은, 메모리 셀의 유전체와 연관된 제 1 전하 및 메모리 셀의 분극과 연관된 제 2 전하를 포함한, 다수의 전하들을 감지하는 것에 기초할 수 있다. 몇몇 경우들에서, 다중-레벨 액세스, 감지, 및 다른 동작들은 메모리 셀의 유전체와 연관된 제 1 전하를 감지 증폭기로 전달하는 것, 감지 증폭기를 격리시키는 것, 감지 증폭기를 활성화시키는 것, 메모리 셀의 분극과 연관된 제 2 전하를 감지 증폭기로 전달하는 것, 및 감지 증폭기를 다시 활성화시키는 것에 기초할 수 있다.

Description

강유전성 메모리에서의 다중-레벨 저장{MULTI-LEVEL STORAGE IN FERROELECTRIC MEMORY}
상호-참조
본 특허 출원은 2016년 6월 27일에 출원된, "강유전성 메모리에서의 다중-레벨 저장"이라는 제목의, Kawamura에 의한 미국 특허 출원 번호 제 15/194,178호에 대한 우선권을 주장하는, 2017년 6월 6일에 출원된, "강유전성 메모리에서의 다중-레벨 저장"이라는 제목의, PCT 출원 번호 PCT/US2017/036148호에 대한 우선권을 주장하며, 그 각각은 양수인에게 양도되며, 그 각각은 여기에서 전체적으로 참조로서 명확하게 통합된다.
다음은 일반적으로 메모리 디바이스들에 관한 것이며 보다 구체적으로 다수의 전하들을 사용한 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들에서 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그램함으로써 저장된다. 예를 들면, 이진 디바이스들은, 종종 로직 "1" 또는 로직 "0"으로 표시된, 두 개의 상태들을 갖는다. 다른 시스템들에서, 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스는 메모리 디바이스에서 저장된 상태를 판독하거나, 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에서 상태를 기록하거나, 또는 프로그램할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 및 기타를 포함한, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 예로서, 플래시 메모리는 외부 전원의 부재 시에도 연장된 시간 기간들 동안 데이터를 저장할 수 있다. 휘발성 메모리 디바이스들, 예로서 DRAM은 그것들이 외부 전원에 의해 주기적으로 리프레시되지 않는다면 시간에 걸쳐 그것들의 저장된 상태를 잃을 수 있다. 이진 메모리 디바이스는, 예를 들면, 하전 또는 방전 커패시터를 포함할 수 있다. 하전 커패시터는, 그러나, 누설 전류들을 통해 시간에 걸쳐 방전될 수 있어서, 저장된 정보의 손실을 야기한다. 휘발성 메모리의 특정한 특징들은 보다 빠른 판독 또는 기록 속도들과 같은, 성능 이점들을 제공하지만, 주기적인 리프레싱 없이 데이터를 저장하기 위한 능력과 같은, 비-휘발성 메모리의 특징들이 유리할 수 있다.
FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처들을 사용할 수 있지만 저장 디바이스로서 강유전성 커패시터의 사용으로 인해 비-휘발성 속성들을 가질 수 있다. FeRAM 디바이스들은 따라서 다른 비-휘발성 및 휘발성 메모리 디바이스들에 비교하여 개선된 성능을 가질 수 있다. 몇몇 FeRAM은 상이한 메모리 상태들을 생성하기 위한 노력으로 하나의 저장 메커니즘의 감지 윈도우들을 다수 회 나누는 것에 의존하지만, 그렇게 하는 것은 덜 신뢰 가능할 수 있으며 보다 복잡한 구성요소들 및 동작들을 요구할 수 있다.
여기에서의 개시는 다음의 도면들을 참조하며 이를 포함한다:
도 1은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 예시적인 메모리 어레이를 예시한다;
도 2는 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 메모리 셀의 예시적인 회로를 예시한다;
도 3은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 강유전성 메모리 셀에 대한 예시적인 히스테리시스 플롯들을 예시한다;
도 4a 및 도 4b는 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 강유전성 메모리 셀의 감지 기술들에 대한 타이밍 도들을 예시한다;
도 5는 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 예시적인 강유전성 메모리 어레이의 블록도를 예시한다;
도 6은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는, 메모리 어레이를 포함한, 시스템을 예시한다; 및
도 7 내지 도 10은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 위한 방법들을 예시하는 흐름도들이다.
강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 위한 기술들, 방법들, 및 장치들이 설명된다. 몇몇 예들에서, 감지는 메모리 셀과 연관된 다수의 전하들에 기초할 수 있으며, 강유전성 메모리 셀의 유전체와 연관된 제 1 전하 및 강유전성 메모리 셀의 분극과 연관된 제 2 전하와 관련될 수 있다. 이들 두 개의 전하들의 감지는 다수의 메모리 상태들을 생성하기 위해 하나의 저장 유형(예로서, 분극과 연관된 전하)의 감지 윈도우를 다수의 세그먼트들로 나누는 것과 연관된 이슈들 및 단점들을 피할 수 있다. 또한, 몇몇 경우들에서, 격리된 감지 앰프를 사용할 때, 두 개의 감지 사이클들이 강유전성 셀로부터 3개의 메모리 레벨들을 감지하기 위해 수행될 수 있다. 일 예로서, 하나의 레벨은 유전체-관련 전하에 기초할 수 있으며 두 개의 레벨들은 분극-관련 전하에 기초할 수 있다. 또 다른 예로서, 두 개의 레벨들은 유전체-관련 전하들에 기초할 수 있으며 하나의 레벨은 분극-관련 전하에 기초할 수 있다. 강유전성 메모리를 위한 다중-레벨 액세스(예로서, 기록, 판독), 감지, 및 다른 동작들은 극성에 기초하여 분극-관련 전하와 유전체-관련 전하 사이에서 메모리 레벨들을 나누는 것을 가능하게 하며, 이것은 감지 동안 3개의 상태들의 각각을 구별하는 신뢰성을 증가시킨다.
몇몇 예들에서, 메모리 셀은 적어도 메모리 셀의 일 부분(예로서, 유전체 요소)과 연관된 제 1 전하 및 메모리 셀의 제 2 부분(예로서, 분극 요소)과 연관된 제 2 전하를 저장할 수 있다. 감지는 제 2 전하(또는 제 2 전하의 제 2 부분)가 여전히 메모리 셀에 저장되는 동안 메모리 셀로부터 제 1 전하(또는 저장된 전하의 제 1 부분)를 전달하기 위해 하나 이상의 회로 구성요소들을 개시하는 것에 기초할 수 있다. 몇몇 경우들에서, 워드 라인은 유전체에 관한 제 1 전하를 메모리 셀로부터 감지 구성요소로 전달하기 위해 활성화될 수 있다. 몇몇 경우들에서, 감지 구성요소는 제 1 전하를 수신하며 그 후 제 1 전하를 감지하기 위해 격리된 후 제 1 시간에(at a first time) 활성화될 수 있다. 감지된 제 1 전하는 래치 내에 저장될 수 있다. 감지는 또한 제 1 전하가 저장되는 동안 메모리 셀의 분극에 관한 제 2 전하를 전달하기 위해 워드 라인을 활성화시키는 것에 기초할 수 있다. 몇몇 경우들에서, 감지 구성요소는 메모리 셀의 분극 디바이스와 연관된 제 2 전하를 수신할 수 있으며 감지 구성요소는 제 2 시간에(at a second time) 제 2 전하를 감지하기 위해 활성화될 수 있다. 몇몇 경우들에서, 감지된 제 2 전하는 하나 이상의 조건들에 기초하여 자동으로 회복되거나 또는 재기록될 수 있거나 또는 하나 이상의 동작들에 기초할 수 있다.
몇몇 예들에서, 분극-관련 전하 및 유전체-관련 전하를 사용하는 것은 3-상태 메모리 셀을 제공한다. 이러한 유형의 셀을 사용하는 것은 두 개의 상태들(예로서, 분극에 관한 것들)이 비-휘발성이며, 하나의 상태(예로서, 유전체에 관한 것)가 휘발성이도록 허용할 수 있다. 비-휘발성 비트들은 정지 또는 비-가동 상태와 같은 제 1 상태 동안 사용될 수 있으며, 휘발성 비트는 셀의 메모리 크기를 확대하기 위해 가동 상태와 같은, 제 2 상태 동안 사용될 수 있다. 몇몇 경우들에서, 분극-관련 전하는 양 또는 음의 극성을 포함할 수 있다. 몇몇 경우들에서, 유전체-관련 전하는 양 또는 음의 극성을 포함할 수 있으며, 몇몇 경우들에서, 전하들의 각각은 동일한 극성 또는 상이한 극성들을 가질 수 있다. 몇몇 경우들에서, 이러한 유형의 메모리 셀을 사용하는 것은, 이중 저장 방법들 또는 기술들을 허용하며, 각각은 메모리 셀의 유전체 또는 분극과 연관될 수 있는 상이한 전하들에 기초한다. 몇몇 예들에서, 휘발성 저장(예로서, 유전체-관련) 및 비-휘발성 저장(예로서, 분극-관련) 양쪽 모두는 동일한 물리적 셀에서 발생할 수 있어서, 본 개시의 양상들에 따른 조밀한 저장 및 보다 효율적인 프로세싱과 동작들을 허용한다. 액세스, 감지, 및 기타(이하에서 설명되는 바와 같이)를 포함한, 다중-레벨 동작들에서, 양쪽 저장 모드들 모두가 사용될 수 있다. 이하에서 보다 상세하게 설명되는 바와 같이, 조합된 휘발성 및 비-휘발성 저장은 본 개시의 양상들에 따른 각각의 유형과 연관된 셀 및 관련된 동작들에 DRAM-형 메모리(예로서, 휘발성 메모리 유형) 및 FeRAM-형 메모리(예로서, 비-휘발성 메모리 유형)를 통합하는 것에 기초할 수 있다.
상기 도입된 본 개시의 특징들은 이하에서 메모리 어레이의 맥락에서 추가로 설명된다. 특정 예들이 그 후 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 위해 설명된다. 본 개시의 이들 및 다른 특징들은 다수의 전하들에 기초한 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들과 관련되는 장치 다이어그램들, 시스템 다이어그램들 및 흐름도들에 의해 추가로 예시되며 그것을 참조하여 설명된다.
도 1은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 예시적인 메모리 어레이(100)를 예시한다. 메모리 어레이(100)는 또한 전자 메모리 장치로서 불리울 수 있다. 메모리 어레이(100)는 상이한 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 각각의 메모리 셀(105)은 상태 0 및 상태 1로 표시된, 두 개의 상태들을 저장하도록 프로그램 가능할 수 있다. 몇몇 경우들에서, 메모리 셀(105)은 두 개 이상의 로직 상태들(예로서, 3개 이상의 값들)을 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태들을 나타내는 전하를 저장하기 위해 커패시터를 포함할 수 있으며; 예를 들면, 하전 및 비하전 커패시터는 각각, 두 개의 로직 상태들을 나타낼 수 있다. DRAM 아키텍처들은 일반적으로 이러한 설계를 사용할 수 있으며, 이용된 커패시터는 선형 전기 분극 속성들을 가진 유전체 재료를 포함할 수 있다. 반대로, 강유전성 메모리 셀은 유전체 재료로서 강유전성을 가진 커패시터를 포함할 수 있다. 강유전성 커패시터의 전하의 상이한 레벨들은 상이한 로직 상태들을 나타낼 수 있다. 몇몇 경우들에서, 강유전성 커패시터는 유전체와 연관된 제 1 전하(또는 전하의 제 1 부분) 및 분극과 연관된 제 2 전하(또는 전하의 제 2 부분)를 저장할 수 있다. 강유전성 재료들은 비-선형 분극 속성들을 가질 수 있으며; 강유전성 메모리 셀(105)의 몇몇 세부사항들 및 이점들은 이하에서 논의된다.
판독 및 기록과 같은 동작들은 적절한 액세스 라인(110) 및 디지트 라인(115)을 활성화시키거나 또는 선택함으로써 메모리 셀들(105) 상에서 수행될 수 있다. 액세스 라인들(110)은 또한 워드 라인들(110)로 불리울 수 있으며 디지트 라인들(115)은 또한 비트 라인들(115)로 불리울 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화시키거나 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 도전성 재료들로 만들어진다. 예를 들면, 워드 라인들(110) 및 디지트 라인들(115)은 금속들(구리, 알루미늄, 금, 텅스텐 등과 같은), 금속 합금들, 다른 도전성 재료들 등으로 만들어질 수 있다. 도 1의 예에 따르면, 메모리 셀들(105)의 각각의 로우는 단일 워드 라인(110)에 연결되며, 메모리 셀들(105)의 각각의 컬럼은 단일 디지트 라인(115)에 연결된다.
하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화시킴으로써(예로서, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가함으로써), 단일 메모리 셀(105)은 그것들의 교차점에서 액세스될 수 있다. 메모리 셀(150)을 액세스하는 것은 메모리 셀(105)을 판독하거나 또는 기록하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)의 교차점은 메모리 셀의 어드레스로 불리울 수 있다. 몇몇 예들에서, 판독 동작은 강유전성 메모리로부터 다수의 레벨들을 감지하는 것을 포함할 수 있다. 이들 동작들은 유전체 전하가 감지 앰프에서 수신되게 함으로써 메모리 셀로부터 유전체 전하를 감지하는 것, 감지 앰프를 격리시키고 활성화시키는 것, 및 래치에 유전체 전하를 저장하는 것을 포함할 수 있다. 이들 동작들은 또한 분극 전하가 감지 앰프에 수신되게 함으로써 메모리 셀로부터 분극 전하를 감지하는 것, 및 감지 앰프를 활성화시키는 것을 포함할 수 있다. 몇몇 예들에서, 메모리 셀로부터의 유전체 전하 및 분극 전하의 극성에 적어도 부분적으로 기초하여, 판독 동작은 강유전성 메모리로부터 다수의 레벨들을 감지하는 것을 포함할 수 있다. 몇몇 예들에서, 메모리 셀로부터의 유전체 전하 및 분극 전하의 극성에 적어도 부분적으로 기초하여, 판독 동작이 수행될 수 있다. 몇몇 예들에서, 이러한 판독 동작은 유전체 전하의 극성을 결정하기 위해 제 1 시간에 셀을 액세스하는 것, 결정된 유전체 전하 극성을 저장하는 것, 메모리 셀로부터 분극 전하를 결정하기 위해 셀(즉, 동일한 또는 상이한 셀)을 액세스하는 것, 및 그 후 본 개시의 다양한 양상들에서 설명된 바와 같이 판독에 기초하여 하나 이상의 다른 동작들을 개시하는 것을 포함할 수 있다. 몇몇 경우들에서, 상이한 전하-관련 정보의 판독 동작들은 동시에, 중첩 간격들로, 연속하여, 연속 간격들로, 또는 병렬로 수행될 수 있다.
몇몇 아키텍처들에서, 셀의 로직-저장 디바이스, 예로서 커패시터는 선택 구성요소에 의해 디지트 라인으로부터 전기적으로 격리될 수 있다. 워드 라인(110)은 선택 구성요소에 연결될 수 있으며 이를 제어할 수 있다. 예를 들면, 선택 구성요소는 트랜지스터일 수 있으며 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화시키는 것은 메모리 셀(105)의 커패시터와 그것의 대응하는 디지트 라인(115) 사이에서 전기적 연결 또는 폐쇄 회로를 야기한다. 디지트 라인은 그 후 메모리 셀(105)을 판독하거나 또는 기록하기 위해 액세스될 수 있다. 몇몇 예들에서, 워드 라인(110)은 감지를 가능하게 하기 위해 다수 회 활성화될 수 있다. 몇몇 경우들에서, 워드 라인(110)은 제 1 시간에 제 1 유형의 제 1 전하(예로서, 유전체 전하)의 감지를 가능하게 하기 위해 제 2 시간에 제 2 유형의 제 2 전하(예로서, 분극 전하)의 감지를 가능하게 하기 위해 활성화될 수 있다. 몇몇 경우들에서, 제 1 시간 및 제 2 시간은 비연속적이거나 또는 시간적으로 분리될 수 있다.
메모리 셀들(105)을 액세스하는 것은 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 몇몇 예들에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하며 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킨다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하며 적절한 디지트 라인(115)을 활성화시킨다. 예를 들면, 메모리 어레이(100)는 WL_1 내지 WL_M으로 라벨링된, 다수의 워드 라인들(110), 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인들(115)을 포함할 수 있으며, 여기에서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 디지트 라인(115), 예로서 WL_2 및 DL_3을 활성화시킴으로써, 그것들의 교차점에서 메모리 셀(105)이 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해, 판독되거나, 또는 감지 구성요소(125)에 의해 감지될 수 있다. 예를 들면, 메모리 셀(105)을 액세스한 후, 메모리 셀(105)의 강유전성 커패시터는 그것의 대응하는 디지트 라인(115)으로 제 1 전하(예로서, 유전체 전하)를 방출할 수 있다. 또 다른 예로서, 메모리 셀(105)을 액세스한 후, 메모리 셀(105)의 강유전성 커패시터는 그것의 대응하는 디지트 라인(115)으로 제 2 전하(예로서, 분극 전하)를 방출할 수 있다. 강유전성 커패시터를 방전시키는 것은 강유전성 커패시터로 바이어싱하거나, 또는 그것에 전압을 인가하는 것에 기초할 수 있다. 방전은 디지트 라인(115)의 전압에서의 변화를 유도할 수 있으며, 감지 구성요소(125)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 기준 전압(도시되지 않음)에 비교할 수 있다. 예를 들면, 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는다면, 감지 구성요소(125)는 메모리 셀(105)에서의 저장된 상태가 제 1 미리 정의된 로직 값에 관련된다고 결정할 수 있다. 몇몇 경우들에서, 이러한 제 1 값은 상태 1을 포함할 수 있거나, 또는 둘 이상의 값들(예로서, 셀 당 3개의 상태들 또는 셀 당 1.5 비트들)을 저장하는 것을 가능하게 하는 다중-레벨 감지와 연관된 다른 로직 값들을 포함한 또 다른 값일 수 있다. 몇몇 예들에서, 미리 정의된 인코딩 로직 값들은 본 개시의 양상들을 참조하여 설명된 바와 같이 메모리 셀로 기록하며 그로부터 판독하기 위한 메모리 셀 상태들로 매핑될 수 있다. 감지 구성요소(125)는, 래칭으로 불리울 수 있는, 신호들에서의 차이를 검출하고 이를 증폭시키기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 메모리 셀(105)의 검출된 로직 상태는 그 후 컬럼 디코더(130)를 통해 출력(135)으로서 출력될 수 있다.
몇몇 예들에서, 신호들에서의 차이를 검출하고 증폭시키는 것(즉, 래칭)은 감지 구성요소(125)에서 감지되는 제 1 전하를 제 1 시간에 래칭하는 것을 포함할 수 있다. 이러한 제 1 전하의 일 예는 메모리 셀(105)과 연관된 유전체 전하를 래칭하는 것을 포함할 수 있다. 예로서, 감지 구성요소(125)는 메모리 셀(105)과 연관된 유전체 전하를 감지할 수 있다. 감지된 유전체 전하는 감지 구성요소(125) 내에서의 래치 또는 감지 구성요소(125)와 전자적으로 연통하는(in electronic communication) 별개의 래치에서 래칭될 수 있다. 몇몇 예들에서, 신호들에서의 차이를 검출하고 증폭시키는 것(즉, 래칭)은 감지 구성요소(125)에서 감지되는 제 2 전하를 제 2 시간에 래칭하는 것을 포함할 수 있다. 이러한 제 2 전하의 일 예는 메모리 셀(105)과 연관된 분극 전하를 포함할 수 있다. 예로서, 감지 구성요소(125)는 메모리 셀(105)과 연관된 분극 전하를 감지할 수 있다. 감지된 분극 전하는 감지 구성요소(125) 내에서의 래치 또는 감지 구성요소(125)와 전자적으로 연통하는 별개의 래치에서 래칭될 수 있다. 다른 경우들에서, 이러한 제 2 전하는 래칭되지 않으며, 메모리 셀로 다시 재기록된다.
메모리 셀(105)은 관련 있는 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써, 설정되거나, 또는 기록될 수 있다. 상기 논의된 바와 같이, 워드 라인(110)을 활성화시키는 것은 메모리 셀들(105)의 대응하는 로우를 그것들 각각의 디지트 라인들(115)에 전기적으로 연결한다. 워드 라인(110)이 활성화되는 동안 관련 있는 디지트 라인(115)을 제어함으로써, 메모리 셀(105)이 기록될 수 있다 - 즉, 상태가 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130)는 메모리 셀들(105)로 기록될 데이터, 예를 들면, 입력(135)을 수용할 수 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터에 걸쳐 전압을 인가함으로써 기록될 수 있다. 이러한 프로세스는 이하에서 보다 상세하게 논의된다. 몇몇 예들에서, 메모리 셀(105)은 판독 동작 후 다수의 전하들을 포함하기 위해 기록될 수 있다(예로서, 후기록(write-back) 동작에 기초하여). 몇몇 경우들에서, 메모리 셀(105)은 셀로부터(또는, 대안적으로 몇몇 경우들에서 다른 셀들로부터) 판독되어 온 데이터를 후 기록하기 위해 또는 데이터를 리프레시하기 위해 판독 동작 후 기록될 수 있다. 몇몇 경우들에서, 기록 동작은 제 1 전하(예로서, 분극 전하) 및 제 2 전하(예로서, 유전체 전하)를 메모리 셀(105)에 기록하는 것을 포함할 수 있다. 몇몇 경우들에서, 하나의 전하를 메모리 셀(105)에 기록하는 것은 하나 이상의 다른 구성요소들(예로서, 감지 증폭기)의 전압에 대한 셀 판의 전압에 기초할 수 있다. 몇몇 경우들에서, 메모리 셀에 제 1 전하(예로서, 분극 전하)를 기록하는 것은 제 2 전하(예로서, 유전체 전하)를 메모리 셀에 기록하기 전에, 그것과 중첩 간격 동안, 또는 그것과 동시에 발생할 수 있다. 몇몇 경우들에서, 기록 동작은 메모리 셀(105)의 분극 상태, 유전체 상태, 또는 양쪽 모두를 설정하는 것에, 또는 셀 또는 구성요소 선택을 사용하여 하나 이상의 디지트들을 플립핑하는 것에 의해 기초할 수 있다.
몇몇 메모리 아키텍처들에서, 메모리 셀(105)을 액세스하는 것은 저장된 로직 상태를 저하시키거나 또는 파괴할 수 있으며 재-기록 또는 리프레시 동작들은 원래 로직 상태를 메모리 셀(105)에 되돌려주기 위해 수행될 수 있다. 예를 들면, DRAM에서, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전될 수 있어서, 저장된 로직 상태를 변질시킬 수 있다. 따라서 로직 상태는 감지 동작 후 재기록될 수 있다. 부가적으로, 단일 워드 라인(110)을 활성화시키는 것은 로우에서 모든 메모리 셀들의 방전을 야기할 수 있으며; 따라서, 로우에서 몇몇 또는 모든 메모리 셀들(105)은 재-기록될 필요가 있을 수 있다.
DRAM을 포함한, 몇몇 메모리 아키텍처들은 그것들이 외부 전원에 의해 주기적으로 리프레시되지 않는다면 시간에 걸쳐 그것들의 저장된 상태를 잃을 수 있다. 예를 들면, 하전 커패시터는 누설 전류들을 통해 시간에 걸쳐 방전될 수 있어서, 저장된 정보의 손실을 야기한다. 이들 소위 휘발성 메모리 디바이스들의 리프레시 레이트는 비교적 높을 수 있으며, 예로서, DRAM 어레이들에 대해 초당 수십 개의 리프레시 동작들일 수 있으며, 이것은 상당한 전력 소비를 야기할 수 있다. 점점 더 많은 메모리 어레이들을 갖고, 증가된 전력 소비는, 특히 배터리와 같은, 한정된 전원에 의존하는 이동 디바이스들에 대해, 메모리 어레이들의 배치 또는 동작을 못하게 할 수 있다(예로서, 전력 공급들, 열 발생, 재료 제한들 등). 이하에서 논의되는 바와 같이, 강유전성 메모리 셀들(105)은 다른 메모리 아키텍처들에 대해 개선된 성능을 야기할 수 있는 유리한 속성들을 가질 수 있다.
예를 들면, 강유전성 메모리 셀들(105)은 유전체 전하 및 분극 전하와 같은, 다수의 전하들의 저장을 허용할 수 있다. 이들 상이한 상태들을 저장하는 것은 관련된 감지 윈도우를 분할하거나 또는 나눌 필요 없이, 전하들에 기초하여 다중-레벨 액세스, 감지, 및 다른 동작들을 허용할 수 있다. 예를 들면, 몇몇 경우들에서, 강유전성 메모리 셀들(105)은 각각이 대응하는 극성을 갖는 유전체-관련 전하 및 분극-관련 전하를 저장할 수 있으며, 이것은 "+" 또는 "-" 부호를 갖고 표기될 수 있다. 다양한 동작들을 수행함으로써, 각각의 전하의 극성 및 값이 감지되고 결정될 수 있다 - 다중-레벨 저장 및 감지를 허용한다. 몇몇 경우들에서, 이러한 저장 및 감지는 상이한 극성들 또는 동일한 극성을 가진 유전체-관련 전하 및 분극-관련 전하에 기초할 수 있다.
메모리 제어기(140)는 로우 디코더(120), 컬럼 디코더(130), 및 감지 구성요소(125)와 같은, 다양한 구성요소들을 통해 메모리 셀들(105)의 동작(예로서, 판독, 기록, 재-기록, 리프레시 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 로우 및 컬럼 어드레스 신호들을 발생시킬 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전압 레벨들을 제공하고 제어할 수 있다. 일반적으로, 여기에서 논의된 인가된 전압의 진폭, 형태, 또는 지속 기간은 조정되거나 또는 변경될 수 있으며 메모리 어레이(100)를 동작시키기 위한 다양한 동작들에 대해 상이할 수 있다. 더욱이, 메모리 어레이(100) 내에서의 하나, 다수, 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있으며; 예를 들면, 메모리 어레이(100)의 다수 또는 모든 셀들은 모든 메모리 셀들(105), 또는 메모리 셀들(105)의 그룹이 단일 로직 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다.
도 2는 메모리 셀(105)을 포함하며 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작을 지원하는 예시적인 회로(200)를 예시한다. 회로(200)는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a), 및 감지 구성요소(125-a)를 포함하며, 이것은 도 1을 참조하여 설명된 바와 같이, 각각 메모리 셀(105), 워드 라인(110), 디지트 라인(115), 및 감지 구성요소(125)의 예들일 수 있다. 메모리 셀(105-a)은 제 1 판, 셀 판(230), 및 제 2 판, 셀 최하부(215)를 가진 커패시터(205)와 같은, 로직 저장 구성요소를 포함할 수 있다. 셀 판(230) 및 셀 최하부(215)는 그것들 사이에 배치된 강유전성 재료를 통해 용량성 결합될 수 있다. 셀 판(230) 및 셀 최하부(215)의 배향은 메모리 셀(105-a)의 동작을 변경하지 않고 플립핑될 수 있다. 회로(200)는 또한 선택 구성요소(220) 및 기준 신호(225)를 포함한다. 도 2의 예에서, 셀 판(230)은 판 라인(210)을 통해 액세스될 수 있으며 셀 최하부(215)는 디지트 라인(115-a)을 통해 액세스될 수 있다. 상기 설명된 바와 같이, 다양한 상태들은 커패시터(205)를 하전시키거나 또는 방전시킴으로써 저장될 수 있다.
커패시터(205)의 저장된 상태는 회로(200)에 나타내어진 다양한 요소들을 동작시킴으로써 판독되거나 또는 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자적으로 연통할 수 있다. 예를 들면, 커패시터(205)는 선택 구성요소(220)가 비활성화될 때 디지트 라인(115-a)으로부터 격리될 수 있으며, 커패시터(205)는 선택 구성요소(220)가 활성화될 때 디지트 라인(115-a)에 연결될 수 있다. 선택 구성요소(220)를 활성화시키는 것은 메모리 셀(105-a)을 선택하는 것으로 불리울 수 있다.
몇몇 경우들에서, 선택 구성요소(220)는 트랜지스터이며 그것의 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어되고, 여기에서 전압 크기는 트래지스터의 임계 크기보다 크다. 워드 라인(110-a)은 선택 구성요소(220)를 활성화시킬 수 있으며; 예를 들면, 워드 라인(110-a)에 인가된 전압은 트랜지스터 게이트에 인가되어, 디지트 라인(115-a)과 커패시터(205)를 연결한다. 대안적인 실시예에서, 선택 구성요소(220) 및 커패시터(205)의 위치들은 스위칭될 수 있어서, 선택 구성요소(220)가 판 라인(210)과 셀 판(230) 사이에 연결되며 커패시터(205)가 디지트 라인(115-a)과 선택 구성요소(220)의 다른 단자 사이에 있도록 한다. 이 실시예에서, 선택 구성요소(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자적으로 연통한 채로 있을 수 있다. 이러한 구성은 판독 및 기록 동작들에 대한 대안적인 타이밍 및 바이어싱과 연관될 수 있다.
메모리 셀(105-a)의 동작에서, 고정된 또는 일정한 전압은 판 라인(210)을 사용하여 셀 판(230)에 인가될 수 있다 - 예로서, 고정된 전압은 감지 구성요소(125-a)에 공급된 전압의 절반일 수 있다. 즉, 판 라인(210)에 인가된 전압은 고정된 전압으로 있을 수 있으며 상기 설명된 바와 같이 변경되지 않을 수 있다. 이러한 동작은 "고정 셀 판"으로 불리울 수 있다. 강유전성 메모리 셀(105-a)을 판독하기 위해, 디지트 라인(115-a)은 가상으로 접지되며 그 다음에 워드 라인(110-a)에 전압을 인가하기 전에 가상 접지로부터 격리될 수 있다. 상기와 같이, 강유전성 메모리 셀(105-a)을 선택하는 것은, 판 라인(210)이 유한 전압에서 유지되며 디지트 라인(115-a)이 가상으로 접지되었으므로, 커패시터(205)에 걸쳐 전압 차를 야기할 수 있다. 그 결과, 디지트 라인(115-a)의 전압은 변할 수 있으며, 예로서 몇몇 유한 값이 될 수 있다. 몇몇 경우들에서, 이러한 유도된 전압은 기준 전압과 감지 구성요소(125-a)에서 비교될 수 있다.
커패시터(205)의 판들 사이에서의 강유전성 재료로 인해, 및 이하에서 보다 상세하게 논의되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)으로의 연결 시 방전하지 않을 수 있다. 하나의 스킴에서, 강유전성 커패시터(205)에 의해 저장된 로직 상태를 감지하기 위해, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하기 위해 바이어싱될 수 있으며 전압은 판 라인(210)에 인가될 수 있다. 몇몇 경우들에서, 디지트 라인(115-a)은 가상으로 접지되며 그 후 판 라인(210) 및 워드 라인(110-a)을 바이어싱하기 전에 가상 접지로부터 격리된다(즉, "플로팅"). 판 라인(210)을 바이어싱하는 것은 커패시터(205)에 걸쳐 전압 차(예로서, 판 라인(210) 전압 마이너스 디지트 라인(115-a) 전압)를 야기할 수 있다. 전압 차는 커패시터(205) 상에서 저장된 전하에서의 변화를 산출할 수 있으며, 여기에서 저장된 전하에서의 변화의 크기는 커패시터(205)의 초기 상태에 의존할 수 있다 - 예로서, 초기 상태가 미리 정의된 로직 값을 저장하였는지(예로서, 저장된 초기 상태가 유전체 전하 및/또는 분극 전하를 포함하는지에 관계없이, 상태 1, 상태 0, 3개 이상의 가능한 값들 중 하나). 이것은 커패시터(205) 상에 저장된 전하에 기초하여 디지트 라인(115-a)의 전압에서의 변화를 유도할 수 있다. 셀 판(230)으로의 전압을 변경함으로써 메모리 셀(105-a)의 동작은 "이동 셀 판"으로 불리울 수 있다.
디지트 라인(115-a)의 전압에서의 변화는 그것의 고유 용량에 의존할 수 있다 - 전하가 디지트 라인(115-a)을 통해 흐름에 따라, 몇몇 유한 전하는 디지트 라인(115-a)에 저장될 수 있으며 결과적인 전압은 고유 용량에 의존한다. 고유 용량은 디지트 라인(115-a)의, 치수들을 포함한, 물리적 특성들에 의존할 수 있다. 디지트 라인(115-a)은 많은 메모리 셀들(105)을 연결할 수 있으며 따라서 디지트 라인(115-a)은 무시할 수 없는 정전용량(예로서, 약 피코패럿(pF))을 야기하는 길이를 가질 수 있다. 디지트 라인(115-a)의 결과적인 전압은 그 후 메모리 셀(105-a)에서의 저장된 로직 상태를 결정하기 위해 감지 구성요소(125-a)에 의해 기준(예로서, 기준 라인의 전압)에 비교될 수 있다.
다른 감지 프로세스들이 사용될 수 있다. 예를 들면, 감지는 메모리 셀(예로서, 메모리 셀(105-a))과 연관된 다수의 전하들에 기초할 수 있다. 몇몇 경우들에서, 메모리 셀(105-a)은 적어도 메모리 셀의 하나의 부분 또는 양상과 연관된 제 1 전하 및 메모리 셀의 제 2 부분 또는 양상과 연관된 제 2 전하를 저장할 수 있다. 몇몇 경우들에서, 제 1 전하는 메모리 셀의 유전체와 연관될 수 있다. 몇몇 경우들에서, 제 2 전하는 메모리 셀의 분극과 연관될 수 있다. 다른 예들 및 변화들이 또한 고려된다.
감지는 제 2 전하가 여전히 메모리 셀(105-a)에 저장되는 동안 메모리 셀(105-a)로부터 제 1 전하의 전달을 개시하기 위해 하나 이상의 회로 구성요소들을 활성화시키는 것에 기초할 수 있다. 몇몇 경우들에서, 워드 라인(110-a)은 메모리 셀로부터 감지 구성요소(125-a)(예로서, 감지 증폭기)로 유전체 전하와 같은 제 1 전하를 전달하기 위해 활성화될 수 있다. 몇몇 경우들에서, 감지 구성요소(125-a)는 메모리 셀의 유전체와 연관된 제 1 전하를 수신할 수 있으며 감지 증폭기는 제 1 전하를 감지하기 위해 제 1 시간에 활성화될 수 있다. 감지된 제 1 전하는 감지 구성요소(125-a) 또는 감지 구성요소(125-a)와 전자적으로 연통하는 구성요소 내에 저장될 수 있다. 몇몇 경우들에서, 감지된 유전체 전하는 하나 이상의 래치들 내에 저장될 수 있다.
감지는 또한 제 1 전하가 하나 이상의 구성요소들에 저장되는 동안 메모리 셀(105-a)로부터 제 2 전하의 전달을 개시하기 위해 하나 이상의 회로 구성요소들을 활성화시키는 것에 기초할 수 있다. 몇몇 경우들에서, 워드 라인(110-a)은 메모리 셀로부터 감지 구성요소(125-a)(예로서, 감지 증폭기)로 분극 전하와 같은, 제 2 전하를 전달하기 위해 활성화될 수 있다. 몇몇 경우들에서, 감지 구성요소(125-a)는 메모리 셀의 분극과 연관된 제 2 전하를 수신할 수 있으며 감지 증폭기는 제 2 전하를 감지하기 위해 제 2 시간에 활성화될 수 있다. 감지된 제 2 전하는 감지 구성요소(125-a) 또는 감지 구성요소(125-a)에 관련된 구성요소 내에 저장될 수 있다. 몇몇 경우들에서, 감지된 제 2 전하는 하나 이상의 래치들 내에 저장될 수 있다. 다른 경우들에서, 감지된 제 2 전하는 저장되지 않을 수 있으며 감지 구성요소(125-a)(예로서, 빠른-응답 출력에 관련된)로부터 메모리 셀로 회복되거나 또는 재기록될 수 있다.
감지 구성요소(125-a)는, 래칭으로서 불리울 수 있는, 신호들에서 차이를 검출하고 증폭시키기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 감지 구성요소(125-a)는 기준 전압일 수 있는, 디지트 라인(115-a) 및 기준 신호(225)의 전압을 수신하고 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교에 기초하여 보다 높은(예로서, 양) 또는 보다 낮은(예로서, 음 또는 접지) 공급 전압으로 이끌어질 수 있다. 예를 들면, 디지트 라인(115-a)이 기준 신호(225)보다 높은 전압을 갖는다면, 감지 증폭기 출력은 양의 공급 전압으로 이끌어질 수 있다. 몇몇 경우들에서, 감지 증폭기는 부가적으로 디지트 라인(115-a)을 공급 전압으로 이끌 수 있다. 감지 구성요소(125-a)는 그 후 감지 증폭기의 출력 및/또는 디지트 라인(115-a)의 전압을 래칭할 수 있으며, 이것은 메모리 셀(105-a)에서의 저장된 상태, 예로서, 상태 1, 즉 3개의 가능한 값들 중 첫 번째를 결정하기 위해 사용될 수 있다. 대안적으로, 디지트 라인(115-a)이 기준 신호(225)보다 낮은 전압을 갖는다면, 감지 증폭기 출력은 음 또는 접지 전압으로 이끌어질 수 있다. 감지 구성요소(125-a)는 메모리 셀(105-a)에서의 저장된 상태, 예로서 상태 0, 즉 3개의 가능한 값들 중 두 번째 또는 세 번째를 결정하기 위해 감지 증폭기 출력을 유사하게 래칭할 수 있다. 메모리 셀(105-a)의 래칭된 로직 상태는 그 후, 예를 들면, 도 1을 참조하여 출력(135)으로서 컬럼 디코더(130)를 통해, 출력될 수 있다.
고정된 셀 판 스킴에 대하여, 메모리 셀(105-a)을 기록하는 것은 선택 구성요소(220)를 활성화시키는 것 및 디지트 라인(115-a)을 사용하여 셀 최하부(215)를 바이어싱하는 것을 포함할 수 있다. 몇몇 경우들에서, 셀 판(230)의 고정된 전압 크기는 감지 구성요소(125-a)의 공급 전압들 사이에서의 값일 수 있으며, 감지 구성요소(125-a)는 디지트 라인(115-a)의 전압을 높은 또는 낮은(예로서, 접지 또는 음) 공급 전압과 같은 전압으로 이끌기 위해 사용될 수 있다. 예를 들면, 분극 값에 관련된 제 1 미리 정의된 로직 값(예로서, 상태 0, 또는 3개 이상의 가능한 값들 중 제 1 미리 정의된 로직 값)을 기록하기 위해, 셀 최하부(215)는 낮게 취해질 수 있으며, 즉, 디지트 라인(115-a)의 전압은 낮은 공급 전압으로 이끌어질 수 있다. 게다가, 분극 값에 관련된 제 2 미리 정의된 로직 값(예로서, 상태 1, 또는 3개 이상의 가능한 값들 중 제 2 미리 정의된 로직 값)을 기록하기 위해, 셀 최하부(215)는 높게 취해질 수 있으며 - 예로서, 디지트 라인(115-a)의 전압은 높은 공급 전압으로 이끌어질 수 있다.
메모리 셀(105-a)을 기록하기 위해, 전압은 커패시터(205)에 걸쳐 인가될 수 있다. 다양한 방법들이 사용될 수 있다. 일 예에서, 선택 구성요소(220)는 디지트 라인(115-a)에 커패시터(205)를 전기적으로 연결하기 위해 워드 라인(110-a)을 통해 활성화될 수 있다. 전압은 셀 판(230)(판 라인(210)을 통해) 및 셀 최하부(215)(디지트 라인(115-a)을 통해)의 전압을 제어함으로써 커패시터(205)에 걸쳐 인가될 수 있다. 상태 0(또는 3개 이상의 가능한 값들 중 제 1 미리 정의된 로직 값)을 기록하기 위해, 셀 판(230)은 높게 취해질 수 있으며, 즉, 양의 전압이 판 라인(210)에 인가될 수 있고, 셀 최하부(215)는 낮게 취해질 수 있으며, 예로서 가상으로 접지하거나 또는 디지트 라인(115-a)에 음의 전압을 인가한다. 반대 프로세스가 상태 1(또는 3개 이상의 가능한 값들 중 제 1 미리 정의된 로직 값)을 기록하기 위해 수행되며, 여기에서 셀 판(230)은 낮게 취해지며 셀 최하부(215)는 높게 취해진다.
도 3a 및 도 3b는 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 메모리 셀에 대한 히스테리시스 곡선들(300-a(도 3a) 및 300-b(도 3b))을 가진 비-선형 전기적 속성들의 예들을 예시한다. 히스테리시스 곡선들(300-a 및 300-b)은 각각 예시적인 강유전성 메모리 셀 기록 및 판독 프로세스를 예시한다. 히스테리시스 곡선들(300)은 전압 차(V)의 함수로서 강유전성 커패시터(예로서, 도 2의 커패시터(205)) 상에 저장된 전하(Q)를 묘사한다.
강유전성 재료는 자발적 전기 분극에 의해 특성화되며, 즉 그것은 전기장의 부재 시 비-제로 전기 분극을 유지한다. 예시적인 강유전성 재료들은 바륨 티탄산염(BaTiO3), 납 티탄산염(PbTiO3), 납 지르코늄 티탄산염(PZT), 및 스트론튬 비스무트 탄탈산염(SBT)을 포함한다. 여기에서 설명된 강유전성 커패시터들은 이들 및 다른 강유전성 재료들을 포함할 수 있다. 강유전성 커패시터 내에서의 전기 분극은 강유전성 재료의 표면에서 순 전하를 야기하며 커패시터 단자들을 통해 반대 전하를 끌어들인다. 따라서, 전하는 강유전성 재료 및 커패시터 단자들의 계면에 저장된다. 전기 분극이 비교적 긴 시간들 동안, 심지어 무기한으로, 외부에서 인가된 전기장의 부재 시 유지될 수 있기 때문에, 전하 누설은 예를 들면, DRAM 어레이들에서 이용된 커패시터들과 비교하여 상당히 감소될 수 있다. 이것은 몇몇 DRAM 아키텍처들에 대해 상기 설명된 바와 같이 리프레시 동작들을 수행하기 위한 요구를 감소시킬 수 있다.
히스테리시스 곡선들(300)은 커패시터의 단일 단자의 관점으로부터 이해될 수 있다. 예로서, 강유전성 재료가 음의 분극을 갖는다면, 양의 전하는 단자에 누적된다. 마찬가지로, 강유전성 재료가 양의 분극을 갖는다면, 음의 전하가 단자에 누적된다. 부가적으로, 히스테리시스 곡선들(300)에서의 전압들은 커패시터에 걸친 전압 차를 나타내며 방향성이라는 것이 이해되어야 한다. 예를 들면, 양의 전압은 논의 중인 단자(예로서, 셀 판(230))에 양의 전압을 인가하고 접지(또는 대략 제로 볼트(0V))에서 제 2 단자(예로서, 셀 최하부(215))를 유지함으로써 실현될 수 있다. 음의 전압은 접지에서 논의 중인 단자를 유지하며 제 2 단자에 양의 전압을 인가함으로써 인가될 수 있고 - 즉, 양의 전압들은 논의 중인 단자를 음성 분극시키기 위해 인가될 수 있다. 유사하게, 두 개의 양의 전압들, 두 개의 음의 전압들, 또는 양의 및 음의 전압들의 임의의 조합은 히스테리시스 곡선들(300)에 도시된 전압 차를 발생시키기 위해 적절한 커패시터 단자들에 인가될 수 있다.
히스테리시스 곡선(300-a)에 묘사된 바와 같이, 강유전성 재료는 제로 전압 차를 갖고 양의 또는 음의 분극을 유지할 수 있어서, 두 개의 가능한 하전 상태들: 전하 상태(305) 및 전하 상태(310)를 야기한다. 도 3의 예에 따르면, 전하 상태(305)는 상태 0을 나타낼 수 있으며 전하 상태(310)는 상태 1을 나타낼 수 있다. 몇몇 예들에서, 각각의 전하 상태들의 로직 값들은 메모리 셀을 동작시키도록 다른 스킴들을 수용하기 위해 역전될 수 있다. 몇몇 예들에서, 전하 상태(305)는 본 개시의 다양한 양상들에 대하여 설명된 바와 같이, 다중-레벨 동작들에 기초하여 3개 이상의 가능한 값들 중 제 1 미리 정의된 로직 값을 나타낸다. 몇몇 예들에서, 전하 상태(310)는 본 개시의 다양한 양상들에 대하여 설명된 바와 같이, 다중-레벨 동작들에 기초하여 3개 이상의 가능한 값들 중 제 2 미리 정의된 로직 값을 나타낸다. 몇몇 경우들에서, 다른 로직 값 인코딩이 총 이용 가능한 다중-레벨 상태들(예로서, 유전체 및 분극 전하-관련 상태들)에 기초하여 가능하다(예로서, 비-이진).
로직 0 또는 1(또는 3개 이상의 가능한 값들 중 제 1 미리 정의된 로직 값)은 강유전성 재료의 전기 분극을 제어함으로써 메모리 셀로, 및 따라서 전압을 인가함으로써, 커패시터 단자들 상에 전하로 기록될 수 있다. 예를 들면, 커패시터에 걸쳐 순 양의 전압(315)을 인가하는 것은 전하 상태(305-a)가 도달될 때까지 전하 누적을 야기한다. 전압(315)을 제거할 때, 전하 상태(305-a)는 그것이 제로 전압 전위에서 전하 상태(305)에 이를 때까지 경로(320)를 따른다. 유사하게, 전하 상태(310)는 순 음의 전압(325)을 인가함으로써 기록되며, 이것은 전하 상태(310-a)를 야기한다. 음의 전압(325)을 제거한 후, 전하 상태(310-a)는 그것이 제로 전압에서 전하 상태(310)에 이를 때까지 경로(330)를 따른다. 전하 상태들(305 및 310)은 또한 잔류 분극(Pr) 값들, 즉 외부 바이어스(예로서, 전압)를 제거할 때 남아있는 분극(또는 전하)으로서 불리울 수 있다. 보자 전압은 전하(또는 분극)가 제로인 전압이다.
몇몇 경우들에서, 강유전성 메모리 셀은 메모리 셀과 연관된 분극과 연관된 전하를 포함할 수 있으며, 또한 메모리 셀과 연관된 유전체와 연관된 전하를 포함할 수 있다. 따라서, 몇몇 예들에서, 단일 강유전성 메모리 셀은 두 개의 연관된 전하들을 가질 수 있다 - 하나는 유전체에 관한 것이며 하나는 분극들에 관한 것이다. 몇몇 경우들에서, 이들 전하들의 각각의 극성은 동일할 수 있다. 다른 경우들에서, 이들 전하들의 각각의 극성(즉, 양의 부호 또는 값, 음의 부호 또는 값)은 상이할 수 있다.
몇몇 예들에서, 사이클은 셀 내에서 다수의 상태들 중 하나를 가짐으로써 시작될 수 있다. 각각의 상태는 유전체 극성 및 분극 극성과 관련될 수 있다. 일 예로서, 전하 상태(305-c)는 양의 유전체 극성 및 양의 분극 극성의 예일 수 있다. 또 다른 예로서, 전하 상태(305-b)(또는 305)는 양의 유전체 극성 및 양의 분극 극성의 예일 수 있다. 또한, 또 다른 예로서, 전하 상태(360)는 음의 유전체 극성 및 양의 분극 극성의 예일 수 있다. 또 다른 예로서, 전하 상태(310-b)(또는 310)는 양의 유전체 극성 및 음의 분극 극성의 예일 수 있다. 유전체와 연관된 제 1 전하의 극성 및 분극과 연관된 제 2 전하의 극성이 동일한 극성, 상이한 극성들, 음이 아닌 극성들, 또는 다른 조합들인 것들을 포함하여, 하나 이상의 극성들을 포함한, 다른 예들이 고려된다.
강유전성 커패시터의 저장된 상태를 판독하거나, 또는 감지하기 위해, 전압은 커패시터에 걸쳐 인가될 수 있다. 이에 응답하여, 저장된 전하(Q)는 변하며, 변화의 정도는 초기 전하 상태에 의존한다 - 즉, 최종 저장된 전하(Q)는 전하 상태(305-b) 또는 전하 상태(310-b)가 초기에(initially) 저장되었는지에 의존한다. 예를 들면, 히스테리시스 곡선(300-b)은 두 개의 가능한 분극 저장 전하 상태들(305-b 및 310-b)을 예시한다. 전압(335)은 도 2를 참조하여 논의된 바와 같이 커패시터에 걸쳐 인가될 수 있다. 다른 경우들에서, 고정 전압이 셀 판에 인가될 수 있으며, 양의 전압으로서 묘사되지만, 전압(335)은 음일 수 있다. 전압(335)에 응답하여, 전하 상태(305-b)는 경로(340)를 따를 수 있다. 마찬가지로, 전하 상태(310-b)가 제 1 시간에 저장되었다면, 그것은 경로(345)를 따른다. 전하 상태(305-c) 및 전하 상태(310-c)의 최종 위치는 특정 감지 스킴 및 회로를 포함한, 다수의 인자들에 의존한다.
몇몇 경우들에서, 최종 전하는 메모리 셀에 연결된 디지트 라인의 고유(intrinsic) 용량에 의존할 수 있다. 예를 들면, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되면, 디지트 라인의 전압은 그것의 고유 용량으로 인해 상승할 수 있다. 따라서 감지 구성요소에서 측정된 전압은 전압(335)과 같지 않을 수 있으며 대신에 디지트 라인의 전압에 의존할 수 있다. 히스테리시스 곡선(300-b) 상에서 최종 전하 상태들(305-c 및 310-c)의 위치는 따라서 디지트 라인의 정전용량에 의존할 수 있으며 로드-라인 분석을 통해 결정될 수 있다 - 즉, 전하 상태들(305-c 및 310-c)은 디지트 라인 정전용량에 대하여 정의될 수 있다. 그 결과, 커패시터의 전압, 즉, 전압(350) 또는 전압(355)은 상이할 수 있으며 커패시터의 초기 상태에 의존할 수 있다.
기준 전압에 디지트 라인 전압을 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335) 및 커패시터에 걸친 최종 전압, 전압(350) 또는 전압(355) 간 차이일 수 있으며 - 즉 (전압(335) - 전압(350)) 또는 (전압(335) - 전압(355)). 기준 전압은 그것의 크기가 저장된 로직 상태를 결정하기 위해 두 개의 가능한 디지트 라인 전압들 중 두 개의 가능한 전압들 사이에 있도록 발생될 수 있다 - 즉, 디지트 라인 전압이 기준 전압보다 높거나 또는 낮다면. 예를 들면, 기준 전압은 두 개의 양들, (전압(335) - 전압(350)) 및 (전압(335) - 전압(355))의 평균일 수 있다. 감지 구성요소에 의한 비교 시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 또는 낮은 것으로 결정될 수 있으며, 강유전성 메모리 셀의 저장된 로직 값(즉, 상태 0, 상태 1, 3개 이상의 가능한 값의 미리 정의된 로직 값)이 결정될 수 있다.
강유전성 커패시터의 저장된 상태를 판독하거나, 또는 감지하기 위해, 전압은 커패시터에 걸쳐 인가될 수 있거나 또는 커패시터와 전자적으로 연통하는 워드 라인이 하나 이상의 상이한 시간들에 활성화될 수 있다. 이에 응답하여, 커패시터의 상이한 구성요소들 또는 요소들과 연관될 수 있는 - 하나 이상의 저장된 전하들은 감지 구성요소로 전달되며 그것에 의해 수신될 수 있다. 예를 들면, 제 1 전하는 인가된 전압 또는 활성화된 워드 라인에 기초하여 제 1 시간에, 판독되거나, 또는 감지될 수 있다. 제 2 전하는 인가된 전압 또는 활성화된 워드 라인에 기초하여, 제 2 시간에 판독되거나 또는 감지될 수 있다. 몇몇 예들에서, 제 2 시간은 제 1 시간 전 또는 후일 수 있다. 다른 경우들에서, 제 1 시간 및 제 2 시간은 연속적일 수 있거나 또는 적어도 부분적으로 중첩할 수 있다.
상기 논의된 바와 같이, 강유전성 커패시터를 사용하지 않는 메모리 셀을 판독하는 것은 저장된 로직 상태를 저하시키거나 또는 파괴할 수 있다. 그러나, 강유전성 메모리 셀은 판독 동작 후 초기 로직 상태를 유지할 수 있다. 예를 들면, 전하 상태(305-b)가 저장되면, 전하 상태는 판독 동작 동안 전하 상태(305-c)로의 경로(340)를 따를 수 있으며, 전압(335)을 제거한 후, 전하 상태는 반대 방향으로 경로(340)를 따름으로써 초기 전하 상태(305-b)로 되돌아갈 수 있다. 몇몇 경우들에서, 초기 전하 상태(305-b)로 되돌아가는 이러한 전하는 본 개시의 양상들에서 설명된 바와 같이 다수의 감지 동작들에 기초하여 발생할 수 있다. 몇몇 경우들에서, 초기 전하 상태(305-b)는 뒤이은 액세스 또는 다른 동작이 정확한 자료 또는 기준을 찾을 수 있음을 보장할 수 있다 - 초기 전하 상태(305-b)에 기초하여. 부가적으로, 유사한 동작들 및 전하 복귀 동작들이 하나 이상의 다른 하전 상태들(예로서, 유전체 하전 상태, 전하 상태(305-c)에 대하여 수행되거나 또는 개시될 수 있다. 몇몇 경우들에서, 초기 상태로 되돌아간 이들 전하들(예로서, 305-b, 305-c) 중 적어도 일부는 본 개시의 양상들을 갖고 설명된 바와 같이 하나 이상의 리프레시 동작들에 기초하여 발생할 수 있다.
도 4a 및 도 4b는 본 개시의 다양한 예들에 따른 본 개시의 다양한 예들에 따라 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 강유전성 메모리 셀의 감지 기술들에 대한 타이밍 다이어그램들(400-a)을 예시한다.
도 4a에 도시된 바와 같이, 타이밍 다이어그램(400-a)은 축(405) 상에서 전압을 및 축(410) 상에서 시간을 묘사하다. 시간의 함수로서 다양한 구성요소들의 전압은 따라서 타이밍 다이어그램(400-a) 상에서 표현될 수 있다. 예를 들면, 타이밍 다이어그램(400-a)은 워드 라인 전압(415), 균등화 전압들(420-a 및 420-b), 및 격리 전압(425)을 포함한다. 타이밍 다이어그램(400-a)은 또한 공급 전압(445)(VCC), PSA_F 전압(430-a), NSA 전압(430-b), 감지 증폭기 노드 전압들(435-a 및 435-b), 감지 증폭기 공급 전압(450), 중간 전압(455), 및 감지 증폭기 디지트 라인 전압들(440-a 및 440-b)을 포함할 수 있다. 타이밍 다이어그램(400-a)은 다른 것들 중에서, 도 5를 참조하여 설명된 블록도(500)에 도시된 구성요소들의 예시적인 동작을 묘사한다. 도 4a는 다른 것들 중에서, 도 2, 도 5, 및 도 6을 포함한, 다른 도면들의 구성요소들을 참조하여 여기에서 설명된다. 일 예로서, SA_Node_A 및 SA_Node_B는 감지 구성요소(예로서, 감지 증폭기) 내에 포함된 라인들 또는 요소들일 수 있다. 몇몇 예들에서, 아이솔레이터(예로서, 스위치)는 감지 구성요소(예로서, 감지 증폭기) 및 메모리 셀(예로서, 강유전성 메모리 셀) 사이에 배치될 수 있으며 디지트 라인으로부터 감지 구성요소의 격리를 가능하게 할 수 있다. 또 다른 예로서, 균등화기(예로서, 균등화 디바이스, 선형 균등화(LEQ) 디바이스)는 감지 구성요소(예로서, 감지 증폭기)와 메모리 셀(예로서, 강유전성 메모리 셀) 사이에 배치되며 하나 이상의 동작들 동안 메모리 셀에 걸쳐 설계된 전압 차를 가능하게 하도록 디지트 라인의 전압의 균등화를 가능하게 한다. 제로에 도달하는 전압들은 표현의 용이함을 위해 축(410)으로부터 오프셋될 수 있으며; 몇몇 경우들에서, 이들 전압들은 제로와 같거나 또는 그것과 대략 같을 수 있다. 도 4a는 또한 간격들(460, 465, 470, 475, 480, 및 485)을 포함한다. 이들 대표적인 간격들은 타이밍 다이어그램(400-a)에 도시된 동작들을 논의하기 위해 제공된다. 다른 예들에서, 그러나, 동작들의 이들 간격들 및 연관된 타이밍은 상이한 애플리케이션들에 기초하여 수정되거나 또는 변경될 수 있다.
타이밍 다이어그램(400-a)을 논의할 때, 전압들 및 시간들에 관한 설명은 달리 주지되지 않는다면 근사치일 수 있다. 특정한 전압을 가진 구성요소를 설명하는 것은 정확할 수 있거나 또는 구성요소는 값에 거의 정확한 전압을 가질 수 있다. 게다가, 타이밍 다이어그램(400-a)은 묘사 및 설명의 용이함을 위해 대략적인 특정한 값들로서 전압을 묘사한다. 이 기술분야의 통상의 기술자는 애플리케이션들에 기초한 수정들 또는 변화들이 고려된다는 것을 인식해야 한다.
특정한 동작들은 타이밍 다이어그램(400-a)에 도시된 것들 전에 발생할 수 있으며, 이러한 다이어그램은 단지 도시된 동작들 및 정보에 제한되지 않는다. 예를 들면, 상기 논의된 바와 같이 고정된 셀 판 기술이 사용될 수 있으며, 여기에서 셀 판은 잠시 하나 이상의 회로 구성요소들에 관련된 전압을 가진다. 일 예로서, 셀 판 전압은 제 1 값(예로서, VMSA/2)일 수 있다. 몇몇 경우들에서, 셀 판 전압은 거의 일정할 수 있다 - 시간에 걸친 작은 변화들을 감안하여. 다른 경우들에서, 셀 판 전압은 시간에 따라 달라질 수 있다. 몇몇 예들에서, 셀 판, 타겟 디지트, 및 기준 디지트의 각각은 각각 제 1 기간 동안 유사한 전압들을 가질 수 있다. 몇몇 경우들에서, 이 전압은 제 1 값(예로서, VMSA/2)일 수 있다.
첫 번째로, 도 4a에 도시된 최상부 타이밍 동작들(그룹 A)이 논의된다. 간격(460) 동안, 워드 라인 전압(415)이, 몇몇 경우들에서 접지 전압일 수 있는, 초기 전압(예로서, VNWL)에서 시작될 수 있다. 균등화 전압들(420-a 및 420-b)을 가진 하나 이상의 균등화기들 또는 균등화 디바이스들은 제 1 시간에 VCC로부터 VCC에서 접지로 전이되는 제 2 균등화기(EQ_B)에 대한 균등화 전압으로 이어질 수 있는 접지로 전이되는 제 1 균등화기(EQ_A)에 대한 균등화 전압을 갖고 VCC 전압에서 시작될 수 있다. 몇몇 예들에서, 제 1 균등화기는 타겟 디지트 라인에 대한 균등화 디바이스일 수 있으며 제 2 균등화기는 기준 디지트 라인에 대한 균등화 디바이스일 수 있다. 격리 전압(425)(ISO_A/B)은 이러한 간격 동안 VCCP에서 일정하게 유지될 수 있다. 몇몇 예들에서, 격리 전압(425)은 하나 이상의 아이솔레이터들 또는 격리 디바이스들의 전압에 대응할 수 있다.
간격(465) 동안, 워드 라인이 제 1 시간에 활성화되는 것에 응답하여, 워드 라인 전압(415)은 제 1 시간에 VCCP로 증가될 수 있다. 이러한 워드 라인 활성화는 강유전성 메모리 셀의 유전체와 연관된 전하의 전달 또는 출력을 개시할 수 있다. 이러한 워드 라인 활성화는 강유전성 메모리 셀에 저장된 정보의 전달 또는 출력을 개시할 수 있다. 몇몇 경우들에서, 이러한 워드 라인 활성화는 감지 앰프를 활성화시키는 것과 관련될 수 있으며, 이들 동작들 중 적어도 하나에 기초하여, 강유전성 메모리 셀에 저장된 정보가 전달되거나 또는 출력될 수 있다. 몇몇 예들에서, 격리 전압(425)은 이러한 간격 동안 VCCP로부터 기준 전압 또는 접지 전압으로 감소할 수 있다. 이것은 게이트 또는 다른 구성요소를 통해 아이솔레이터를 개시함으로써 감지 구성요소를 격리시키는 것에 대응할 수 있다.
간격(470) 동안, 워드 라인이 비활성화되는 것에 응답하여, 워드 라인 전압(415)은 VCCP로부터 기준 전압 또는 접지 전압으로 감소된다. 몇몇 경우들에서, 간격(470)의 초기에, DL_A 및 DL_B는 EQ_A 및 EQ_B가 접지 전압으로부터 VCC로 전이될 때 접지 전압으로 전이될 수 있다. 몇몇 경우들에서, 이러한 워드 라인 비활성화는 강유전성 메모리와 연관된 전하(예로서, 유전체 전하)의 전달을 제한한다. 몇몇 예들에서, 격리 전압(425)은 이러한 간격 동안 일정한 채로 있을 수 있다. 몇몇 예들에서, 균등화 전압들(420-a 및 420-b) 중 적어도 하나 - 양쪽 모두가 아닌 - 는 이러한 간격 동안 VCC로 증가할 수 있다. 간격(470)의 초기에, 몇몇 경우들에서, 이것은 이하에서 그룹 C에 대해 논의된 바와 같이, 타겟 디지트 라인이 균등화 전압들(420-a 및 420-b)에 기초하여 특정한 전압을 갖도록 타겟 디지트 라인의 프리차지를 개시하기 위해 전압을 증가시키는 것과 관련될 수 있다.
간격(475) 동안, 격리 전압(425)은 VCCP로 증가할 수 있다. 몇몇 예들에서, 이것은 게이트 또는 다른 구성요소를 통해 아이솔레이터를 비개시함으로써 감지 구성요소를 비격리시키는 것에 대응할 수 있다. 워드 라인이 제 2 시간에 활성화되는 것에 응답하여, 워드 라인 전압(415)은 제 2 시간에 VCCP로 증가될 수 있다. 이러한 워드 라인 활성화는 강유전성 메모리 셀의 분극과 연관된 전하의 전달을 개시할 수 있다. 몇몇 예들에서, 균등화 전압들(420-a 및 420-b)에 대응하는 하나 이상의 균등화기들 또는 균등화 디바이스들은 초기에 VCC로부터 접지로 전이되는 제 2 균등화기(EQ_B)에 대한 균등화 전압에 앞서 VCC로부터 접지로 전이되는 제 1 균등화기(EQ_A)에 대한 균등화 전압을 갖고 VCC 전압에서 시작될 수 있다. 몇몇 경우들에서, 워드 라인 전압(415), 균등화 전압들(420-a 및 420-b), 및 격리 전압(425)은 이러한 간격의 나머지 동안 일정한 채로 있을 수 있다. 대안적으로, 다른 예들에서, 이들 전압들 중 적어도 일부는 이러한 간격 동안 달라질 수 있다.
간격(480) 동안, 몇몇 예들에서, 균등화 전압들(420-a 및 420-b) 중 적어도 하나는 이러한 간격 동안 VCC로 증가할 수 있다. 몇몇 경우들에서, 워드 라인 전압(415) 및 격리 전압(425)은 일정한 채로 있을 것이다.
간격(485) 동안, 워드 라인 전압(415)은 VCCP로부터 VNWL로 또는 접지 전압으로 감소된다. 이러한 워드 라인 비활성화는 강유전성 메모리 셀과 연관된 전하의 전달을 제한한다. 몇몇 예들에서, 격리 전압(425) 및 균등화 전압들(420-a 및 420-b)은 이러한 간격 동안 일정한 채로 있을 수 있다.
두 번째로, 도 4a에 도시된 중간 타이밍 동작들(그룹 B)이 논의된다. NSA 신호는 접지 공급을 제공하며 상이한 파라미터들에 기초하여 접지로 감지 구성요소 전압을 개시하도록 돕는 하이 인에이블 신호를 포함할 수 있다. 몇몇 경우들에서, NSA 신호는 접지 공급으로의 디지트 전압 델타의 증폭을 개시한다. PSA_F는 감지 구성요소 전압을 증가된 값으로 개시하도록 돕는 로우 인에이블 신호를 포함할 수 있다.
몇몇 예들에서, NSA 전압(430-b) 및 PSA_F 전압(430-a)이 관련될 수 있다. 몇몇 경우들에서, 도 4a에 도시된 바와 같이, 전압들(430-a 및 430-b)은 반비례 관계일 수 있다. 예를 들면, 간격(470) 동안, NSA 전압(430-b)은 접지 전압 또는 기준 전압으로부터 고 전압 전력 레일 값(예로서, VMSA)으로 증가할 수 있다. 묘사된 바와 같이, 하나 이상의 구성요소들의 동작들에 기초하여, NSA 전압(430-b) 및 PSA_F 전압(430-a)은 유사한 레이트들로 및 유사한 시간들에서 증가하고 감소할 수 있다. 몇몇 경우들에서, 이들 전압들 중 하나는 다른 것에 기초하여 증가하거나 또는 감소할 수 있거나, 또는 양쪽 모두는 유사한 시간들에서, 동일한 기간 동안, 또는 동일한 시간들에서 변할 수 있다.
세 번째로, 도 4a에 도시된 최하부 타이밍 동작들(그룹 C)이 논의된다. 몇몇 예들에서, 타이밍 동작들은, 다른 것들 중에서, 하나 이상의 전하들의 하나 이상의 극성들에 기초할 수 있다. 단지 일 예로서, 도 4a의 그룹 C에 도시될 수 있는 타이밍 동작들은 제 1 극성(예로서, 음의 극성)을 가진 제 1 전하 및 상이한 극성(예로서, 양의 극성)을 가진 제 2 전하에 기초할 수 있다. 몇몇 경우들에서, 강유전성 메모리 셀의 유전체와 연관된 제 1 전하는 음의 극성을 가질 수 있으며, 강유전성 메모리 셀의 분극과 연관된 제 2 전하는 양의 극성을 가질 수 있다. 게다가, 도 4a를 참조하여 도시되고 설명된 대응하는 타이밍 동작들 중 적어도 일부는 이들 전하들의 극성에 기초할 수 있다.
이들 타이밍 동작들은 감지 구성요소 노드(예로서, 내부 노드)의 요소들 및 감지 구성요소 내에 적어도 부분적으로 위치된 디지트 라인들(예로서, 제 1 타겟 디지트 라인, 제 2 기준 디지트 라인)과 관련될 수 있다. 몇몇 예들에서, 도 4a에 묘사된 바와 같이, 감지 구성요소 노드의 제 1 요소에 관한 전압(예로서, 435-a)은 SA_NODE_A에 대응할 수 있으며 감지 구성요소의 제 2 요소에 관한 전압(예로서, 435-b)은 SA_NODE_B에 대응할 수 있다. 몇몇 예들에서, 감지 구성요소 노드의 제 1 디지트 라인에 관한 전압(예로서, 440-a은 DL_A에 대응할 수 있으며 감지 구성요소 노드의 제 2 디지트 라인에 관한 전압(예로서, 440-b)은 도 4a에 묘사된 바와 같이 DL_B에 대응할 수 있다.
중간 전압(455)의 일 예는 VMSA(450)보다 작지만 접지보다 큰 값을 포함할 수 있다. 몇몇 경우들에서, 중간 전압(455)은 VMSA/2 또는 몇몇 다른 값인 것과 같은, VMSA(450)에 관련될 수 있다. 몇몇 경우들에서, 중간 전압(455)은 하나 이상의 셀 판들의 전압과 연관된 전압일 수 있거나 또는 그것과 관련될 수 있다.
간격(460) 동안, 하나 이상의 균등화기들 또는 균등화 디바이스들은 비활성화될 수 있으며(예로서, 상기 설명된 바와 같이, EQ_A 및/또는 EQ_B), 이것은 디지트 라인 전압(440-a) 또는 디지트 라인 전압(440-b)이 중간 전압(455)(예로서, VMSA/2)에서 또는 대략 그것에서 활성화된 전압 소스 없이 대략 일정한 전압을 갖도록(예로서, 플로팅하도록) 허용할 수 있다. 몇몇 경우들에서, 디지트 라인 전압(440-a) 또는 디지트 라인 전압(440-b)은 하나 이상의 동작들 또는 조건들에 기초하여 이러한 플로팅 전압으로부터 감소할 수 있다.
간격(465) 동안, 디지트 라인 전압(440-a)은 VI로부터 감소할 수 있으며 일정하거나 또는 거의 일정한 채로 있다. 몇몇 경우들에서, 디지트 라인 전압(440-b)은 WL(예로서, 워드 라인 전압(415))의 활성화 및 그것의 증가된 전압에 적어도 부분적으로 기초하여 감소할 수 있다. 몇몇 경우들에서, DL_A 및 DL_B는 중간 전압(455)(예로서, VMSA/2) 미만의 활성화된 전압 소스(예로서, 플로트로) 없이 대략 일정한 전압을 가질 수 있다.
간격(470) 동안, SA_NODE_A 및 SA_NODE_B는 감지 구성요소로 전달되며 그것에 의해 수신된 전하를 감지하기 위해 활성화될 수 있다. 몇몇 예들에서, 이것은 워드 라인이 활성화되고, 비활성화되거나, 또는 양쪽 모두 후일 수 있다. 몇몇 예들에서, 노드 전압(435-a)은 기준 전압 또는 접지 전압으로 감소할 수 있다. 몇몇 예들에서, 노드 전압(435-b)은 고 전압 전력 레일 값(예로서, VMSA)으로 증가할 수 있으며, 이것은 감지 구성요소(예로서, 감지 증폭기)의 동작 전압일 수 있다. 몇몇 예들에서, 전달되어 온 전하는 다른 동작들 동안 또는 그 후 출력될 수 있다. 예를 들면, 전하(예로서, 유전체 전하)는 제 1 시간에 감지 구성요소에서 수신될 수 있고, 감지된 초기 값(예로서, 상태 1, 상태 0)은 다른 동작들(강유전성 메모리 셀의 분극과 연관된 전하 또는 조건을 감지하거나 또는 결정하는 것과 같은)이 수행되는 동안 전달될 수 있다. 전하(예로서, 유전체 전하)는 몇몇 경우들에서, 그것이 감지된 직후 또는 자동으로 전달될 수 있다. 몇몇 경우들에서, 전하(예로서, 유전체 전하)는 몇몇 경우들에서, 강유전성 메모리 셀의 분극과 연관된 제 2 전하가 결정되거나 또는 감지되기 전, 그 동안, 또는 그 후 전달될 수 있다. 이것은 다른 동작들(예로서, 강유전성 메모리 셀의 분극과 연관된 제 2 전하의 감지)이 수행되는 동안 전하(예로서, 유전체 전하)의 동시 또는 적어도 중첩하는 전달에 기초하여 보다 빠른 프로세싱을 허용할 수 있다.
몇몇 예들에서, 전하(예로서, 유전체 전하)의 감지에 기초하여, 라이트-백(write-back) 또는 리프레시 동작이 수행될 수 있다. 몇몇 경우들에서 휘발성 메모리 또는 휘발성 메모리 요소가 사용될 때, 리프레싱은 휘발성 메모리 셀의 방전을 피하기 위해 수행될 필요가 있을 것이다. 간격들(470 및 475)에서 도시된 바와 같이, 전하가 감지된 후, 이러한 전하는 메모리 셀로 감지된 값 또는 상태를 라이트-백하기 위해 또는 저장된 값 또는 상태를 리프레싱하기 위해(예로서, 휘발성 메모리 또는 메모리 요소의 사용에 기초하여) 재기록될 수 있다(자동으로, 래치 또는 다른 디바이스에 저장된 후, 또는 또 다른 조건에 기초하여). 몇몇 경우들에서, 도 4a의 상이한 간격들에서 도시된 동작들의 일 부분만이, 여기에서 논의된 본 개시의 양상들에 기초하여 간격들(460 내지 475)(다른 것들 중에서)의 동작들을 포함한, 라이트-백 또는 리프레시 동작의 부분으로서 수행될 수 있다.
간격(475) 동안, 노드 전압(435-b), 디지트 라인 전압(440-b), 및 디지트 라인 전압(440-a) 중 적어도 일부가 기준 전압 또는 접지 전압으로 감소할 수 있다. 몇몇 경우들에서, 이것은 증가하는 격리 전압(예로서, 격리 전압(425))에 기초할 수 있으며, 이것은 게이트 또는 다른 구성요소를 통해 아이솔레이터를 비개시함으로써 감지 구성요소를 비격리시키는 것과 관련될 수 있다. 몇몇 경우들에서, 이것은 감지 앰프를 활성화시키는 것에 기초할 수 있으며, 이것은 감지 증폭기 노드 전압들(435-a 및 435-b)에 적어도 부분적으로 대응할 수 있다.
또한 간격(475) 동안, 디지트 라인 전압(440-b) 및 디지트 라인 전압(440-a)은 시간에 걸쳐 증가할 수 있다. 몇몇 경우들에서, 이러한 증가는 도 4a에 도시된 바와 같이 일정하지 않거나 또는 계단식일 수 있다. 몇몇 경우들에서, 이러한 증가는 워드 라인의 활성화, NSA 신호 및 PSA_F 신호(예로서, PSA_F 전압(430-a), NSA 전압(430-b))에 관한 하나 이상의 구성요소들의 활성화 및 비활성화에 기초할 수 있다. 도시된 바와 같이, 간격(475) 동안, 디지트 라인 전압(440-b) 및 디지트 라인 전압(440-a)은 각각 증가하고 감소한다. 몇몇 경우들에서, 이들 변화들은 강유전성 전하가 디지트 라인들(예로서, DL_A, DL_B)로 전달하는 것에 기초할 수 있다. 몇몇 경우들에서, 디지트 라인 전압들(440-b)은 고 전압 전력 레일 값(예로서, VMSA)으로, 및 디지트 라인 전압(440-a)을 기준 전압(예로서, 접지 전압)으로 증가시킬 수 있다.
몇몇 예들에서, 전하(예로서, 유전체 전하) 및 메모리 셀로부터의 분극-관련 전하의 극성에 적어도 부분적으로 기초하여, 기록 동작이 수행될 수 있다. 몇몇 예들에서, 이러한 기록 동작은 제 1 시간에(간격(465) 및/또는 다른 간격들을 참조하여 상기 설명된 바와 같이) 유전체 전하의 극성을 결정하기 위해 셀을 액세스하는 것, 결정된 유전체 전하 극성을 저장하는 것, 메모리 셀로부터의 분극-관련 전하를 결정하기 위해 셀을 액세스하는 것(간격(475) 및/또는 다른 간격들을 참조하여 상기 설명된 바와 같이), 및 결정된 유전체 전하 극성 및 분극 전하를 셀에 기록하는 것을 포함할 수 있다. 몇몇 경우들에서, 결정된 유전체 전하 극성 및 분극 전하를 기록하는 것은 이들 값들이 결정되는 동일한 제 1 셀, 제 1 셀과 전자적으로 연통할 수 있는 상이한 셀, 다른 셀들, 또는 몇몇 조합에 대하여 발생할 수 있다. 몇몇 경우들에서, 이러한 기록 동작은 제 1 시간에 메모리 셀에 결정된 유전체 전하 극성을 기록하는 것 및 제 2 시간에 메모리 셀에 결정된 분극 전하를 기록하는 것을 포함할 수 있다. 몇몇 예들에서, 이들 제 1 시간 및 제 2 시간은 그것들의 동작들에 기초하여 시간적으로 동시 발생적이고, 중첩하고, 연속적이거나, 또는 분리될 수 있다. 다른 실시예들에서, 다중-레벨 감지 및 액세스 - 본 개시의 양상들을 참조하여 설명된 바와 같이 - 는 유전체 전하 및 분극 전하 및/또는 임의의 연관된 극성 또는 극성들의 몇몇 조합에 기초하여 적어도 3개의 로직 값들의 감지, 및 동일한 셀로 다중-레벨 메모리 정보의 적어도 일부(또는 모두)의 후 기록을 허용할 수 있다. 대안적으로 또는 부가적으로, 몇몇 경우들에서, 유전체 전하 및 분극 전하 및/또는 임의의 연관된 극성 또는 극성들의 몇몇 조합에 기초한 다중-레벨 기록은 초기에 다중-레벨 메모리 정보를 포함한 메모리 셀과 상이한 제 2, 별개의 메모리 셀로 다중-레벨 메모리 정보를 기록하는 것을 가능하게 할 수 있다.
몇몇 예들에서, 간격들(460, 465, 470), 및 간격(475)의 제 1 부분 동안 발생한 동작들은 감지 구성요소에서 강유전성 메모리 셀의 유전체와 연관된 제 1 전하를 감지하는 것과 관련될 수 있다. 몇몇 예들에서, 간격(475)의 제 2 부분 동안 발생한 동작들은 감지 구성요소에서 강유전성 메모리 셀의 분극과 연관된 제 2 전하를 감지하는 것과 관련될 수 있다.
간격들(480 및 485) 동안, 디지트 라인 전압(440-a)은 중간 전압(455)으로 증가할 수 있으며 디지트 라인 전압(440-b)은 중간 전압(455)으로 감소할 수 있다. 몇몇 예들에서, 이들 전압 변화들은 상기 논의된 바와 같이 WL을 비활성화시키는 것 및 워드 라인 전압(예로서, 워드 라인 전압(415))에서의 대응하는 감소에 기초할 수 있다. 몇몇 예들에서, 간격들(480 및 485) 동안 발생한 동작들은 강유전성 메모리 셀의 유전체와 연관된 제 1 전하, 및 강유전성 메모리 셀의 분극과 연관된 제 2 전하 중 적어도 하나를 회복시키는 것과 관련될 수 있다.
도 4b에 도시된 바와 같이, 타이밍 다이어그램(400-b)은 축(405) 상에서 전압을 그리고 축(410) 상에서 시간을 묘사한다. 시간의 함수로서 다양한 구성요소들의 전압은 따라서 타이밍 다이어그램(400-b) 상에서 표현될 수 있다. 예를 들면, 타이밍 다이어그램(400-b)은 워드 라인 전압(415), 균등화 전압들(420-a 및 420-b), 및 격리 전압(425)을 포함한다. 타이밍 다이어그램(400-a)은 또한 공급 전압(445)(VCC), PSA_F 전압(430-a), NSA 전압(430-b), 감지 증폭기 노드 전압들(435-a 및 435-b), 감지 증폭기 공급 전압(450), 중간 전압(455), 및 감지 증폭기 디지트 라인 전압들(440-a 및 440-b)을 포함할 수 있다. 타이밍 다이어그램(400-b)은 다른 것들 중에서, 도 5를 참조하여 설명된 블록도(500)에 도시된 구성요소들의 예시적인 동작을 묘사한다. 도 4b는 다른 것들 중에서, 도 2, 도 5, 및 도 6을 포함한, 다른 도면들의 구성요소들을 참조하여 여기에서 설명된다. 일 예로서, SA_Node_A 및 SA_Node_B는 감지 구성요소(예로서, 감지 증폭기) 내에 포함된 라인들일 수 있다. 몇몇 예들에서, 아이솔레이터(예로서, 스위치)는 감지 구성요소(예로서, 감지 증폭기) 및 메모리 셀(예로서, 강유전성 메모리 셀) 사이에 배치될 수 있으며 디지트 라인으로부터 감지 구성요소의 격리를 가능하게 할 수 있다. 또 다른 예로서, 균등화기(예로서, 균등화 디바이스, 선형 균등화기(LEQ) 디바이스)는 감지 구성요소(예로서, 감지 증폭기) 및 메모리 셀(예로서, 강유전성 메모리 셀) 사이에 배치되며 하나 이상의 동작들 동안 메모리 셀에 걸쳐 설계된 전압 차를 가능하게 하기 위해 디지트 라인의 전압의 균등화를 가능하게 한다. 제로에 도달하는 전압들은 표현의 용이함을 위해 축(410)으로부터 오프셋될 수 있으며; 몇몇 경우들에서, 이들 전압들은 제로와 같거나 또는 대략 같을 수 있다. 도 4b는 간격들(460, 465, 470, 475, 480, 및 485)을 포함한다. 이들 대표적인 간격들은 타이밍 다이어그램(400-b)에 도시된 동작들을 논의하기 위해 제공된다. 다른 예들에서, 그러나, 동작들의 이들 간격들 및 연관된 타이밍은 상이한 애플리케이션들에 기초하여 수정되거나 또는 변경될 수 있다.
타이밍 다이어그램(400-b)을 논의할 때, 전압들 및 시간들에 관한 설명은 달리 주지되지 않는다면 근사치일 수 있다. 특정한 전압을 가진 구성요소를 설명하는 것은 정확할 수 있거나 또는 구성요소는 값에 근사적인 전압을 가질 수 있다. 게다가, 타이밍 다이어그램(400-b)은 묘사 및 설명의 용이함을 위해 대략적인 특정한 값들로서 전압을 묘사한다. 이 기술분야의 통상의 기술자는 애플리케이션들에 기초한 수정들 또는 변화들이 고려된다는 것을 인식해야 한다.
특정한 동작들은 타이밍 다이어그램(400-b)에 도시된 것들 전에 발생할 수 있으며, 이러한 다이어그램은 단지 도시된 동작들 및 정보에 제한되지 않는다. 도 4a에 대하여 상기 논의된 바와 같이, 다양한 셀 판 기술들이 사용될 수 있다.
달리 주지되지 않는다면, 도 4a에 관한 설명 및 개시는 또한 도 4b에 적용한다. 그러나, 특정한 애플리케이션들에서, 도 4b에 관련된 설명 또는 동작들은, 구체적으로 고려되는, 도 4a에 관한 설명 및 개시에서 벗어날 수 있다. 간결성을 위해, 도 4b의 그룹 A 및 그룹 B에 관한 논의는 여기에서 반복되지 않으며, 도 4a에 관한 논의와 유사할 수 있다. 유사한 특징들, 개시, 및 설명은 도 4b의 그룹 A 및 그룹 B에 적용할 수 있다.
여기에서, 도 4b에 도시된 최하부 타이밍 동작들(그룹 C)이 논의된다. 몇몇 예들에서, 타이밍 동작들은 - 다른 것들 중에서 - 하나 이상의 전하들의 하나 이상의 속성들에 기초할 수 있다. 단지 하나의 예들로서, 타이밍 동작들은 도 4b의 그룹 C에서 도시될 수 있고 제 1 극성(예로서, 양의 극성)을 가진 제 1 전하 및 제 2 극성(예로서, 양의 극성, 음의 극성)을 가진 제 2 전하에 기초할 수 있다. 몇몇 경우들에서, 감지 증폭기에서 강유전성 메모리 셀의 유전체와 연관된 제 1 전하는 양의 극성을 가질 수 있으며 감지 증폭기에서 강유전성 메모리 셀의 분극과 연관된 제 2 전하는 음의 극성을 가질 수 있다. 몇몇 경우들에서, 감지 증폭기에서 강유전성 메모리 셀의 유전체와 연관된 제 1 전하는 양의 극성을 가질 수 있으며 감지 증폭기에서 강유전성 메모리 셀의 분극과 연관된 제 2 전하는 양의 극성을 가질 수 있다. 다른 예들에서, 다른 극성 값들 및 조합들이 사용될 수 있다. 게다가, 도 4b를 참조하여 도시되고 설명된 대응하는 타이밍 동작들은 이들 전하들의 극성에 기초할 수 있다.
이들 타이밍 동작들은 감지 구성요소 노드(예로서, 내부 노드)의 요소들 및 감지 구성요소 내에 적어도 부분적으로 위치된 디지트 라인들(예로서, 제 1 타겟 디지트 라인, 제 2 기준 디지트 라인)과 관련될 수 있다. 보다 구체적으로, 몇몇 예들에서, 도 4a에 묘사된 바와 같이, 감지 구성요소 노드의 제 1 요소에 관한 전압은 감지 구성요소(예로서, 감지 증폭기) 내에 포함된 디지트 라인에 관련된 SA_NODE_A에 대응할 수 있으며 감지 구성요소의 제 2 요소에 관한 전압은 감지 구성요소(예로서, 감지 증폭기) 내에 포함된 디지트 라인에 관련된 SA_NODE_B에 대응할 수 있다. 몇몇 예들에서, 감지 구성요소 노드의 제 1 디지트 라인에 관한 전압은 DL_A에 대응할 수 있으며 감지 구성요소 노드의 제 2 디지트 라인에 관한 전압은 도 4a에 묘사된 바와 같이 DL_B에 대응할 수 있다.
간격(460) 동안, 하나 이상의 균등화기들 또는 균등화 디바이스들은 비활성화될 수 있으며(예로서, 상기 설명된 바와 같이, EQ_A 및/또는 EQ_B), 이것은 디지트 라인 전압(440-a) 또는 디지트 라인 전압(440-b)이 중간 전압(455)(예로서, VMSA/2)에서 또는 대략 그것에서 활성화된 전압 소스 없이 대략 일정한 전압을 갖도록(예로서, 플로팅하도록) 허용할 수 있다. 몇몇 경우들에서, 디지트 라인 전압(440-a) 또는 디지트 라인 전압(440-b)은 감소할 수 있다. 몇몇 경우들에서, 중간 전압(455)은 DL_A 및 DL_B에 대한 프리차지 전압이다.
간격(465) 동안, 디지트 라인 전압(440-b) 및 디지트 라인 전압(440-a)은 WL(예로서, 워드 라인 전압(415))의 활성화 및 그것의 증가된 전압에 적어도 부분적으로 기초하여 대략 일정한 채로 있을 것이다. DL_A 및 DL_B는 각각 중간 전압(455)(예로서, VMSA/2)에 관한 활성화된 전압 소스(예로서, 플로팅하도록) 없이 대략 일정한 전압을 가질 수 있다.
간격(470) 동안, SA_NODE_A 및 SA_NODE_B는 감지 구성요소로 전달되며 그것에 의해 수신되어 온 전하를 감지하기 위해 활성화될 수 있다. 몇몇 예들에서, 이것은 워드 라인이 활성화되고 및/또는 비활성화된 후일 수 있다. 몇몇 예들에서, 노드 전압(435-a)은 기준 전압 또는 접지 전압으로 감소할 수 있다. 몇몇 예들에서, 노드 전압(435-b)은 고 전압 전력 레일 값(예로서, VMSA)으로 증가할 수 있으며, 이것은 감지 전압의 전압과 관련될 수 있다.
간격(475) 동안, 노드 전압(435-a), 디지트 라인 전압(440-b), 및 디지트 라인 전압(440-a) 중 적어도 일부는 접지 전압으로 감소할 수 있다. 몇몇 경우들에서, 전하(예로서, 분극 전하) 전달은 제 2 시간에 워드 라인을 활성화시키기 전에 디지트 라인 전압(440-b) 및 디지트 라인 전압(440-a)이 접지 전압으로 감소하는 것에 기초하여 가능해질 수 있다. 몇몇 경우들에서, 디지트 라인 전압들에서의 증가하는 격리 전압(예로서, 격리 전압(425))이 증가하는 것에 기초할 수 있으며, 이것은 게이트 또는 다른 구성요소를 통해 아이솔레이터를 비개시함으로써 감지 구성요소를 비격리시키는 것에 대응할 수 있다. 또한 간격(475) 동안, 디지트 라인 전압(440-b) 및 디지트 라인 전압(440-a)은 시간에 걸쳐 증가할 수 있다. 몇몇 경우들에서, 이러한 증가는 도 4b에 도시된 바와 같이 일정하지 않거나 또는 계단식일 수 있다. 몇몇 경우들에서, 이러한 증가는 워드 라인(예로서, 워드 라인 전압(415))의 활성화, 또는 NSA 및 PSA_F(예로서, PSA_F 전압(430-a), NSA 전압(430-b))에 관한 하나 이상의 구성요소들의 활성화 및 비활성화에 기초할 수 있다. 도시된 바와 같이, 간격(475) 동안, 디지트 라인 전압(440-a) 및 디지트 라인 전압(440-b)은 각각 증가하고 감소할 수 있으며, 여기에서 디지트 라인 전압(440-a)은 고 전압 전력 레일 값(예로서, VMSA)으로 증가할 수 있고, 디지트 라인 전압(440-b)은 기준 전압(예로서, 접지 전압)으로 감소할 수 있다.
몇몇 예들에서, 간격들(460, 465, 470), 및 간격(475)의 제 1 부분 동안 발생한 동작들은 감지 구성요소에서 강유전성 메모리 셀의 유전체와 연관된 제 1 전하를 감지하는 것과 관련될 수 있다. 몇몇 예들에서, 간격(475)의 제 2 부분 동안 발생한 동작들은 감지 구성요소에서 강유전성 메모리 셀의 분극과 연관된 제 2 전하를 감지하는 것과 관련될 수 있다. 몇몇 예들에서, 간격(470) 동안 발생한 동작들은 강유전성 메모리 셀의 유전체와 연관된 제 1 전하를 회복시키는 것과 관련될 수 있다.
간격들(480 및 485) 동안, 디지트 라인 전압(440-a)은 중간 전압(455)으로 증가할 수 있으며 디지트 라인 전압(440-b)은 중간 전압(455)으로 감소할 수 있다. 몇몇 예들에서, 이들 전압 변화들은 상기 논의된 바와 같이 워드 라인을 비활성화하는 것 및 워드 라인 전압(예로서, 워드 라인 전압(415))에서의 대응하는 감소에 기초할 수 있다. 몇몇 예들에서, 간격들(480 및 485) 동안 발생한 동작들은 강유전성 메모리 셀의 유전체와 연관된 제 1 전하를 회복시키는 것과 관련될 수 있다.
도 5는 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 메모리 어레이(100-a)의 블록도(500)를 도시한다. 메모리 어레이(100-a)는 전자 메모리 장치로 불리울 수 있으며, 도 1 및 도 2를 참조하여 설명된 메모리 제어기(140) 및 메모리 셀(105)의 예들일 수 있는, 메모리 제어기(140-a) 및 메모리 셀(105-b)을 포함할 수 있다. 메모리 제어기(140-a)는 바이어싱 구성요소(510) 및 타이밍 구성요소(515)를 포함할 수 있으며 다른 것들 중에서, 도 1 내지 도 3 및 도 6에서 설명된 바와 같이 메모리 어레이(100-a)를 동작시킬 수 있다. 메모리 제어기(140-a)는 다른 것들 중에서, 도 1, 도 2, 도 4a, 도 4b를 참조하여 설명된 워드 라인(110), 디지트 라인(115), 감지 구성요소(125), 판 라인(210), 격리 전압(들)(425)을 가진 아이솔레이터들 또는 격리 디바이스들, 균등화 전압(들)(420-a 및 420-b)을 가진 균등화기들 또는 균등화 디바이스들의 예들일 수 있는, 워드 라인(110-b), 디지트 라인(115-b), 감지 구성요소(125-b), 판 라인(210-a), 아이솔레이터(530), 및 균등화기(535)와 전자적으로 연통할 수 있다. 메모리 어레이(100-a)는 또한 기준 구성요소(520) 및 래치(525)를 포함할 수 있다. 메모리 어레이(100-a)의 구성요소들은 서로 전자적으로 연통할 수 있으며 다른 것들 중에서 도 1 내지 도 3, 도 4a, 및 도 4b를 참조하여 설명된 기능들을 수행할 수 있다. 몇몇 경우들에서, 기준 구성요소(520), 감지 구성요소(125-b), 래치(525), 및 다른 구성요소들은 메모리 제어기(140-a)의 구성요소들일 수 있다.
메모리 제어기(140-a)는 이들 다양한 노드들에 전압들을 인가함으로써 워드 라인(110-b), 판 라인(210-a), 또는 디지트 라인(115-b)을 활성화시키도록 구성될 수 있다. 예를 들면, 바이어싱 구성요소(510)는 상기 설명된 바와 같이 메모리 셀(105-b)을 판독하거나 또는 기록하도록 메모리 셀(105-b)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 몇몇 경우들에서, 메모리 제어기(140-a)는 도 1을 참조하여 설명된 바와 같이, 로우 디코더, 컬럼 디코더, 또는 양쪽 모두를 포함할 수 있다. 이것은 메모리 제어기(140-a)가 하나 이상의 메모리 셀들(105)을 액세스할 수 있게 할 것이다. 바이어싱 구성요소(510)는 또한 감지 구성요소(125-b)를 위한 기준 신호를 발생시키기 위해 기준 구성요소(520)에 전압 전위들을 제공할 수 있다. 부가적으로, 바이어싱 구성요소(510)는 감지 구성요소(125-b)의 동작을 위해 전압 전위들을 제공할 수 있다.
몇몇 경우들에서, 메모리 제어기(140-a)는 타이밍 구성요소(515)를 사용하여 그것의 동작들을 수행할 수 있다. 예를 들면, 타이밍 구성요소(515)는 여기에서 논의된, 판독 및 기록과 같은, 메모리 기능들을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함한, 다양한 워드 라인 선택들 또는 판 바이어싱의 타이밍을 제어할 수 있다. 몇몇 경우들에서, 타이밍 구성요소(515)는 바이어싱 구성요소(510)의 동작들을 제어할 수 있다.
몇몇 예들에서, 전자 메모리 장치는, 본 개시에서의 다른 도면들 및 설명 중에서, 도 5를 참조하여 설명된다. 몇몇 예들에서, 이러한 장치는 강유전성 메모리 셀, 강유전성 메모리 셀과 전자적으로 연통하는 워드 라인, 디지트 라인을 통해 강유전성 메모리 셀과 전자적으로 연통하는 감지 증폭기, 및 강유전성 메모리 셀, 워드 라인, 및 감지 증폭기와 전자적으로 연통하는 제어기를 포함할 수 있다. 몇몇 예들에서, 제어기는 유전체 전하를 감지 증폭기로 전달하기 위해 워드 라인을 활성화시키고, 감지 증폭기를 격리하고, 워드 라인을 비활성화하고, 제 1 시간에 감지 증폭기를 활성화시키고, 분극 전하를 감지 증폭기로 전달하기 위해 워드 라인을 활성화시키며, 제 2 시간에 감지 증폭기를 활성화시키도록 동작 가능할 수 있다.
몇몇 예들에서, 제어기는 또한 부가적인 또는 보다 적은 동작들을 수행하도록 동작 가능할 수 있다. 몇몇 예들에서, 이러한 제어기는 감지 증폭기와 전자적으로 연통하는 래치에 유전체 전하의 저장을 개시하도록 동작 가능할 수 있다. 몇몇 예들에서, 이러한 제어기는 유전체 전하, 또는 분극 전하, 또는 양쪽 모두에 적어도 부분적으로 기초하여 강유전성 메모리 셀로의 라이트-백 동작을 개시하도록 동작 가능할 수 있다. 몇몇 예들에서, 이러한 제어기는 감지 증폭기, 또는 래치, 또는 양쪽 모두에 위치된 전하에 적어도 부분적으로 기초하여 강유전성 메모리 셀로의 라이트-백 동작을 개시하도록 동작 가능할 수 있다.
기준 구성요소(520)는 감지 증폭기(125-b)를 위한 기준 신호를 발생시키기 위해 다양한 구성요소들을 포함할 수 있다. 기준 구성요소(520)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 몇몇 경우들에서, 기준 구성요소(520)는 다른 강유전성 메모리 셀들(105)일 수 있다. 몇몇 예들에서, 기준 구성요소(520)는 도 3을 참조하여 설명된 바와 같이, 두 개의 감지 전압들 사이에서의 값을 가진 전압을 출력하도록 구성될 수 있다. 또는 기준 구성요소(520)는 가상 접지 전압(즉, 대략 0V)을 출력하도록 설계될 수 있다.
감지 구성요소(125-b)는 기준 구성요소(520)로부터의 기준 신호와 메모리 셀(105-b)로부터의 신호(디지트 라인(115-b)을 통해)를 비교할 수 있다. 로직 상태(예로서, 3개 이상의 가능한 값들 중 제 1 미리 정의된 로직 값)를 결정할 때, 감지 구성요소는 그 후 래치(525)에 출력을 저장할 수 있으며, 그것은 메모리 어레이(100-a)가 부분인 전자 디바이스의 동작들에 따라 사용될 수 있다.
감지 구성요소(125-b)는 하나 이상의 노드들(예로서, 내부 노드) 및 감지 구성요소 내에 적어도 부분적으로 위치된 디지트 라인들(예로서, 제 1 타겟 디지트 라인, 제 2 기준 디지트 라인)을 포함할 수 있다. 몇몇 예들에서, 상기 논의되고 도 4a 및 도 4b에 묘사된 바와 같이, 감지 구성요소 노드의 제 1 요소에 관한 전압은 SA_NODE_A에 대응할 수 있으며 감지 구성요소의 제 2 요소에 관한 전압은 SA_NODE_B에 대응할 수 있다. 몇몇 예들에서, 상기 논의되고 도 4a 및 도 4b에 묘사된 바와 같이 감지 구성요소 노드의 제 1 디지트 라인에 관한 전압은 DL_A에 대응할 수 있으며 감지 구성요소 노드의 제 2 디지트 라인에 관한 전압은 DL_B에 대응할 수 있다. 몇몇 예들에서, 보다 복잡한 구현들 또는 레이아웃들을 요구하지 않는 단순화된 감지 구성요소가 사용될 수 있어서, 다른 대안들(예로서, 온-피치 다중화된 감지 증폭기들)과 연관된 부가적인 비용들 및 제약들을 피할 수 있다. 몇몇 경우들에서, 이러한 단순화된 감지 구성요소는 DRAM 메모리 애플리케이션들에서 사용된 것들과 유사할 수 있다.
몇몇 예들에서, 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 메모리 어레이 또는 다른 장치들은 균형 잡힌 감지 구성요소 레이아웃을 포함할 수 있다. 몇몇 경우들에서, 이러한 균형 잡힌 감지 구성요소 레이아웃은 어레이의 단부 상에 하나 이상의 아이솔레이터들을 및 대응하는 아이솔레이터들의 바깥쪽에 하나 이상의 균등화기들을 배치하는 것을 포함할 수 있다. 몇몇 경우들에서, 별개의 속성들을 가진 강유전성 커패시터는 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 가능하게 하기 위해 사용될 수 있다. 다른 속성들 중에서, 이러한 커패시터는 하나 이상의 전압들(예로서, 1.2V 동작)에서 낮은 유전체 누설, 높은 유전체 정전용량, 및/또는 높은 분극 정전용량을 위해 제공할 수 있다. 몇몇 경우들에서, 이들 속성들(예로서, 정전용량) 중 하나 이상은 대략 5 내지 20 펨토패럿 사이에서의 값을 가질 수 있지만, 다른 변화들이 또한 고려된다.
아이솔레이터(530)는 메모리 어레이(100-a)의 하나 이상의 구성요소들과의 전자적 연통으로부터 감지 구성요소(125-b)를 격리시키기 위해 하나 이상의 구성요소들을 포함할 수 있다. 몇몇 경우들에서, 아이솔레이터(530)는 감지 구성요소(125-b)로 및 그로부터의 전자 흐름을 방지하는 스위치 또는 또 다른 구성요소이거나 또는 이를 포함할 수 있다. 몇몇 경우들에서, 아이솔레이터(530)는 디지트 라인(115-b), 균등화기(535), 또는 기타와 같은, 메모리 어레이(100-a)의 하나 이상의 구성요소들로부터 감지 구성요소(125-b)를 격리시키기 위해 메모리 제어기(140-a)로부터의 하나 이상의 신호들에 의해 활성화될 수 있다. 몇몇 경우들에서, 아이솔레이터(530)는 감지 구성요소(125-b)가 메모리 셀(105-b)로부터 제 1 전하를 수신한 후 감지 구성요소(125-b)를 격리시킬 수 있다. 이러한 격리는 감지 구성요소(125-b)가 강유전성 메모리 셀의 유전체와 연관된 제 1 전하를 수신하는 것, 및 그것을 보존하며 설명된 다른 기능들을 개시하기 위해 제 1 전하를 격리시키는 것에 기초하거나 또는 도 4a 및 도 4b에서의 타이밍 함수들에 기초할 수 있다.
균등화기(535)는 메모리 어레이(100-a)의 하나 이상의 구성요소들의 전압들을 균등화하기 위해 하나 이상의 구성요소들을 포함할 수 있다. 몇몇 경우들에서, 균등화기(535)는 균등화 디바이스 또는 LEQ 디바이스이거나 또는 이를 포함할 수 있다. 균등화기(535)는 하나 이상의 동작들 동안 강유전성 커패시터에 걸쳐 설계된 전압 차를 가능하게 하기 위해 제 1 레벨로 하나 이상의 디지트 라인들의 전압에 영향을 줄 수 있다. 일 예에서, 제어 신호들(예로서, 선형 균등화 신호)은 스위칭 구성요소에 인가된 선형 균등화 전압을 증가시키거나 또는 감소시킴으로써 균등화기(535)를 활성화하거나 또는 비활성화하기 위해 사용될 수 있다. 몇몇 경우들에서, 균등화기(535)는 하나의 값에서 디지트 라인 전압을 유지하거나 또는 디지트 라인이 사용되지 않는 동안 디지트 라인의 전압이 플로팅하는 것을 방지하기 위해 사용될 수 있다.
균등화기(535)는 하나 이상의 스위치들 또는 트랜지스터들(예로서, 전계 효과 트랜지스터들(FET들)이거나 또는 이를 포함할 수 있다. 도 4a 및 도 4b를 참조하여 도시되고 설명된 바와 같이, 균등화기(535)는 감지 구성요소 디지트 라인들(예로서, DL_A, DL_B), 및 메모리 셀 또는 메모리 어레이의 다른 구성요소들의 하나 이상의 동작들에 영향을 줄 수 있다. 몇몇 경우들에서, 균등화기(535)는 메모리 어레이(100-a)의 하나 이상의 구성요소들을 균등화시키기 위해 메모리 제어기(140-a)로부터의 하나 이상의 신호들에 의해 활성화될 수 있다. 몇몇 경우들에서, 균등화기(535)는 타겟 디지트를 제 1 전압 값(예로서, 접지)으로 프리차징하기 위해 활성화될 수 있으며, 균등화기(535)는 아이솔레이터(530)에 독립적으로 동작할 수 있다. 몇몇 경우들에서, 균등화기(535)는 다른 동작들 중에서 - 도 4a 및 도 4b에서 설명된 또는 그것에서의 타이밍 동작들에 대응하는 것들을 포함한 - 감지 구성요소(예로서, 감지 구성요소(125-b))가 격리되는 동안 타겟 디지트를 제 1 전압 값으로 하전시킬 수 있다.
몇몇 예들에서, 하나 이상의 동작들은 강유전성 메모리의 다중-레벨 액세스, 감지, 및 다른 동작들을 위해 수행될 수 있다. 다음은 예시적인 방법들 및 기술들을 설명하지만, 이들 방법들 및 기술들은 재순서화되고, 수정되고, 변경되거나, 또는 조합된 또는 생략된 몇몇 동작들을 가질 수 있다. 설명된 바와 같이, 이들 동작들이 수행되며 다른 것들 중에서 도 2 내지 도 6에서의 논의, 타이밍 동작들, 및 구성요소들과 관련될 수 있다.
몇몇 예들에서, 메모리 어레이(예로서, 메모리 어레이(100-a))의 몇몇 구성요소들은 VMSA/2의 초기 전압으로 바이어싱될 수 있다. 이들 구성요소들은 다른 것들 중에서, 셀 판, 타겟 디지트 라인, 및 기준 디지트 라인을 포함할 수 있다. 몇몇 경우들에서, 타겟 디지트 라인은 시간에 대해 플로팅할 수 있으며(예로서, 제거된 전압 소스 또는 전압 구동기를 가질 수 있다) 기준 디지트 라인은 초기 값 미만(예로서, VMSA/2 미만)의 기준 전압으로 당겨질 수 있다. 그 후, 몇몇 경우들에서, 워드 라인(예로서, 워드 라인(110-b))은 활성화될 수 있으며, 이것은 적어도 부분적으로 강유전성 메모리 셀(예로서, 메모리 셀(105-b))의 유전체와 연관된 제 1 전하가 메모리 셀로부터 타겟 디지트 라인으로 전달되며 감지 구성요소(예로서, 감지 구성요소(125-b))에 의해 수신되게 할 수 있다.
몇몇 경우들에서, 제 1 전하를 수신한 후, 감지 구성요소는 격리될 수 있다(예로서, 아이솔레이터(530)와 같은, 아이솔레이터를 사용하여). 몇몇 경우들에서, 이러한 격리는 하나 이상의 격리 게이트들을 턴 오프하는 것에 기초할 수 있다. 그 후, 몇몇 경우들에서, 감지 구성요소는 감지 증폭기 노드에 관한 디지트 라인들을 분리시키기 위해 활성화(예로서, 소성)될 수 있다. 그 결과, 제 1 임계치 이상의 유전체 전하를 가진 디지트는 VMSA로의 그것의 전압 증가를 가질 것이며, 제 1 임계치 미만의 유전체 전하를 가진 디지트는 접지로의 그것의 전압 감소를 가질 것이다. 몇몇 경우들에서, 상이한 디지트들에 관한 상이한 셀들 또는 다른 구성요소들은 상이한 극성들을 유지하거나 또는 저장할 수 있다. 예를 들면, 몇몇 경우들에서, VMSA-전압 디지트에 관한 셀은 하나의 분극 유형(예로서, 양)을 유지할 수 있다. 몇몇 경우들에서, 접지-전압 디지트에 관한 셀은 하나 이상의 분극 유형들(예로서, 양, 음)을 유지할 수 있다. 몇몇 경우들에서, 제 1 전하는 하나 이상의 래치들(예로서, 525)에 유지되거나 또는 저장될 수 있으며, 이것은 감지 구성요소에 포함되거나 또는 그것과 전자적으로 연통할 수 있다.
또 다른 예로서, 및 본 개시의 양상들을 참조하여 논의된 바와 같이, 메모리 셀은 적어도 하나의 상태가 휘발성(예로서, 유전체 정보에 관한)이며, 적어도 하나의 상태가 비-휘발성(예로서, 분극에 관한)이도록 허용할 수 있다. 몇몇 경우들에서, 메모리 셀은 유전체 전하에 관한 두 개의 상태들(예로서, 예를 들면, 하전 또는 방전)이 휘발성이도록 허용할 수 있으며, 강유전성 구성요소의 분극에 관한 하나의 상태가 비-휘발성이도록 허용할 수 있다.
상기 논의된 바와 같이, 이것은 즉각적인, 자동적인, 또는 그 외 분극-관련 전하와 같은, 다른 다중-레벨 메모리 정보에 관한 부가적인 동작들을 잠재적으로 수행하는 동안 제 1 감지된 전하(예로서, 유전체)에 기초하여 정보의 제 1 비트를 제공하는 것을 허용하는 휘발성 저장에 기초한 동작들을 허용할 수 있다. 몇몇 대안들에서, 분극-관련 전하 및 유전체-관련 전하를 사용하는 것은 3-상태 메모리 셀을 위해 제공한다. 몇몇 경우들에서, 이러한 유형의 셀을 사용하는 것은 휘발성일 하나의 상태(예로서, 유전체에 관한)를 갖고, 두 개의 상태들(예로서, 분극에 관한 것들)이 비-휘발성이도록 허용한다.
몇몇 경우들에서, 부가적인 정보(예로서, 휘발성 메모리 저장 및 정보에 관한)는 별개의 메모리 어레이 또는 메모리 셀의 하나 이상의 구성요소들로부터 메모리 어레이(100-a)의 하나 이상의 구성요소들로 업로드되거나 또는 전달될 수 있다. 예를 들면, 몇몇 경우들에서, 상이한 메모리 셀들은 두 개의 하나 이상의 비-휘발성 비트들을 저장할 수 있다(예로서, 정지 동안). 몇몇 경우들에서, 두 개의 셀들 중 적어도 하나는 메모리 셀들 중 하나에 기초할 수 있거나 또는 또 다른 메모리 셀 또는 다른 어레이 구성요소로부터 전송되거나 또는 전달될 수 있는 하나의 휘발성 비트를 저장할 수 있다 - 상이한 메모리 셀들 간에 휘발성 메모리 비트의 공유를 허용한다.
다중-레벨 액세스, 감지, 판독, 및/또는 기록에 관련된 기술들의 일 예로서, 다음의 테이블은 두 개의 상이한 셀들에 대한 다양한 인코딩 시나리오들을 설명한다. 이 예에서, 제 1 전하(예로서, 유전체)에 관한 상이한 감지된 값들 및 하나 이상의 셀들에 관련된 제 2 전하(예로서, 분극 전하)에 관한 상이한 감지된 값들과 극성들이 도시된다. 하나의 셀 상태(예로서, "c")는 유전체 전하의 상태 또는 및 감지된 감지 유전체 전하가 하전되는지 또는 방전되는지와 관련될 수 있다. 또 다른 셀 상태(예로서, "d")는 분극 전하의 상태 및 감지된 감지 분극 전하가 하전 또는 방전되는지, 및 분극 전하와 연관된 분극(예로서, + 또는 -)과 관련될 수 있다. 몇몇 예들에서, 적어도 하나의 비트는 비-휘발성일 수 있으며 적어도 하나의 비트는 휘발성일 수 있다. 본 개시의 다양한 양상들에 따른 다양한 인코딩 시나리오들은 다음을 포함할 수 있다:
제 1 값/제 2 값 인코딩된 비트들
c/c 이용 가능
c/d+ 000
c/d- 001
d+/c 010
d-/c 011
d+/d+ 100
d+/d- 101
d-/d+ 110
d-/d- 111
몇몇 예들에서, 본 개시의 양상들을 갖고 설명된 바와 같이, 셀을 액세스할 때, 최상위 비트는 임의의 다른 동작이 수행되기 전에 하나 이상의 동작들(예로서, 라이트-백, 리프레시)에 대해 즉시 또는 즉각 이용 가능할 수 있으며(예로서, 두 개의 셀들 중 하나가 유전체 하전 상태에 있을 때) 최상위 비트는 다른 동작들이 수행되는 동안 출력되거나 또는 전달될 수 있다. 몇몇 경우들에서, 최상위 비트는 감지 구성요소(예로서, 감지 증폭기)가 활성화되자마자 즉시, 쉽게, 또는 즉각 이용 가능할 수 있다. 몇몇 경우들에서, 워드 라인은 비활성화될 수 있으며, 이것은 감지 구성요소가 격리되는 동안 발생할 수 있다. 그 후, 몇몇 경우들에서, 타겟 디지트는 아이솔레이터로부터 분리된(예로서, 바깥쪽의) 접지로 프리차징될 수 있다. 몇몇 경우들에서, 이러한 프리차징은 하나 이상의 균등화기들 또는 LEQ 디바이스들(예로서, 균등화기(535))에 의해 수행될 수 있다. 아이솔레이터에 대한 균등화기의 이러한 포지셔닝은 활성화를 위해 디지트 라인을 준비하기 위한 동작들과 동시에 격리된 감지 구성요소를 통해 수행된 감지 동작이 메모리 셀의 분극과 연관된 전하를 전달하도록 허용할 수 있다.
몇몇 경우들에서, 셀 판은 그 후 제 1 전압(예로서, VMSA/2)으로부터 제 2의, 보다 높은 전압(예로서, VMSA)으로 활성화(예로서, 소성)될 수 있다. 셀 판을 활성화시키는 것은 균등화기가 하나 이상의 디지트들을 유지하거나 또는 기준 전압(예로서, 접지)으로 바이어싱하는 동안 수행될 수 있다. 몇몇 경우들에서, 이러한 방식으로 셀 판을 활성화시키는 것은 강유전성 메모리 셀로부터 출력될 제 2 전하를 증가시킬 수 있다. 대안적으로, 몇몇 경우들에서, 셀 판 전압은 제 2 전하에 관한 동작들 동안 VMSA/2에서 유지될 수 있으며, 다수의 셀 판은 연결되거나 또는 함께 "묶일" 수 있으며, 이것은 다른 것들 중에서 셀 판 잡음을 감소시킬 수 있다.
몇몇 경우들에서, 감지 구성요소는 비활성화될 수 있고, 감지 구성요소는 비격리(예로서, 재부착)될 수 있으며, 하나의 균등화기(예로서, 타겟-관련 LEQ)가 또한 비활성화될 수 있다. 또한, 워드 라인은 제 2 시간에 활성화될 수 있으며, 기준 전압은 기준 디지트 전압으로 이끌어질 수 있다.
대안적으로, 몇몇 경우들에서, 셀 판이 VMSA/2로부터 VMSA로 이끌어지며, 셀 판이 접지로 참조되면, 셀 판은 VMSA로부터 VMSA/2로 다시 펄싱될 수 있으며 VMSA/2에서 또는 대략 그것에서의 기준이 사용될 수 있다. 몇몇 경우들에서, 이러한 대안적인 동작은 전압을 다시 접지로 이끌 필요 없이 VMSA/2의 기준 전압을 사용하는 것을 허용할 수 있으며, 이것은 전력을 절약하고 다른 이점들을 제공한다.
몇몇 경우들에서, 제 2 시간에 디지트 라인을 활성화시키는 것은 적어도 부분적으로 강유전성 메모리 셀(예로서, 메모리 셀(105-b))의 분극과 연관된 제 2 전하가 메모리 셀로부터 타겟 디지트 라인으로 전달되며 감지 구성요소에 의해 수신되게 할 수 있다. 그 후, 몇몇 경우들에서, 감지 구성요소는 감지 증폭기 노드에 관한 디지트들을 분리하기 위해 제 2 시간에 활성화(예로서, 소성)될 수 있다. 그 결과, 제 1 극성(예로서, 음)을 가진 분극-관련 전하를 가진 디지트는 디지트 라인 전압을 제 1 값(예로서, VMSA)으로 이끌 것이며, 제 2 극성(예로서, 양)을 가진 분극-관련 전하를 가진 디지트는 디지트 라인 전압을 제 2 값(예로서, 접지)으로 이끌 것이다.
몇몇 예들에서, 셀 판 전압이 VMSA/2에서 또는 대략 그것으로 유지된다면(상기 설명된 바와 같이), 메모리 셀로부터 타겟 디지트로 전달되는 분극 전하는 메모리 셀의 분극을 회복시킬 것이다. 그러나, 셀 판이 VMSA로 이끌어지면(상기 설명된 바와 같이), 몇몇 메모리 로직 상태들 또는 값들은 회복되며 다른 것들은 회복되지 않을 것이다. 일 예로서, 셀 판이 VMSA로 이끌어지면, 분극-관련 전하에 관한 제 1 저장된 로직 상태 또는 값(예로서, 1)에 대응하는 분극은 회복될 것이지만, 분극-관련 전하에 관한 제 2 저장된 로직 상태 또는 값(예로서, 로직 값 0, 3개 이상의 가능한 값들 중 제 1 미리 정의된 로직 값)에 대응하는 분극은 회복되지 않을 것이다. 몇몇 경우들에서, 제 2 저장된 로직 상태 또는 값에 대응하는 분극을 회복시키거나 또는 라이트-백하기 위해, 제 1 값으로부터 제 2 값으로(예로서, VMSA로부터 접지로) 및 그 후 중간 값(예로서, VMSA/2)으로 이끄는 셀 판 전압 펄스는 제 2 저장된 로직 상태 또는 값의 분극을 회복시키거나 또는 라이트-백할 수 있다. 본 개시의 양상들에 따르면, 하나 이상의 기록 동작들은 관련된 기간들 동안 발생할 수 있다. 예를 들면, 몇몇 경우들에서, 제 1 전하(예로서, 유전체 전하)와 연관된 정보 및 제 2 전하(예로서, 분극-관련 전하)와 연관된 정보는 각각 원래 메모리 셀로(및/또는 몇몇 경우들에서 또 다른 메모리 셀로) 후 기록될 수 있다. 이들 기록 동작들은 동시에, 직렬로, 연속적으로, 병렬로, 중첩 기간 동안, 또는 몇몇 다른 관계에 기초하여 발생할 수 있다. 몇몇 경우들에서, 제 1 전하 또는 제 2 전하 중 적어도 하나가 메모리 셀로 후 기록되는지는 커패시터의 방전 상태에 의존할 수 있다. 몇몇 예들에서, 커패시터가 방전되면, 전하의 라이트-백 동작이 발생할 수 있다. 다른 동작들에서, 커패시터가 방전되지 않는다면, 전하의 라이트-백 동작은 발생하지 않을 수 있다. 대안적으로 또는 부가적으로, 커패시터가 방전되지 않았지만, 미리 결정된 기간이 지나면, 전하의 라이트-백 동작은 커패시터를 리프레시하기 위해 발생할 수 있다.
몇몇 경우들에서, 프리차지 동작 이전에, 제 1 전하를 유지하거나 또는 저장하는 래치는 제 1 전하의 극성에 의존하여 타겟 디지트를 전압 레벨로 이끌기 위해 활성화될 수 있다. 예를 들면, 제 1 전하를 유지하거나 또는 저장하는 래치는 제 1 전하의 제 1 극성(예로서, 양)에 기초하여 타겟 디지트를 제 1의, 보다 높은 전압 레벨(예로서, VMSA/2)로 이끌기 위해 활성화될 수 있다. 대안적으로, 제 1 전하를 유지하거나 또는 저장하는 래치는 제 1 전하의 제 1 극성(예로서, 음)에 기초하여 타겟 디지트를 제 2의, 보다 낮은 전압 레벨(예로서, 접지)로 이끌기 위해 활성화될 수 있다.
그 후, 제 1 전하 및 제 2 전하의 각각이 회복되거나 또는 메모리 셀로 후 기록된 후, 워드 라인은 비활성화될 수 있으며, 디지트 라인들은 유사한 또는 동일한 전압 값 또는 레벨(예로서, VMSA/2)로 이끌어질 수 있다. 몇몇 경우들에서, 기록 동작은 메모리 셀의 분극 상태, 유전체 상태, 또는 양쪽 모두를 설정하는 것에 기초하거나, 또는 셀 또는 구성요소 선택을 사용하여 하나 이상의 디지트들을 플립핑하는 것에 의한 것일 수 있다.
몇몇 예들에서, 전자 메모리 장치가, 본 개시에서의 다른 도면들 및 설명 중에서, 도 5를 참조하여, 설명된다. 몇몇 예들에서, 이러한 장치는 유전체 전하 및 분극 전하를 저장하기 위한 강유전성 커패시터, 디지트 라인을 통해 강유전성 커패시터와 전자적으로 연통하는 감지 증폭기, 및 유전체 전하를 저장하기 위한 것이며 감지 증폭기와 전자적으로 연통하는 래치를 포함할 수 있다. 다른 예들에서, 이러한 장치는 다른 구성요소들을 포함할 수 있거나 또는 이들 요소들 중 일부를 생략할 수 있다. 몇몇 경우들에서, 장치는 디지트 라인 및 감지 증폭기 사이에서의 전자적 연통 경로에 배치된 적어도 하나의 균등화기를 포함할 수 있다.
몇몇 경우들에서, 장치는 디지트 라인 및 감지 증폭기 사이에서의 전자적 연통 경로에 배치된 적어도 하나의 아이솔레이터를 포함할 수 있다. 몇몇 경우들에서, 적어도 하나의 균등화기 및 적어도 하나의 아이솔레이터는 서로 독립적으로 동작하도록 구성된다. 다른 경우들에서, 적어도 하나의 균등화기 및 적어도 하나의 아이솔레이터는 서로 의존하여 동작하도록 구성된다.
도 6은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 지원하는 시스템(600)을 예시한다. 시스템(600)은 디바이스(605)를 포함하며, 이것은 다양한 구성요소들을 연결하거나 또는 물리적으로 지원하기 위해 인쇄 회로 보드이거나 또는 이를 포함할 수 있다. 디바이스(605)는 메모리 어레이(100-b)를 포함하며, 이것은 도 1 및 도 5를 참조하여 설명된 메모리 어레이(100)의 예일 수 있다. 다양한 예들에서, 디바이스(605)는 컴퓨터, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 이동 전화, 착용 가능한 디바이스(예로서, 스마트워치, 심박수 측정기), 또 다른 유형의 휴대용 전자 디바이스 등일 수 있다. 메모리 어레이(100-b)는 도 1 및 도 5를 참조하여 설명된 메모리 제어기(140) 및 도 1, 도 2, 및 도 5를 참조하여 설명된 메모리 셀들(105)의 예들일 수 있는, 메모리 제어기(140-b) 및 하나 이상의 메모리 셀들(105-c)을 포함할 수 있다. 디바이스(605)는 또한 프로세서(610), BIOS 구성요소(615), 하나 이상의 주변 구성요소들(620), 및 입력/출력 제어 구성요소(625)를 포함할 수 있다. 디바이스(605)의 구성요소들은 버스(630)를 통해 서로 전자적으로 연통할 수 있다.
프로세서(610)는 메모리 제어기(140-b)를 통해 메모리 어레이(100-b)를 동작시키도록 구성될 수 있다. 몇몇 경우들에서, 프로세서(610)는 도 1 및 도 5를 참조하여 설명된 메모리 제어기(140 또는 140-a)의 기능들을 수행할 수 있다. 다른 경우들에서, 메모리 제어기(140-b)는 프로세서(610)로 통합될 수 있다. 프로세서(610)는 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션-특정 집적 회로(ASIC), 필드-프로그램 가능한 게이트 어레이(FPGA) 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들일 수 있거나, 또는 그것은 이들 유형들의 구성요소들의 조합일 수 있으며, 프로세서(610)는 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 개시하거나 또는 가능하게 하는 적어도 몇몇 동작들을 포함하여, 여기에서 설명된 다양한 기능들을 수행할 수 있다. 프로세서(610)는, 예를 들면, 디바이스(605)가 다양한 기능들 또는 태스크들을 수행하게 하기 위해 메모리 어레이(100-b)에 저장된 컴퓨터-판독 가능한 지시들을 실행하도록 구성될 수 있다.
BIOS 구성요소(615)는 펌웨어로서 동작되는 기본 입력/출력 시스템(BIOS)을 포함하는 소프트웨어 구성요소일 수 있으며, 이것은 시스템(600)의 다양한 하드웨어 구성요소들을 초기화하고 실행할 수 있다. BIOS 구성요소(615)는 또한 프로세서(610) 및 다양한 구성요소들, 예로서 주변 구성요소들(620), 입력/출력 제어 구성요소(625) 등 사이에서의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(615)는 판독-전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
하나 이상의 주변 구성요소들(620)의 각각은 디바이스(605)로 통합되는, 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스들을 위한 인터페이스일 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB 제어기, 직렬 또는 병렬 포트, 또는 주변 구성요소 상호 연결(PCI) 또는 가속 그래픽스 포트(AGP) 슬롯들과 같은, 주변 카드 슬롯들을 포함할 수 있다.
입력/출력 제어 구성요소(625)는 프로세서(610) 및 하나 이상의 주변 구성요소들(620), 입력 디바이스들(635), 또는 출력 디바이스들(640) 사이에서의 데이터 통신을 관리할 수 있다. 입력/출력 제어 구성요소(625)는 또한 디바이스(605)로 통합되지 않은 주변 장치들을 관리할 수 있다. 몇몇 경우들에서, 입력/출력 제어 구성요소(625)는 외부 주변 장치로의 물리적 연결 또는 포트를 나타낼 수 있다.
입력(635)은 디바이스(605) 또는 그것의 구성요소들에 입력을 제공하는 디바이스(605)의 외부에 있는 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스들과의 또는 그 사이에서의 인터페이스를 포함할 수 있다. 몇몇 경우들에서, 입력(635)은 하나 이상의 주변 구성요소들(620)을 통해 디바이스(605)와 인터페이스하는 주변 장치일 수 있거나 또는 입력/출력 제어 구성요소(625)에 의해 관리될 수 있다.
출력(640)은 디바이스(605) 또는 그것의 구성요소들 중 임의의 것으로부터 출력을 수신하도록 구성된 디바이스(605)의 외부에 있는 디바이스 또는 신호를 나타낼 수 있다. 출력(640)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 보드 등을 포함할 수 있다. 몇몇 경우들에서, 출력(640)은 주변 구성요소(들)(620)를 통해 디바이스(605)와 인터페이스하는 주변 장치일 수 있거나 또는 입력/출력 제어 구성요소(625)에 의해 관리될 수 있다.
메모리 제어기(140-b), 디바이스(605), 및 메모리 어레이(100-b)의 구성요소들은 그것들의 기능들을 실행하도록 설계된 회로로 구성될 수 있다. 이것은 여기에서 설명된 기능들을 실행하도록 구성된, 다양한 회로 요소들, 예를 들면, 도전성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 활성 또는 비활성 요소들을 포함할 수 있다.
몇몇 예들에서, 메모리 어레이(100-b)는 디지트 라인을 통해 유전체 전하를 강유전성 메모리 셀과 전자적으로 연통하는 감지 증폭기로 전달하기 위해 강유전성 메모리와 전자적으로 연통하는 워드 라인을 활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 메모리 어레이(100-b)는 감지 증폭기를 격리시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 메모리 어레이(100-b)는 워드 라인을 비활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 메모리 어레이(100-b)는 제 1 시간에 감지 증폭기를 활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 메모리 어레이(100-b)는 분극 전하를 감지 증폭기로 전달하기 위해 워드 라인을 활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 메모리 어레이(100-b)는 제 2 시간에 감지 증폭기를 활성화시키기 위한 수단을 포함할 수 있다.
몇몇 예들에서, 메모리 어레이(100-b)는 감지 증폭기와 전자적으로 연통하는 래치에서 유전체 전하의 저장을 개시하기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 메모리 어레이(100-b)는 유전체 전하, 또는 분극 전하, 또는 양쪽 모두에 적어도 부분적으로 기초하여 강유전성 메모리 셀로의 라이트-백 동작을 개시하기 위한 수단을 포함할 수 있다.
몇몇 예들에서, 메모리 어레이(100-b)는 감지 증폭기, 또는 래치, 또는 양쪽 모두에 위치된 전하에 적어도 부분적으로 기초하여 강유전성 메모리 셀로의 라이트-백 동작을 개시하기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 메모리 어레이(100-b)는 제 2 시간에 감지 증폭기를 활성화시키기 전에 유전체 전하를 강유전성 메모리 셀로 기록하기 위한 수단을 포함할 수 있다.
몇몇 예들에서, 메모리 어레이(100-b)는 제 1 기간 동안 제 1 전하의 수신을 개시하기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 메모리 어레이(100-b)는 제 2 기간 동안 제 2 전하의 수신을 개시하기 위한 수단을 포함할 수 있으며, 여기에서 제 1 기간은 제 2 기간과 중첩한다.
도 7은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 위한 방법(700)을 예시하는 흐름도를 도시한다. 방법(700)의 동작들은, 도 1, 도 5, 및 도 6을 참조하여 설명된 바와 같이, 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들면, 방법(700)의 동작들은 도 1 및 도 5를 참조하여 설명된 바와 같이 메모리 제어기(140)에 의해 수행될 수 있다. 몇몇 예들에서, 메모리 제어기(140)는 이하에서 설명된 기능들을 수행하기 위해 메모리 어레이(100)의 기능 요소들을 제어하도록 코드들의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적 하드웨어를 사용하여 이하에서 설명되는 기능들의 특징들을 수행할 수 있다.
블록(705)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기에서 강유전성 메모리 셀의 유전체와 연관된 제 1 전하를 수신하는 것을 포함할 수 있다. 몇몇 예들에서, 하나 이상의 회로 구성요소들을 개시하는 것은 메모리 셀로부터 제 1 전하(예로서, 커패시터의 유전체 구성요소에 관한 전하)를 전달할 수 있다. 이러한 전달은 제 1 전하의 전달 후 별개의 제 2 전하가 메모리 셀에 저장되는 동안 발생할 수 있다. 몇몇 경우들에서, 워드 라인은 메모리 셀로부터 제 1 전하를 전달하기 위해 - 단독으로 또는 다른 구성요소들과 조합하여 - 활성화될 수 있으며 제 1 전하는 감지 구성요소(예로서, 감지 증폭기)에서 수신될 수 있다. 특정한 예들에서, 블록(705)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(710)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제 1 시간에 감지 증폭기를 활성화시키는 것을 포함할 수 있다. 몇몇 경우들에서, 감지 구성요소는 메모리 셀의 유전체와 연관된 제 1 전하를 수신할 수 있으며, 감지 증폭기는 제 1 시간에 제 1 전하를 감지하기 위해 활성화될 수 있다. 이러한 제 1 시간은 메모리 셀의 유전체와 연관된 전하가 감지 구성요소에 의해 수신된 후 발생할 수 있다. 몇몇 예들에서, 제 1 시간에 감지 증폭기를 활성화시킨 후, 감지된 제 1 전하는 감지 구성요소 자체 또는 감지 구성요소와 통신하는 구성요소 내에 저장될 수 있다. 몇몇 경우들에서, 감지된 제 1 전하는 감지 구성요소에 포함되거나 또는 감지 구성요소와 전자적으로 연통하는 하나 이상의 래치들 내에 저장될 수 있다. 특정한 예들에서, 블록(710)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(715)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기에서 강유전성 메모리 셀의 분극과 연관된 제 2 전하를 수신하는 것을 포함할 수 있다. 감지는 또한 메모리 셀(105-a)로부터의 제 2 전하의 전달을 위해 하나 이상의 회로 구성요소들을 개시하는 것에 기초할 수 있다. 몇몇 경우들에서, 메모리 셀로부터의 제 2 전하의 전달 및 감지 구성요소에 의한 수신은 메모리 셀로부터의 제 1 전하의 전달 후 발생할 수 있다. 몇몇 경우들에서, 메모리 셀로부터의 제 2 전하의 전달 및 감지 구성요소에 의한 수신은 제 1 전하가 하나 이상의 회로 구성요소들에 저장되는 동안 발생할 수 있다. 몇몇 경우들에서, 워드 라인은 메모리 셀로부터 감지 구성요소(예로서, 감지 증폭기)로 제 2 전하를 전달하기 위해 활성화될 수 있다. 특정한 예들에서, 블록(715)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(720)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제 1 시간 후 제 2 시간에 감지 증폭기를 활성화시키는 것을 포함할 수 있다. 몇몇 경우들에서, 감지 구성요소는 메모리 셀의 분극 디바이스와 연관된 제 2 전하를 수신할 수 있으며 감지 증폭기는 제 2 시간에 제 2 전하를 감지하기 위해 활성화될 수 있다. 몇몇 예들에서, 제 2 시간에 감지 증폭기를 활성화시킨 후, 감지된 제 2 전하는 감지 구성요소 자체 또는 감지 구성요소와 전자적으로 연통하는 구성요소 내에 저장될 수 있다.
몇몇 경우들에서, 감지된 제 2 전하는 감지 구성요소에 포함되거나 또는 감지 구성요소와 전자적으로 연통하는 하나 이상의 래치들 내에 저장될 수 있다. 대안적으로, 몇몇 경우들에서 제 2 전하는 저장되지 않을 수 있으며 하나 이상의 메모리 셀들로 기록되거나 또는 재기록될 수 있다. 예를 들면, 제 1 전하(예로서, 강유전성 메모리의 유전체와 연관된)는 저장될 수 있지만, 제 2 전하는 저장되지 않을 수 있다. 대신에, 제 2 전하는, 제 2 전하가 전달된 메모리 셀을 포함한, 메모리 셀로 자동으로 기록될 수 있다.
몇몇 경우들에서, 제 2 전하가 메모리 셀로 자동으로 기록되는지(여부)는 하나 이상의 다른 전압들에 비교되는 셀 판의 전압의 값에 기초할 수 있다. 몇몇 경우들에서, 메모리 셀로 제 2 전하를 기록하는 것은 셀 판 펄스(예로서, 감지 구성요소 전압으로부터 접지로 및 감지 구성요소 전압의 1/2와 같은 중간 전압으로의 펄스)에 기초할 수 있다. 몇몇 경우들에서, 제 2 전하가 자동으로 기록(예로서, 회복)되는지 여부는 메모리 값 또는 상태에 기초할 수 있다.
예를 들면, 셀 판 전압에 기초하여, 1의 값을 가진 메모리 셀의 분극은 자동으로 회복되거나 또는 재기록될 수 있는 반면, 0의 값을 가진 메모리 셀의 분극은 자동으로 회복되거나 또는 재기록되지 않을 수 있다. 특정한 예들에서, 블록(720)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
몇몇 경우들에서, 방법들 및 동작들은 두 개의 별개의 메모리 셀들에 관련된 동작들과 관련될 수 있다. 이들 동작들은, 몇몇 예들에서, 동시에, 중첩 기간들 동안, 연속으로, 별개의 시간들에서, 다른 관계들에 기초하여, 또는 몇몇 조합으로 수행될 수 있다. 게다가, 제 1 메모리 셀을 참조하여 본 개시에서 설명된 동작들 및 양상들은 또한 하나 이상의 메모리 셀을 참조하여 동작들에 적용하며, 본 개시의 양상들의 이러한 확장이 고려된다. 몇몇 경우들에서, 제 1 메모리 장치는 제 2 강유전성 메모리 셀의 유전체 및/또는 분극과 연관된 하나 이상의 전하들을 수신할 수 있다. 몇몇 경우들에서, 유전체 및/또는 분극과 연관된 하나 이상의 전하들은 제 1 구성요소에 의해 수신될 수 있다. 이러한 구성요소의 예들은, 이에 제한되지 않지만, 제 2 감지 증폭기를 포함할 수 있다. 유전체 및/또는 분극과 연관된 하나 이상의 전하들을 수신한 후, 제 2 감지 증폭기가 활성화될 수 있다. 제 2 감지 증폭기(예로서, 제 2 강유전성 메모리 셀의)를 활성화시킨 후, 제 2 메모리 셀은 제 2 감지 증폭기를 활성화시키는 것에 적어도 부분적으로 기초하여 제 2 강유전성 메모리 셀에 저장된 정보를 출력할 수 있다. 이러한 출력된 또는 전달된 정보는 제 1 메모리 셀의 구성요소(또는 어레이, 장치, 또는 시스템의 또 다른 디바이스 또는 구성요소)에 의해 수신될 수 있으며, 하나 이상의 동작들이 수행될 수 있다.
장치가 설명된다. 몇몇 예들에서, 장치는 감지 증폭기에서 강유전성 메모리 셀의 유전체와 연관된 제 1 전하를 수신하기 위한 수단, 제 1 시간에 감지 증폭기를 활성화시키기 위한 수단, 감지 증폭기에서 강유전성 메모리 셀의 분극과 연관된 제 2 전하를 수신하기 위한 수단, 및 제 1 시간 후 제 2 시간에 감지 증폭기를 활성화시키기 위한 수단을 포함할 수 있다.
몇몇 예들에서, 장치는 제 1 전하를 수신한 후 감지 증폭기를 격리시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 감지 증폭기에서 제 1 전하를 수신하는 것을 적어도 부분적으로 개시하기 위해 워드 라인을 활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 제 1 시간에 감지 증폭기를 활성화시키는 것에 적어도 부분적으로 기초하여 래치에 제 1 전하를 저장하기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 제 2 시간에 감지 증폭기를 활성화시킨 후 제 1 전하를 강유전성 메모리 셀로 기록하기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 제 1 시간에 감지 증폭기를 활성화시키는 것에 적어도 부분적으로 기초하여 강유전성 메모리 셀에 저장된 정보를 출력하기 위한 수단을 포함할 수 있으며, 여기에서 정보를 출력하는 것은 제 2 전하를 수신하는 것과 중첩한다.
몇몇 예들에서, 장치는 제 2 시간에 감지 증폭기를 활성화시키기 전에 제 1 전하를 강유전성 메모리 셀로 기록하기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 제 1 전하를 수신하는 것은 제 1 기간 동안 발생하며 제 2 전하를 수신하는 것은 제 2 기간 동안 발생하고, 여기에서 제 1 기간은 제 2 기간과 중첩한다. 몇몇 예들에서, 장치는 제 2 감지 증폭기에서 제 2 강유전성 메모리 셀의 유전체와 연관된 전하를 수신하기 위한 수단, 제 2 감지 증폭기를 활성화시키기 위한 수단, 및 제 2 감지 증폭기를 활성화시키는 것에 적어도 부분적으로 기초하여 제 2 강유전성 메모리 셀에 저장된 정보를 출력하기 위한 수단을 포함할 수 있다.
몇몇 예들에서, 장치는 제 1 시간에 감지 증폭기를 활성화시키며 적어도 하나의 균등화기를 사용하여 타겟 디지트 라인을 프리차징한 후 워드 라인을 비활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 감지 증폭기를 비활성화시키기 위한 수단, 디지트 라인으로부터 감지 증폭기를 비격리시키기 위한 수단, 및 감지 증폭기에서 제 2 전하를 수신하는 것을 적어도 부분적으로 개시하기 위해 워드 라인을 활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 감지 증폭기를 격리시킨 후 감지 증폭기를 활성화시키기 위한 수단은 감지 증폭기 내에서 디지트 라인들 사이에서의 전압 차를 증가시키기 위한 수단을 포함한다.
몇몇 예들에서, 제 1 전하는 제 1 극성을 가지며 제 2 전하는 제 1 전하의 반대인 제 2 극성을 가진다. 몇몇 예들에서, 제 1 전하 및 제 2 전하는 동일한 극성을 가진다. 몇몇 예들에서, 장치는 감지 증폭기가 제 2 시간에 활성화될 때 셀 판의 전압이 감지 증폭기의 기준 전압보다 작거나 같은지를 결정하기 위한 수단 및 결정에 적어도 부분적으로 기초하여 제 2 시간 후 제 2 전하를 강유전성 메모리 셀로 기록하기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 제 2 시간 후 제 1 전하를 강유전성 메모리 셀로 기록하기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 제 1 기간 동안 제 1 전하를 기록하며 제 1 기간과 중첩하는 제 2 기간 동안 제 2 전하를 기록하기 위한 수단을 포함할 수 있다.
도 8은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 위한 방법(800)을 예시한 흐름도를 도시한다. 방법(800)의 동작들은 도 1, 도 5, 및 도 6을 참조하여 설명된 바와 같이, 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들면, 방법(800)의 동작들은 도 1 및 도 5를 참조하여 설명된 바와 같이 메모리 제어기(140)에 의해 수행될 수 있다. 몇몇 예들에서, 메모리 제어기(140)는 이하에서 설명된 기능들을 수행하기 위해 메모리 어레이(100)의 기능 요소들을 제어하도록 코드들의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적 하드웨어를 사용하여 이하에서 설명된 기능들의 특징들을 수행할 수 있다.
블록(805)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기에서 강유전성 메모리 셀의 유전체와 연관된 제 1 전하를 수신하는 것을 포함할 수 있다. 특정한 예들에서, 블록(805)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다. 몇몇 경우들에서, 강유전성 메모리 셀로부터 하나 이상의 다른 구성요소들(예로서, 감지 구성요소)로 제 1 전하를 전달하는 것에 기초하여, 커패시터 또는 저장 요소는 유전체 하전될 수 있으며 상기 전하가 유지될 수 있다(예로서, 커패시터가 바이어싱된 후 하나 이상의 방법들을 사용하여 커패시터를 절연시키는 것에 기초하여). 몇몇 예들에서, 커패시터가 다른 구성요소들 또는 요소들로부터 절연되기 때문에, 커패시터는 단지 전하의 누설에만 기초하여 방전시킬 수 있다(예로서, DRAM-형 거동과 유사한). 다른 예들에서, 강유전성 메모리 셀부터 하나 이상의 다른 구성요소들(예로서, 감지 구성요소)로 제 1 전하를 전달하는 것에 기초하여, 커패시터 또는 저장 요소는 유전체 방전될 수 있다(기록(프로그래밍) 동작의 부분으로서). 두 개의 가능한 상태들(유전체 하전 대 유전체 방전) 간의 차이는 커패시터가 방전되는지(예로서, 유전체 전하를 제거하는 것) 또는 방전되지 않는지(예로서, 유전체 전하를 남긴다)에 기초할 수 있다. 유전체 전하가 초기에 방전되지 않는 경우에(예로서, 의도적인 동작에 기초하여), 셀은 메모리의 휘발성 특징 때문에 방전된 상태로 느리게 누설될 수 있다. 몇몇 경우들에서, 및 본 개시의 양상들에서 설명된 바와 같이, 셀은 방전 상태에 도달하기 전에 리프레싱될 수 있다(예로서, 자동으로 또는 감지 직후, 기간 후, 하나 이상의 동작들에 기초하여).
블록(810)에서, 방법은 제 1 전하를 수신한 후 감지 증폭기를 격리시키는 것을 포함할 수 있다. 몇몇 경우들에서, 감지 증폭기는 다른 것들 중에서, 도 3 및 도 6을 참조하여 설명된 바와 같이, 감지 구성요소이거나 또는 그것의 부분으로서 포함될 수 있다. 몇몇 경우들에서, 감지 증폭기를 격리시키는 것은 격리 구성요소가 감지 증폭기로의 전자 흐름을 방지할 수 있게 하는 것을 포함할 수 있다. 몇몇 경우들에서, 감지 증폭기를 격리시키는 것은 스위치 또는 또 다른 구성요소를 통해 개방 회로를 생성하는 것을 포함할 수 있다. 감지 증폭기의 이러한 격리는 제 1 전하의 전달 후 시간, 감지 구성요소에서 제 1 전하를 수신한 후 시간에 기초하여, 하나 이상의 다른 구성요소들로부터의 신호, 몇몇 조합, 또는 다른 정보 또는 동작들에 기초하여 수행될 수 있다. 특정한 예들에서, 블록(810)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(815)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제 1 시간에 감지 증폭기를 활성화시키는 것을 포함할 수 있다. 특정한 예들에서, 블록(815)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(820)에서, 방법은 감지 증폭기를 비활성화시키는 것, 디지트 라인으로부터 감지 증폭기를 비격리시키는 것(워드 라인을 간접적으로 격리시킬 수 있는), 및 감지 증폭기에서 제 2 전하를 수신하는 것을 개시하기 위해 워드 라인을 활성화시키는 것을 포함할 수 있다. 몇몇 예들에서, 제 1 전하를 수신하고 감지 구성요소를 사용하여 제 1 전하를 감지한 후, 감지 구성요소(예로서, 감지 증폭기는 비활성화될 수 있다)는 판독 또는 감지를 중단한다. 이것은 감지 구성요소 또는 또 다른 구성요소 내에 제 1 전하 또는 제 1 전하에 기초한 전하를 저장하거나 또는 래칭하는 것에 기초할 수 있다. 몇몇 경우들에서, 감지 증폭기는 워드 라인으로부터 비격리될 수 있다. 이것은, 몇몇 경우들에서, 감지 증폭기를 비활성화시키는 것에 기초하여 또는 적어도 감지 증폭기가 비활성화된 후 발생할 수 있다.
대안적으로, 감지 증폭기는 비격리될 수 있으며 감지 증폭기를 비활성화시키는 것은 비격리에 기초할 수 있다. 몇몇 경우들에서, 감지 증폭기를 비격리시키는 것은 전자들이 현재 감지 앰프로 흐를 수 있도록 전자 흐름을 가능하게 하는 것을 포함할 수 있다. 몇몇 경우들에서, 기간, 감지 증폭기를 비격리시키는 것, 또는 또 다른 조건에 기초하여, 워드 라인은 감지 증폭기에서 제 2 전하의 전달 및 제 2 전하의 수신을 개시하기 위해 활성화될 수 있다. 워드 라인을 활성화시키는 것은, 몇몇 경우들에서, 메모리 셀 자체 또는 또 다른 위치로부터 전하를 전달하기 위해 워드 라인을 활성화시키는 것을 포함할 수 있다. 몇몇 경우들에서, 제 2 전하를 수신하는 것을 개시하기 위해 워드 라인을 활성화시키는 것은 주어진 판독 동작, 주어진 사이클, 또는 다른 기간 동안 워드 라인의 제 2 활성화일 수 있다. 특정한 예들에서, 블록(820)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(825)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기에서 강유전성 메모리 셀의 분극과 연관된 제 2 전하를 수신하는 것을 포함할 수 있다. 특정한 예들에서, 블록(825)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(830)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제 1 시간 후 제 2 시간에 감지 증폭기를 활성화시키는 것을 포함할 수 있다. 특정한 예들에서, 블록(830)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
몇몇 경우들에서, 다른 것들 중에서 도 7 및 도 8에 설명된 것들과 관련된 부가적인 동작들이 수행될 수 있다. 예를 들면, 방법은 감지 증폭기에서 제 1 전하를 수신하는 것을 개시하기 위해 적어도 부분적으로 워드 라인을 활성화시키는 것을 포함할 수 있다. 몇몇 경우들에서, 방법은 제 1 시간에 감지 증폭기를 활성화시키는 것에 적어도 부분적으로 기초하여 래치에 제 1 전하를 저장하는 것을 포함할 수 있다. 몇몇 경우들에서, 방법은 또한 제 2 시간에 감지 증폭기를 활성화시킨 후 강유전성 메모리 셀로 제 1 전하를 기록하는 것을 포함할 수 있다. 몇몇 경우들에서, 강유전성 메모리 셀로 제 1 전하를 기록하는 것에 기초하여, 커패시터 또는 저장 요소가 유전체 하전될 수 있다(예로서, 커패시터가 바이어싱된 후 하나 이상의 방법들을 사용하여 커패시터를 절연시키는 것에 기초하여). 몇몇 예들에서, 커패시터가 다른 구성요소들 또는 요소들로부터 절연되기 때문에, 커패시터는 단지 전하의 누설에 기초하여 방전시킬 수 있다. 다른 예들에서, 강유전성 메모리 셀로 제 1 전하를 기록하는 것에 기초하여, 커패시터 또는 저장 요소는 유전체 방전될 수 있다(예로서, 기록/프로그래밍 동작의 부분으로서).
몇몇 경우들에서, 제 1 하전 또는 방전 상태(예로서, 유전체에 관련된)를 감지함으로써, 하전 또는 방전 상태에 대응하는 로직 값(예로서, 값 1, 값 0, 다른 값)이 결정될 수 있다. 제 1 하전 또는 방전 상태에 적어도 부분적으로 기초하여, 부가적인 로직 값 또는 부가적인 비트 정보가 상태의 분극에 기초하여 결정될 수 있다. 일 예로서, 방전 상태의 경우에, 부가적인 (0.5 비트) 정보가 방전 상태에 관련된 분극(+/-)을 판독하는 것에 기초하여 결정될 수 있다. 몇몇 예들에서, 제 1 하전 또는 방전 상태에 관련된 감지된 또는 결정된 로직 값(예로서, 값 1, 값 0, 다른 값)은 전달되거나 또는 출력될 수 있다. 몇몇 경우들에서, 이러한 전달 또는 출력은, 여기에서 설명된 바와 같이 분극 정보 또는 상태의 감지 또는 결정 동안과 같은, 하나 이상의 나중 동작들 동안 발생할 수 있다. 몇몇 경우들에서, 이러한 전달 또는 출력은, 본 개시의 양상들을 갖고 설명된 바와 같이, 나중 동작 동안 발생할 수 있다.
다른 경우들에서, 방법은 제 1 시간에 감지 증폭기를 활성화시킨 후 워드 라인을 비활성화시키는 것, 및 적어도 하나의 균등화기를 사용하여 타겟 디지트 라인을 프리차징하는 것을 포함할 수 있다. 몇몇 예들에서, 감지 증폭기를 격리시킨 후 감지 증폭기를 활성화시키는 것은 감지 증폭기 내에서 디지트 라인들 간 전압 차를 증가시키는 것을 포함할 수 있다. 특정한 예들에서, 제 1 전하는 제 1 극성을 가지며 제 2 전하는 제 1 전하의 반대인 제 2 극성을 가진다. 다른 예들에서, 제 1 전하 및 제 2 전하는 동일한 극성을 가진다.
몇몇 경우들에서, 방법은 감지 증폭기가 제 2 시간에 활성화될 때 셀 판의 전압이 감지 증폭기의 기준 전압보다 작거나 또는 같은지를 결정하는 것, 및 결정에 적어도 부분적으로 기초하여 제 2 시간 후 강유전성 메모리 셀로 제 2 전하를 기록하는 것을 포함할 수 있다. 몇몇 경우들에서, 방법은 제 2 시간 후 강유전성 메모리 셀로 제 1 전하를 기록하는 것을 포함할 수 있다. 다른 경우들에서, 방법은 결정 및/또는 다른 동작들에 적어도 부분적으로 기초하여 제 2 시간 후 강유전성 메모리 셀로 제 1 전하를 기록하는 것을 포함할 수 있다. 몇몇 예들에서, 제 1 전하는 다양한 값들(예로서, 양, 널(null) 등)을 가질 수 있다. 이러한 값은, 예를 들면, 본 개시의 양상들에 따른 다른 예들 중에서, 파괴성 판독 및 음의 분극 회복, 또는 양의 분극 상태에서의 방전된 유전체 상태의 맥락에서를 포함한, 수행된 동작들의 맥락에 의존할 수 있다.
도 9는 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 위한 방법(900)을 예시한 흐름도를 도시한다. 방법(900)의 동작들은 도 1, 도 5, 및 도 6을 참조하여 설명된 바와 같이, 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들면, 방법(900)의 동작들은 도 1 및 도 5를 참조하여 설명된 바와 같에 메모리 제어기(140)에 의해 수행될 수 있다. 몇몇 예들에서, 메모리 제어기(140)는 이하에서 설명된 기능들을 수행하기 위해 메모리 어레이(100)의 기능 요소들을 제어하도록 코드들의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적 하드웨어를 사용하여 이하에서 설명된 기능들의 특징들을 수행할 수 있다.
블록(905)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제 1 시간에 워드 라인을 활성화시키는 것을 포함할 수 있다. 몇몇 경우들에서, 이러한 활성화는 감지 구성요소로의 메모리 셀의 유전체와 연관된 제 1 전하의 전달을 개시할 수 있다. 특정한 예들에서, 블록(905)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(910)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 워드 라인을 활성화시킨 후 워드 라인과 전자적으로 연통하는 감지 증폭기를 격리시키는 것을 포함할 수 있다. 몇몇 경우들에서, 이러한 격리는 감지 구성요소에서 수신된 메모리의 유전체와 연관된 전하를 저하(degradation)로부터 보존하거나 또는 보호할 수 있다. 몇몇 경우들에서, 이러한 격리는 또한 격리된 구성요소 또는 구성요소들의 외부에 있는 구성요소들 상에서 또는 그것을 갖고 다른 동작들을 수행하는 것을 가능하게 할 수 있다. 특정한 예들에서, 블록(910)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(915)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기를 격리시킨 후 감지 증폭기를 활성화시키는 것을 포함할 수 있다. 몇몇 경우들에서, 이러한 활성화는 제 1 전하의 감지 및 나중 포획을 가능하게 할 수 있다. 특정한 예들에서, 블록(915)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(920)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기로부터 유전체 전하를 포획하는 것을 포함할 수 있다. 몇몇 경우들에서, 이러한 포획은 감지 증폭기를 활성화시키는 것에 기초할 수 있으며 래치에 의해 가능해지거나 또는 수행될 수 있고, 이것은 감지 증폭기로부터 분리될 수 있거나 또는 감지 증폭기와 전자적으로 연통할 수 있다. 특정한 예들에서, 블록(920)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(925)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제 2 시간에 워드 라인을 활성화시키는 것을 포함할 수 있다. 몇몇 경우들에서, 이러한 활성화는 감지 구성요소로의 메모리 셀의 분극과 연관된 제 2 전하의 전달을 개시할 수 있다. 몇몇 경우들에서, 제 2 전하는 동일한 극성을 갖거나 또는 제 1 전하와 상이한 극성을 가질 수 있다. 특정한 예들에서, 블록(925)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
장치가 설명된다. 몇몇 예들에서, 장치는 제 1 시간에 워드 라인을 활성화시키기 위한 수단, 워드 라인을 활성화시킨 후 워드 라인과 전자적으로 연통하는 감지 증폭기를 격리시키기 위한 수단, 감지 증폭기를 격리시킨 후 감지 증폭기를 활성화시키기 위한 수단, 감지 증폭기로부터 유전체 전하를 포획하기 위한 수단, 및 제 2 시간에 워드 라인을 활성화시키기 위한 수단을 포함할 수 있다.
몇몇 예들에서, 장치는 제 2 시간에 워드 라인을 활성화시킨 후 제 2 시간에 감지 증폭기를 활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 감지 증폭기가 격리되는 동안 제 1 시간 후 워드 라인을 비활성화시키기 위한 수단을 포함할 수 있다. 몇몇 예들에서, 장치는 제 2 시간에 워드 라인을 활성화시킨 후 분극 전하를 결정하기 위한 수단을 포함할 수 있다.
도 10은 본 개시의 다양한 예들에 따른 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 위한 방법(1000)을 예시한 흐름도를 도시한다. 방법(1000)의 동작들은 도 1, 도 5, 및 도 6을 참조하여 설명된 바와 같이, 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들면, 방법(1000)의 동작들은 도 1 및 도 5를 참조하여 설명된 바와 같이 메모리 제어기(140)에 의해 수행될 수 있다. 몇몇 예들에서, 메모리 제어기(140)는 이하에서 설명된 기능들을 수행하기 위해 메모리 어레이(100)의 기능 요소들을 제어하도록 코드들의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 제어기(140)는 특수-목적 하드웨어를 사용하여 이하에 설명된 기능들의 특징들을 수행할 수 있다.
블록(1005)에서, 방법은, 도 1 내지 도 6을 참조하여 설명된 바와 같이, 첫 번째로 워드 라인을 활성화시키는 것을 포함할 수 있다. 특정한 예들에서, 블록(1005)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(1010)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 워드 라인을 활성화시킨 후 워드 라인과 전자적으로 연통하는 감지 증폭기를 격리시키는 것을 포함할 수 있다. 특정한 예들에서, 블록(1010)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(1015)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기를 격리시킨 후 감지 증폭기를 활성화시키는 것, 및 감지 증폭기가 격리된 후 첫 번째 후 워드 라인을 비활성화시키는 것을 포함할 수 있다. 몇몇 경우들에서, 워드 라인의 이러한 비활성화는 제 1 전하가 감지 증폭기에 의해 수신되는 것에 기초할 수 있으며 감지 증폭기가 워드 라인으로부터 격리되는 것에 기초할 수 있다. 이때 워드 라인을 비활성화시키는 것은 다른 동작들이 수행될 수 있게 하며 다른 동작들을 가능하게 하기 위해 나중에 워드 라인을 활성화시키는 것을 허용한다. 특정한 예들에서, 블록(1015)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(1020)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기로부터 유전체 전하를 포획하는 것을 포함할 수 있다. 몇몇 경우들에서, 유전체 전하는 초기에 감지 구성요소에서 수신될 수 있으며, 몇몇 경우들에서 자동으로 또는 그것이 감지된 직후 전달될 수 있다. 몇몇 경우들에서, 전하(예로서, 유전체 전하)는 몇몇 경우들에서, 강유전성 메모리 셀의 분극과 연관된 제 2 전하가 결정되거나 또는 감지되기 전, 그 동안, 또는 그 후 전달될 수 있다. 특정한 예들에서, 블록(1020)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(1025)에서, 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제 2 시간에 워드 라인을 활성화시키는 것을 포함할 수 있다. 특정한 예들에서, 블록(1025)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
블록(1030)에서, 방법은, 도 1 내지 도 6을 참조하여 설명된 바와 같이, 제 2 시간에 워드 라인을 활성화시킨 후 제 2 시간에 감지 증폭기를 활성화시키는 것, 및 제 2 시간에 워드 라인을 활성화시킨 후 분극 전하를 결정하는 것을 포함할 수 있다. 몇몇 경우들에서, 제 2 시간에 워드 라인을 활성화시킨 후 제 2 시간에 감지 증폭기를 활성화시키는 것은 감지 구성요소로 전달되어 온, 메모리 셀과 연관된 분극 전하와 같은, 제 2 전하의 감지를 가능하게 할 수 있다. 몇몇 경우들에서, 제 2 시간에 워드 라인을 활성화시킨 후 분극 전하를 결정하는 것은 감지 구성요소에서 분극 전하를 감지하는 것에 기초할 수 있다. 몇몇 경우들에서, 분극 전하는 자동으로 회복되거나 또는 메모리 셀로 후 기록될 수 있거나 또는, 대안적으로, 하나 이상의 동작들에 기초하여 회복되거나 또는 후 기록될 수 있다. 특정한 예들에서, 블록(1030)의 동작들은 도 1, 도 2 및 도 4 내지 도 6을 참조하여 설명된 바와 같이, 감지 증폭기, 워드 라인, 또는 커패시터에 의해 수행되거나 또는 가능해질 수 있다.
따라서, 방법들(700, 800, 900, 및 1000)은 강유전성 메모리 셀을 동작시키는 방법들일 수 있으며 강유전성 메모리를 위한 다중-레벨 액세스, 감지, 및 다른 동작들을 위해 제공할 수 있다. 방법들(700, 800, 900, 및 1000)은 가능한 구현들을 설명하며, 동작들 및 단계들은 다른 구현들이 가능하도록 재배열되거나 또는 그 외 수정될 수 있다는 것이 주의되어야 한다. 몇몇 예들에서, 방법들(700, 800, 900, 및 1000) 중 둘 이상으로부터의 특징들은 조합될 수 있거나, 또는 방법들로부터의 특징들은 생략되고, 재순서화되거나, 또는 그 외 수정될 수 있다.
여기에서의 설명은 예들을 제공하여, 청구항들에서 제시된 범위, 적용 가능성, 또는 예들의 제한이 아니다. 변화들은 본 개시의 범위로부터 벗어나지 않고 논의된 요소들의 기능 및 배열에서 이루어질 수 있다. 다양한 예들이 적절하다면 다양한 절차들 또는 구성요소들을 생략하고, 대체하거나, 또는 부가할 수 있다. 또한, 몇몇 예들에 대하여 설명된 특징들은 다른 예들에 조합될 수 있다.
수반된 도면들과 관련되어, 여기에서 제시된 설명은 예시적인 구성들을 설명하며, 구현될 수 있거나 또는 청구항들의 범위 내에 있는 예들 모두를 나타내지 않는다. 여기에서 사용된 바와 같이, 용어들("예", "대표적인" 및 "실시예")은 "선호된" 또는 "다른 예들에 비해 유리한"이 아닌, "예, 인스턴스, 또는 예시로서 작용하는"을 의미한다. 상세한 설명은 설명된 기술들의 이해를 제공할 목적으로 특정한 세부사항들을 포함한다. 이들 기술들은, 그러나, 이들 특정한 세부사항들 없이 실시될 수 있다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 뿐만 아니라, 동일한 유형의 다양한 구성요소들은 대시 기호에 의한 참조 라벨 및 유사한 구성요소들 간에 구별하는 제 2 라벨을 따름으로써 구별될 수 있다. 제 1 참조 라벨이 명세서에서 사용될 때, 설명은 제 2 참조 라벨에 관계없이 동일한 제 1 참조 라벨을 가진 유사한 구성요소들 중 임의의 것에 적용 가능하다.
여기에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 나타내어질 수 있다. 예를 들면, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그것의 임의의 조합에 의해 나타내어질 수 있다. 몇몇 도면들은 단일 신호로서 신호들을 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있다는 것이 이 기술분야의 통상의 기술자에 의해 이해될 것이며, 여기에서 버스는 다양한 비트 폭들을 가질 수 있다.
여기에서 사용된 바와 같이, 용어("가상 접지")는 대략 제로 볼트들(OV)의 전압에서 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하며 정상 상태에서 대략 0V로 돌아갈 수 있다. 가상 접지는, 가동 증폭기들 및 저항기들로 이루어진 전압 분할기와 같은, 다양한 전자 회로 요소들을 사용하여 구현될 수 있다. 다른 구현들이 또한 가능하다. "가장 접지" 또는 "가상으로 접지된"은 대략 0V에 연결되는 것을 의미한다.
용어("전자적으로 연통")는 구성요소들 사이에서 전자 흐름을 지원하는 구성요소들 사이에서의 관계를 나타낸다. 이것은 구성요소들 사이에서의 직접 연결을 포함할 수 있거나 또는 중간 구성요소들을 포함할 수 있다. 전자적으로 연통하는 구성요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예로서, 에너자이징 회로에서) 또는 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예로서, 비-에너자이징 회로에서) 회로가 에너자이징될 때 전자들 또는 신호들을 교환하도록 구성되며 동작 가능할 수 있다. 예로서, 스위치(예로서, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소들은 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자적으로 연통한다.
용어("격리된")는 전자들이 현재 그것들 사이에서 흐를 수 없는 구성요소들 사이에서의 관계를 나타내며; 구성요소들은 그것들 사이에 개방 회로가 있다면 서로 격리된다. 예를 들면, 스위치에 의해 물리적으로 연결된 두 개의 구성요소들은 스위치가 개방될 때 서로 격리될 수 있다.
여기에서 사용된 바와 같이, 용어("단락")는 도전성 경로가 논의 중인 두 개의 구성요소들 사이에서의 단일의 중간 구성요소의 활성화를 통해 구성요소들 사이에 수립되는 구성요소들 사이에서의 관계를 나타낸다. 예를 들면, 제 2 구성요소에 단락된 제 1 구성요소는 두 개의 구성요소들 사이에서의 스위치가 폐쇄될 때 제 2 구성요소와 전자들을 교환할 수 있다. 따라서, 단락은 전자적으로 연통하는 구성요소들(또는 라인들) 사이에서 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함한, 여기에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은, 반도체 기판상에서 형성될 수 있다. 몇몇 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)과 같은, 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브-영역들의 도전성은 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한 다양한 화학적 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온-주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
여기에서 논의된 트랜지스터 또는 트랜지스터들은 전계-효과 트랜지스터(FET)를 나타내며 소스, 드레인, 및 게이트를 포함한 3 단자 디바이스를 포함할 수 있다. 단자들은 도전성 재료들, 예로서 금속들을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있으며 고농도-도핑된 반도체 영역을 포함할 수 있으며, 예로서 퇴화시킬 수 있다. 소스 및 드레인은 저농도-도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형이면(즉, 다수 캐리어들이 전자이다), FET는 n-형 FET로 불리울 수 있다. 채널이 p-형이면(즉, 다수 캐리어들이 홀들이다), FET는 p-형 FET로 불리울 수 있다. 채널은 절연 게이트 산화물에 의해 캐핑될 수 있다. 채널 도전성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들면, 각각, n-형 FET 또는 p-형 FET에 양의 전압 또는 음의 전압을 인가하는 것은 채널이 도전성이 되게 하는 것을 야기할 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "온"이거나 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 작은 전압이 트랜지스터 게이트에 인가될 때 "오프"이거나 또는 "비활성화"될 수 있다.
여기에서의 개시와 관련되어 설명된 다양한 예시적인 블록들, 구성요소들, 및 모듈들은 여기에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA, 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들, 또는 그것의 임의의 조합을 갖고 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예로서, DSP 및 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 함께 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
여기에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그것의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어에서 구현된다면, 기능들은 컴퓨터-판독 가능한 매체상에 저장되거나 또는 그것 상에서 하나 이상의 지시들 또는 코드로서 송신될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들면, 소프트웨어의 특징으로 인해, 상기 설명된 기능들은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이것들의 임의의 것의 조합들을 사용하여 구현될 수 있다. 기능들을 구현한 특징들은 또한, 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에서 물리적으로 위치될 수 있다. 또한, 청구항들에서를 포함하여, 여기에서 사용된 바와 같이, 아이템들의 리스트(예를 들면, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구절에 의해 시작된 아이템들의 리스트)에서 사용된 바와 같이 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다.
컴퓨터-판독 가능한 미디어는 하나의 장소에서 또 다른 곳으로 컴퓨터 프로그램의 전달을 가능하게 하는 임의의 매체를 포함한 비-일시적 컴퓨터 저장 미디어 및 통신 미디어 양쪽 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 제한 없이, 예로서, 비-일시적 컴퓨터-판독 가능한 미디어는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들, 또는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 운반하거나 또는 저장하기 위해 사용될 수 있으며 범용 또는 특수-목적 컴퓨터, 또는 범용 또는 특수-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적 매체를 포함할 수 있다.
또한, 임의의 연결은 컴퓨터-판독 가능한 매체로 적절하게 불리운다. 예를 들면, 소프트웨어가 케이블, 광섬유 케이블, 이중 나선, 디지털 가입자 회선(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 동축 케이블, 광섬유 케이블, 이중 ㄴ나, 디지털 가입자 회선(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 여기에서 사용된 바와 같이 디스크(disk 및 disc)는 CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 여기에서 디스크(disk)들이 일반적으로 자기적으로 데이터를 재생하는 반면, 디스크(disc)들은 레이저들로 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터-판독 가능한 미디어의 범위 내에 포함된다.
여기에서의 설명은 이 기술분야의 숙련자가 본 개시를 만들거나 또는 사용할 수 있게 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 이 기술분야의 숙련자들에게 쉽게 명백할 것이며, 여기에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변화들에 적용될 수 있다. 따라서, 본 개시는 여기에서 설명된 예들 및 설계들에 제한되지 않으며 여기에서 개시된 원리들 및 신규 특징들과 일치하는 가장 넓은 범위에 부합될 것이다.

Claims (8)

  1. 전자 메모리 장치로서,
    유전체 전하 및 분극 전하를 저장하는 강유전성 커패시터;
    상기 강유전성 커패시터에 연결된 워드 라인 ― 상기 워드 라인은 제1 시간에(at a first time) 상기 강유전성 커패시터로부터 상기 유전체 전하를 전달하고 제2 시간에(at a second time) 상기 강유전성 커패시터로부터 상기 분극 전하를 전달하기 위해 활성화되도록 구성됨 ― ;
    디지트 라인을 경유하여 상기 강유전성 커패시터와 전자적으로 연통하는 감지 증폭기;
    상기 디지트 라인을 따라서 상기 강유전성 커패시터와 상기 감지 증폭기 사이에 배치된 아이솔레이터 ― 상기 아이솔레이터는, 상기 워드 라인을 상기 제1 시간에 활성화한 후에 상기 감지 증폭기를 상기 디지트 라인으로부터 격리하고 상기 워드 라인을 상기 제2 시간에 활성화하기 전에 상기 감지 증폭기를 상기 디지트 라인으로부터 비격리(deisolate)하도록 구성됨 ― ; 및
    상기 감지 증폭기와 전자적으로 연통하며 상기 유전체 전하를 저장하는 래치를 포함하는, 전자 메모리 장치.
  2. 청구항 1에 있어서,
    상기 감지 증폭기는 상기 유전체 전하를 수신한 후인 제3 시간에(at a third time) 활성화되도록 구성되며, 상기 래치는 상기 감지 증폭기가 상기 제1 시간에 활성화되는 것에 적어도 부분적으로 기초하여 상기 유전체 전하를 저장하도록 구성되는, 전자 메모리 장치.
  3. 청구항 2에 있어서,
    상기 감지 증폭기는 상기 분극 전하를 수신한 후인 제4 시간에(at a fourth time) 활성화되도록 구성되는, 전자 메모리 장치.
  4. 청구항 1에 있어서,
    상기 디지트 라인과 상기 감지 증폭기 사이의 전자적 연통 경로에 위치하는 적어도 하나의 균등화기를 더 포함하는, 전자 메모리 장치.
  5. 청구항 4에 있어서,
    상기 디지트 라인과 상기 감지 증폭기 사이의 전자적 연통 경로에 위치하는 적어도 하나의 아이솔레이터를 더 포함하며, 상기 적어도 하나의 균등화기와 상기 적어도 하나의 아이솔레이터는 서로 독립적으로 동작하도록 구성되는, 전자 메모리 장치.
  6. 청구항 1에 있어서,
    제2 강유전성 커패시터와 전자적으로 연통하는 제2 감지 증폭기를 더 포함하며, 상기 제2 감지 증폭기는 상기 제2 강유전성 커패시터로부터 제2 유전체 전하를 수신하도록 구성되는, 전자 메모리 장치.
  7. 청구항 6에 있어서,
    상기 감지 증폭기, 상기 제2 감지 증폭기, 또는, 상기 감지 증폭기 및 상기 제2 감지 증폭기와 전자적으로 연통하며 상기 분극 전하를 저장하는 제2 래치를 더 포함하는, 전자 메모리 장치.
  8. 청구항 1에 있어서,
    상기 유전체 전하는 제1 극성(polarity)을 포함하며, 상기 분극 전하는 상기 제1 극성과 상이한 제2 극성을 포함하는, 전자 메모리 장치.
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