TWI795893B - 利用矽電晶體的可重構邏輯記憶體件 - Google Patents

利用矽電晶體的可重構邏輯記憶體件 Download PDF

Info

Publication number
TWI795893B
TWI795893B TW110131836A TW110131836A TWI795893B TW I795893 B TWI795893 B TW I795893B TW 110131836 A TW110131836 A TW 110131836A TW 110131836 A TW110131836 A TW 110131836A TW I795893 B TWI795893 B TW I795893B
Authority
TW
Taiwan
Prior art keywords
voltage
silicon transistor
level
mentioned
drain
Prior art date
Application number
TW110131836A
Other languages
English (en)
Other versions
TW202307642A (zh
Inventor
金相植
趙庚娥
任斗赫
Original Assignee
高麗大學校產學協力團
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 高麗大學校產學協力團 filed Critical 高麗大學校產學協力團
Publication of TW202307642A publication Critical patent/TW202307642A/zh
Application granted granted Critical
Publication of TWI795893B publication Critical patent/TWI795893B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/685—Hi-Lo semiconductor devices, e.g. memory devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明涉及一種用於實現一同執行由電信號控制的可重構邏輯運算功能和存儲功能的可重構邏輯記憶體件的技術，本發明一實施例的利用矽電晶體的可重構邏輯記憶體件包括矽電晶體，上述矽電晶體包括漏極區、第一溝道區、第二溝道區、源極區及柵極區，上述矽電晶體根據通過上述柵極區施加的柵極電壓（V in）的電平，在上述第一溝道區及上述第二溝道區中形成以電子（electron）為多數載流子（majority carrier）的第一正回饋回路（positive feedback loop）的同時執行第一溝道工作，或者在形成以空穴（hole）為多數載流子（majority carrier）的第二正回饋回路（positive feedback loop）的同時執行第二溝道工作，可以基於輸出電壓（V out）的電平，執行邏輯運算功能及存儲功能，上述輸出電壓（V out）的電平根據上述第一溝道工作及上述第二溝道工作中的一個溝道工作而通過上述漏極區施加的漏極電壓（V dd）的類型發生變化。

Description

利用矽電晶體的可重構邏輯記憶體件
本發明涉及一種利用矽電晶體的可重構邏輯記憶體件，更加詳細地，涉及一種用於實現一同執行由電信號控制的可重構邏輯運算功能和存儲功能的可重構邏輯記憶體件的技術。
在現有的基於馮諾依曼（von Neumann）的電腦系統中，處理器和記憶體是分離的，數據通過匯流排（bus）傳輸。
然而，隨著計算性能的提升，由於處理器與記憶體之間的數據處理速度之差而發生瓶頸現象，處理大容量數據的局限性開始暴露出來。
換言之，基於馮諾依曼的系統作為半導體行業的革命性發展，其提高了現代電腦集成密度和性能，但由於處理器與記憶體層結構之間的物理分離，存在能量消耗大以及數據傳輸和待機時間長的缺點。
鑒於第四次工業革命以來，5G通信標準、物聯網（IoT）和人工智慧（AI）等數據密集型應用的興起，新的計算範式對於大規模數據處理需求至關重要。
為了解決上述問題，集中並加速對於融合運算和記憶功能的邏輯記憶體（logic in memory，LIM）技術的研究。
換言之，隨著電腦性能的提升，處理大容量數據的局限性開始暴露出來，為了解決該問題，正在研究一種將邏輯記憶體單片化的堆疊式封裝（POP，Package On Package）及矽通孔（TSV，Through Silicon Via）技術。
由於邏輯記憶體技術在同一空間內完成處理器的運算功能和記憶體的記憶功能，因而可以減少數據傳輸時發生的延遲時間和功耗，並且可以大大提高系統的集成度。
但是，由於沒有在電晶體中實現邏輯和存儲功能，因此瓶頸現象、功耗、運算效率及集成度問題仍然存在。
根據現有技術，由利用肖特基勢壘（Schottky barrier）的可重構電晶體（reconfigurable transistor）構成的電路可以根據電信號執行各種邏輯運算。
然而，根據現有技術的可重構電晶體無法應用以往的互補金屬氧化物半導體（CMOS，complementary metal-oxide semiconductor）工藝。
尤其，由於根據現有技術的可重構電晶體自身不具有存儲功能，因此需要通過匯流排（bus）向記憶體傳遞信號。
因此，需要開發一種應用互補金屬氧化物半導體工藝並具有可重構開關特性和存儲特性的利用矽電晶體的可重構邏輯記憶體件。 [現有技術文獻] [專利文獻]
韓國授權專利第10-1438773號，“磁場控制可重構邏輯器件及其控制方法” 韓國授權專利第10-1857873號，“邏輯半導體器件” 韓國授權專利第10-1919148號，“器件特性可控場效應薄膜電晶體及其製造方法” 韓國授權專利第10-2125166號，“基於磁隧道接合結構體的邏輯門”
[發明所欲解決之問題]
本發明的目的在於，實現一種利用矽電晶體一同執行由電信號控制的可重構邏輯運算功能和存儲功能的可重構邏輯記憶體件。
本發明的目的在於，實現一種可以應用互補金屬氧化物半導體（complementary metal-oxide semiconductor）工藝並具有可重構開關特性及存儲特性的利用矽電晶體的可重構邏輯記憶體件。
本發明的目的在於，通過實現利用矽電晶體的可重構邏輯記憶體件來改善由於記憶體與處理器的分離而導致的處理速度及集成化的局限性。
本發明的目的在於，實現一種利用矽電晶體的優異的存儲特性來減小待機功耗，並通過優異的開關特性來以低功耗增加運算效率的利用矽電晶體的可重構邏輯記憶體件。 [解決問題之技術手段]
本發明一實施例的利用矽電晶體的可重構邏輯記憶體件包括矽電晶體，上述矽電晶體包括漏極區、第一溝道區、第二溝道區、源極區及柵極區，上述矽電晶體根據通過上述柵極區施加的柵極電壓V in的電平，在上述第一溝道區及上述第二溝道區中形成以電子（electron）為多數載流子（majority carrier）的第一正回饋回路（positive feedback loop）的同時執行第一溝道工作，或者在形成以空穴（hole）為多數載流子（majority carrier）的第二正回饋回路（positive feedback loop）的同時執行第二溝道工作，可以基於輸出電壓V out的電平，執行邏輯運算功能及存儲功能，上述輸出電壓（V out）的電平根據上述第一溝道工作及上述第二溝道工作中的一個溝道工作而通過上述漏極區施加的漏極電壓V dd的類型發生變化。
當上述柵極電壓V in的電平為高電平時，上述矽電晶體可以防止空穴隨著上述第一溝道區中的勢壘（potential barrier）增加而從上述漏極區注入，並在形成上述第一正回饋回路（positive feedback loop）的同時執行上述第一溝道工作。
在本發明一實施例的利用矽電晶體的可重構邏輯記憶體件中，當上述矽電晶體執行上述第一溝道工作時，若上述漏極電壓V dd的類型為高態輸入電壓，則上述輸出電壓Vo的電平輸出為高電平，若上述漏極電壓V dd的類型為低態輸入電壓，則上述輸出電壓V out的電平輸出為零電平，由此，可以基於上述輸出電壓V out的電平，通過第一邏輯門執行上述邏輯運算功能。
當上述矽電晶體執行上述第一溝道工作及上述第二溝道工作中的一個工作時，若上述漏極電壓V dd的類型為讀取工作電壓，則可以輸出為反映由上述輸入電壓先前確定的邏輯運算狀態的輸出電壓V out的電平，若上述漏極電壓V dd的類型為複位工作電壓，則可以執行切換為初始化（initial）狀態的上述存儲功能，以將反映由上述先前確定的邏輯運算狀態的輸出電壓V out的電平輸出為零電平。
當上述柵極電壓V in的電平為低電平時，隨著上述第一溝道區中的勢壘（potential barrier）減小的同時空穴從上述漏極區注入，上述矽電晶體可以在形成上述第二正回饋回路（positive feedback loop）的同時執行上述第二溝道工作。
當上述矽電晶體執行上述第二溝道工作時，若上述漏極電壓V dd的類型為高態輸入電壓，則上述輸出電壓V out的電平輸出為零電平，若上述漏極電壓V dd的類型為低態輸入電壓，則上述輸出電壓V out的電平輸出為高電平，由此，可以基於上述輸出電壓V out的電平，通過第二邏輯門執行上述邏輯運算功能。
上述漏極區及上述第二溝道區可以處於p摻雜狀態，上述源極區及上述第一溝道區可以處於n摻雜狀態。
根據本發明的一實施例，利用矽電晶體的可重構邏輯記憶體件可以包括：第一矽電晶體，包括漏極區、第一溝道區、第二溝道區、源極區及柵極區；以及第二矽電晶體，包括漏極區、第一溝道區、第二溝道區、源極區及柵極區，與上述第一矽電晶體並聯，上述第一矽電晶體及上述第二矽電晶體分別根據通過上述柵極區施加的柵極電壓V in的電平，分別在上述第一溝道區及上述第二溝道區中形成以電子（electron）為多數載流子（majority carrier）的第一正回饋回路（positive feedback loop）的同時執行第一溝道工作，或者在形成以空穴（hole）為多數載流子（majority carrier）的第二正回饋回路（positive feedback loop）的同時執行第二溝道工作，可以基於輸出電壓VV out的電平，執行邏輯運算功能及存儲功能，上述輸出電壓V out的電平根據上述第一溝道工作及上述第二溝道工作中的一個溝道工作而通過上述漏極區施加的漏極電壓V dd的類型發生變化。
當上述柵極電壓V in的電平為高電平時，上述第一矽電晶體及上述第二矽電晶體可以分別防止空穴隨著上述第一溝道區中的勢壘（potential barrier）增加而從上述漏極區注入，並在形成上述第一正回饋回路（positive feedback loop）的同時執行上述第一溝道工作。
當上述第一矽電晶體及上述第二矽電晶體分別執行上述第一溝道工作時，若上述第一矽電晶體的漏極電壓V dd的類型為低態輸入電壓且上述第二矽電晶體的漏極電壓V dd的類型為低態輸入電壓，則上述輸出電壓V out的電平輸出為零電平，若上述第一矽電晶體的漏極電壓V dd的類型為高態輸入電壓且上述第二矽電晶體的漏極電壓V dd的類型為低態輸入電壓，則上述輸出電壓V out的電平輸出為高電平，若上述第一矽電晶體的漏極電壓V dd的類型為低態輸入電壓且上述第二矽電晶體的漏極電壓V dd的類型為高態輸入電壓，則上述輸出電壓V out的電平輸出為高電平，若上述第一矽電晶體的漏極電壓V dd的類型為高態輸入電壓且上述第二矽電晶體的漏極電壓V dd的類型為高態輸入電壓，則上述輸出電壓V out的電平輸出為高電平，由此，可以基於上述輸出電壓V out的電平，通過第三邏輯門執行上述邏輯運算功能。
當上述第一矽電晶體及上述第二矽電晶體分別相同地執行上述第一溝道工作及上述第二溝道工作中的一個工作時，若上述漏極電壓V dd的類型為讀取工作電壓，則可以輸出為反映由上述輸入電壓先前確定的邏輯運算狀態的輸出電壓V out的電平，若上述漏極電壓V dd的類型為複位工作電壓，則可以執行切換為初始化（initial）狀態的上述存儲功能，以將反映由上述先前確定的邏輯運算狀態的輸出電壓V out的電平輸出為零電平。
當上述柵極電壓V in的電平為低電平時，隨著上述第一溝道區中的勢壘（potential barrier）減小的同時空穴從上述漏極區注入，上述第一矽電晶體及上述第二矽電晶體可以分別在形成上述第二正回饋回路（positive feedback loop）的同時執行上述第二溝道工作。
當上述第一矽電晶體及上述第二矽電晶體分別執行上述第二溝道工作時，若上述第一矽電晶體的漏極電壓V dd的類型為低態輸入電壓且上述第二矽電晶體的漏極電壓V dd的類型為低態輸入電壓，則上述輸出電壓V out的電平輸出為高電平，若上述第一矽電晶體的漏極電壓V dd的類型為高態輸入電壓且上述第二矽電晶體的漏極電壓V dd的類型為低態輸入電壓，則上述輸出電壓V out的電平輸出為高電平，若上述第一矽電晶體的漏極電壓V dd的類型為低態輸入電壓且上述第二矽電晶體的漏極電壓V dd的類型為高態輸入電壓，則上述輸出電壓V out的電平輸出為高電平，若上述第一矽電晶體的漏極電壓V dd的類型為高態輸入電壓且上述第二矽電晶體的漏極電壓V dd的類型為高態輸入電壓，則上述輸出電壓V out的電平輸出為零電平，由此，可以基於上述輸出電壓V out的電平，以第四邏輯門執行上述邏輯運算功能。
在上述第一矽電晶體及上述第二矽電晶體中，上述漏極區及上述第二溝道區可分別處於p摻雜狀態，上述源極區及上述第一溝道區可分別處於n摻雜狀態。 [對照先前技術之功效]
本發明可以實現一種利用矽電晶體一同執行由電信號控制的可重構邏輯運算功能和存儲功能的可重構邏輯記憶體件。
本發明可以實現一種可以應用互補金屬氧化物半導體（CMOS，complementary metal-oxide semiconductor）工藝並具有可重構開關特性及存儲特性的利用矽電晶體的可重構邏輯記憶體件。
本發明可通過實現利用矽電晶體的可重構邏輯記憶體件來改善由於記憶體與處理器的分離而導致的處理速度及集成化的局限性。
本發明可以實現一種利用矽電晶體的優異的存儲特性來減小待機功耗，並通過優異的開關特性來以低功耗增加運算效率的利用矽電晶體的可重構邏輯記憶體件。
以下，參照附圖來記載本文中的多種實施例。
實施例及在此所使用的術語並不用於將本文中所記載的技術限定於特定實施形態，應理解為包括該實施例的多種變更、等同物和/或代替物。
對於如下所述的多種實施例的說明，在判斷為與有關公知功能或結構有關的具體說明可能會使發明的要旨不清楚的情況下，將省略其詳細說明。
而且，後述的術語作為考慮到多種實施例中的功能來定義的術語，可隨著使用人員、工作人員的意圖或慣例等而發生改變。因此，其定義應以本說明書的整個內容為基礎來決定。
關於附圖的說明，可對類似的結構要素使用類似的附圖標記。
除非在文脈上另有明確的不同的含義，單數形式的表達可包括複數形式的表達。
在本文中，“A或B”或者“A和/或B中的至少一個”等表達方式可包括一起列出的多個專案的所有可組合的表達方式。
“第一”、“第二”、“第一個”或“第二個”等表達方式可對有關多個結構要素進行修飾，而與順序或重要度無關，為了將一個結構要素與其他結構要素進行區分而使用，並非限定有關多個結構要素。
當提及到某個（例如，第一）結構要素與其他（例如，第二）結構要素“（功能性或通信性）相連接”或者“耦合”時，上述某個結構要素可直接與上述其他結構相連接，或者可通過其他結構要素（例如，第三結構要素）來連接。
在本說明書中，“以～的方式配置（或者設置的）（configured to）”可根據情況以硬體形式或軟體形式與如“適合於～”、“具有～能力的”、“以～方式變更的”、“以～方式製造的”、“可進行～的”或者“以～方式設計的”等可交換地（interchangeably）使用。
在某些情況下，表達方式“以～方式構成的裝置”可意味著其裝置與其他裝置或多個部件一起“可進行”。
例如，語句“以執行A、B及C的方式構成（或設定的）的處理器”可意味著用於執行有關動作的專用處理器（例如，嵌入式處理器），或者可執行記憶體在記憶體器的一個以上軟體程式的可用於執行有關動作的通用處理器（例如，CPU或應用處理器（application processor））。
並且，術語“或”意味著“或（inclusive or）”，而不是“異或（exclusive or）”。
即，除非在文脈上另有明確的不同的含義，表達方式“x利用a或b”意味著包括性的自然排列（natural inclusive permutations）中的一種。
以下使用的“……部”、“……器”等術語表示用於處理至少一個功能或工作的單元，其可以實現為硬體或軟體，或者硬體和軟體的組合。
圖1a及圖1b為用於說明本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的圖。
圖1a例示本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的框圖。
參照圖1a，本發明一實施例的矽電晶體100包括漏極區101、第一溝道區102、第二溝道區103、源極區104及柵極區105。
作為一例，在漏極區101可以形成有漏極，在源極區104可以形成有源極，在柵極區105可以形成有柵極。
根據本發明的一實施例，漏極區101及第二溝道區103處於p摻雜狀態，第一溝道區102及源極區104處於n摻雜狀態。
作為一例，漏極區101、第一溝道區102、第二溝道區103及源極區104可以是p-n-p-n結構的二極體結構體。
本發明一實施例的矽電晶體100可以是回饋場效應電晶體，其中，在p-n-p-n結構的二極體結構體形成多晶（poly）矽（Silicon）柵極區105，可根據通過柵極調製（gate modulation）形成勢壘（potential barrier）而在單個器件中可重構執行p溝道工作和n溝道工作。
作為一例，矽電晶體100由具有門腔（gated）p-n-p-n結構的二極體結構體構成，通過電子和空穴的回饋工作機制（mechanism）發生閂鎖（latch-up）及欠鎖（latch-down）現象。
矽電晶體100可以由於正回饋回路（positive feedback loop）引起的閂鎖現象而被導通（turn-on），並且由於欠鎖現象而被關斷（turn-off）。
本發明一實施例的矽電晶體具有可重構（reconfigurable）開關特性，其中，隨著調節勢壘的高度而形成正回饋回路，在電晶體內可工作p溝道及n溝道。其中，可重構開關特性對應於可重構工作p溝道工作和n溝道工作。
例如，在溝道區中，p溝道在電晶體內的工作可稱為p溝道工作，n溝道在電晶體內的工作可稱為n溝道工作。
並且，當空穴（hole）或電子（electron）由於正回饋回路而積聚在勢阱（potential well）時，本發明一實施例的矽電晶體還可以具有存儲特性。
即，矽電晶體100可以根據通過柵極區105施加的柵極電壓的電平執行第一溝道工作或第二溝道工作。
並且，矽電晶體100可以基於與第一溝道區102的工作狀態及第二溝道區103的工作狀態有關的第一溝道工作及第二溝道工作中的一個溝道工作，根據通過漏極區101施加的漏極電壓的類型，執行存儲功能。
其中，漏極電壓的類型可以包括讀取（read）工作電壓、待機（standby）工作電壓及複位（reset）工作電壓。
本發明一實施例的矽電晶體100可以被稱為回饋場效應電晶體，由於包括第一溝道區102及第二溝道區103的溝道區內部的電子和空穴而產生的回饋現象，具有開關特性。
矽電晶體100通過形成限制電子和空穴流入溝道區內部的勢壘（potential barrier）並調節該勢壘來工作。
矽電晶體100應用如下方法：根據高電壓的編程條件將電子和空穴分別注入到每個側牆（spacer），並由此形成溝道區的勢壘。
然而，在存在側牆的結構的情況下，存在如下缺點：電晶體器件工作前需要經過編程條件，因而在現有工藝的基礎上需要額外工藝，並且由於重複的器件工作導致側牆區域不穩定，從而無法的獲得穩定的器件特性。
為了克服上述缺點，可以應用通過使用附加電極來代替現有側牆或在溝道區中形成以高濃度摻雜的區域的結構。
本發明一實施例的矽電晶體100可以在第一溝道區102中被n摻雜，並且在第二溝道區103中被p摻雜，從而可以根據通過柵極區105施加的電壓，作為n溝道或p溝道工作。其中，n溝道工作可以被稱為第一溝道工作，p溝道工作可以被稱為第二溝道工作。
作為一例，矽電晶體100的電特性取決於形成在溝道區的勢壘的狀態。
因此，勢壘的特性可以根據諸如可能影響勢壘狀態的溝道區的長度及厚度，以及柵極絕緣體的類型及厚度、施加到溝道區的電壓之類的因素而改變。
在本發明一實施例的矽電晶體100中，在第一溝道區102中形成用於阻擋從漏極區101流入的空穴勢壘以及用於阻擋從源極區104流入的電子的勢壘的截止（off）狀態下，當通過柵極區105施加正電壓時，穿過勢壘而從源極區104供給的電子積聚在漏極區101附近的勢阱（potential well），從而降低該位置處的勢壘的高度。
其中，位於漏極區101附近的勢阱（potential well）可以指第一溝道區102中的勢阱。
降低的勢壘使得空穴從漏極區流入，穿過勢壘的空穴積聚在位於柵極區105下方的第一溝道區102的勢阱中，從而可以進一步降低勢阱。
由此，可以在不施加附加電壓的情況下使附加電子流入，並在短時間內重複相同的現象，從而使溝道區內部形成的2個勢壘消失，這可以視為正回饋回路工作。
通過這種回饋機制，矽電晶體100表現出理想的開關特性並允許高漏極電流流動，由於器件隨著電子和空穴積聚到溝道區而進行工作，因此出現滯後（hysteresis）特性，由此可以適用於易失性、非易失性記憶體等。
可以基於以下圖2c及圖2e補充說明上述矽電晶體100的回饋機制。
並且，與應用漏極區101、第一溝道區102、第二溝道區103及源極區104的間隧穿或雪崩擊穿的其他電晶體器件相比，通過回饋現象工作的矽電晶體100在低工作電壓下表現出理想的開關特性，因此可以視為電特性非常優異。
並且，由於矽電晶體100可以根據勢壘的狀態來調節滯後，因此可以適用於易失性及非易失性記憶體。
換言之，隨著矽電晶體100在包括第一溝道區102及第二溝道區103的溝道區內部形成用於限制電子和空穴流入的勢壘，並通過柵極區105施加的柵極電壓的電平來控制該勢壘，在溝道區內部誘導回饋現象，根據誘導的回饋現象，不僅具有快速開關特性，而且由於溝道區內存在的電子和空穴引起的滯後特性，可以適用於易失性記憶體、非易失性記憶體等，因此其應用價值非常高。
圖1b例示本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的掃描電子顯微鏡（scanning electron microscope，SEM）圖像。
參照圖1b，本發明一實施例的矽電晶體110包括漏極區111、第一溝道區112、第二溝道區113、源極區114及柵極區115。
作為一例，漏極區111、第一溝道區112、第二溝道區113及源極區114形成p-n-p-n結構的二極體結構體。
矽電晶體110具有在p-n-p-n結構的二極體結構體的第一溝道區112上部或周圍形成有多晶（poly）矽（Silicon）柵極區115的結構。
例如，柵極區115可以呈包圍第一溝道區112的形態。
作為一例，當矽電晶體110由諸如互補金屬氧化物半導體邏輯之類的電路構成時，除了邏輯運算之外，由於正回饋回路而產生的存儲特性，還可以執行記憶體邏輯功能。
並且，矽電晶體110可以根據施加於柵極區115的柵極電壓的電平調節勢壘的高度，因而可以支援記憶體件以通過可重構方式執行邏輯運算。
圖2a至圖2e為用於說明本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的可重構開關特性的圖。
圖2a例示本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的可重構開關特性域。
參照圖2a，曲線圖200以柵極電壓的零電平為基準對根據高電平和低電平的矽電晶體的溝道工作進行分類。
參照曲線圖200，當施加的柵極電壓（V GS）的電平為低電平時，矽電晶體執行第二溝道工作201，當施加的柵極電壓（V GS）的電平為高電平時，矽電晶體執行第一溝道工作202。
例如，第一溝道工作202可以被稱為與第一溝道區有關的n溝道工作，第二溝道工作201可以被稱為與第二溝道區有關的p溝道工作。
圖2b及圖2c為用於說明本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的p溝道工作特性的圖。
圖2b的曲線圖210例示施加到本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的柵極區的柵極電壓為電平對應於零電平的0V以下負電壓的情況。
參照圖2b的曲線圖210，在本發明一實施例的矽電晶體中，當施加負電壓的柵極電壓時，器件通過p溝道工作導通。
作為一例，當施加約﹣0.894V的柵極電壓時，本發明一實施例的矽電晶體可以導通為p溝道工作狀態。
例如，p溝道工作可以與電流從矽電晶體的溝道區中的第一溝道區流向第二溝道區的工作有關。
另一方面，在曲線圖210中可以確認到，當矽電晶體通過雙掃描（double-sweep）模式導通時，即使反向（backward）掃描（sweep），也繼續維持導通狀態。
圖2c例示施加到本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的柵極區的柵極電壓為電平對應於零電平的0V以下的負電壓時的矽電晶體的能帶圖（Band Diagram）。
參照圖2c，能帶圖220示出如下特性：當施加於矽電晶體的柵極區的柵極電壓為低電壓時，在第一溝道區中勢壘減小，空穴可以隨著勢壘的減小而從漏極區注入。
並且，能帶圖221示出隨著第一溝道區中勢壘減小，來自漏極區的空穴注入到第二溝道區，由此，第二溝道區的勢壘減小，電子從源極區注入，從而形成正回饋回路。
其中，正回饋回路可以是第二正回饋回路，其中，當隨著第一溝道區中的勢壘減小而空穴從漏極區注入時，以空穴為多數載流子（majority carrier）。
例如，當通過柵極區施加的柵極電壓V in的電平為低電平時，矽電晶體在第一溝道區及第二溝道區形成以空穴（hole）為多數載流子（majority carrier）的第二正回饋回路（positive feedback loop）的同時可以執行第二溝道工作。
作為一例，矽電晶體可以在形成以空穴為多數載流子的第二正回饋回路的同時執行第二溝道工作。
圖2d及圖2e為用於說明本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的n溝道工作特性的圖。
圖2d的曲線圖230例示施加到本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的柵極區的柵極電壓為電平對應於零電平的0V以上的正電壓的情況。
參照圖2d的曲線圖230，在本發明一實施例的矽電晶體中，當施加正電壓的柵極電壓時，器件通過n溝道工作導通。
作為一例，當施加約1.652V的柵極電壓時，本發明一實施例的矽電晶體可以導通為n溝道工作狀態。
圖2e示出施加到本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的柵極區的柵極電壓為電平對應於零電平的0V以上的正電壓時的矽電晶體的能帶圖。
參照圖2e，能帶圖240示出如下特性：當施加於矽電晶體的柵極區的柵極電壓為高電平時，在第一溝道區中勢壘增加，防止空穴隨著勢壘的增加而從漏極區注入。
並且，能帶圖241示出隨著第一溝道區中勢壘增加，來自漏極區的空穴無法注入到第一溝道區及第二溝道區，由此，電子（electron）從源極區注入，從而在形成以電子為多數載流子的正回饋回路的同時器件被導通。
其中，正回饋回路可以是第一正回饋回路，其中，當防止空穴隨著第一溝道區中的勢壘的高度增加而從漏極區注入時，以電子為多數載流子（majority carrier）。
例如，當通過柵極區施加的柵極電壓V in的電平為高電平時，矽電晶體在第一溝道區及第二溝道區形成以電子（electron）為多數載流子（majority carrier）的第一正回饋回路（positive feedback loop）的同時可以執行第一溝道工作。
作為一例，矽電晶體可以在形成以電子為多數載流子的第一正回饋回路的同時執行第一溝道工作。
即，矽電晶體可以是如下器件：根據施加到柵極區的柵極電壓的電平，形成第一正回饋回路或第二正回饋回路，與此同時可重構執行第一溝道工作或第二溝道工作。
並且，矽電晶體還具有存儲特性，其中，隨著電荷載流子積聚到溝道區的勢阱，形成正回饋回路並導通。
另一方面，在曲線圖230中可以確認到，當矽電晶體通過雙掃描（double-sweep）模式導通時，即使反向（backward）掃描（sweep），也繼續維持導通狀態。
圖3a為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的圖。
參照圖3a，本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件300具有負載電阻R串聯到矽電晶體310的電路結構。
作為一例，矽電晶體310包括：二極體結構體，包括漏極區311、第一溝道區312、第二溝道區313及源極區314；以及柵極區315，形成在第一溝道區312上。
根據本發明的一實施例，可重構邏輯記憶體件300具有如下結構：柵極電壓V in施加到矽電晶體310的柵極區315，漏極電壓V dd施加到漏極區311，測量通過源極區314輸出的輸出電壓V out。
作為一例，可重構邏輯記憶體件300根據柵極電壓V in的電平執行第一溝道工作或第二溝道工作。
例如，當以低電平施加柵極電壓V in的電平時，可重構邏輯記憶體件300可以表現出逆變器（inverter）特性。
例如，若柵極電壓V in的電平為低電平，則可以對應於低於0V的負電壓，若為零電平，則可以對應於未施加電壓的狀態，若為高電平，則可以對應於大於0V的正電壓。
即，當柵極電壓V in的電平為低電平時，可重構邏輯記憶體件300能夠以第二溝道工作來進行工作，當柵極電壓V in的電平為高電平時，可重構邏輯記憶體件300能夠以第一溝道工作來進行工作。
例如，第一溝道工作可以對應於n溝道工作，第二溝道工作可以對應於p溝道工作。
根據本發明的一實施例，可重構邏輯記憶體件300可以基於第一溝道工作狀態或第二溝道工作狀態來提供互不相同的邏輯門功能。
因此，本發明可以實現利用矽電晶體一同執行由電信號控制的可重構邏輯運算功能和存儲功能的可重構邏輯記憶體件。
並且，本發明可以實現可以應用互補金屬氧化物半導體（CMOS，complementary metal-oxide semiconductor）工藝並具有可重構開關特性及存儲特性的利用矽電晶體的可重構邏輯記憶體件。
圖3b為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的可重構邏輯門特性的圖。
圖3b根據第一溝道工作狀態及第二溝道工作狀態例示本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的可重構邏輯門特性。
參照圖3b，其例示第一邏輯門特性330及第二邏輯門特性320。
第一邏輯門特性330與矽電晶體的第一溝道工作有關，對應於是（YES）邏輯門特性，並且輸入（INPUT）和輸出（OUTPUT）相同。
第二邏輯門特性320與矽電晶體的第二溝道工作有關，對應於非（NOT）邏輯門特性，並且輸入（INPUT）和輸出（OUTPUT）相反。
圖4a及圖4b為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的非（NOT）門特性的圖。
圖4a及圖4b例示與本發明一實施例的可重構邏輯記憶體件的第二邏輯門特性有關的瞬變（transient）特性。例如，第二邏輯門特性可以對應於非（NOT）門特性。
參照圖4a的曲線圖400，可以確認到，本發明一實施例的可重構邏輯記憶體件在電壓轉移曲線（voltage transfer curve，VTC）中具有大的電壓增益（voltage gain）。
並且，可以通過雙掃描（double sweep）確認矽電晶體的正回饋回路（positive feedback loop）引起的存儲特性。
圖4b例示與本發明一實施例的可重構邏輯記憶體件的第二邏輯門特性有關的工作時序圖。
參照圖4b，時序圖410例示通過根據施加於矽電晶體的漏極電壓V dd及柵極電壓V in輸出的輸出電壓V out可重構邏輯記憶體件的第二邏輯門特性。
在時序圖410中，將漏極電壓V dd按類型分為輸入411、待機412、讀取413、複位414及輸入415來施加。其中，輸入411可以是“0”，輸入415可以是“1”。
並且，在輸入411的情況下，漏極電壓V dd的類型可以為低態輸入電壓，在輸入415的情況下，漏極電壓V dd的類型可以為高態輸入電壓。
作為一例，在利用矽電晶體的可重構邏輯記憶體件中，當矽電晶體執行第二溝道工作時，若漏極電壓V dd的類型為高態輸入電壓，則上述輸出電壓V out的電平輸出為零電平，若漏極電壓V dd的類型為低態輸入電壓，則輸出電壓V out的電平輸出為高電平，由此，可以基於輸出電壓V out的電平，作為第二邏輯門執行邏輯運算功能。
並且，在利用矽電晶體的可重構邏輯記憶體件中，當矽電晶體執行第二溝道工作時，若漏極電壓V dd的類型為讀取工作電壓，則輸出為反映由輸入電壓先前確定的邏輯運算狀態的輸出電壓V out的電平，若漏極電壓V dd的類型為複位工作電壓，則可以執行切換為初始化（initial）狀態的存儲功能，以將反映由先前確定的邏輯運算狀態的輸出電壓V out的電平輸出為零電平。
當施加漏極電壓V dd類型中的讀取413電壓時，利用矽電晶體的可重構邏輯記憶體件可以確認先前的邏輯工作狀態。
在利用矽電晶體的可重構邏輯記憶體件中，漏極電壓V dd的複位414是如下工作：通過對積聚在矽電晶體的溝道區的電荷載流子進行重新組合（recombination）來使其處於初始化狀態，從而可以進行下一個邏輯運算。
例如，根據漏極電壓V dd的類型，輸入411、待機412、讀取413、複位414及輸入415中的輸入411、讀取413及輸入415對應於1.3V，待機412及複位414對應於0V。
在時序圖410中可以確認，在漏極電壓V dd的類型中檢測到與輸入411及輸入415相反的輸出電壓V out。
即，利用矽電晶體的可重構邏輯記憶體件作為非（NOT）邏輯門執行邏輯運算功能，當以待機412、讀取413及複位414施加漏極電壓V dd時，還可以一同執行存儲功能。
圖5a及圖5b為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的是（YES）門特性的圖。
圖5a及圖5b例示與本發明一實施例的可重構邏輯記憶體件的第一邏輯門特性有關的瞬變（transient）特性。例如，第一邏輯門特性可以對應於是（YES）門特性。
參照圖5a的曲線圖500，可以確認到，本發明一實施例的可重構邏輯記憶體件在電壓轉移曲線（voltage transfer curve，VTC）中具有大的電壓增益（voltage gain）。
並且，可以通過雙掃描（double sweep）確認矽電晶體的正回饋回路（positive feedback loop）引起的存儲特性。
圖5b例示與本發明一實施例的可重構邏輯記憶體件的第一邏輯門特性有關的工作時序圖。
參照圖5b，時序圖510例示通過根據施加於矽電晶體的漏極電壓V dd及柵極電壓V in輸出的輸出電壓V out可重構邏輯記憶體件的第一邏輯門特性。
在時序圖510中，將漏極電壓V dd按類型分為輸入511、待機512、讀取513、複位514及輸入515來施加。其中，輸入511可以是“0”，輸入515可以是“1”。
並且，在輸入511的情況下，漏極電壓V dd的類型可以為低態輸入電壓，在輸入515的情況下，漏極電壓V dd的類型可以為高態輸入電壓。
作為一例，在利用矽電晶體的可重構邏輯記憶體件中，當矽電晶體執行第一溝道工作時，若漏極電壓V dd的類型為高態輸入電壓，則輸出電壓V out的電平輸出為高電平，若漏極電壓V dd的類型為低態輸入電壓，則輸出電壓V out的電平輸出為零電平，由此，可以基於輸出電壓V out的電平，作為第一邏輯門執行邏輯運算功能。
並且，在利用矽電晶體的可重構邏輯記憶體件中，當矽電晶體執行第一溝道工作時，若漏極電壓V dd的類型為讀取工作電壓，則輸出為反映由輸入電壓先前確定的邏輯運算狀態的輸出電壓V out的電平，若漏極電壓V dd的類型為複位工作電壓，則可執行切換為初始化（initial）狀態的存儲功能，以將反映由先前確定的邏輯運算狀態的輸出電壓V out的電平輸出為零電平。
當施加漏極電壓V dd類型中的讀取513電壓時，利用矽電晶體的可重構邏輯記憶體件可以確認先前的邏輯工作狀態。
在利用矽電晶體的可重構邏輯記憶體件中，漏極電壓V dd的複位514是通過對積聚在矽電晶體的溝道區的電荷載流子進行重新組合（recombination）來使其初始化狀態，從而可以進行下一個邏輯運算的工作。
例如，根據漏極電壓V dd的類型，輸入511、待機512、讀取513、複位514及輸入515中的輸入511、讀取513及輸入515對應於1.3V，待機512及複位514對應於0V。
在時序圖510中可以確認，在漏極電壓V dd的類型中檢測到與輸入511及輸入515相同的邏輯狀態的輸出電壓V out。
即，利用矽電晶體的可重構邏輯記憶體件作為是（YES）邏輯門執行邏輯運算功能，當以待機512、讀取513及複位514施加漏極電壓V dd，還可以一同執行存儲功能。
圖6a為用於說明本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件的圖。
參照圖6a，本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件600具有第一矽電晶體610與第二矽電晶體620並聯，且負載電阻R串聯的電路結構。
作為一例，第一矽電晶體610及第二矽電晶體620包括：二極體結構體，包括漏極區、第一溝道區、第二溝道區及源極區；以及柵極區，形成在第一溝道區上。
根據本發明的一實施例，可重構邏輯記憶體件600具有如下結構：第一矽柵極電壓V in1施加到電晶體610的柵極區，柵極電壓V in2施加到第二矽電晶體620的柵極區，漏極電壓V dd施加到漏極區，測量通過源極區輸出的輸出電壓V out。
作為一例，可重構邏輯記憶體件600根據柵極電壓V in1及柵極電壓V in2的電平執行第一溝道工作或第二溝道工作。
例如，當以低電平施加柵極電壓V in1及柵極電壓V in2的電平時，可重構邏輯記憶體件600可以表現出逆變器（inverter）特性。
例如，若柵極電壓V in1及柵極電壓V in2的電平為低電平，則可以對應於低於0V的負電壓，若為零電平，則可以對應於未施加電壓的狀態，若為高電平，則可以對應於大於0V的正電壓。
即，當柵極電壓V in1及柵極電壓V in2的電平為低電平時，可重構邏輯記憶體件600能夠以第二溝道工作來進行工作，當柵極電壓V in1及柵極電壓V in2的電平為高電平時，可重構邏輯記憶體件600能夠以第一溝道工作來進行工作。
例如，第一溝道工作可以對應於n溝道工作，第二溝道工作可以對應於p溝道工作。
根據本發明的一實施例，可重構邏輯記憶體件600可以基於第一溝道工作狀態或第二溝道工作狀態來提供互不相同的邏輯門功能。
作為一例，第一矽電晶體610及第二矽電晶體620可以分別根據通過柵極區施加的柵極電壓V in的電平，在第一溝道區及第二溝道區形成以電子（electron）為多數載流子（majority carrier）的第一正回饋回路（positive feedback loop）的同時執行第一溝道工作，或者在形成以空穴（hole）為多數載流子（majority carrier）的第二正回饋回路（positive feedback loop）的同時執行第二溝道工作。
其中，柵極電壓V in還可以分為第一矽電晶體610的柵極電壓V in1和第一矽電晶體620的柵極電壓V in2。
根據本發明的一實施例，可重構邏輯記憶體件600可以基於輸出電壓V out的電平，執行邏輯運算功能及存儲功能，上述輸出電壓V out的電平根據第一溝道工作及第二溝道工作中的一個溝道工作通過漏極區施加的漏極電壓V dd的類型發生變化。
圖6b為用於說明本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件的可重構邏輯門特性的圖。
圖6b根據第一溝道工作狀態及第二溝道工作狀態例示本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件的可重構邏輯門特性。
參照圖6b，其例示第三邏輯門特性640及第四邏輯門特性630。
第三邏輯門特性640與第一及第二矽電晶體的第一溝道工作有關，對應於或（OR）邏輯門特性，當輸入（INPUT）中的一個處於高態時，輸出（OUTPUT）可以表現出高態。
相反，當輸入（INPUT）均處於低態時，輸出（OUTPUT）可以表現出低態。
第四邏輯門特性630與第一及第二矽電晶體的第二溝道工作有關，對應於與非（NAND）邏輯門特性，當輸入（INPUT）的邏輯狀態相同時，輸出（OUTPUT）可以表現出高態。
相反，當輸入（INPUT）均處於高態時，輸出（OUTPUT）可以表現出低態。
圖7a及圖7b為用於說明本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件的與非（NAND）門特性的圖。
圖7a及圖7b例示與本發明一實施例的可重構邏輯記憶體件的第四邏輯門特性有關的瞬變（transient）特性。例如，第四邏輯門特性可以對應於與非（NAND）門特性。
參照圖7a的曲線圖700，可以確認到，本發明一實施例的可重構邏輯記憶體件在電壓轉移曲線（voltage transfer curve，VTC）中具有大的電壓增益（voltage gain）。
圖7b例示與本發明一實施例的可重構邏輯記憶體件的第四邏輯門特性有關的工作時序圖。
參照圖7b，時序圖710例示通過根據施加於矽電晶體的漏極電壓V dd及柵極電壓V in輸出的輸出電壓V out可重構邏輯記憶體件的第四邏輯門特性。
在時序圖710中，將漏極電壓V dd按類型分為輸入711、待機712、讀取713、複位714、輸入715、輸入716及輸入717來施加。其中，輸入711可以是“00”，輸入715可以是“01”，輸入716可以是“10”，輸入717可以是“11”。
並且，在輸入711的情況下，第一矽電晶體的漏極電壓V dd的類型可以為低態輸入電壓，第二矽電晶體的漏極電壓V dd的類型可以為低態輸入電壓，在輸入715的情況下，第一矽電晶體的漏極電壓V dd的類型可以為低態輸入電壓，第二矽電晶體的漏極電壓V dd的類型可以為高態輸入電壓，在輸入716的情況下，第一矽電晶體的漏極電壓V dd的類型可以為高態輸入電壓，第二矽電晶體的漏極電壓V dd的類型可以為低態輸入電壓，在輸入717的情況下，第一矽電晶體的漏極電壓V dd的類型可以為高態輸入電壓，第二矽電晶體的漏極電壓V dd的類型可以為高態輸入電壓。
即，可以根據對應於第一矽電晶體的輸入的值和對應於第二矽電晶體的輸入的邏輯狀態來確定漏極電壓的輸入類型。
因此，在本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件中，當第一矽電晶體及第二矽電晶體分別執行第二溝道工作時，若第一矽電晶體的漏極電壓V dd的類型為低態輸入電壓且第二矽電晶體的漏極電壓V dd的類型為低態輸入電壓，則輸出電壓V out的電平可以輸出為高電平。
並且，在可重構邏輯記憶體件中，若第一矽電晶體的漏極電壓V dd的類型為高態輸入電壓且第二矽電晶體的漏極電壓V dd的類型為低態輸入電壓，則輸出電壓V out的電平可以輸出為高電平。
並且，在可重構邏輯記憶體件中，在第一矽電晶體的漏極電壓V dd的類型為低態輸入電壓且第二矽電晶體的漏極電壓V dd的類型為高態輸入電壓，則輸出電壓V out的電平可以輸出為高電平。
並且，在可重構邏輯記憶體件中，若第一矽電晶體的漏極電壓V dd的類型為高態輸入電壓且第二矽電晶體的漏極電壓V dd的類型為高態輸入電壓，則輸出電壓V out的電平輸出為零電平，由此，可以基於輸出電壓V out的電平，以第四邏輯門執行上述邏輯運算功能。例如，第四邏輯門可以對應於與非（NAND）門。
圖8a及圖8b為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的或（OR）門特性的圖。
圖8a及圖8b例示與本發明一實施例的可重構邏輯記憶體件的第三邏輯門特性有關的瞬變（transient）特性。例如，第三邏輯門特性可以對應於或（OR）門特性。
參照圖8a的曲線圖800，可以確認到，本發明一實施例的可重構邏輯記憶體件在電壓轉移曲線（voltage transfer curve，VTC）中具有大的電壓增益（voltage gain）。
圖8b例示與本發明一實施例的可重構邏輯記憶體件的第三邏輯門特性有關的工作時序圖。
參照圖8b，時序圖810例示通過根據施加於矽電晶體的漏極電壓V dd及柵極電壓V in輸出的輸出電壓V out可重構邏輯記憶體件的第三邏輯門特性。
在時序圖810中，將漏極電壓V dd按類型分為輸入811、待機812、讀取813、複位814、輸入815、輸入816及輸入817來施加。其中，輸入811可以是“00”，輸入815可以是“01”，輸入816可以是“10”，輸入817可以是“11”。
並且，在輸入811的情況下，第一矽電晶體的漏極電壓V dd的類型可以為低態輸入電壓，第二矽電晶體的漏極電壓V dd的類型可以為低態輸入電壓，在輸入815的情況下，第一矽電晶體的漏極電壓V dd的類型可以為低態輸入電壓，第二矽電晶體的漏極電壓V dd的類型可以為高態輸入電壓，在輸入816的情況下，第一矽電晶體的漏極電壓V dd的類型可以為高態輸入電壓，第二矽電晶體的漏極電壓V dd的類型可以為低態輸入電壓，在輸入817的情況下，第一矽電晶體的漏極電壓V dd的類型可以為高態輸入電壓，第二矽電晶體的漏極電壓V dd的類型可以為高態輸入電壓。
即，可以根據對應於第一矽電晶體的輸入的值和對應於第二矽電晶體的輸入的邏輯狀態來確定漏極電壓的輸入類型。
在本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件中，當第一矽電晶體及第二矽電晶體分別執行第一溝道工作時，若第一矽電晶體的漏極電壓V dd的類型為低態輸入電壓且第二矽電晶體的漏極電壓V dd的類型為低態輸入電壓，則輸出電壓V out的電平可以輸出為低電平。
並且，在可重構邏輯記憶體件中，若第一矽電晶體的漏極電壓V dd的類型為高態輸入電壓且第二矽電晶體的漏極電壓V dd的類型為低態輸入電壓，則輸出電壓V out的電平可以輸出為高電平。
並且，在可重構邏輯記憶體件中，若第一矽電晶體的漏極電壓V dd的類型為低態輸入電壓且第二矽電晶體的漏極電壓V dd的類型為高態輸入電壓，則輸出電壓V out的電平可以輸出為高電平。
並且，在可重構邏輯記憶體件中，若第一矽電晶體的漏極電壓V dd的類型為高態輸入電壓且第二矽電晶體的漏極電壓V dd的類型為高態輸入電壓，則輸出電壓V out的電平輸出為高電平，由此，可以基於輸出電壓V out的電平，通過第三邏輯門執行上述邏輯運算功能。例如，第三邏輯門可以對應於或（OR）門。
當上述第一矽電晶體及上述第二矽電晶體分別相同地執行第一溝道工作時，若漏極電壓V dd的類型為讀取工作電壓，則輸出為反映由輸入電壓先前確定的邏輯運算狀態的輸出電壓V out的電平，若漏極電壓V dd的類型為複位工作電壓，則可以執行切換為初始化（initial）狀態的存儲功能，以將反映由先前確定的邏輯運算狀態的輸出電壓V out的電平輸出為零電平。
即，本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件可以執行用於確認所記憶的先前邏輯狀態的讀取工作，以及為了下一邏輯而重新組合溝道區的電荷載流子的複位工作。
並且，在利用2個矽電晶體的可重構邏輯記憶體件中，當2個矽電晶體均導通時，電阻變低，因此隨著施加到負載電阻的電壓增加，顯示的輸出電壓可能更大。這包括用作三元邏輯門（ternary logic gate）的可能性。
因此，本發明可通過實現利用矽電晶體的可重構邏輯記憶體件來改善由於記憶體與處理器的分離而導致的處理速度及集成化的局限性。
並且，本發明可以實現一種利用矽電晶體的優異的存儲特性來減小待機功耗，並通過優異的開關特性來以低功耗增加運算效率的利用矽電晶體的可重構邏輯記憶體件。
在如上所述的多個具體實施例中，根據所提出的具體實施例以單數或複數形式表達發明中所包括的結構要素。
然而，單數或複數形式的表達方式是對為了便於說明而提出的情況進行適當的選擇的，如上所述的多個實施例並不限定於單數或複數形式的結構要素，即使是以複數形式表示的結構要素，也可由單數形式構成，或者即使是以單數形式表示的結構要素，也可由複數形式構成。
另一方面，發明的說明中對具體實施例進行了說明，但在不脫離包括多種實施例的技術性思想的範圍的情況下，也可以進行多種變形。
因此，本發明的範圍不應限於所說明的實施例，而應由發明要求保護範圍以及該發明要求保護範圍的等同技術方案來確定。
300：可重構邏輯記憶體件 310：矽電晶體 311：漏極區 312：第一溝道區 313：第二溝道區 314：源極區 315：柵極區
圖1a及圖1b為用於說明本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的圖； 圖2a至圖2e為用於說明本發明一實施例的可重構邏輯記憶體件所利用的矽電晶體的可重構開關特性的圖； 圖3a為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的圖； 圖3b為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的可重構邏輯門特性的圖； 圖4a及圖4b為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的非（NOT）門特性的圖； 圖5a及圖5b為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的是（YES）門特性的圖； 圖6a為用於說明本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件的圖； 圖6b為用於說明本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件的可重構邏輯門特性的圖； 圖7a及圖7b為用於說明本發明一實施例的利用2個矽電晶體的可重構邏輯記憶體件的與非（NAND）門特性的圖； 圖8a及圖8b為用於說明本發明一實施例的利用一個矽電晶體的可重構邏輯記憶體件的或（OR）門特性的圖。
300：可重構邏輯記憶體件 310：矽電晶體 311：漏極區 312：第一溝道區 313：第二溝道區 314：源極區 315：柵極區

Claims (14)

  1. 一種利用矽電晶體的可重構邏輯記憶體件，其中，包括矽電晶體，上述矽電晶體包括漏極區、第一溝道區、第二溝道區、源極區及柵極區，上述矽電晶體根據通過上述柵極區施加的柵極電壓(Vin)的電平，在上述第一溝道區及上述第二溝道區中形成以電子為多數載流子的第一正回饋回路的同時執行上述第一溝道區的第一溝道工作，或者在形成以空穴為多數載流子的第二正回饋回路的同時執行上述第二溝道區的第二溝道工作，基於輸出電壓(Vout)的電平，執行邏輯運算功能及存儲功能，上述輸出電壓的電平根據基於上述第一溝道工作及上述第二溝道工作中的一個溝道工作而通過上述漏極區施加的漏極電壓(Vdd)的類型發生變化。
  2. 如請求項1之利用矽電晶體的可重構邏輯記憶體件，其中，當上述柵極電壓(Vin)的電平為高電平時，上述矽電晶體防止空穴隨著上述第一溝道區中的勢壘增加而從上述漏極區注入，並在形成上述第一正回饋回路的同時執行上述第一溝道工作。
  3. 如請求項2之利用矽電晶體的可重構邏輯記憶體件，其中，當上述矽電晶體執行上述第一溝道工作時，若上述漏極電壓(Vdd)的類型為高態輸入電壓，則上述輸出電壓(Vout)的電平輸出為高電平，若上述漏極電壓(Vdd)的類型為低態輸入電壓，則上述輸出電壓(Vout)的電平輸出為零電平，由此，基於上述輸出電壓(Vout)的電平，通過第一邏輯門執行上述邏輯運算功能。
  4. 如請求項3之利用矽電晶體的可重構邏輯記憶體件，其中，當上述矽電晶體執行上述第一溝道工作及上述第二溝道工作中的一個工作時，若上述漏極電壓(Vdd)的類型為讀取工作電壓，則輸出為反映由上述輸入電壓先前確定的邏輯運算狀態的輸出電壓(Vout)的電平，若上述漏極電壓(Vdd)的類型為複位工作電壓，則執行切換為初始化狀態的上述存儲功能，以將反映由上述先前確定的邏輯運算狀態的輸出電壓(Vout)的電平輸出為零電平。
  5. 如請求項1之利用矽電晶體的可重構邏輯記憶體件，其中，當上述柵極電壓(Vin)的電平為低電平時，隨著上述第一溝道區中的勢壘減小的同時空穴從上述漏極區注入，上述矽電晶體在形成上述第二正回饋回路的同時執行上述第二溝道工作。
  6. 如請求項5之利用矽電晶體的可重構邏輯記憶體件，其中，當上述矽電晶體執行上述第二溝道工作時，若上述漏極電壓(Vdd)的類型為高態輸入電壓，則上述輸出電壓(Vout)的電平輸出為零電平，若上述漏極電壓(Vdd)的類型為低態輸入電壓，則上述輸出電壓(Vout)的電平輸出為高電平，由此，基於上述輸出電壓(Vout)的電平，通過第二邏輯門執行上述邏輯運算功能。
  7. 如請求項1之利用矽電晶體的可重構邏輯記憶體件，其中，上述漏極區及上述第二溝道區處於p摻雜狀態，上述源極區及上述第一溝道區處於n摻雜狀態。
  8. 一種利用矽電晶體的可重構邏輯記憶體件，其中，包括： 第一矽電晶體，包括漏極區、第一溝道區、第二溝道區、源極區及柵極區；以及第二矽電晶體，包括漏極區、第一溝道區、第二溝道區、源極區及柵極區，與上述第一矽電晶體並聯，上述第一矽電晶體及上述第二矽電晶體分別根據通過上述柵極區施加的柵極電壓(Vin)的電平，分別在上述第一溝道區及上述第二溝道區中形成以電子為多數載流的第一正回饋回路的同時執行上述第一溝道區的第一溝道工作，或者在形成以空穴為多數載流子的第二正回饋回路的同時執行上述第二溝道區的第二溝道工作，基於輸出電壓的電平，執行邏輯運算功能及存儲功能，上述輸出電壓(Vout)的電平根據基於上述第一溝道工作及上述第二溝道工作中的一個溝道工作而通過上述漏極區施加的漏極電壓(Vdd)的類型發生變化。
  9. 如請求項8之利用矽電晶體的可重構邏輯記憶體件，其中，當上述柵極電壓(Vin)的電平為高電平時，上述第一矽電晶體及上述第二矽電晶體分別防止空穴隨著上述第一溝道區中的勢壘增加而從上述漏極區注入，並在形成上述第一正回饋回路的同時執行上述第一溝道工作。
  10. 如請求項9之利用矽電晶體的可重構邏輯記憶體件，其中，當上述第一矽電晶體及上述第二矽電晶體分別執行上述第一溝道工作時，若上述第一矽電晶體的漏極電壓(Vdd)的類型為低態輸入電壓且上述第二矽電晶體的漏極電壓(Vdd)的類型為低態輸入電壓，則上述輸出電壓(Vout)的電平輸出為零電平，若 上述第一矽電晶體的漏極電壓(Vdd)的類型為高態輸入電壓且上述第二矽電晶體的漏極電壓(Vdd)的類型為低態輸入電壓，則上述輸出電壓(Vout)的電平輸出為高電平，若上述第一矽電晶體的漏極電壓(Vdd)的類型為低態輸入電壓且上述第二矽電晶體的漏極電壓(Vdd)的類型為高態輸入電壓，則上述輸出電壓(Vout)的電平輸出為高電平，若上述第一矽電晶體的漏極電壓(Vdd)的類型為高態輸入電壓且上述第二矽電晶體的漏極電壓(Vdd)的類型為高態輸入電壓，則上述輸出電壓(Vout)的電平輸出為高電平，由此，基於上述輸出電壓(Vout)的電平，通過第三邏輯門執行上述邏輯運算功能。
  11. 如請求項10之利用矽電晶體的可重構邏輯記憶體件，其中，當上述第一矽電晶體及上述第二矽電晶體分別相同地執行上述第一溝道工作及上述第二溝道工作中的一個工作時，若上述漏極電壓(Vdd)的類型為讀取工作電壓，則輸出為反映由上述輸入電壓先前確定的邏輯運算狀態的輸出電壓(Vout)的電平，若上述漏極電壓(Vdd)的類型為複位工作電壓，則執行切換為初始化狀態的上述存儲功能，以將反映由上述先前確定的邏輯運算狀態的輸出電壓(Vout)的電平輸出為零電平。
  12. 如請求項8之利用矽電晶體的可重構邏輯記憶體件，其中，當上述柵極電壓(Vin)的電平為低電平時，隨著上述第一溝道區中的勢壘減小的同時空穴從上述漏極區注入，上述第一矽電晶體及上述第二矽電晶體分別在形成上述第二正回饋回路的同時執行上述第二溝道工作。
  13. 如請求項12之利用矽電晶體的可重構邏輯記憶體件，其中，當上述第一矽電晶體及上述第二矽電晶體分別執行上述第二溝道工作時，若上述第一矽電晶體的漏極電壓(Vdd)的類型為低態輸入電壓且上述第二矽電晶體的漏極電壓(Vdd)的類型為低態輸入電壓，則上述輸出電壓(Vout)的電平輸出為高電平，若上述第一矽電晶體的漏極電壓(Vdd)的類型為高態輸入電壓且上述第二矽電晶體的漏極電壓(Vdd)的類型為低態輸入電壓，則上述輸出電壓(Vout)的電平輸出為高電平，若上述第一矽電晶體的漏極電壓(Vdd)的類型為低態輸入電壓且上述第二矽電晶體的漏極電壓(Vdd)的類型為高態輸入電壓，則上述輸出電壓(Vout)的電平輸出為高電平，若上述第一矽電晶體的漏極電壓(Vdd)的類型為高態輸入電壓且上述第二矽電晶體的漏極電壓(Vdd)的類型為高態輸入電壓，則上述輸出電壓(Vout)的電平輸出為零電平，由此，基於上述輸出電壓(Vout)的電平，以第四邏輯門執行上述邏輯運算功能。
  14. 如請求項8之利用矽電晶體的可重構邏輯記憶體件，其中，在上述第一矽電晶體及上述第二矽電晶體中，上述漏極區及上述第二溝道區分別處於p摻雜狀態，上述源極區及上述第一溝道區分別處於n摻雜狀態。
TW110131836A 2021-08-04 2021-08-27 利用矽電晶體的可重構邏輯記憶體件 TWI795893B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210102728A KR102499699B1 (ko) 2021-08-04 2021-08-04 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자
KR10-2021-0102728 2021-08-04

Publications (2)

Publication Number Publication Date
TW202307642A TW202307642A (zh) 2023-02-16
TWI795893B true TWI795893B (zh) 2023-03-11

Family

ID=83547188

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110131836A TWI795893B (zh) 2021-08-04 2021-08-27 利用矽電晶體的可重構邏輯記憶體件

Country Status (3)

Country Link
US (1) US11469314B1 (zh)
KR (1) KR102499699B1 (zh)
TW (1) TWI795893B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499699B1 (ko) * 2021-08-04 2023-02-14 고려대학교 산학협력단 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201547197A (zh) * 2014-04-25 2015-12-16 Semiconductor Energy Lab 半導體裝置
CN112133339A (zh) * 2020-08-12 2020-12-25 清华大学 基于铁电晶体管的存内按位逻辑计算电路结构
CN112463719A (zh) * 2020-12-04 2021-03-09 上海交通大学 一种基于粗粒度可重构阵列实现的存内计算方法
CN112490290A (zh) * 2020-11-27 2021-03-12 复旦大学 半导体器件及制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101438773B1 (ko) 2012-12-18 2014-09-15 한국과학기술연구원 자기장 제어 가변형 논리 소자 및 그 제어 방법
KR101857873B1 (ko) * 2016-09-26 2018-06-19 고려대학교 산학협력단 로직 반도체 소자
KR101919148B1 (ko) 2017-01-06 2018-11-16 부산대학교 산학협력단 소자 특성 조절형 전계 효과 박막 트랜지스터 및 그 제조 방법
KR102128718B1 (ko) * 2018-09-05 2020-07-02 고려대학교 산학협력단 트랜스포져블 피드백 전계효과 전자소자 및 이를 이용한 배열 회로
KR102125166B1 (ko) 2019-01-17 2020-07-07 한양대학교 산학협력단 자기터널접합구조체 기반 논리 게이트
KR102481855B1 (ko) * 2021-07-07 2022-12-27 고려대학교 산학협력단 피드백 전계효과 전자소자를 이용한 로직 인 메모리 인버터
KR102499699B1 (ko) * 2021-08-04 2023-02-14 고려대학교 산학협력단 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201547197A (zh) * 2014-04-25 2015-12-16 Semiconductor Energy Lab 半導體裝置
CN112133339A (zh) * 2020-08-12 2020-12-25 清华大学 基于铁电晶体管的存内按位逻辑计算电路结构
CN112490290A (zh) * 2020-11-27 2021-03-12 复旦大学 半导体器件及制造方法
CN112463719A (zh) * 2020-12-04 2021-03-09 上海交通大学 一种基于粗粒度可重构阵列实现的存内计算方法

Also Published As

Publication number Publication date
US11469314B1 (en) 2022-10-11
TW202307642A (zh) 2023-02-16
KR20230020840A (ko) 2023-02-13
KR102499699B1 (ko) 2023-02-14
KR102499699B9 (ko) 2024-01-11

Similar Documents

Publication Publication Date Title
US7679963B2 (en) Integrated circuit having a drive circuit
US8432186B1 (en) Programmable logic switch
KR100358070B1 (ko) 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법
TWI795893B (zh) 利用矽電晶體的可重構邏輯記憶體件
US8873287B2 (en) Nonvolatile programmable logic switch
US10720504B2 (en) Transistor with dynamic threshold voltage for low-leakage standby and high speed active mode
WO2023155931A1 (zh) 一种可重构逻辑门电路及电路的控制方法
US9837158B2 (en) Nonvolatile memory device and method of programming the same
US7655970B2 (en) Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same
US11695420B2 (en) Logic-in-memory inverter using feedback field-effect transistor
KR20100079151A (ko) 비휘발성 메모리, 그리고 그의 구동 방법
KR20210056525A (ko) 부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 인버터 논리 소자
US20160284395A1 (en) 2-bit flash memory device and programming, erasing and reading methods thereof
JP2009532896A (ja) 単電子フレキシブル多機能論理回路及びこれを用いた素子
CN113782607A (zh) 一种铁电场效应管及其制备方法以及铁电存算器件
US7759721B2 (en) Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same
US11011642B2 (en) Ambipolar field-effect device using engineered work-functions
US10374100B2 (en) Programmable non-volatile memory with low off current
KR102656764B1 (ko) 1 비트 전가산기
KR102631772B1 (ko) 공명 터널링 뉴로모픽 트랜지스터, 이진 뉴런 소자 및 신경망 소자
CN117792341B (zh) 宽带宽分离输出的真单相时钟触发器结构及其方法
KR100964141B1 (ko) 다중치 단전자 논리회로
KR20240067435A (ko) 플로팅게이트 전계 효과 트랜지스터를 이용한 논리 회로
KR20230069537A (ko) Tcam 소자 및 그 동작 방법
KR20220168681A (ko) 인공신경망 연산 장치