TW201547197A - 半導體裝置 - Google Patents

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Abstract

提供一種動態可重構半導體裝置。一種半導體裝置，包括：兩個邏輯塊；傳輸電晶體；兩個選擇電晶體；以及預充電電晶體，其中兩個選擇電晶體被配置為夾有傳輸電晶體，該傳輸電晶體的源極及汲極位於兩個選擇電晶體的源極之間，兩個選擇電晶體的源極及汲極位於兩個邏輯塊之間，在兩個選擇電晶體處於關閉狀態時，可將電位經過預充電電晶體供應到傳輸電晶體的源極或汲極，且因電導通而將用於一個Context的另一電位施加到傳輸電晶體的閘極，並且在執行Context時，傳輸電晶體的閘極處於浮動狀態，兩個選擇電晶體處於開啟狀態，且預充電電晶體處於關閉狀態。

Description

半導體裝置
本文所公開的係關於一種半導體裝置。
現場可程式閘陣列(FPGA)的選路開關作為用來決定兩個邏輯塊(LB)之間或LB與輸入/輸出(I/O)電路之間的連接的開關作用。選路開關在連接於傳輸閘(pass gate)(傳輸電晶體(pass transistor))的組態記憶體中儲存連接的資訊。
最近，對將氧化物半導體用於電晶體的通道層的FPGA已在進行研究開發(專利文獻1及2)。基於氧化物半導體的FPGA具有降低耗電量與微型化的優點。再者，也對具有多於一個的設定的Multi-context FPGA已在進行研究開發(非專利文獻1)。
[專利文獻1]美國專利第8,547,753號說明書
[專利文獻2]美國專利第8,675,382號說明書
[非專利文獻1]Y. Okamoto et al. “Novel application of crystalline indium-gallium-zinc-oxide technology to LSI: Dynamically reconfigurable programmable logic device based on multi-context architecture.”, In 2013 International Conference on Semiconductor Technology for Ultra Large Scale Integrated Circuits and Thin Film Transistors (ULSIC vs. TFT 4).
本文所公開的目的是提供一種有關半導體裝置的新穎的電路、架構、驅動方法和裝置中的任一種。
例如，提供一種半導體裝置，包括：第一邏輯塊；第二邏輯塊；以及可程式開關，其中第一邏輯塊和第二邏輯塊可藉由可程式開關連接，可程式開關包括傳輸電晶體、第一電晶體、第二電晶體以及第三電晶體。第一電晶體、傳輸電晶體以及第二電晶體按照這個順序串聯連接。在電路圖中，第一電晶體和第二電晶體的源極及汲極位於第一邏輯塊和第二邏輯塊之間。半導體裝置被設計為在第一電晶體和第二電晶體都處於關閉狀態時可將一電位經過第三電晶體供應到傳輸電晶體的源極和汲極中的一者。
例如，提供一種半導體裝置，包括：兩個邏輯塊；傳輸電晶體；兩個選擇電晶體；以及預充電電晶體。其中兩個選擇電晶體被配置為夾有傳輸電晶體，該 傳輸電晶體位於兩個選擇電晶體的源極之間。兩個選擇電晶體的源極及汲極位於兩個邏輯塊之間。在兩個選擇電晶體處於關閉狀態時，可將一電位經過處於開啟狀態的預充電電晶體供應到傳輸電晶體的源極或汲極，且因電導通而將用於一個Context(上下文)的另一電位施加到傳輸電晶體的閘極。並且在執行Context時，傳輸電晶體的閘極實質上電隔離(處於浮動狀態)，兩個選擇電晶體處於開啟狀態，且預充電電晶體處於關閉狀態。
上述半導體裝置是新穎的裝置，並具有如下優點中的一個以上：耗電量的降低、處理速度的提高以及穩定性、可靠性或以下所記載的功效。
100‧‧‧選路開關
101‧‧‧可程式開關
101a‧‧‧可程式開關
101b‧‧‧可程式開關
101c‧‧‧可程式開關
102a‧‧‧邏輯塊
102b‧‧‧邏輯塊
103a‧‧‧寫入電晶體
103b‧‧‧寫入電晶體
103c‧‧‧寫入電晶體
104a‧‧‧傳輸電晶體
104b‧‧‧傳輸電晶體
104c‧‧‧傳輸電晶體
105a‧‧‧電容器
105b‧‧‧電容器
105c‧‧‧電容器
106a‧‧‧選擇電晶體
106b‧‧‧選擇電晶體
106c‧‧‧選擇電晶體
107a‧‧‧選擇電晶體
108a‧‧‧預充電電晶體
109a‧‧‧選擇電晶體
110a‧‧‧選擇電晶體
200‧‧‧半導體基板
201‧‧‧元件隔離區域
202‧‧‧p型區域
203‧‧‧閘極絕緣體
204‧‧‧佈線
204a‧‧‧佈線
204b‧‧‧佈線
205‧‧‧n型區域
205a‧‧‧n型區域
205b‧‧‧n型區域
205c‧‧‧n型區域
205d‧‧‧n型區域
206‧‧‧層間絕緣體
207a‧‧‧佈線
207b‧‧‧佈線
208‧‧‧層間絕緣體
209‧‧‧佈線
210‧‧‧層間絕緣體
211a‧‧‧氧化物半導體膜
211b‧‧‧氧化物半導體膜
212a‧‧‧接觸孔
212b‧‧‧接觸孔
213‧‧‧導電層
214‧‧‧絕緣體
215a‧‧‧佈線
215b‧‧‧佈線
215c‧‧‧佈線
216a‧‧‧被進行圖案化的絕緣體
216b‧‧‧被進行圖案化的絕緣體
216c‧‧‧被進行圖案化的絕緣體
217‧‧‧閘極絕緣體
218a‧‧‧佈線
218b‧‧‧佈線
301‧‧‧開關陣列
302‧‧‧邏輯陣列
303‧‧‧I/O陣列
311‧‧‧邏輯塊
312‧‧‧查找表
313‧‧‧正反器
314‧‧‧多工器
315a‧‧‧組態記憶體
315b‧‧‧組態記憶體
315c‧‧‧組態記憶體
316‧‧‧輸入端子
317‧‧‧輸出端子
318a‧‧‧組態資料
318b‧‧‧組態資料
319‧‧‧多工器
320‧‧‧輸入端子
BL‧‧‧位元線
CX‧‧‧Context線
CXa‧‧‧Context線
CXb‧‧‧Context線
CXc‧‧‧Context線
CYa‧‧‧Context線
IN‧‧‧節點
I/O‧‧‧輸入輸出電路
LB‧‧‧邏輯塊
MN‧‧‧記憶節點
OUT‧‧‧節點
SN‧‧‧源極節點
SWa‧‧‧選路開關
SWb‧‧‧選路開關
SWc‧‧‧選路開關
WL‧‧‧字線
WLa‧‧‧字線
WLb‧‧‧字線
WLc‧‧‧字線
圖1A和1B顯示說明多上下文FPGA的例子；圖2A至2C顯示說明傳輸電晶體的工作的例子；圖3A至3C顯示說明傳輸電晶體的工作的例子；圖4A和4B顯示可程式開關的例子；圖5A和5B顯示可程式開關的例子；圖6A和6B顯示可程式開關的例子；圖7A和7B顯示可程式開關的例子；圖8顯示選路開關的例子；圖9顯示選路開關的例子； 圖10顯示選路開關的例子；圖11A和11B顯示說明可程式開關的工作的例子；圖12A至12D顯示半導體裝置的製程的截面視圖的例子；圖13A和13B顯示半導體裝置的製程的截面視圖的例子；圖14顯示FPGA的例子；圖15A至15C顯示邏輯塊的例子；圖16A和16B分別顯示在實施例中組態的轉移電路和環形振盪器；圖17A和17B顯示實施例的輸入/輸出電路的電位的概略；圖18A至18D顯示實施例的環形振盪器的模擬特性；圖19A至19D顯示實施例的環形振盪器的模擬特性；圖20顯示實施例的環形振盪器的模擬特性；圖21A至21H顯示實施例的半導體裝置的佈線、半導體膜、接觸孔的佈局；圖22顯示實施例的半導體裝置的模擬特性；圖23顯示實施例的半導體裝置的模擬特性。
以下參照圖式描述實施方式。但是，實施方 式可以以多個不同形式來實施。所屬技術領域的通常知識者可以很容易地理解一個事實，就是，其方式和詳細內容可以被變換為各種各樣的形式而不脫離實施方式的精神及其範圍。
實施方式1
圖1A顯示多上下文FPGA的一部分的方塊圖。多上下文FPGA具有選路開關100、邏輯塊102a以及邏輯塊102b。邏輯塊102a和邏輯塊102b藉由選路開關100可連接。
例如，在選路開關100處於開啟狀態時邏輯塊102a的輸出信號可輸入到邏輯塊102b。相對的，在選路開關100處於關閉狀態時邏輯塊102a與邏輯塊102b電隔離。這裡，選路開關100與邏輯塊102a之間的節點被稱為“IN”，而選路開關100與邏輯塊102b之間的節點被稱為“OUT”。
選路開關100具有兩個以上的可程式開關。例如，選路開關100具有可程式開關101a、可程式開關101b以及可程式開關101c，並且它們分別獨立地具有組態資料。組態資料從位元線BL供應到各可程式開關。注意，也可以追加其他佈線，以寫入組態資料或選擇可程式開關等。
圖1B顯示包含可程式開關的選路開關100的例子。例如，可程式開關101a包含寫入電晶體103a、傳 輸電晶體104a、電容器105a以及選擇電晶體106a。
在本實施方式中，寫入電晶體103a、傳輸電晶體104a以及選擇電晶體106a為n型。但是，它們中的一部分或全部可以為p型。
電容器105a的一個電極可以連接於傳輸電晶體104a的閘極。寫入電晶體103a的源極和汲極可以被設置在電容器105a的一個電極與位元線BL之間。
再者，寫入電晶體103a、傳輸電晶體104a以及選擇電晶體106a也可以為如傳輸閘之類的其他切換元件。因為在使用傳輸閘時沒有信號電位的下降，所以有利於提高速度、降低耗電量及/或降低驅動電壓。
與此同樣，可程式開關101b和可程式開關101c分別具有：寫入電晶體103b、傳輸電晶體104b、電容器105b以及選擇電晶體106b；寫入電晶體103c、傳輸電晶體104c、電容器105c以及選擇電晶體106c。
寫入電晶體103a、寫入電晶體103b以及寫入電晶體103c組態為分別被字線WLa、字線WLb以及字線WLc控制。在寫入電晶體103a處於開啟狀態時，將組態資料寫入到可程式開關101a。在寫入電晶體103a處於開啟狀態時，傳輸電晶體104a的閘極(記憶節點MN)的電位將對應於組態資料(或位元線BL的電位)。
注意，記憶節點MN只藉由寫入電晶體103a實質上且可電連接於其他佈線。因此，在寫入電晶體103a處於關閉狀態時，記憶節點MN被電隔離。當然，兩 個以上的電晶體的源極電極及汲極電極也可以連接於記憶節點MN。在此情況下，在所有電晶體處於關閉狀態時，記憶節點MN被電隔離。
作為一個例子，為了在記憶節點MN中保持電荷充分長期間，寫入電晶體103a處於關閉狀態時的源極汲極電流為小於1zA(1×10-21A)。記憶節點MN能夠保持充分電荷的期間取決於處於關閉狀態時的源極汲極電流(關態電流：off-state current)和記憶節點MN的電容。經由其他路徑(例如，閘極與記憶節點MN之間(所謂的閘極洩漏電流))的記憶節點的洩漏電流也較佳為小於1zA。
如專利文獻1、2及非專利文獻1所描述，基於氧化物半導體的電晶體為達到上述目的而可是理想的，由此記憶節點MN實質上被用作非揮發性記憶體的一部分。
基於氧化物半導體的電晶體具有氧化物半導體薄膜作為活性層，由此兩個閘極也可以被設置為隔著氧化物半導體膜彼此面對。
作為一個例子，基於氧化物半導體的電晶體包含朝向氧化物半導體膜的一個表面的一個閘極電極。作為另一個例子，除了上述閘極電極以外，基於氧化物半導體的電晶體還包含朝向氧化物半導體膜的另一個表面的另一個閘極電極。
傳輸電晶體104a的狀態(開啟或關閉)主要 取決於記憶節點MN的電位。例如，在記憶節點MN與傳輸電晶體104a之間的電位差大於傳輸電晶體104a的臨界值時，傳輸電晶體104a處於開啟狀態。
選擇電晶體106a組態為被傳輸用來選擇Context信號的Context線CXa控制。為了連接節點IN和節點OUT(或者，為了將信號從節點IN藉由選擇電晶體106a和傳輸電晶體104a傳輸到節點OUT)，需要使選擇電晶體106a和傳輸電晶體104a的兩者處於開啟狀態。與此同樣，選擇電晶體106b和選擇電晶體106c組態為分別被Context線CXb和Context線CXc控制。
如圖1B所示，因為可以分別獨立地控制選擇電晶體106a、選擇電晶體106b以及選擇電晶體106c，所以藉由選擇它們中的任一個，可以執行被儲存在被選擇的可程式開關中的Context。例如，藉由選擇選擇電晶體106b，可以執行儲存在可程式開關101b中的Context。
在上述例子中，選路開關100具有三個可程式開關，由此能夠執行最多三個Context。但是，藉由追加可程式開關，可以執行更多個Context。或者，選路開關100也可以只有兩個以下的可程式開關。
因為可以獨立地控制寫入電晶體103a、寫入電晶體103b以及寫入電晶體103c，所以可以將組態資料獨立地寫入到可程式開關101a、可程式開關101b以及可程式開關101c。
再者，即使在使用可程式開關101b，也可以 對(不在使用的)可程式開關101a寫入組態資料。這個工作被稱為動態重構(dynamic reconfiguration)。例如，當在基於儲存在可程式開關101b中的第一Context執行第一Task(工作)時，可以對可程式開關101a寫入新的組態資料。
在寫入組態資料時，傳輸電晶體104a的源極電極(或汲極電極)的電位扮演重要的作用。對其理由將參照圖2A至2C及3A至3C進行說明。
圖2A顯示組態資料“H”(高位準電位，例如為0.8V)輸入可程式開關的情況。這裡，位元線BL的電位為“H”，由此記憶節點MN的電位(實質上)成為“H”。另一方面，節點IN的電位被設定為比位元線BL的電位低出傳輸電晶體104a的臨界值以上的“L”(低位準電位，例如為0V)。由此，傳輸電晶體104a處於開啟狀態，記憶節點MN藉由傳輸電晶體104a的通道與節點IN(及源極節點SN)電容耦合。
在寫入電晶體103a關閉之後，當節點IN的電位從“L”升至“H”時，記憶節點MN的電位因電容耦合而上升到“H+△V”(圖2B)。這個現象被稱為升壓(boosting)效應。在△V大於Vth(傳輸電晶體104a的臨界值)時，節點OUT的電位可從“L”提高成“H”。在△V小於Vth(傳輸電晶體104a的臨界值)時，節點OUT的電位可能會不到達“H”。但是，傳輸電晶體104a的開啟電阻下降，由此傳輸電晶體104a的信號延遲可減少。
在節點IN的電位下降到“L”時，記憶節點MN的電位因電容耦合而上升到“H”(圖2C)。
圖3A雖然也顯示組態資料“H”輸入可程式開關的情況，但是其顯示節點IN的電位被設定為“H”的條件下的情況。這裡，假設為節點OUT的電位為“H-Vth”，但是傳輸電晶體104a一直處於開啟狀態的情況。由此，記憶節點MN藉由傳輸電晶體104a的通道與節點IN(及源極節點SN)電容耦合。
在寫入電晶體103a關閉之後，當節點IN的電位從“H”降低成“L”時，記憶節點MN的電位因電容耦合而下降到“H-△V”和“H-Vth”中的高的一者(圖3B)。這個現象被稱為反升壓效應。如上所述，假設為節點OUT的電位為“H-Vth”的情況下，因為閘極電位低，使得傳輸電晶體104a的開啟電阻變高，所以該電位下降到“L”需要更長時間。
在節點IN的電位上升到“H”時，記憶節點MN的電位因電容耦合而上升到“H”，但是，節點OUT的電位不會超過“H-Vth”(圖3C)。
如圖3B及3C所示，在寫入組態資料時源極節點SN的電位被設定為“H”有時會成為問題。總之，在寫入組態資料時，源極節點SN的電位較佳為比記憶節點MN可到達的最高電位低出Vth以上。例如，在寫入組態資料時，節點IN的電位被設定為“L”。
在圖1B所示的電路中，相應於邏輯塊102a 的輸出，源極節點SN的電位成為“H”或“L”。因此，可程式開關101a的工作性能取決於邏輯塊102a的輸出和組態時序。亦即，在寫入組態資料時，當邏輯塊102a的輸出為“L”時，如圖2A至2C所示那樣因升壓效應而得到高工作性能，反之，如圖3A至3C所示那樣因反升壓效應而得不到高工作性能。像這樣，可程式開關(及FPGA)不穩定，而不能順利工作。
另外，因為電路基於最慢的信號進行工作，所以在信號根據情況變快或變慢時基於變慢的信號設定時脈等。亦即因此，如果有圖2A至2C所示的工作快的情況及圖3A至3C所示的工作慢的情況的兩者，則基於圖3A至3C所示的情況設定時脈。其結果是，電路工作變慢。
在圖1B所示的可程式開關中，源極節點SN不被保護，其電位實質上與節點IN的電位相等。因此，反升壓效應是不可避免的。圖4A所示的電路克服上述困難。
與圖1B所示的可程式開關同樣，圖4A所示的可程式開關101a包含寫入電晶體103a、傳輸電晶體104a、電容器105a以及選擇電晶體106a。除此以外，圖4A所示的可程式開關101a還包含選擇電晶體107a和預充電電晶體108a。
選擇電晶體107a、傳輸電晶體104a以及選擇電晶體106a按照這個順序在節點IN與節點OUT之間串 聯連接。選擇電晶體106a和選擇電晶體107a分別被Context線CXa和Context線CYa控制。藉由使選擇電晶體106a和選擇電晶體107a關閉，使傳輸電晶體104a的源極及汲極與節點IN及節點OUT可電隔離。
預充電電晶體108a的源極和汲極中的一者連接於傳輸電晶體104a的源極和汲極中的一者。作為該例子，預充電電晶體108a的源極和汲極中的另一者被供應電位。該電位例如為“L”，但是只要是記憶節點MN可到達的最高電位低出至少Vth(例如為低於“H-Vth”)即可。作為一個例子，電位也可以高於“L-Vth”。
注意，在預充電電晶體108a處於關閉狀態時，預充電電晶體108a的源極和汲極中的另一者的電位既可為“H”又可為其他電位。由此，預充電電晶體108a的源極和汲極中的另一者的電位既可為固定的又可為變動的。另外，例如，也可以使用電容器105a的另一個電極的電位。
預充電電晶體108a被預充電線PCa控制，藉由使選擇電晶體106a和選擇電晶體107a關閉並使預充電電晶體108a開啟，例如可以將源極節點SN的電位設定為“L”。
如上所述，在動態重構中，對可程式開關的組態資料的寫入在儲存在該可程式開關中的Context不被執行的期間中被執行。由此，在對可程式開關寫入組態資料時，可以使選擇電晶體106a和選擇電晶體107a成為關 閉狀態。
作為一個例子，在選擇電晶體106a和選擇電晶體107a的兩者處於關閉狀態的整個期間或部分期間中，預充電電晶體108a可以成為開啟狀態。作為一個例子，在寫入電晶體103a成為關閉時或成為關閉之前，預充電電晶體108a處於開啟狀態。
選擇電晶體106a和選擇電晶體107a可以彼此同步地開啟或關閉。在圖4B所示的可程式開關101a中，選擇電晶體106a和選擇電晶體107a的兩者被一個Context線CXa控制。
如上所述，在選擇電晶體106a和選擇電晶體107a的兩者處於關閉狀態時，預充電電晶體108a成為開啟狀態。由此，也可以使預充電電晶體108a與選擇電晶體106a及選擇電晶體107a相反地成為開啟狀態或關閉狀態。在圖5A所示的可程式開關101a中，預充電電晶體108a被傳輸反Context信號(Context信號的反轉信號)的反Context線/CXa控制。
在可程式開關101a包含圖5B所示的傳輸閘時，反Context線/CXa及反Context信號可以用來控制p型電晶體(選擇電晶體109a和選擇電晶體110a)。
圖6A顯示可程式開關101a的另一個例子。在該例子中，預充電電晶體108a與寫入電晶體103a同樣被字線WLa控制。亦即，預充電電晶體108a與寫入電晶體103a可同步地開啟或關閉。
圖6B顯示可程式開關101a的另一個例子。在該例子中，改變圖6A所示的可程式開關101a來將源極節點SN設置在傳輸電晶體104a與選擇電晶體106a之間。這種改變也可以應用於圖4A、4B、5A及5B所示的可程式開關。
圖7A顯示可程式開關101a的另一個例子。在該例子中，改變圖6A所示的可程式開關101a來將預充電電晶體108a設置在源極節點SN與Context線CXa之間。
在Context線CXa的電位上升以使選擇電晶體106a和選擇電晶體107a開啟時，預充電電晶體108a與寫入電晶體103a同樣處於關閉狀態。在Context線CXa的電位下降以使選擇電晶體106a和選擇電晶體107a關閉的期間，在預充電電晶體108a和寫入電晶體103a開啟時，源極節點SN以該下降了的電位(例如，“L”)可被預充電。
這種改變也可以應用於圖4A、4B、5A及5B所示的可程式開關。圖7B是基於圖5A所示的可程式開關101a設計的。
圖8顯示包含多個可程式開關101(可程式開關101[0]、可程式開關101[1]、可程式開關101[2]等)的選路開關100的例子。每個可程式開關101具有圖6A所示的電路結構。在該例子中，選路開關100被位元線BL、字線WL[0]、字線WL[1]、字線WL[2]等、Context 線CX[0]、Context線CX[1]、Context線CX[2]等控制。節點IN和節點OUT之間的連接取決於所選擇的Context而決定。
圖9是選路開關100的例子。圖9所示的選路開關100類似於圖8，但是具有如下不同之處：字線WL[1]的電位藉由可程式開關101[0]中的預充電電晶體被供應到可程式開關101[0]的源極節點。
在可程式開關101[0]的寫入電晶體和預充電電晶體處於開啟狀態時，字線WL[1]的電位為“L”(或者低於“L”)。由此，可程式開關101[0]的源極節點的電位成為“L”(或者低於“L”)。
上述結構有利於寫入電晶體和預充電電晶體具有相同結構的情況，尤其是，有利於寫入電晶體和預充電電晶體使用同一層的佈線或膜的情況。
圖10是選路開關100的例子。圖10所示的選路開關100雖然類似於圖8，但是它們之間的不同之處是：可程式開關101[0]的預充電電晶體被Context線CX[1]控制。由此，可程式開關101[0]的預充電電晶體只在可程式開關101[1]的Context在被執行的期間中成為開啟狀態。
在可程式開關101[1]的Context在被執行的期間中，可程式開關101[0]的選擇電晶體處於關閉狀態，而可程式開關101[0]的預充電晶處於開啟狀態。由此，在上述期間中，可以對可程式開關101[0]寫入組態資料。選路 開關100所具有的可程式開關101越多，上述結構越有利。
圖11A是說明圖4B所示的可程式開關101a的驅動方法的例子。在該例子中，假設記憶節點MN的電位當初被設定為“L”的情況。再者，在該例子中，節點IN的電位週期性地上升或下降。
在T1中，選擇電晶體106a和選擇電晶體107a關閉。在T8中，選擇電晶體106a和選擇電晶體107a開啟。由此，在T1-T8間，傳輸電晶體104a的源極及汲極與節點IN及節點OUT電隔離。由此，該期間可以用於寫入組態資料。
注意，在T1-T8間，使用另一可程式開關來執行另一Context(Task)。
在T3中，寫入電晶體103a開啟。在T5中，寫入電晶體103a關閉。經T3-T5間的工作，組態資料寫入完成。在該例子中，位元線BL的電位在T4-T6間為“H”。由此，記憶節點MN的電位在T4中成為“H”。
當在T5中字線WLa的電位下降時，記憶節點MN的電位有時因寫入電晶體103a(及字線WLa)的閘極與記憶節點MN之間的電容(主要是寄生電容)所引起的電容耦合而些微下降。
在T5之後，記憶節點MN與所有佈線電隔離。該狀態被稱為(電)浮動狀態。但是，記憶節點MN因佈線或導體而在電容方面上受到影響。
另一方面，預充電線PCa的電位在T2中上升，並在T7中下降。由此，預充電電晶體108a在T2中開啟，並在T7中關閉。其結果是，在寫入電晶體103a關閉之前，源極節點SN的電位被設定為“L”。
在T8之後，因為選擇電晶體107a處於開啟狀態，所以源極節點SN的電位週期性地上升或下降。再者，記憶節點MN的電位也因升壓效應而與源極節點SN的電位同步地變化。
雖然在圖11A中未顯示，但是在記憶節點MN的最高電位高於“H+Vth”時，節點OUT的電位與節點IN的電位相等。
圖11B顯示其他例子。在該例子中，在T11-T18間，可以用於寫入組態資料。在該例子中，位元線BL和預充電線PCa的信號分別與圖11A所示的例子中的預充電線PCa和位元線BL的信號相同。由此，記憶節點MN及源極節點SN的電位的時序圖與圖11A不相同。
在這些例子中，在寫入電晶體103a開啟之前，預充電電晶體108a開啟(圖11A)，或者，在寫入電晶體103a開啟的期間中，預充電電晶體108a開啟(圖11B)，在寫入電晶體103a關閉之後，預充電電晶體108a關閉。
但是，也可以利用其他驅動方法。例如，在圖11A的T1-T5間或圖11B的T11-T15間中的任一期 間，可以在預充電電晶體108a為開啟狀態的期間使用。
實施方式2
在本實施方式中，參照截面視圖說明製造實施方式1的半導體裝置的步驟。圖12A至12D、13A及13B顯示截面視圖。注意，因為圖12A至12D、13A及13B只是為了理解半導體裝置的層結構的，所以圖12A至12D、13A及13B不顯示任何特定的實際的截面。
(圖12A)
元件隔離區域201形成在半導體基板200中。半導體基板200例如可以為單晶矽基板或絕緣層上覆矽(SOI)基板。半導體基板200既可輕摻雜有n型摻雜物又可為本質。元件隔離區域201例如也可以以淺溝槽隔離(STI)技術而形成。
接著，在沒有元件隔離區域201形成的區域中形成p型區域202。
(圖12B)
在元件隔離區域201和p型區域202上形成閘極絕緣體203。閘極絕緣體203也可以只形成在p型區域202上。閘極絕緣體203例如可以由氧化矽、氧化鉿及/或其他氧化物構成。
將佈線204a和佈線204b形成在閘極絕緣體 203上。在圖中，顯示佈線204a(及佈線204b)的兩個截面。這意味著從該面來看的佈線204a具有兩個截面，該兩個截面屬於一個物體的截面。
佈線204a和佈線204b也可以由金屬及/或被摻雜的矽構成。在一個例子中，佈線204a和佈線204b也可以藉由對單層或多層的導電膜選擇性地進行蝕刻而形成。在這個例子中，佈線204a和佈線204b彼此隔離(彼此不接觸)。
佈線204a和佈線204b有時分別相當於圖4B、5A、5B、6A、6B、7A或7B中的Context線CXa(的一部分)和記憶節點MN(的一部分)。
藉由使用佈線204a和佈線204b作為摻雜遮罩，形成n型區域205a、n型區域205b、n型區域205c以及n型區域205d。n型區域205c有時相當於圖4B、5A、5B、6A、6B、7A或7B中的源極節點SN(的一部分)。在這個步驟之前或之後，閘極絕緣體203的部分區域也可以被進行蝕刻。
(圖12C)
在閘極絕緣體203、佈線204a和佈線204b上形成層間絕緣體206。層間絕緣體206例如可以由氧化矽、氧碳化矽及/或其他金屬氧化物構成。層間絕緣體206也可以具有空洞(void)，以減小介電常數。
層間絕緣體206的表面被拋光而被平坦化。 在層間絕緣體206中形成接觸孔後，形成佈線207a和佈線207b。佈線207a和佈線207b有時分別相當於圖4B、5A、5B、6A、6B、7A或7B中的節點OUT(的一部分)和記憶節點MN(的一部分)。
(圖12D)
在層間絕緣體206、佈線207a和佈線207b上形成層間絕緣體208。層間絕緣體208的表面被拋光而被平坦化。在層間絕緣體208上形成佈線209。再者，在層間絕緣體208和佈線209上形成層間絕緣體210。層間絕緣體210的表面被拋光而被平坦化。
在層間絕緣體210上形成氧化物半導體膜211a和氧化物半導體膜211b。氧化物半導體膜211a與佈線209重疊。氧化物半導體膜211a和氧化物半導體膜211b也可以由In-Ga-Zn氧化物構成。藉由對層間絕緣體208和層間絕緣體210進行蝕刻，形成到達佈線207a的接觸孔212a和到達佈線207b的接觸孔212b。
(圖13A)
在層間絕緣體210、氧化物半導體膜211a以及氧化物半導體膜211b上以覆蓋它們並填埋接觸孔212a和接觸孔212b的方式形成單層或多層的導電層213。導電層213的表面被拋光而被平坦化。再者，在導電層213上形成單層或多層的絕緣體214。絕緣體214的表面被拋光而被平 坦化。
(圖13B)
藉由一次的微影，對導電層213和絕緣體214選擇性地進行蝕刻，以形成佈線215a、佈線215b、佈線215c、佈線215a上的被進行圖案化的絕緣體216a、佈線215b上的被進行圖案化的絕緣體216b以及佈線215c上的被進行圖案化的絕緣體216c。佈線215a、佈線215b、佈線215c分別相當於圖4B、5A、5B、6A、6B、7A或7B中的節點OUT(的一部分)、位元線BL(的一部分)、記憶節點MN(的一部分)。
佈線215a、佈線215b以及佈線215c的形狀分別與被進行圖案化的絕緣體216a、被進行圖案化的絕緣體216b以及被進行圖案化的絕緣體216c實質上相同。藉由進行上述蝕刻，使氧化物半導體膜211a和氧化物半導體膜211b露出。
在層間絕緣體210、氧化物半導體膜211a、氧化物半導體膜211b、佈線215a、佈線215b、佈線215c、被進行圖案化的絕緣體216a、被進行圖案化的絕緣體216b以及被進行圖案化的絕緣體216c上形成閘極絕緣體217。
然後，以覆蓋氧化物半導體膜211a和氧化物半導體膜211b的方式分別形成佈線218a和佈線218b。佈線218a相當於圖4B、5A、5B、6A、6B、7A或7B中 的字線WLa(的一部分)。
經上述步驟，可以形成圖4B、5A、5B、6A、6B、7A或7B所示的寫入電晶體103a、傳輸電晶體104a、電容器105a、選擇電晶體106a以及選擇電晶體107a。雖然在上述截面中未顯示，但是也可以使用相同的方法形成預充電電晶體108a。預充電電晶體108a也可以具有類似於寫入電晶體103a或傳輸電晶體104a的結構。
在這個例子中，電容器105a具有金屬-絕緣體-半導體(MIS)結構，但是也可以使用金屬-絕緣體-金屬(MIM)結構形成。為了無論記憶節點MN的電位如何而得到充分的電容，佈線218b的電位較佳為高於對“H”加上電容器105a的臨界值的電位。在臨界電壓小於0V時被施加到佈線218b的電位可以為“H”，而在臨界值小於“L-H”時被施加到佈線218b的電位可以為“L”。
因為不需要對佈線218b施加高電位，所以這種低臨界電壓可防止從氧化物半導體到閘極絕緣體217的電子注入。因電子注入而引起臨界電壓上升，這導致電容的減少。
關於由於施加低電位而導致的電洞注入，氧化物半導體，尤其是包含銦(In)、鎵(Ga)或鋅(Zn)的氧化物半導體的電洞的有效質量較重，由此不釋放電洞。因此，可以不考慮由電洞注入導致的劣化。
上述特性對電容器來說是較佳的，但是對電 晶體來說不是較佳的。因電容器105a的結構類似於寫入電晶體103a，所以“電容器105a的臨界電壓低”意味著“寫入電晶體103a的臨界電壓低”。由此，需要對(後面描述的)背閘極或字線WLa施加低電位。
在寫入電晶體103a中，被進行圖案化的絕緣體216b/被進行圖案化的絕緣體216c分別被設置在佈線218a與佈線215b/215c之間。由此，可以減低佈線218a與佈線215b/215c之間的寄生電容。
寫入電晶體103a包含兩個閘極電極，即佈線209和佈線218a。佈線209也可以被用作控制寫入電晶體103a的臨界值的背閘極。
藉由對佈線209施加低於“L”的(固定)電位，可以提高寫入電晶體103a的臨界電壓。由此，可以將在字線WLa(佈線218a)被施加“L”時的源極汲極電流降低到低於1zA。即使在沒有背閘極的情況下，也可以藉由對字線WLa施加低於“L”的電位得到同樣的效果。
另外，也可以形成有其他佈線或層間絕緣體。
實施方式3
在本實施方式中，說明包含可程式開關的半導體裝置(FPGA)的例子。
圖14是顯示包含開關陣列301、邏輯陣列302以及I/O陣列303的FPGA的例子的方塊圖。
各開關陣列301是包含配置為矩陣形狀的多個選路開關(SWa、SWb、SWc)的電路塊。各選路開關因儲存多個Context而包含圖8所示的多個可程式開關。
各邏輯陣列302具有配置為陣列的多個邏輯塊。在圖14的例子中，各邏輯陣列302具有配置為一個列的10個邏輯塊(LB00至LB09)。各邏輯塊具有儲存組態資料的記憶體。
I/O陣列303被設置在FPGA的兩端，並分別具有配置為一個列的10個輸入/輸出電路(I/O00至I/O09及I/O10至I/O19)。
選路開關SWa控制邏輯塊之間的連接。例如，“SWa0*-00”意味著邏輯塊LB00至LB09中的任一個的輸出與邏輯塊LB00的輸入可藉由該選路開關連接或截斷。
選路開關SWb控制邏輯塊的輸入端子與輸入/輸出電路之間的連接。例如，“SWb0*-00”意味著輸入/輸出電路I/O00至I/O09中的任一個與邏輯塊LB00的輸入可藉由該選路開關連接或截斷。
選路開關SWc控制邏輯塊的輸出端子與輸入/輸出電路之間的連接。例如，“SWc0*-00”意味著輸入/輸出電路I/O00至I/O09中的任一個與邏輯塊LB00的輸出可藉由該選路開關連接或截斷。
一般來說，邏輯塊具有一個以上的查找表 (LUT)、一個以上的正反器(FF)以及一個以上的多工器(MUX)。圖15A是顯示邏輯塊311的結構例子的方塊圖。邏輯塊311具有查找表312、正反器313以及多工器314。
將用來使查找表312被用作特定的邏輯閘的資訊的組態資料318a輸入到查找表312。換言之，從查找表312輸出的信號的邏輯位準(例如“1/0”或“H/L”)取決於組態資料318a及從輸入端子316輸入到查找表312的信號的邏輯位準。
從查找表312輸出的信號輸入到正反器313。從包含在邏輯塊311中的正反器313輸出的信號可輸入到包含在其他邏輯塊311中的正反器313。正反器313具有保持這些輸入信號的功能。
將具有控制多工器314之操作的資訊的組態資料318b輸入到多工器314。多工器314具有根據組態資料318b選擇從查找表312輸出的信號和從正反器313輸出的信號中的任一個的功能。被多工器314選擇的信號從邏輯塊311的輸出端子317輸出。
圖15B顯示圖15A的邏輯塊311的具體結構例子。圖15B的邏輯塊311具有查找表312、正反器313、多工器314、儲存用於查找表312的組態資料318a的組態記憶體315a以及儲存用於多工器314的組態資料318b的組態記憶體315b。
由查找表312執行的邏輯工作根據儲存在組 態記憶體315a中的組態資料318a而改變。在由查找表312執行的邏輯工作被組態資料318a決定時，查找表312產生對應於供應到輸入端子316的多個輸入信號的輸出信號。正反器313保持由查找表312產生的輸出信號，並與時脈信號CK同步地輸出對應於查找表312的輸出信號的輸出信號。
將從查找表312及正反器313輸出的信號輸入到多工器314。多工器314具有根據儲存在組態記憶體315b中的組態資料318b選擇上述兩個輸出信號中的一個來輸出該信號的功能。將從多工器314輸出的信號供應到輸出端子317。
圖15C顯示圖15A的邏輯塊311的另一個具體結構例子。圖15C的邏輯塊311與圖15B的邏輯塊311的不同之處如下：圖15C的邏輯塊311具有多工器319及儲存用於多工器319的組態資料的組態記憶體315c。
將從查找表312輸出的信號和從其他邏輯塊311的正反器313輸出的信號輸入到多工器319。從其他邏輯塊311的正反器313輸出的信號從輸入端子320輸入。多工器319具有根據儲存在組態記憶體315c中的組態資料選擇上述兩個輸出信號中的一個來輸出該信號的功能。
在圖15C的邏輯塊311中，正反器313保持從多工器319輸出的信號，並與信號CK同步地輸出對應於從多工器319輸出的信號的輸出信號。
注意，圖15B或圖15C所示的邏輯塊311中，組態資料可決定可使用的正反器313的類型。明確地說，正反器313的類型根據組態資料而改變，可以使用D型正反器、T型正反器、JK型正反器和RS型正反器中的任一個。
實施例
對於實施方式3所示的FPGA的工作性能，使用Synopsys XA(註冊商標)作為SPICE(以積體電路為重點的模擬程式)模擬儀器進行模擬。在該模擬中，驗證兩種可程式開關。該兩種可程式開關中的一個是圖1B所示的，而另一個是圖6A所示的。
假設為具有20個邏輯塊、20個輸入/輸出端子(I/O[0]至I/O[19])以及兩個Context(Context[1]和Context[2])的FPGA。另外，假設為能夠執行各種Task(Task[0]、Task[1]等)的FPGA。在模擬中，將全域時脈頻率在2.5V下設定為33MHz。
在模擬中，在初始化之後，將FPGA的一部分組態為轉移電路。亦即，將用來執行轉移電路對應於於Context[0]的組態資料寫入到FPGA以使它執行Task[0]。圖16A顯示轉移電路。在Task[0]的期間中，將FPGA的一部分組態為環形振盪器。亦即，將用來執行環形振盪器的組態資料Context[1]寫入到FPGA以使它在執行Task[0]之後執行Task[1]。圖16B顯示(七級)環形振盪器。將 FPGA的一部分組態為環形振盪器，而不中斷Task[0]。
假設為圖15B所示的邏輯塊311的情況下，為了組態轉移電路，設定如下工作：查找表312組態為只根據特定的輸入信號而將信號輸出到正反器313，並且多工器314組態為只通過正反器313的輸出。
與此同樣，為了組態環形振盪器，設定如下工作：查找表312組態為只根據特定的輸入信號而將反轉信號輸出到多工器314，並且多工器314組態為只通過查找表312的輸出。
在Task[0]的期間中，對各選路開關中的所對應的可程式開關寫入對應於Context[1]的組態資料。
在Task[0]的期間中，轉移電路根據來自I/O00的輸入信號輸出圖17A所示的脈衝信號或圖17B所示的階梯信號。由此，在從轉移電路重新組態環形振盪器時，可程式開關的源極節點的電位根據轉移電路的輸出而改變。
如圖17A和17B所示，在T0開始重新組態。在T0中，在轉移電路輸出脈衝信號時各邏輯塊的輸出電位為“L”，而在轉移電路輸出步驟信號時該電位為“H”。
圖18A和18C顯示使用圖1B所示的可程式開關時的I/O06的模擬輸出，即Task[1]的期間中的環形振盪器的振盪波形。圖18A顯示圖17A於T0組態的輸出，即源極節點的電位為“L”時，而圖18C是在圖17B於 T0組態的輸出，即源極節點的電位為“H”時。
由圖18A和圖18C可知，振盪頻率分別為21MHz和13MHz。它們之間的差異起因於通態電阻的差異。像這樣，在因某種原因而發生信號的回應速度的變動時，電路的工作基於較慢的信號而設定。在此情況下，以13MHz為前提設定電路的工作。
圖18B和18D顯示使用圖1B所示的選路開關100時的Task[1]的期間中的所對應的可程式開關的記憶節點的模擬電位。圖18B和18D分別對應於圖18A和18C。由此可知，兩圖輸出之間的差異起因於升壓效應和反升壓效應，在源極節點的電位為“L”的條件下組態的電位(圖18B)高於另一電位。
圖19A至19D顯示包含圖6A所示的可程式開關的FPGA的工作性能。圖19A和19C顯示Task[1]的期間中的I/O06的模擬輸出。圖19A是在脈衝信號的條件下組態的，而圖19C是在步驟信號的條件下組態的。兩種條件下的振盪頻率都是18MHz。
上述頻率雖然低於圖18A所示的，但是高於圖18C所示的。在圖1B的電路中，以根據圖18C所示的環形振盪頻率(13MHz)決定的回應速度為前提設定其工作，同時，在圖6A的電路中，以根據圖19A和19C所示的環形振盪器的振盪頻率(18MHz)決定的回應速度為前提設定其工作。由此，可以實現更高速度的工作。
圖19B和19D顯示Task[1]的期間中的所對 應的可程式開關的記憶節點的模擬電位。圖19B和19D分別對應於圖19A和19C，在它們之間沒有實質上的差異。
比較圖1B和圖6A，後一者需要額外的電晶體、選擇電晶體107a，由此不利於工作速度或信號強度。對用來改善輸出信號的強度和傳輸延遲的Context信號的過驅動進行模擬。
圖20顯示對於當在Task[1]的期間的七級環形振盪器中Context信號被進行過驅動時圖1B的可程式開關及圖6A的可程式開關的週期怎樣改變。由此可知，圖6A的可程式開關(曲線X)的週期雖然長於在“L”進行組態的圖1B的可程式開關(曲線Y)，但是比在“H”進行組態的圖1B的可程式開關(曲線Z)短得多。
接著，對從FPGA裝入三個不同的程式的情況進行模擬。該三個不同的程式為從I/O[0]向I/O[19]轉移信號的增加轉移器(Task[0])、從I/O[19]向I/O[0]轉移信號的減少轉移器(Task[1])以及將I/O[i]的頻率轉換為I/O[i-1]的一半的分頻電路(Task[2])。
首先，執行對應最初組態的工作。此時，Context[0]儲存Task[0]，而Context[1]儲存Task[1]。在執行Context[0]之後，執行Context[1]。然後，在進行重新組態以使Context[1]儲存Task[2]的期間中，再次執行Context[0]。在重新組態結束後，最後執行Context[1]。圖22顯示模擬的結果，可知：能夠明確轉換Context；在 FPGA執行Context[0]的期間中，Context[1]從最初組態的轉移器怎樣轉換成分頻電路。
接著，對包含圖4B所示的可程式開關101a的FPGA和基於SRAM的FPGA的特性進行比較。在市場上銷售的可重構FPGA大多是基於SRAM的。藉由使用各種類型的選路開關構成53級環形振盪器，進行估計。這裡，電容器105a的電容為4fF。
圖23顯示過驅動信號被施加到Context線CXa時的各選路開關類型的環型振盪器頻率的電壓依賴性。由圖23可知，包含圖4B所示的可程式開關101a的選路開關(New RS)的性能雖然在高電壓範圍中低於基於SRAM的選路開關(SRAM RS)，但是在低於1.8V的驅動電壓達到較佳性能。例如，在電壓為1.5V時，選路開關的速度比基於SRAM的選路開關快37%。
接著，對耗電量進行研討。基於SRAM的FPGA的組態記憶體的靜態耗電量伴隨微型化而增加，被推定為占所有耗電量的38%。在使用SPICE的模擬中，得知重新組態包含圖4B所示的可程式開關101a的選路開關所需的總能量為334fJ。在334fJ中，187fJ用來改寫資料，147fJ用來將源極節點SN的電位設定為“L”(接地電位)。
以下說明與上述用於模擬的半導體裝置相同的半導體裝置的結構。圖21A至21H顯示半導體裝置的佈線、半導體膜以及接觸孔的佈局。注意，各圖式中的右 端的十字(+)被用作標記。由此，在使兩個以上的圖式重疊為上述所有十字彼此完全重疊時，可以理解不同的層之間的正確的關係。
半導體裝置包括：單晶矽晶圓上的氧化矽層上的單晶矽膜(厚度為50nm)；使單晶矽膜氧化而形成的第一閘極絕緣體(厚度為15nm)；第一閘極絕緣體上的第一佈線(厚度為30nm的氮化鉭和其上的厚度為170nm的W的多層結構)；第一層間絕緣體(厚度為50nm的SiON、厚度為280nm的SiNO以及厚度為300nm的SiOx的多層結構)；第二佈線(厚度為150nm的W)；第二層間絕緣體(厚度為400nm至500nm的TEOS-SiOx)；第三佈線(厚度為150nm的W)；第三層間絕緣體(厚度為50nm的AlOx和厚度為300nm的SiOx的多層結構)；厚度為15nm的In-Ga-Zn氧化物膜；第四佈線(厚度為100nm的W)；第二閘極絕緣體(厚度為15nm的SiON)；第五佈線(厚度為30nm的氮化鉭和其上的厚度為135nm的W的多層結構)；第四層間絕緣體(厚度為70nm的AlOx和厚度為300nm的SiON的多層結構)；第六佈線(厚度為50nm的Ti、厚度為200nm的Al以及厚度為50nm的Ti的多層結構)；第五層間絕緣體(厚度為1500nm的聚醯亞胺)；第七佈線(厚度為50nm的Ti、厚度為300nm的Al以及厚度為50nm的Ti的多層結構)；以及第六層間絕緣體(厚度為1500nm的聚醯亞胺)。
第一佈線中的一部分被用作基於矽的電晶體的閘極電極。第二佈線中的一部分被用作基於矽的電晶體的源極電極或汲極電極。第三佈線中的一部分被用作基於氧化物半導體的電晶體的背閘極電極。第四佈線中的一部分被用作基於氧化物半導體的電晶體的源極電極或汲極電極。第五佈線中的一部分被用作基於氧化物半導體的電晶體的閘極電極。
在第一層間絕緣體、第二層間絕緣體、第三層間絕緣體、第二閘極絕緣體、第四層間絕緣體以及第五層間絕緣體中形成有用來連接不同的層之間的接觸孔。
圖21A顯示單晶矽膜和第一佈線204的佈局。單晶矽膜具有n型區域205。注意，與第一佈線204重疊的單晶矽膜的一部分輕摻雜有p型摻雜物。
圖21B顯示第二佈線(陰影部分)和設置在第一層間絕緣體中的到達n型區域205的接觸孔的佈局。接觸孔被顯示為陰影部分中的長方形。
圖21C顯示第三佈線(陰影部分)和設置在第二層間絕緣體中的到達第二佈線的接觸孔的佈局。接觸孔被顯示為陰影部分中的長方形。
圖21D顯示In-Ga-Zn氧化物膜的佈局。
圖21E顯示第四佈線(陰影部分)和設置在第三層間絕緣體中的到達第三佈線的接觸孔的佈局。接觸孔被顯示為陰影部分中的長方形。
圖21F顯示第五佈線(陰影部分)的佈局。
圖21G顯示第六佈線(陰影部分)和設置在第二閘極絕緣體及第四層間絕緣體中的到達第四佈線及第五佈線的接觸孔的佈局。接觸孔被顯示為陰影部分中的長方形。
圖21H顯示第七佈線(陰影部分)和設置在第五層間絕緣體中的到達第六的接觸孔的佈局。接觸孔被顯示為陰影部分中的長方形。
注意，氧化物半導體電晶體採用1.0μm的設計規則，而單晶矽電晶體採用0.5μm的設計規則。在上述佈局中，其半導體裝置的面積比採用同樣的設計規則的基於SRAM的選路開關減少38%。
101a‧‧‧可程式開關
103a‧‧‧寫入電晶體
104a‧‧‧傳輸電晶體
105a‧‧‧電容器
106a‧‧‧選擇電晶體
107a‧‧‧選擇電晶體
108a‧‧‧預充電電晶體
BL‧‧‧位元線
CXa‧‧‧Context線
CYa‧‧‧Context線
IN‧‧‧節點
MN‧‧‧記憶節點
OUT‧‧‧節點
SN‧‧‧源極節點
WLa‧‧‧字線
PCa‧‧‧預充電線
“L”‧‧‧電位

Claims (20)

  1. 一種半導體裝置，包括：第一邏輯塊；第二邏輯塊；以及可程式開關，包括：傳輸電晶體；第一電晶體；第二電晶體；以及第三電晶體，其中，該第一邏輯塊和該第二邏輯塊可藉由該可程式開關相互連接，其中，該第一電晶體、該傳輸電晶體以及該第二電晶體按照這個順序串聯連接，其中，該第一電晶體和該第二電晶體的兩者的源極及汲極在電路圖中位於該第一邏輯塊和該第二邏輯塊之間，並且其中，該半導體裝置被設計為在該第一電晶體和該第二電晶體都處於關閉狀態時，可將電位經過該第三電晶體供應到該傳輸電晶體的源極和汲極中的一者。
  2. 根據申請專利範圍第1項之半導體裝置，還包括寫入電晶體和位元線，其中該寫入電晶體的源極及汲極在電路圖中位於該位元線和該傳輸電晶體的閘極之間。
  3. 根據申請專利範圍第2項之半導體裝置，其中該寫入電晶體包括氧化物半導體膜作為活性層。
  4. 根據申請專利範圍第2項之半導體裝置，還包括字線，其中該寫入電晶體和該第三電晶體組態為由該字線的信號控制。
  5. 根據申請專利範圍第3項之半導體裝置，還包括字線，其中該寫入電晶體和該第三電晶體組態為由該字線的信號控制。
  6. 根據申請專利範圍第2項之半導體裝置，其中在該寫入電晶體處於關閉狀態時，該傳輸電晶體的閘極實質上電隔離。
  7. 根據申請專利範圍第3項之半導體裝置，其中在該寫入電晶體處於關閉狀態時，該傳輸電晶體的閘極實質上電隔離。
  8. 根據申請專利範圍第4項之半導體裝置，其中在該寫入電晶體處於關閉狀態時，該傳輸電晶體的閘極實質上電隔離。
  9. 根據申請專利範圍第5項之半導體裝置，其中在該寫入電晶體處於關閉狀態時，該傳輸電晶體的閘極實質上電隔離。
  10. 一種半導體裝置，包括：第一邏輯塊；第二邏輯塊；以及可程式開關，包括：第一電晶體；第二電晶體； 第三電晶體；以及第四電晶體，其中，該第一邏輯塊的輸出端子電連接於該第一電晶體的第一端子，其中，該第一電晶體的第二端子電連接於該第二電晶體的第一端子，其中，該第二電晶體的第二端子電連接於該第三電晶體的第一端子，其中，該第三電晶體的第二端子電連接於該第二邏輯塊的輸入端子，並且其中，該第四電晶體的第一端子電連接於該第二電晶體的閘極。
  11. 根據申請專利範圍第10項之半導體裝置，其中該第四電晶體包括包含氧化物半導體的通道形成區。
  12. 根據申請專利範圍第10項之半導體裝置，其中該第一電晶體的閘極電連接於該第三電晶體的閘極。
  13. 根據申請專利範圍第10項之半導體裝置，其中該可程式開關包括電容器，並且其中該電容器的第一電極電連接於該第二電晶體的閘極。
  14. 一種半導體裝置，包括：第一邏輯塊；第二邏輯塊；以及可程式開關，包括：第一電晶體； 第二電晶體；第三電晶體；第四電晶體；以及第五電晶體，其中，該第一邏輯塊的輸出端子電連接於該第一電晶體的第一端子，其中，該第一電晶體的第二端子電連接於該第二電晶體的第一端子，其中，該第二電晶體的第二端子電連接於該第三電晶體的第一端子，其中，該第三電晶體的第二端子電連接於該第二邏輯塊的輸入端子，其中，該第四電晶體的第一端子電連接於該第二電晶體的閘極，並且其中，該第五電晶體的第一端子電連接於該第二電晶體的第一端子。
  15. 根據申請專利範圍第14項之半導體裝置，其中該第四電晶體包括包含氧化物半導體的通道形成區。
  16. 根據申請專利範圍第14項之半導體裝置，其中該第一電晶體的閘極電連接於該第三電晶體的閘極。
  17. 根據申請專利範圍第14項之半導體裝置，其中該可程式開關包括電容器，並且其中該電容器的第一電極電連接於該第二電晶體的閘極。
  18. 根據申請專利範圍第14項之半導體裝置，其中該 第四電晶體的閘極電連接於該第五電晶體的閘極。
  19. 根據申請專利範圍第14項之半導體裝置，其中該第一電晶體的閘極電連接於該第三電晶體的閘極及該第五電晶體的第二端子。
  20. 根據申請專利範圍第14項之半導體裝置，其中該第一電晶體的閘極電連接於該第三電晶體的閘極及該第五電晶體的第二端子，並且其中該第四電晶體的閘極電連接於該第五電晶體的閘極。
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