KR20230020840A - 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자 - Google Patents

실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자 Download PDF

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KR20230020840A
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Abstract

본 발명은 전기적 신호로 제어되는 가변형 논리 연산 기능과 메모리 기능을 함께 수행하는 가변형 로직 인 메모리 소자를 구현하는 기술에 관한 것으로, 본 발명의 일실시예에 따른 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 드레인 영역, 제1 채널 영역, 제2 채널 영역, 소스 영역 및 게이트 영역을 포함하는 실리콘 트랜지스터를 포함하고, 상기 실리콘 트랜지스터는 상기 게이트 영역을 통해 인가되는 게이트 전압(Vin)의 레벨에 따라 상기 제1 채널 영역 및 상기 제2 채널 영역에서 전자(electron)가 다수 캐리어(majority carrier)가 되는 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 제1 채널 동작을 수행하거나 정공(hole)이 다수 캐리어(majority carrier)가 되는 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 제2 채널 동작을 수행하며, 상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 채널 동작에 기반하여 상기 드레인 영역을 통해 인가되는 드레인 전압(Vdd)의 종류에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.

Description

실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자{RECONFIGURABLE LOGIC-IN-MEMORY DEVICE USING SILICON TRANSISTOR}
본 발명은 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자에 관한 것으로, 보다 상세하게는 전기적 신호로 제어되는 가변형 논리 연산 기능과 메모리 기능을 함께 수행하는 가변형 로직 인 메모리 소자를 구현하는 기술에 관한 것이다.
기존 폰 노이만(von Neumann) 기반의 컴퓨터 시스템은 프로세서와 메모리가 분리되어 버스(bus)를 통해 데이터의 전송이 이루어진다.
하지만 컴퓨팅 성능의 증가에 따라 프로세서와 메모리간 데이터 처리속도 차이로 인해 병목 현상이 발생하게 되었고, 대용량 데이터 처리에 한계를 드러내기 시작했다.
다시 말해, 반도체 산업의 혁명적인 발전인 폰 노이만 기반의 시스템은 현대 컴퓨터의 통합 밀도와 성능을 향상시켰지만 프로세서와 메모리 계층 구조 간의 물리적인 분리에 따라 에너지를 많이 소모하고 데이터 전송과 대기 시간이 길다는 단점이 있다.
4 차 산업 혁명 이후 5G 통신 표준, 사물 인터넷(IoT), 인공 지능(AI)과 같은 데이터 집약적인 애플리케이션의 증가를 고려할 때, 새로운 컴퓨팅 패러다임은 대규모 데이터 처리 요구 사항에 필수적이다.
상술한 문제를 해결하기 위해 연산과 기억 기능을 융합한 로직 인 메모리(logic in memory, LIM)기술에 대한 연구가 집중 및 가속화되고 있다.
다시 말해, 컴퓨터 성능증가에 따라 대용량 데이터 처리에 한계를 드러내기 시작하였고, 이를 해결하기 위해 로직 메모리 원칩화한 POP(Package On Package) 및 TSV(Through Silicon Via) 기술이 연구되고 있다.
로직 인 메모리 기술은 프로세서의 연산 기능과 메모리의 기억 기능을 동일한 공간에서 수행하기 때문에 데이터 전송 시 발생하는 지연 시간과 전력 소모를 줄이고 시스템의 집적도를 크게 향상시킬 수 있다.
그러나, 로직과 메모리 기능이 트랜지스터에서 이루어지지 않음에 따라 병목현상, 소모전력, 연산효율 및 집적도 문제가 여전히 대두되고 있다.
종래 기술에 따르면 쇼트키 장벽(schottky barrier)을 이용한 가변형 트랜지스터(reconfigurable transistor)로 구성된 회로는 전기적 신호에 따라 여러가지 논리연산 수행이 가능하다.
하지만, 종래 기술에 따른 가변형 트랜지스터는 기존 CMOS(complementary metal-oxide semiconductor) 공정을 활용할 수 없다.
특히, 종래 기술에 따른 가변형 트랜지스터는 메모리 기능을 자체적으로 가지고 있지 않아 버스(bus)를 통해 메모리에 신호를 전달해야 한다.
따라서, CMOS 공정을 활용하고 가변형 스위칭 특성과 메모리 특성을 갖는 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 개발이 필요한 실정이다.
한국등록특허 제10-1438773호, "자기장 제어 가변형 노리 소자 및 그 제어 방법" 한국등록특허 제10-1857873호, "로직 반도체 소자" 한국등록특허 제10-1919148호, "소자 특성 조절형 전계 효과 박막 트랜지스터 및 그 제조 방법 " 한국등록특허 제10-2125166호, "자기터널접합구조체 기반 논리 게이트"
본 발명은 실리콘 트랜지스터를 이용하여 전기적 신호로 제어되는 가변형 논리 연산 기능과 메모리 기능을 함께 수행하는 가변형 로직 인 메모리 소자를 구현하는 것을 목적으로 한다.
본 발명은 CMOS(complementary metal-oxide semiconductor) 공정 활용이 가능한 가변형 스위칭 특성 및 메모리 특성을 갖는 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현하는 것을 목적으로 한다.
본 발명은 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현을 통해 메모리와 프로세서의 분리로 인한 처리속도 및 집적화 한계를 개선하는 것을 목적으로 한다.
본 발명은 실리콘 트랜지스터의 우수한 메모리 특성을 이용하여 대기전력을 줄이면서, 우수한 스위칭 특성을 통해 낮은 소모전력으로 연산 효율을 증가시키는 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 드레인 영역, 제1 채널 영역, 제2 채널 영역, 소스 영역 및 게이트 영역을 포함하는 실리콘 트랜지스터를 포함하고, 상기 실리콘 트랜지스터는 상기 게이트 영역을 통해 인가되는 게이트 전압(Vin)의 레벨에 따라 상기 제1 채널 영역 및 상기 제2 채널 영역에서 전자(electron)가 다수 캐리어(majority carrier)가 되는 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 제1 채널 동작을 수행하거나 정공(hole)이 다수 캐리어(majority carrier)가 되는 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 제2 채널 동작을 수행하며, 상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 채널 동작에 기반하여 상기 드레인 영역을 통해 인가되는 드레인 전압(Vdd)의 종류에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.
상기 실리콘 트랜지스터는 상기 게이트 전압(Vin)의 레벨이 하이 레벨인 경우, 상기 제1 채널 영역에서의 포텐셜 장벽(potential barrier)이 증가하면서 상기 드레인 영역으로부터 정공이 주입되는 것을 방지하여 상기 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 상기 제1 채널 동작을 수행할 수 있다.
본 발명의 일실시예에 따른 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 상기 실리콘 트랜지스터가 상기 제1 채널 동작을 수행하는 경우, 상기 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 상기 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력됨에 따라 상기 출력 전압(VOUT)의 레벨에 기반하여 제1 논리 게이트로 상기 논리 연산 기능을 수행할 수 있다.
상기 실리콘 트랜지스터가 상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 동작을 수행하는 경우, 상기 드레인 전압(Vdd)의 종류가 리드 동작 전압이면 상기 입력 전압에 의해 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨을 출력하고, 상기 드레인 전압(Vdd)의 종류가 리셋 동작 전압이면 상기 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되도록 초기화(initial) 상태로 전환하는 상기 메모리 기능을 수행할 수 있다.
상기 실리콘 트랜지스터는 상기 게이트 전압(Vin)의 레벨이 로우 레벨인 경우, 상기 제1 채널 영역에서의 포텐셜 장벽(potential barrier)이 감소하면서 상기 드레인 영역으로부터 정공이 주입됨에 따라 상기 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 상기 제2 채널 동작을 수행할 수 있다.
상기 실리콘 트랜지스터가 상기 제2 채널 동작을 수행하는 경우, 상기 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되고, 상기 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력됨에 따라 상기 출력 전압(VOUT)의 레벨에 기반하여 제2 논리 게이트로 상기 논리 연산 기능을 수행할 수 있다.
상기 드레인 영역 및 상기 제2 채널 영역은 p 도핑 상태이고, 상기 소스 영역 및 상기 제1 채널 영역은 n 도핑 상태일 수 있다.
본 발명의 일실시예에 따르면 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 드레인 영역, 제1 채널 영역, 제2 채널 영역, 소스 영역 및 게이트 영역을 포함하는 제1 실리콘 트랜지스터 및 드레인 영역, 제1 채널 영역, 제2 채널 영역, 소스 영역 및 게이트 영역을 포함하고, 상기 제1 실리콘 트랜지스터와 병렬로 연결되는 제2 실리콘 트랜지스터를 포함하고, 상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각은 상기 게이트 영역을 통해 인가되는 게이트 전압(Vin)의 레벨에 따라 상기 제1 채널 영역 및 상기 제2 채널 영역에서 전자(electron)가 다수 캐리어(majority carrier)가 되는 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 제1 채널 동작을 수행하거나 정공(hole)이 다수 캐리어(majority carrier)가 되는 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 제2 채널 동작을 수행하며, 상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 채널 동작에 기반하여 상기 드레인 영역을 통해 인가되는 드레인 전압(Vdd)의 종류에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.
상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각은 상기 게이트 전압(Vin)의 레벨이 하이 레벨인 경우, 상기 제1 채널 영역에서의 포텐셜 장벽(potential barrier)이 증가하면서 상기 드레인 영역으로부터 정공이 주입되는 것을 방지하여 상기 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 상기 제1 채널 동작을 수행할 수 있다.
상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각이 상기 제1 채널 동작을 수행하는 경우, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되고, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되며, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력됨에 따라 상기 출력 전압(VOUT)의 레벨에 기반하여 제3 논리 게이트로 상기 논리 연산 기능을 수행할 수 있다.
상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각이 상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 동작을 동일하게 수행하는 경우, 상기 드레인 전압(Vdd)의 종류가 리드 동작 전압이면 상기 입력 전압에 의해 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨을 출력하고, 상기 드레인 전압(Vdd)의 종류가 리셋 동작 전압이면 상기 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되도록 초기화(initial) 상태로 전환하는 상기 메모리 기능을 수행할 수 있다.
상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각은 상기 게이트 전압(Vin)의 레벨이 로우 레벨인 경우, 상기 제1 채널 영역에서의 포텐셜 장벽(potential barrier)이 감소하면서 상기 드레인 영역으로부터 정공이 주입됨에 따라 상기 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 상기 제2 채널 동작을 수행할 수 있다.
상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각이 상기 제2 채널 동작을 수행하는 경우, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되며, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력됨에 따라 상기 출력 전압(VOUT)의 레벨에 기반하여 제4 논리 게이트로 상기 논리 연산 기능을 수행할 수 있다.
상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각은 상기 드레인 영역 및 상기 제2 채널 영역은 p 도핑 상태이고, 상기 소스 영역 및 상기 제1 채널 영역은 n 도핑 상태일 수 있다.
본 발명은 실리콘 트랜지스터를 이용하여 전기적 신호로 제어되는 가변형 논리 연산 기능과 메모리 기능을 함께 수행하는 가변형 로직 인 메모리 소자를 구현할 수 있다.
본 발명은 CMOS(complementary metal-oxide semiconductor) 공정 활용이 가능한 가변형 스위칭 특성 및 메모리 특성을 갖는 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현할 수 있다.
본 발명은 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현을 통해 메모리와 프로세서의 분리로 인한 처리속도 및 집적화 한계를 개선할 수 있다.
본 발명은 실리콘 트랜지스터의 우수한 메모리 특성을 이용하여 대기전력을 줄이면서, 우수한 스위칭 특성을 통해 낮은 소모전력으로 연산 효율을 증가시키는 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현할 수 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터를 설명하는 도면이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 가변형 스위칭 특성을 설명하는 도면이다.
도 3a는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 설명하는 도면이다.
도 3b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 가변형 논리 게이트 특성을 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 NOT 게이트 특성을 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 YES 게이트 특성을 설명하는 도면이다.
도 6a는 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 설명하는 도면이다.
도 6b는 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 가변형 논리 게이트 특성을 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 NAND 게이트 특성을 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 OR 게이트 특성을 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or'를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터를 설명하는 도면이다.
도 1a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 블록도를 예시한다.
도 1a를 참고하면, 본 발명의 일실시예에 따른 실리콘 트랜지스터(100)는 드레인 영역(101), 제1 채널 영역(102), 제2 채널 영역(103), 소스 영역(104) 및 게이트 영역(105)을 포함한다.
일례로, 드레인 영역(101)에는 드레인 전극이 형성되고, 소스 영역(104)에는 소스 전극이 형성되며, 게이트 영역(105)에는 게이트 전극이 형성될 수 있다.
본 발명의 일실시예에 따르면 드레인 영역(101) 및 제2 채널 영역(103)은 p 도핑 상태이고, 제1 채널 영역(102) 및 소스 영역(104)은 n 도핑 상태이다.
일례로, 드레인 영역(101), 제1 채널 영역(102), 제2 채널 영역(103) 및 소스 영역(104)은 p-n-p-n 구조의 다이오드 구조체일 수 있다.
본 발명의 일실시예에 따른 실리콘 트랜지스터(100)는 p-n-p-n 구조의 다이오드 구조체에 폴리(poly) 실리콘(Silicon) 게이트 영역(105)이 형성되고, 게이트 변조(gate modulation)에 의한 포텐셜 장벽(potential barrier) 형성에 의해, 단일 소자에서 p 채널 동작과 n 채널 동작이 가변적으로 수행 가능한 피드백 전계효과 트랜지스터일 수 있다.
일례로, 실리콘 트랜지스터(100)는 gated p-n-p-n 구조의 다이오드 구조체로 구성되고, 전자와 정공의 피드백 동작 메커니즘(mechanism)을 통해 래치 업(latch-up) 및 래치 다운(latch-down) 현상이 발생한다.
실리콘 트랜지스터(100)는 양성 피드백 루프(positive feedback loop)로 인한 래치 업 현상으로 턴온(turn-on)되고, 래치 다운 현상으로 인해 턴 오프(turn-off)될 수 있다.
본 발명의 일실시예에 따른 실리콘 트랜지스터는 포텐셜 장벽의 높이 조절에 따른 양성 피드백 루프 형성에 따라 p 채널 및 n 채널이 트랜지스터 내에서 동작 가능한 가변형(reconfigurable) 스위칭 특성을 갖고 있다. 여기서, 가변형 스위칭 특성은 p 채널 동작과 n 채널 동작이 가변적으로 동작 가능함에 해당된다.
예를 들어, 채널 영역에서 p 채널이 트랜지스터 내에서 동작하는 것은 p 채널 동작이라고 지칭하고, n 채널이 트랜지스터 내에서 동작하는 것은 n 채널 동작이라고 지칭할 수 있다.
또한, 본 발명의 일 실시예에 따른 실리콘 트랜지스터는 양성 피드백 루프로 인해 포텐셜 우물(potential well)에 정공(hole) 또는 전자(electron)가 축적됨에 따라 메모리 특성도 지닐 수 있다.
즉, 실리콘 트랜지스터(100)는 게이트 영역(105)을 통해 인가되는 게이트 전압의 레벨에 따라 제1 채널 동작 또는 제2 채널 동작을 수행할 수 있다.
또한, 실리콘 트랜지스터(100)는 제1 채널 영역(102)의 동작 상태 및 제2 채널 영역(103)의 동작 상태와 관련된 제1 채널 동작 및 제2 채널 동작 중 어느 하나의 채널 동작에 기반하여 드레인 영역(101)을 통해 인가되는 드레인 전압의 종류에 따라 메모리 기능을 수행할 수 있다.
여기서, 드레인 전압의 종류는 리드(read) 동작 전압, 대기(standby) 동작 전압 및 리셋(reset) 동작 전압을 포함할 수 있다.
본 발명의 일실시예에 따른 실리콘 트랜지스터(100)는 피드백 전계효과 트랜지스터로 지칭될 수 있고, 제1 채널 영역(102) 및 제2 채널 영역(103)을 포함하는 채널 영역 내부의 전자와 정공에 의해 발생하는 피드백 현상으로 인해 스위칭 특성을 갖는다.
실리콘 트랜지스터(100)는 채널 영역 내부에 전자와 정공의 유입을 제한하는 포텐셜 장벽(potential barrier)을 형성하고 이 장벽을 조절함으로써 동작된다.
실리콘 트랜지스터(100)는 높은 전압의 프로그래밍 조건에 따라 각 스페이서(spacer)에 전자와 정공을 각각 주입시키고 이를 통해 채널 영역의 포텐셜 장벽을 형성시키는 방법을 활용한다.
하지만 스페이서가 존재하는 구조의 경우 트랜지스터 소자를 동작 시키기 이전에 프로그래밍 조건을 거쳐야 하고 기존 공정에 추가적인 공정이 필요하게 되는 것과 더불어 반복적인 소자 동작으로 스페이서 영역의 불안정성으로 인해 안정적인 소자 특성을 얻을 수 없다는 단점이 존재한다.
이를 극복하기 위해, 기존 스페이서를 추가적인 전극으로 대체하거나 채널 영역에 높은 농도로 도핑된 영역을 형성하는 구조가 활용될 수 있다.
본 발명의 일실시예에 따른 실리콘 트랜지스터(100)는 제1 채널 영역(102)에 n 도핑하고, 제2 채널 영역(103)에 p 도핑하여 게이트 영역(105)을 통해 인가되는 전압에 따라 n 채널 또는 p 채널으로 동작할 수 있다. 여기서, n 채널 동작은 제1 채널 동작으로 지칭하고, p 채널 동작은 제2 채널 동작으로 지칭할 수 있다.
일례로, 실리콘 트랜지스터(100)는 채널 영역에 형성된 포텐셜 장벽에 상태에 따라 전기적 특성이 좌우된다.
따라서, 포텐셜 장벽의 상태에 영향을 줄 수 있는 채널 영역의 길이 및 두께, 그리고 게이트 절연체의 종류 및 두께, 채널 영역에 인가되는 전압 등과 같은 요소에 따라 그 특성이 변화될 수 있다.
본 발명의 일실시예에 따른 실리콘 트랜지스터(100)는 제1 채널 영역(102)에 드레인 영역(101)으로부터 유입되는 정공을 막는 포텐셜 장벽과 소스 영역(104)으로부터 유입되는 전자를 막는 포텐셜 장벽을 형성한 오프(off) 상태에서 게이트 영역(105)을 통해 양 전압이 인가되면 포텐셜 장벽을 넘어 소스 영역(104)에서 공급된 전자는 드레인 영역(101) 근처에 있는 포텐셜 우물(potential well)에 축적되고 이에 따라 그 위치에 포텐셜 장벽의 높이가 낮아지게 된다.
여기서, 드레인 영역(101) 근처에 있는 포텐셜 우물(potential well)은 제1 채널 영역(102)에서의 포텐셜 우물을 지칭할 수 있다.
낮아진 포텐셜 장벽은 드레인 영역으로부터 정공의 유입을 가능하게 하고 장벽을 넘어온 정공은 게이트 영역(105) 아래 제1 채널 영역(102)에 존재하는 포텐셜 우물에 축적되어 포텐셜 우물을 더욱 낮출 수 있다.
이로 인해 추가적인 전압의 인가 없이 추가적인 전자의 유입이 가능하게 되고 짧은 시간 동안에 같은 현상이 반복되어 채널 영역 내부에 형성된 2개의 포텐셜 장벽은 사라지게 되는데, 이를 양성 피드백 루프 동작으로 볼 수 있다.
이와 같은 피드백 메커니즘에 의해 실리콘 트랜지스터(100)는 이상적인 스위칭 특성을 보이면서 높은 드레인 전류가 흐를 수 있게 되며 전자와 정공이 채널 영역에 축적되면서 소자가 동작하기 때문에 히스테리시스(hysteresis) 특성이 나타나게 되고 이를 통해 휘발성, 비휘발성 메모리 등에 적용될 수 있다.
상술한 실리콘 트랜지스터(100)의 피드백 메커니즘은 하기 도 2c 및 도 2e에 기반하여 보충 설명될 수 있다.
또한, 피드백 현상에 의해 동작하는 실리콘 트랜지스터(100)는 드레인 영역(101), 제1 채널 영역(102), 제2 채널 영역(103) 및 소스 영역(104)의 밴드 간 터널링이나 전자 사태 항복을 활용한 다른 트랜지스터 소자에 비해 낮은 동작전압으로 이상적인 스위칭 특성을 보이기 때문에 전기적으로 그 특성이 매우 우수하다고 볼 수 있다.
또한, 실리콘 트랜지스터(100)는 포텐셜 장벽의 상태에 따라 히스테리시스를 조절 가능하기 때문에 휘발성 및 비휘발성 메모리에 적용 가능하다.
다시 말해, 실리콘 트랜지스터(100)는 제1 채널 영역(102) 및 제2 채널 영역(103)을 포함하는 채널 영역 내부에 전자와 정공의 유입을 제한하는 포텐셜 장벽을 형성하고 이 장벽을 게이트 영역(105)을 통해 인가되는 게이트 전압의 레벨을 통해 제어함에 따라 채널 영역 내부에 피드백 현상을 유도하고, 유도된 피드백 현상에 따라 급격한 스위칭 특성을 가질 뿐만 아니라 채널 영역 내 존재하는 전자와 정공에 의한 히스테리시스 특성으로 휘발성 메모리, 비휘발성 메모리 등에 적용 가능하기 때문에 그 활용가치가 매우 높다.
도 1b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 주사전자현미경(scanning electron microscope, SEM) 이미지를 예시한다.
도 1b를 참고하면, 본 발명의 일실시예에 따른 실리콘 트랜지스터(110)는 드레인 영역(111), 제1 채널 영역(112), 제2 채널 영역(113), 소스 영역(114) 및 게이트 영역(115)을 포함한다.
일례로, 드레인 영역(111), 제1 채널 영역(112), 제2 채널 영역(113) 및 소스 영역(114)은 p-n-p-n 구조의 다이오드 구조체를 이룬다.
실리콘 트랜지스터(110)는 p-n-p-n 구조의 다이오드 구조체의 제1 채널 영역(112) 상 또는 주변에 폴리(poly) 실리콘(Silicon) 게이트 영역(115)이 형성된 구조를 가진다.
예를 들어, 게이트 영역(115)은 제1 채널 영역(112)을 둘러싸고 있는 형태로 형성될 수 있다.
일례로, 실리콘 트랜지스터(110)는 CMOS 로직과 같이 회로로 구성될 경우, 논리 연산뿐 만 아니라 양성 피드백 루프로 인해 발생하는 메모리 특성으로 인해 메모리 로직 기능이 가능하다.
또한, 실리콘 트랜지스터(110)는 게이트 영역(115)에 인가되는 게이트 전압의 레벨에 따라 포텐셜 장벽의 높이 조절이 가능함에 따라 가변형으로 논리 연산을 수행하도록 메모리 소자를 지원할 수 있다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 가변형 스위칭 특성을 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 가변형 스위칭 특성 도메인을 예시한다.
도 2a를 참고하면, 그래프(200)는 게이트 전압의 제로 레벨을 기준으로 하이 레벨과 로우 레벨에 따른 실리콘 트랜지스터의 채널 동작들을 구분한다.
그래프(200)를 참고하면, 실리콘 트랜지스터는 인가되는 게이트 전압(VGS)의 레벨이 로우 레벨일 경우, 제2 채널 동작(201)을 수행하고, 인가되는 게이트 전압(VGS)의 레벨이 하이 레벨일 경우, 제1 채널 동작(202)을 수행한다.
예를 들어, 제1 채널 동작(202)은 제1 채널 영역과 관련된 n 채널 동작으로 지칭될 수 있고, 제2 채널 동작(201)은 제2 채널 영역과 관련된 p 채널 동작으로 지칭될 수 있다.
도 2b 및 도 2c는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 p 채널 동작 특성을 설명하는 도면이다.
도 2b의 그래프(210)는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 게이트 영역에 인가되는 게이트 전압의 레벨이 제로 레벨에 해당하는 0V 이하의 음의 전압이 인가된 경우를 예시한다.
도 2b의 그래프(210)를 참고하면, 본 발명의 일실시예에 따른 실리콘 트랜지스터는 게이트 전압이 음의 전압으로 인가되는 경우에 소자가 p 채널 동작으로 턴온된다.
일례로, 본 발명의 일실시예에 따른 실리콘 트랜지스터는 약 - 0.894 V의 게이트 전압이 인가되는 경우에 p 채널 동작 상태로 턴온될 수 있다.
예를 들어, p 채널 동작은 실리콘 트랜지스터의 채널 영역에서 제1 채널 영역에서 제2 채널 영역으로 전류가 흐르는 동작과 관련될 수 있다.
한편, 그래프(210)에서는 실리콘 트랜지스터가 더블 스윕(double-sweep) 모드를 통해, 턴온이 되면 뒤(backward) 방향으로 스윕(sweep)을 해도 계속해서 턴온 상태를 유지하는 것을 확인할 수 있다.
도 2c는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 게이트 영역에 인가되는 게이트 전압의 레벨이 제로 레벨에 해당하는 0V 이하의 음의 전압이 인가된 경우에 실리콘 트랜지스터의 에너지 밴다이어 그램(Venn Diagram)들을 예시한다.
도 2c를 참고하면, 에너지 밴다이어 그램(220)은 실리콘 트랜지스터의 게이트 영역에 인가되는 게이트 전압이 로우 레벨인 경우, 제1 채널 영역에서 포텐셜 장벽이 감소하고, 포텐셜 장벽의 감소에 따라 드레인 영역으로부터 정공의 주입이 가능하게 되는 특성을 나타낸다.
또한 에너지 밴다이어 그램(221)은 제1 채널 영역에서 포텐셜 장벽 감소에 이어서, 드레인 영역으로부터의 정공이 제2 채널 영역에 주입되고, 이에 따라 제2 채널 영역의 포텐셜 장벽이 감소하여 소스 영역으로부터 전자가 주입되면서 양성 피드백 루프가 형성되는 것을 나타낸다.
여기서, 양성 피드백 루프는 제1 채널 영역에서의 포텐셜 장벽이 감소하면서 드레인 영역으로부터 정공이 주입됨에 따라 정공이 다수 캐리어(majority carrier)가 되는 제2 양성 피드백 루프일 수 있다.
예를 들어, 실리콘 트랜지스터는 게이트 영역을 통해 인가되는 게이트 전압(Vin)의 레벨이 로우 레벨임에 따라 제1 채널 영역 및 제2 채널 영역에서 정공(hole)이 다수 캐리어(majority carrier)가 되는 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 제2 채널 동작을 수행할 수 있다.
일례로, 실리콘 트랜지스터는 정공이 다수 캐리어가 되는 제2 양성 피드백 루프를 형성하면서 제2 채널 동작을 수행할 수 있다.
도 2d 및 도 2e는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 n 채널 동작 특성을 설명하는 도면이다.
도 2d의 그래프(230)는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 게이트 영역에 인가되는 게이트 전압의 레벨이 제로 레벨에 해당하는 0V 이상의 양의 전압이 인가된 경우를 예시한다.
도 2d의 그래프(230)를 참고하면, 본 발명의 일실시예에 따른 실리콘 트랜지스터는 게이트 전압이 양의 전압으로 인가되는 경우에 소자가 n 채널 동작으로 턴온된다.
일례로, 본 발명의 일실시예에 따른 실리콘 트랜지스터는 약 1.652 V의 게이트 전압이 인가되는 경우에 n 채널 동작 상태로 턴온될 수 있다.
도 2e는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자에서 이용되는 실리콘 트랜지스터의 게이트 영역에 인가되는 게이트 전압의 레벨이 제로 레벨에 해당하는 0V 이상의 양의 전압이 인가된 경우에 실리콘 트랜지스터의 에너지 밴다이어 그램들을 예시한다.
도 2e를 참고하면, 에너지 밴다이어 그램(240)은 실리콘 트랜지스터의 게이트 영역에 인가되는 게이트 전압이 하이 레벨인 경우, 제1 채널 영역에서 포텐셜 장벽이 증가하고, 포텐셜 장벽의 증가에 따라 드레인 영역으로부터 정공의 주입을 방지하게 되는 특성을 나타낸다.
또한, 에너지 밴다이어 그램(241)은 제1 채널 영역에서 포텐셜 장벽 증가에 이어서, 드레인 영역으로부터의 정공이 제1 채널 영역 및 제2 채널 영역에 주입되지 못함에 따라, 소스 영역으로부터 전자(electron)가 주입되면서 전자가 다수 캐리어가 되는 양성 피드백 루프를 형성하면서 소자가 턴온된다.
여기서, 양성 피드백 루프는 제1 채널 영역에서의 포텐셜 장벽의 높이가 증가하면서 드레인 영역으로부터 정공이 주입되는 것을 방지함에 따라 전자가 다수 캐리어(majority carrier)가 되는 제1 양성 피드백 루프일 수 있다.
예를 들어, 실리콘 트랜지스터는 게이트 영역을 통해 인가되는 게이트 전압(Vin)의 레벨이 하이 레벨임에 따라 제1 채널 영역 및 제2 채널 영역에서 전자(electron)가 다수 캐리어(majority carrier)가 되는 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 제1 채널 동작을 수행할 수 있다.
일례로, 실리콘 트랜지스터는 전자가 다수 캐리어가 되는 제1 양성 피드백 루프를 형성하면서 제1 채널 동작을 수행할 수 있다.
즉, 실리콘 트랜지스터는 게이트 영역에 인가되는 게이트 전압의 레벨에 따라 제1 양성 피드백 루프 또는 제2 양성 피드백 루프가 형성되고, 그와 함께 제1 채널 동작 또는 제2 채널 동작을 가변적으로 수행하는 소자일 수 있다.
또한, 실리콘 트랜지스터는 채널 영역의 포텐셜 우물에 전하 캐리어들이 축적되면서 양성 피드백 루프를 형성하면서 턴온이 되는데, 이는 메모리 특성도 갖게 된다.
한편, 그래프(230)에서는 실리콘 트랜지스터가 더블 스윕(double-sweep) 모드를 통해, 턴온이 되면 뒤(backward) 방향으로 스윕(sweep)을 해도 계속해서 턴온 상태를 유지하는 것을 확인할 수 있다.
도 3a는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 설명하는 도면이다.
도 3a를 참고하면, 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자(300)는 실리콘 트랜지스터(310)에 부하 저항(R)이 직렬로 연결되어지는 회로 구성을 가진다.
일례로, 실리콘 트랜지스터(310)는 드레인 영역(311), 제1 채널 영역(312), 제2 채널 영역(313) 및 소스 영역(314)을 포함하는 다이오드 구조체 및 제1 채널 영역(312) 상에 형성되는 게이트 영역(315)으로 구성된다.
본 발명의 일실시예에 따르면 가변형 로직 인 메모리 소자(300)는 실리콘 트랜지스터(310)의 게이트 영역(315)으로 게이트 전압(Vin)이 인가되고, 드레인 영역(311)으로 드레인 전압(Vdd)이 인가되며 소스 영역(314)을 통해 출력되는 출력 전압(Vout)이 측정되는 구조이다.
일례로, 가변형 로직 인 메모리 소자(300)는 게이트 전압(Vin)의 레벨에 따라 제1 채널 동작 또는 제2 채널 동작을 수행한다.
예를 들어, 가변형 로직 인 메모리 소자(300)는 게이트 전압(Vin)의 레벨을 로우 레벨로 인가될 경우, 인버터(inverter) 특성을 나타낼 수 있다.
예를 들어, 게이트 전압(Vin)의 레벨이 로우 레벨인 경우 0V 보다 낮은 음의 전압에 해당할 수 있고, 제로 레벨인 경우 전압이 인가되지 않은 상태에 해당할 수 있으며, 하이 레벨인 경우 0V 보다 큰 양의 전압에 해당할 수 있다.
즉, 가변형 로직 인 메모리 소자(300)는 게이트 전압(Vin)의 레벨이 로우 레벨인 경우에는 제2 채널 동작으로 동작할 수 있고, 게이트 전압(Vin)의 레벨이 하이 레벨인 경우에는 제1 채널 동작으로 동작할 수 있다.
예를 들어, 제1 채널 동작은 n 채널 동작에 해당하고, 제2 채널 동작은 p 채널 동작에 해당할 수 있다.
본 발명의 일실시예에 따르면 가변형 로직 인 메모리 소자(300)는 제1 채널 동작 상태 또는 제2 채널 동작 상태에 기반하여 서로 다른 논리 게이트 기능을 제공할 수 있다.
따라서, 본 발명은 실리콘 트랜지스터를 이용하여 전기적 신호로 제어되는 가변형 논리 연산 기능과 메모리 기능을 함께 수행하는 가변형 로직 인 메모리 소자를 구현할 수 있다.
또한, 본 발명은 CMOS(complementary metal-oxide semiconductor) 공정 활용이 가능한 가변형 스위칭 특성 및 메모리 특성을 갖는 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현할 수 있다.
도 3b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 가변형 논리 게이트 특성을 설명하는 도면이다.
도 3b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 가변형 논리 게이트 특성을 제1 채널 동작 상태 및 제2 채널 동작 상태에 따라 예시한다.
도 3b를 참고하면, 제1 논리 게이트 특성(330) 및 제2 논리 게이트 특성(320)을 예시한다.
제1 논리 게이트 특성(330)은 실리콘 트랜지스터의 제1 채널 동작과 관련되고, YES 논리 게이트 특성에 해당되며, 입력(INPUT)과 출력(OUTPUT)이 동일하다.
제2 논리 게이트 특성(320)은 실리콘 트랜지스터의 제2 채널 동작과 관련되고, NOT 논리 게이트 특성에 해당되며, 입력(INPUT)과 출력(OUTPUT)이 반대이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 NOT 게이트 특성을 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자의 제2 논리 게이트 특성과 관련된 트랜션트(transient) 특성을 예시한다. 예를 들어, 제2 논리 게이트 특성은 NOT 게이트 특성에 해당될 수 있다.
도 4a의 그래프(400)를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자는 전압 전달 곡선(voltage transfer curve, VTC)에서 큰 전압 이득(voltage gain)을 갖는 것을 확인할 수 있다.
또한, 실리콘 트랜지스터의 양성 피드백 루프(positive feedback loop)로 인한 메모리 특성을 더블 스윕(double sweep)을 통해 확인할 수 있다.
도 4b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자의 제2 논리 게이트 특성과 관련된 동작 타이밍도를 예시한다.
도 4b를 참고하면, 타이밍도(410)는 실리콘 트랜지스터에 인가되는 드레인 전압(Vdd) 및 게이트 전압(Vin)에 따른 출력 전압(Vout)을 통해 가변형 로직 인 메모리 소자의 제2 논리 게이트 특성을 예시한다.
타이밍도(410)는 드레인 전압(Vdd)이 종류에 따라 입력(411), 대기(412), 리드(413), 리셋(414) 및 입력(415)으로 구분되어 인가된다. 여기서 입력(411)은 "0"이고, 입력(415)은 "1"일 수 있다.
또한, 입력(411)은 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이고, 입력(415)는 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압일 수 있다.
일례로, 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 실리콘 트랜지스터가 제2 채널 동작을 수행하는 경우, 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되고, 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 하이 레벨로 출력됨에 따라 출력 전압(VOUT)의 레벨에 기반하여 제2 논리 게이트로 논리 연산 기능을 수행할 수 있다.
또한, 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 실리콘 트랜지스터가 제2 채널 동작을 수행하는 경우, 드레인 전압(Vdd)의 종류가 리드 동작 전압이면 입력 전압에 의해 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨을 출력하고, 드레인 전압(Vdd)의 종류가 리셋 동작 전압이면 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되도록 초기화(initial) 상태로 전환하는 메모리 기능을 수행할 수 있다.
실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 드레인 전압(Vdd)의 종류 중 리드(413) 전압이 인가됨에 따라 전의 논리 동작 상태를 확인할 수 있다.
실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 드레인 전압(Vdd)의 리셋(414)은 실리콘 트랜지스터의 채널 영역에 축적되어 있는 전하 캐리어들을 재조합(recombination)하여 초기화 상태로 만듬으로써 다음 논리 연산을 할 수 있게 해주는 동작이다.
예를 들어, 드레인 전압(Vdd)이 종류에 따라 입력(411), 대기(412), 리드(413), 리셋(414) 및 입력(415) 중에서 입력(411), 리드(413) 및 입력(415)는 1.3V에 상응하고, 대기(412) 및 리셋(414)은 0V에 상응한다.
타이밍도(410)는 드레인 전압(Vdd)이 종류 중 입력(411) 및 입력(415)에 반대되는 출력 전압(VOUT)이 검출됨을 확인시켜준다.
즉, 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 NOT 논리 게이트로서 논리 연산 기능을 수행하고, 드레인 전압(Vdd)이 대기(412), 리드(413) 및 리셋(414)으로 인가됨에 따라 메모리 기능도 함께 수행할 수 있다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 YES 게이트 특성을 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자의 제1 논리 게이트 특성과 관련된 트랜션트(transient) 특성을 예시한다. 예를 들어, 제1 논리 게이트 특성은 YES 게이트 특성에 해당될 수 있다.
도 5a의 그래프(500)를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자는 전압 전달 곡선(voltage transfer curve, VTC)에서 큰 전압 이득(voltage gain)을 갖는 것을 확인할 수 있다.
또한, 실리콘 트랜지스터의 양성 피드백 루프(positive feedback loop)로 인한 메모리 특성을 더블 스윕(double sweep)을 통해 확인할 수 있다.
도 5b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자의 제1 논리 게이트 특성과 관련된 동작 타이밍도를 예시한다.
도 5b를 참고하면, 타이밍도(510)는 실리콘 트랜지스터에 인가되는 드레인 전압(Vdd) 및 게이트 전압(Vin)에 따른 출력 전압(Vout)을 통해 가변형 로직 인 메모리 소자의 제1 논리 게이트 특성을 예시한다.
타이밍도(510)는 드레인 전압(Vdd)이 종류에 따라 입력(511), 대기(512), 리드(513), 리셋(514) 및 입력(515)으로 구분되어 인가된다. 여기서 입력(511)은 "0"이고, 입력(515)은 "1"일 수 있다.
또한, 입력(511)은 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이고, 입력(515)는 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압일 수 있다.
일례로, 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 실리콘 트랜지스터가 제1 채널 동작을 수행하는 경우, 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 제로 레벨로 출력됨에 따라 출력 전압(VOUT)의 레벨에 기반하여 제1 논리 게이트로 논리 연산 기능을 수행할 수 있다.
또한, 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 실리콘 트랜지스터가 제1 채널 동작을 수행하는 경우, 드레인 전압(Vdd)의 종류가 리드 동작 전압이면 입력 전압에 의해 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨을 출력하고, 드레인 전압(Vdd)의 종류가 리셋 동작 전압이면 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되도록 초기화(initial) 상태로 전환하는 메모리 기능을 수행할 수 있다.
실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 드레인 전압(Vdd)의 종류 중 리드(513) 전압이 인가됨에 따라 전의 논리 동작 상태를 확인할 수 있다.
실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 드레인 전압(Vdd)의 리셋(514)은 실리콘 트랜지스터의 채널 영역에 축적되어 있는 전하 캐리어들을 재조합(recombination)하여 초기화 상태로 만듬으로써 다음 논리 연산을 할 수 있게 해주는 동작이다.
예를 들어, 드레인 전압(Vdd)이 종류에 따라 입력(511), 대기(512), 리드(513), 리셋(514) 및 입력(515) 중에서 입력(511), 리드(513) 및 입력(515)는 1.3V에 상응하고, 대기(512) 및 리셋(514)은 0V에 상응한다.
타이밍도(510)는 드레인 전압(Vdd)이 종류 중 입력(511) 및 입력(515)과 동일한 논리 상태의 출력 전압(VOUT)이 검출됨을 확인시켜준다.
즉, 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 YES 논리 게이트로서 논리 연산 기능을 수행하고, 드레인 전압(Vdd)이 대기(512), 리드(513) 및 리셋(514)으로 인가됨에 따라 메모리 기능도 함께 수행할 수 있다.
도 6a는 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 설명하는 도면이다.
도 6a를 참고하면, 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자(600)는 제1 실리콘 트랜지스터(610) 및 제2 실리콘 트랜지스터(620)가 병렬로 연결되고, 부하 저항(R)이 직렬로 연결되어지는 회로 구성을 가진다.
일례로, 제1 실리콘 트랜지스터(610) 및 제2 실리콘 트랜지스터(620)는 드레인 영역, 제1 채널 영역, 제2 채널 영역 및 소스 영역을 포함하는 다이오드 구조체 및 제1 채널 영역 상에 형성되는 게이트 영역으로 구성된다.
본 발명의 일실시예에 따르면 가변형 로직 인 메모리 소자(600)는 제1 실리콘 트랜지스터(610)의 게이트 영역으로 게이트 전압(Vin1)이 인가되고, 제2 실리콘 트랜지스터(620)의 게이트 영역으로 게이트 전압(Vin2)이 인가되며, 드레인 영역으로 드레인 전압(Vdd)이 인가되고, 소스 영역을 통해 출력되는 출력 전압(Vout)이 측정되는 구조이다.
일례로, 가변형 로직 인 메모리 소자(600)는 게이트 전압(Vin1) 및 게이트 전압(Vin2)의 레벨에 따라 제1 채널 동작 또는 제2 채널 동작을 수행한다.
예를 들어, 가변형 로직 인 메모리 소자(600)는 게이트 전압(Vin1) 및 게이트 전압(Vin2)의 레벨을 로우 레벨로 인가될 경우, 인버터(inverter) 특성을 나타낼 수 있다.
예를 들어, 게이트 전압(Vin1) 및 게이트 전압(Vin2)의 레벨이 로우 레벨인 경우 0V 보다 낮은 음의 전압에 해당할 수 있고, 제로 레벨인 경우 전압이 인가되지 않은 상태에 해당할 수 있으며, 하이 레벨인 경우 0V 보다 큰 양의 전압에 해당할 수 있다.
즉, 가변형 로직 인 메모리 소자(600)는 게이트 전압(Vin1) 및 게이트 전압(Vin2)의 레벨이 로우 레벨인 경우에는 제2 채널 동작으로 동작할 수 있고, 게이트 전압(Vin1) 및 게이트 전압(Vin2)의 레벨이 하이 레벨인 경우에는 제1 채널 동작으로 동작할 수 있다.
예를 들어, 제1 채널 동작은 n 채널 동작에 해당하고, 제2 채널 동작은 p 채널 동작에 해당할 수 있다.
본 발명의 일실시예에 따르면 가변형 로직 인 메모리 소자(600)는 제1 채널 동작 상태 또는 제2 채널 동작 상태에 기반하여 서로 다른 논리 게이트 기능을 제공할 수 있다.
일례로, 제1 실리콘 트랜지스터(610) 및 제2 실리콘 트랜지스터(620) 각각은 게이트 영역을 통해 인가되는 게이트 전압(Vin)의 레벨에 따라 제1 채널 영역 및 제2 채널 영역에서 전자(electron)가 다수 캐리어(majority carrier)가 되는 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 제1 채널 동작을 수행하거나 정공(hole)이 다수 캐리어(majority carrier)가 되는 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 제2 채널 동작을 수행할 수 있다.
여기서, 게이트 전압(Vin)은 제1 실리콘 트랜지스터(610)의 게이트 전압(Vin1)과 제1 실리콘 트랜지스터(620)의 게이트 전압(Vin2)으로 구분될 수 도 있다.
본 발명의 일실시예에 따르면 가변형 로직 인 메모리 소자(600)는 제1 채널 동작 및 제2 채널 동작 중 어느 하나의 채널 동작에 기반하여 드레인 영역을 통해 인가되는 드레인 전압(Vdd)의 종류에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행할 수 있다.
도 6b는 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 가변형 논리 게이트 특성을 설명하는 도면이다.
도 6b는 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 가변형 논리 게이트 특성을 설명하는 도면이다.
도 6b는 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 가변형 논리 게이트 특성을 제1 채널 동작 상태 및 제2 채널 동작 상태에 따라 예시한다.
도 6b를 참고하면, 제3 논리 게이트 특성(640) 및 제4 논리 게이트 특성(630)을 예시한다.
제3 논리 게이트 특성(640)은 제1 및 제2 실리콘 트랜지스터의 제1 채널 동작과 관련되고, OR 논리 게이트 특성에 해당되며, 입력(INPUT) 중 어느 하나가 하이 상태인 경우, 출력(OUTPUT)이 하이 상태를 나타낼 수 있다.
반대로, 입력(INPUT)이 모두 로우 상태인 경우, 출력(OUTPUT)이 로우 상태를 나타낼 수 있다.
제4 논리 게이트 특성(630)은 제1 및 제2 실리콘 트랜지스터의 제2 채널 동작과 관련되고, NAND 논리 게이트 특성에 해당되며, 입력(INPUT)의 논리 상태가 동일한 경우에 출력(OUTPUT)이 하이 상태를 나타낼 수 있다.
반대로, 입력(INPUT)이 모두 하이 상태인 경우, 출력(OUTPUT)이 로우 상태를 나타낼 수 있다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 두개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 NAND 게이트 특성을 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자의 제4 논리 게이트 특성과 관련된 트랜션트(transient) 특성을 예시한다. 예를 들어, 제4 논리 게이트 특성은 NAND 게이트 특성에 해당될 수 있다.
도 7a의 그래프(700)를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자는 전압 전달 곡선(voltage transfer curve, VTC)에서 큰 전압 이득(voltage gain)을 갖는 것을 확인할 수 있다.
도 7b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자의 제4 논리 게이트 특성과 관련된 동작 타이밍도를 예시한다.
도 7b를 참고하면, 타이밍도(710)는 실리콘 트랜지스터에 인가되는 드레인 전압(Vdd) 및 게이트 전압(Vin)에 따른 출력 전압(Vout)을 통해 가변형 로직 인 메모리 소자의 제4 논리 게이트 특성을 예시한다.
타이밍도(710)는 드레인 전압(Vdd)이 종류에 따라 입력(711), 대기(712), 리드(713), 리셋(714), 입력(715), 입력(716) 및 입력(717)으로 구분되어 인가된다. 여기서 입력(711)은 "00"이고, 입력(715)은 "01"일 수 있으며, 입력(716)은 "10"일 수 있고, 입력(717)은 "11"일 수 있다.
또한, 입력(711)은 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이고, 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이며, 입력(715)은 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이고, 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이며, 입력(716)은 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이고, 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이며, 입력(717)은 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이고, 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압일 수 있다.
즉, 제1 실리콘 트랜지스터의 입력에 해당하는 값과 제2 실리콘 트랜지스터의 입력에 해당하는 논리 상태에 따라 트레인 전압의 입력의 종류가 결정될 수 있다.
따라서, 본 발명의 일실시예에 따른 두 개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 제1 실리콘 트랜지스터 및 제2 실리콘 트랜지스터 각각이 제2 채널 동작을 수행하는 경우, 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 하이 레벨로 출력될 수 있다.
또한, 가변형 로직 인 메모리 소자는 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 하이 레벨로 출력될 수 있다.
또한, 가변형 로직 인 메모리 소자는 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 하이 레벨로 출력될 수 있다.
또한, 가변형 로직 인 메모리 소자는 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 제로 레벨로 출력됨에 따라 출력 전압(VOUT)의 레벨에 기반하여 제4 논리 게이트로 상기 논리 연산 기능을 수행할 수 있다. 예를 들어, 제4 논리 게이트는 NAND 게이트에 해당할 수 있다.
도 8a 및 도 8b는 본 발명의 일실시예에 따른 하나의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자의 OR 게이트 특성을 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자의 제3 논리 게이트 특성과 관련된 트랜션트(transient) 특성을 예시한다. 예를 들어, 제3 논리 게이트 특성은 OR 게이트 특성에 해당될 수 있다.
도 8a의 그래프(800)를 참고하면, 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자는 전압 전달 곡선(voltage transfer curve, VTC)에서 큰 전압 이득(voltage gain)을 갖는 것을 확인할 수 있다.
도 8b는 본 발명의 일실시예에 따른 가변형 로직 인 메모리 소자의 제3 논리 게이트 특성과 관련된 동작 타이밍도를 예시한다.
도 8b를 참고하면, 타이밍도(810)는 실리콘 트랜지스터에 인가되는 드레인 전압(Vdd) 및 게이트 전압(Vin)에 따른 출력 전압(Vout)을 통해 가변형 로직 인 메모리 소자의 제3 논리 게이트 특성을 예시한다.
타이밍도(810)는 드레인 전압(Vdd)이 종류에 따라 입력(811), 대기(812), 리드(813), 리셋(814), 입력(815), 입력(816) 및 입력(817)으로 구분되어 인가된다. 여기서 입력(811)은 "00"이고, 입력(815)은 "01"일 수 있으며, 입력(816)은 "10"일 수 있고, 입력(817)은 "11"일 수 있다.
또한, 입력(811)은 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이고, 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이며, 입력(815)은 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이고, 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이며, 입력(816)은 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이고, 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이며, 입력(817)은 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이고, 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압일 수 있다.
즉, 제1 실리콘 트랜지스터의 입력에 해당하는 값과 제2 실리콘 트랜지스터의 입력에 해당하는 논리 상태에 따라 트레인 전압의 입력의 종류가 결정될 수 있다.
본 발명의 일실시예에 따른 두 개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 제1 실리콘 트랜지스터 및 제2 실리콘 트랜지스터 각각이 제1 채널 동작을 수행하는 경우, 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 로우 레벨로 출력될 수 있다.
또한, 가변형 로직 인 메모리 소자는 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 하이 레벨로 출력될 수 있다.
또한, 가변형 로직 인 메모리 소자는 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 하이 레벨로 출력될 수 있다.
또한, 가변형 로직 인 메모리 소자는 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 출력 전압(VOUT)의 레벨이 하이 레벨로 출력됨에 따라 출력 전압(VOUT)의 레벨에 기반하여 제3 논리 게이트로 상기 논리 연산 기능을 수행할 수 있다. 예를 들어, 제3 논리 게이트는 OR 게이트에 해당할 수 있다.
상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각이 제1 채널 동작을 동일하게 수행하는 경우, 드레인 전압(Vdd)의 종류가 리드 동작 전압이면 입력 전압에 의해 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨을 출력하고, 드레인 전압(Vdd)의 종류가 리셋 동작 전압이면 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되도록 초기화(initial) 상태로 전환하는 메모리 기능을 수행할 수 있다.
즉, 본 발명의 일실시예에 따른 두 개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 기억된 이전 논리 상태를 확인하는 리드 동작, 다음 논리를 위해 채널 영역 내 전하 캐리어를 재조합 시키는 리셋 동작을 수행할 수 있다.
또한, 두 개의 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자는 두 개의 실리콘 트랜지스터가 모두 턴온되어 있는 경우에는 저항이 낮아지게 되어, 부하 저항에 걸리는 전압이 커짐에 따라 출력 전압이 더 크게 나타날 수 있다. 이는, 삼항 논리 게이트(ternary logic gate)로 활용될 수 있는 가능성을 내포한다.
따라서, 본 발명은 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현을 통해 메모리와 프로세서의 분리로 인한 처리속도 및 집적화 한계를 개선할 수 있다.
또한, 본 발명은 실리콘 트랜지스터의 우수한 메모리 특성을 이용하여 대기전력을 줄이면서, 우수한 스위칭 특성을 통해 낮은 소모전력으로 연산 효율을 증가시키는 실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자를 구현할 수 있다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
300: 가변형 로직 인 메모리 소자
310: 실리콘 트랜지스터 311: 드레인 영역
312: 제1 채널 영역 313: 제2 채널 영역
314: 소스 영역 315: 게이트 영역

Claims (14)

  1. 드레인 영역, 제1 채널 영역, 제2 채널 영역, 소스 영역 및 게이트 영역을 포함하는 실리콘 트랜지스터를 포함하고,
    상기 실리콘 트랜지스터는 상기 게이트 영역을 통해 인가되는 게이트 전압(Vin)의 레벨에 따라 상기 제1 채널 영역 및 상기 제2 채널 영역에서 전자(electron)가 다수 캐리어(majority carrier)가 되는 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 제1 채널 동작을 수행하거나 정공(hole)이 다수 캐리어(majority carrier)가 되는 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 제2 채널 동작을 수행하며,
    상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 채널 동작에 기반하여 상기 드레인 영역을 통해 인가되는 드레인 전압(Vdd)의 종류에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  2. 제1항에 있어서,
    상기 실리콘 트랜지스터는 상기 게이트 전압(Vin)의 레벨이 하이 레벨인 경우, 상기 제1 채널 영역에서의 포텐셜 장벽(potential barrier)이 증가하면서 상기 드레인 영역으로부터 정공이 주입되는 것을 방지하여 상기 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 상기 제1 채널 동작을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  3. 제2항에 있어서,
    상기 실리콘 트랜지스터가 상기 제1 채널 동작을 수행하는 경우, 상기 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 상기 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력됨에 따라 상기 출력 전압(VOUT)의 레벨에 기반하여 제1 논리 게이트로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  4. 제3항에 있어서,
    상기 실리콘 트랜지스터가 상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 동작을 수행하는 경우, 상기 드레인 전압(Vdd)의 종류가 리드 동작 전압이면 상기 입력 전압에 의해 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨을 출력하고, 상기 드레인 전압(Vdd)의 종류가 리셋 동작 전압이면 상기 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되도록 초기화(initial) 상태로 전환하는 상기 메모리 기능을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  5. 제1항에 있어서,
    상기 실리콘 트랜지스터는 상기 게이트 전압(Vin)의 레벨이 로우 레벨인 경우, 상기 제1 채널 영역에서의 포텐셜 장벽(potential barrier)이 감소하면서 상기 드레인 영역으로부터 정공이 주입됨에 따라 상기 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 상기 제2 채널 동작을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  6. 제5항에 있어서,
    상기 실리콘 트랜지스터가 상기 제2 채널 동작을 수행하는 경우, 상기 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되고, 상기 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력됨에 따라 상기 출력 전압(VOUT)의 레벨에 기반하여 제2 논리 게이트로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  7. 제1항에 있어서,
    상기 드레인 영역 및 상기 제2 채널 영역은 p 도핑 상태이고,
    상기 소스 영역 및 상기 제1 채널 영역은 n 도핑 상태인 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  8. 드레인 영역, 제1 채널 영역, 제2 채널 영역, 소스 영역 및 게이트 영역을 포함하는 제1 실리콘 트랜지스터; 및
    드레인 영역, 제1 채널 영역, 제2 채널 영역, 소스 영역 및 게이트 영역을 포함하고, 상기 제1 실리콘 트랜지스터와 병렬로 연결되는 제2 실리콘 트랜지스터를 포함하고,
    상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각은 상기 게이트 영역을 통해 인가되는 게이트 전압(Vin)의 레벨에 따라 상기 제1 채널 영역 및 상기 제2 채널 영역에서 전자(electron)가 다수 캐리어(majority carrier)가 되는 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 제1 채널 동작을 수행하거나 정공(hole)이 다수 캐리어(majority carrier)가 되는 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 제2 채널 동작을 수행하며,
    상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 채널 동작에 기반하여 상기 드레인 영역을 통해 인가되는 드레인 전압(Vdd)의 종류에 따라 변화되는 출력 전압(VOUT)의 레벨에 기반하여 논리 연산 기능 및 메모리 기능을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  9. 제8항에 있어서,
    상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각은 상기 게이트 전압(Vin)의 레벨이 하이 레벨인 경우, 상기 제1 채널 영역에서의 포텐셜 장벽(potential barrier)이 증가하면서 상기 드레인 영역으로부터 정공이 주입되는 것을 방지하여 상기 제1 양성 피드백 루프(positive feedback loop)를 형성하면서 상기 제1 채널 동작을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각이 상기 제1 채널 동작을 수행하는 경우, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되고, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되며, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력됨에 따라 상기 출력 전압(VOUT)의 레벨에 기반하여 제3 논리 게이트로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  11. 제10항에 있어서,
    상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각이 상기 제1 채널 동작 및 상기 제2 채널 동작 중 어느 하나의 동작을 동일하게 수행하는 경우, 상기 드레인 전압(Vdd)의 종류가 리드 동작 전압이면 상기 입력 전압에 의해 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨을 출력하고, 상기 드레인 전압(Vdd)의 종류가 리셋 동작 전압이면 상기 이전에 결정된 논리 연산 상태가 반영된 출력 전압(VOUT)의 레벨이 제로 레벨로 출력되도록 초기화(initial) 상태로 전환하는 상기 메모리 기능을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  12. 제8항에 있어서,
    상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각은 상기 게이트 전압(Vin)의 레벨이 로우 레벨인 경우, 상기 제1 채널 영역에서의 포텐셜 장벽(potential barrier)이 감소하면서 상기 드레인 영역으로부터 정공이 주입됨에 따라 상기 제2 양성 피드백 루프(positive feedback loop)를 형성하면서 상기 제2 채널 동작을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  13. 제12항에 있어서,
    상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각이 상기 제2 채널 동작을 수행하는 경우, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되며, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 로우 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 하이 레벨로 출력되고, 상기 제1 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면서 상기 제2 실리콘 트랜지스터의 드레인 전압(Vdd)의 종류가 하이 상태의 입력 전압이면 상기 출력 전압(VOUT)의 레벨이 제로 레벨로 출력됨에 따라 상기 출력 전압(VOUT)의 레벨에 기반하여 제4 논리 게이트로 상기 논리 연산 기능을 수행하는 것을 특징으로 하는
    실리콘 트랜지스터를 이용한 가변형 로직 인 메모리 소자.
  14. 제8항에 있어서,
    상기 제1 실리콘 트랜지스터 및 상기 제2 실리콘 트랜지스터 각각은 상기 드레인 영역 및 상기 제2 채널 영역은 p 도핑 상태이고, 상기 소스 영역 및 상기 제1 채널 영역은 n 도핑 상태인 것을 특징으로 하는
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