CN113782607A - 一种铁电场效应管及其制备方法以及铁电存算器件 - Google Patents
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Abstract
本发明公开一种铁电场效应管及其制备方法以及铁电存算器件，涉及半导体器件技术领域，以解决现有基于Fe‑FET的布尔逻辑门实现技术中由于单一场效应机制导致的逻辑门单元复杂度高以及可重构类型少的问题。铁电场效应管包括：衬底；形成在所述衬底内的源掺杂区和漏掺杂区；依次形成在所述衬底上的阻挡层、栅介质层以及金属栅；其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。铁电存算器件包括：衬底；所述衬底内形成有沟道层，所述沟道层的两侧形成有源极和漏极；依次形成在所述沟道层的上的阻挡层、栅介质层以及金属栅；其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种铁电场效应管及其制备方法以及铁电存算器件。
背景技术
目前，为了进一步提高未来大规模集成电路系统性能，降低功耗，解决功耗和性能之间的矛盾，国内外对各类型器件的研发已经广泛开展。近年来，存算一体器件作为一种新兴的微电子器件，自身同时具备存储与计算的功能，在基础器件层面突破了冯诺依曼架构存算分离问题，受到了学术界和工业界的广泛关注，成为降低功耗和提升性能的研究热点，被工业界和学术界一直认为是未来的发展趋势。依托存算一体技术，数据不再需要单独的运算部件来完成计算，而是在存储单元中完成存储和计算，消除了数据访存延迟和功耗，从而大幅度替身器件的性能，降低芯片功耗。
与磁性隧道结(MTJ)，电阻性RAM(随机存取存储器，Random Access Memory)甚至是基于SRAM(静态随机存取存储器，Static Random-Access Memory)的存算技术相比，基于Fe-FET(Fe-Field Effect Transistor铁电场效应管)的存算技术表现出优异的阵列级性能特征。
但在Fe-FET的存算器件技术中，由于其单一的Fe场效应机制导致其需要多个器件构造较为复杂逻辑门单元(如XNOR,XOR等)，极大地增加了系统的复杂度高。同时，由于此单一机制的限制，基于其的存算单元面临实现可重构操作较难以及可重构逻辑门类型少的问题。
发明内容
本发明的目的在于提供一种铁电场效应管及其制备方法以及铁电存算器件，用于解决现有基于Fe-FET的布尔逻辑门实现技术中由于单一场效应机制导致的逻辑门单元复杂度高以及可重构类型少的问题。
第一方面，本发明提供一种铁电场效应管，包括：衬底；形成在衬底内的源掺杂区和漏掺杂区。依次形成在衬底上的阻挡层、栅介质层以及金属栅；其中，栅介质层为具有电畴反转以及电荷俘获能力的材料层。
与现有技术相比，本发明提供的铁电场效应管的栅介质层为具有电畴反转以及电荷俘获能力的材料层。在本发明提供的铁电场效应管中，通过引入具有电畴反转以及电荷俘获能力的栅介质层，结合电畴反转和电荷俘获双物理过程，通过外加时序栅压来改变栅介质层电畴反转与电荷俘获的状态，以固定栅压下的电流为输出，可以实现基于单铁电场效应管的逻辑门功能。
当利用本发明提供的铁电场效应管制作铁电存算器件时，可以通过改变栅压来实现栅介质层电畴反转与电荷俘获双物理状态程度的调节，从而可以实现铁电存算器件的可重构方案设计，进而实现多种布尔逻辑。以解决现有基于Fe-FET的布尔逻辑门实现技术中由于单一场效应机制导致的逻辑门单元复杂度高以及可重构类型少的问题。
第二方面，本发明还提供了一种铁电存算器件，铁电存算器件包括：衬底；所述衬底内形成有沟道层，所述沟道层的两侧形成有源极和漏极；
依次形成在所述沟道层上的阻挡层、栅介质层以及金属栅。其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。
与现有技术相比，本发明提供的铁电存算器件的栅介质层为具有电畴反转以及电荷俘获能力的材料层。在铁电存算器件中，通过引入具有电畴反转以及电荷俘获能力的栅介质层，结合电畴反转和电荷俘获双物理过程，通过外加时序栅压来改变栅介质层电畴反转与电荷俘获的状态，以固定栅压下的电流为输出，实现铁电存算器件。
且本发明提供的铁电存算器件可以通过改变栅压来实现栅介质层电畴反转与电荷俘获双物理状态程度的调节，从而可以实现铁电存算器件的可重构方案设计，进而实现多种布尔逻辑。以解决现有基于Fe-FET的布尔逻辑门实现技术中由于单一场效应机制导致的可重构逻辑门单元类型少的问题。
第三方面，本发明还提供了一种铁电场效应管的制备方法，包括：
提供衬底；所述衬底内形成有源掺杂区和漏掺杂区；
依次在所述衬底上形成阻挡层、栅介质层以及金属栅；其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。
与现有技术相比，本发明提供的铁电场效应管的制备方法的有益效果与上述第一方面提供的铁电场效应管的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的一种铁电存算器件的结构示意图；
图2为本发明实施例提供的一种向铁电存算器件施加栅压的示意图；
图3-图6为本发明实施例提供的一种铁电存算器件的栅介质层在不同栅压下的不同状态的示意图；
图7为本发明实施例提供的铁电存算器件的读出曲线图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
目前，为了进一步提高未来大规模集成电路系统性能，降低功耗，解决功耗和性能之间的矛盾，国内外对各类型器件的研发已经广泛开展。近年来，存算一体器件作为一种新兴的微电子器件，自身同时具备存储与计算的功能，在基础器件层面突破了冯诺依曼架构存算分离问题，受到了学术界和工业界的广泛关注，成为降低功耗和提升性能的研究热点，被工业界和学术界一直认为是未来的发展趋势。依托存算一体技术，数据不再需要单独的运算部件来完成计算，而是在存储单元中完成存储和计算，消除了数据访存延迟和功耗，从而大幅度替身器件的性能，降低芯片功耗。
与磁性隧道结(MTJ)，电阻性RAM甚至是基于SRAM的存算技术相比，基于Fe-FET的存算技术表现出优异的阵列级性能特征。
但在Fe-FET的铁电存算器件技术中，由于其单一的Fe场效应机制导致其需要多个器件构造较为复杂逻辑门单元(如XNOR,XOR等)，这就极大的提高了系统的复杂度高。同时，由于单一机制的存在，导致基于其的存算单元面临实现可重构操作较难以及可重构逻辑门类型少的问题。
基于此，本发明实施例提供了一种铁电场效应管，铁电铁电场效应管包括：衬底。形成在衬底内的源掺杂区和漏掺杂区。
依次形成在所述衬底上的阻挡层栅介质层以及金属栅；其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。基于此，在铁电场效应管中，通过引入具有电畴反转以及电荷俘获能力的栅介质层，结合电畴反转和电荷俘获双物理过程，通过外加时序栅压来改变栅介质层电畴反转与电荷俘获的状态，以固定栅压下的电流为输出，可以实现基于单铁电场效应管的逻辑门功能。
需要说明的是，在上述源掺杂区上形成金属电极，该金属电极形成为铁电场效应管的源极。在上述漏掺杂区上形成金属电极，该金属电极形成为铁电场效应管的漏极。该金属栅层可以形成为铁电场效应管的栅极。
在实际中，本发明实施例提供的铁电场效应管可以是PMOS管，也可以是NMOS管。
本发明实施例中不限定上述衬底、源掺杂区以及漏掺杂区的具体材质和掺杂类型。示例性的，衬底的材质可以是Si，衬底的掺杂类型为P型。
进一步的，上述栅介质层包括铪基铁电材料层、铪基反铁电材料层或氧化锆反铁电材料层中的一层或多层形成的叠层。
示例性的，上述栅介质层可以为铪基铁电材料层。
示例性的，上述栅介质层还可以为铪基反铁电材料层和氧化锆反铁电材料层形成的叠层。
本发明实施例提供的铁电场效应管依靠栅压写入数据，写入过程无功耗，有利于低功耗的实现。且该铁电场效应管利用铁电材料的极化状态以及电荷俘获/释放状态表示数据，由于极化翻转以及电荷俘获/释放具有极高的速度，可以在几十个纳秒内完成，因此，本发明实施例提供的铁电场效应管能够实现很快的读取和写入速度，同时由于极化翻转以及电荷俘获/释放所需的电压很低，不需要电荷泵等外围电路的辅助，因此，本发明实施例提供的铁电场效应管具有更低的功耗。
在本发明实施例中，上述阻挡层包括氧化铪层、氧化铝层或氧化镧层中的一层或多层形成的叠层。该阻挡层用于阻挡衬底中的电荷进入金属栅中，以防止漏电。
本发明实施例提供了一种铁电存算器件。该铁电存算器件包括：衬底内形成有沟道层，沟道层的两侧形成有源极和漏极；
依次形成在沟道层的上的阻挡层、栅介质层以及金属栅；其中，栅介质层为具有电畴反转以及电荷俘获能力的材料层。
示例性的，上述铁电存算器件可以为铁电鳍型存算器件，参照图1，铁电鳍型铁电存算器件包括衬底10。衬底10具有基部101以及位于基部101上的至少一个鳍部102；基部内形成有源极103和漏极104。铁电鳍型存算器件包括依次形成在每个所述鳍部102的上的阻挡层20、栅介质层30以及金属栅40；其中，所述栅介质层30为具有电畴反转以及电荷俘获能力的材料层。
作为一种具体的示例，上述衬底可以为硅衬底，也可以为SOI(Silicon-On-Insulator，绝缘衬底上硅)衬底，可以理解，所述衬底可以为任何合适的材质，本发明实施例对此不做限定。
在铁电存算器件为了隔离各有源区的情况下，该铁电存算器件的衬底上形成有浅沟槽隔离(shallow trench isolation,STI)。该浅槽隔离的制作材料可以为SiN、Si3N4、SiO2或SiC等绝缘材料。
本发明实施例提供的铁电存算器件，面向未来发展高性能存算一体化的新原理器件的要求，结合现今CMOS制作工艺，以铁电场效应管为基础，提出了一种铁电存算器件，该铁电存算器件通过引入具有电荷俘获和电畴反转能力的栅介质层，结合电荷俘获和电畴反转的双物理过程，以外加时序栅压VGSA作为一个输入，时序栅压VGSB作为第二个输入分别改变铁电栅介质层的荷俘获或电畴反转状态，以固定栅压VGSR和源漏电压VDS下的电流为输出，实现铁电存算器件。并且，通过改变栅压脉冲幅值或者脉宽可以实现对荷俘俘获与电畴反转双物理程度的调节，从而实现铁电存算器件的可重构方案，实现多种布尔逻辑。
进一步的，本发明实施例中提供的铁电存算器件中的栅介质层包括铪基铁电材料层、铪基反铁电材料层或氧化锆反铁电材料层中的一层或多层形成的叠层。
示例性的，上述栅介质层可以为铪基铁电材料层。
示例性的，上述栅介质层还可以为铪基反铁电材料层和氧化锆反铁电材料层形成的叠层。
阻挡层包括氧化铪层、氧化铝层或氧化镧层中的一层或多层形成的叠层。
示例性的，上述阻挡层可以为氧化铪层。
示例性的，上述阻挡层还可以为氧化铪层和氧化铝层形成的叠层。
本发明实施例中，所述沟道层包括硅层、锗层、锗硅层、In1-xGaxAs层或In1-xAlxAs层。
参照图2，示出了一种向铁电存算器件施加栅压的示意图，本发明实施例通过外加栅压VGS(输入A，输入B)改变栅介质层荷俘俘获与电畴反转的状态，以固定栅压下的电流为输出，实现铁电存算器件。
所施加在金属栅40上的电压为连续时序栅压脉冲，其包括第一个初始化脉冲(保证器件初始状态一致性)，第二个写脉冲(输入A)，第三个写脉冲(输入B)以及第四个读脉冲；其中对于写脉冲而言，定义正电压脉冲为逻辑“1”且负电压脉冲为逻辑“0”；写脉冲栅压下对应的电流(IDS@READ)为逻辑门输出，其中定义固定电流基准IDS REF,定义IDS@READ其满足IDS@READ>IDS REF时为为逻辑“1”且其满足IDS@READ<IDS REF时为为逻辑“0”。
参照图3、图4、图5和图6，当向铁电存算器件(以PMOS管为例)的金属栅40上施加连续时序栅压脉冲时，栅介质层具有不同的状态。
例如，参照图3，为向金属栅40上施加逻辑为“1”的“输入A”电压以及逻辑为“1”的“输入B”电压时，栅介质层具有如图3所示的第一状态。此时，上述铁电存算器件的栅介质中存在“铁电电畴方向向下”以及“空穴排空”的状态，导致PMOS阈值电压(VT)变大(图7中曲线1)。在固定电压(图7中VGSR)获得IDS@READ>IDS REF，得到输出逻辑“1”。
又例如，参照图4，为向金属栅40上施加逻辑为“1”的“输入A”电压以及逻辑为“0”的“输入B”电压时，栅介质层具有如图3所示的第二状态。此时，上述铁电存算器件的栅介质中存在“铁电电畴方向向上”以及“空穴填充”的状态，导致PMOS的VT变小(图7中曲线2)。在固定电压(图7中VGSR)获得IDS@READ<IDS REF，得到输出逻辑“0”。
又例如，参照图5，为向金属栅40上施加逻辑为“0”的“输入A”电压以及逻辑为“1”的“输入B”电压时，栅介质层具有如图3所示的第三状态。此时，上述铁电存算器件的栅介质中存在“铁电电畴方向向上”以及“空穴排空”的状态，导致PMOS的VT变小(图7中曲线3)。在固定电压(图7VGSR)获得IDS@READ<IDS REF，得到输出逻辑“0”。
再例如，参照图6，为向金属栅40上施加逻辑为“0”的“输入A”电压以及逻辑为“0”的“输入B”电压时，栅介质层具有如图3所示的第一状态。此时，上述铁电存算器件的栅介质中存在“铁电电畴方向向上”以及“空穴积累”的状态，导致PMOS的VT变小(图7曲线4)。在固定电压(图7中VGSR)获得IDS@READ>IDS REF，得到输出逻辑“1”。
即输入电压逻辑为“1”“1”和“0”“0”时，得到输出电压逻辑为“1”；输入电压逻辑为“1”“0”和“0”“1”时，得到输出电压逻辑为“0”；即在单器件上实现异或逻辑。
本发明实施例中铁电存算器件的VT随栅压扫描范围的变化而变化，在-5V电压扫描之后，电畴被极化并且空穴被捕获在HZO层中。由于占主导地位的电荷俘获效应，器件的VT被移到了-1.5V。1V电压扫描后，VT开始向正值移动(减小)。当扫描电压增加到3V左右时，电荷俘获存储窗口达到峰值。当电压继续升高时，电畴反转行为开始主导器件的性能(VT负移)。
本发明实施例提供的铁电存算器件与当前主流先进CMOS工艺器件FinFET结合，并基于FinFET的器件，可以实现优异的阵列级性能，以及更高密度的存储。
基于以上分析，本发明实施例提供的铁电存算器件依靠栅压写入，写入过程无功耗，有利于低功耗系统的实现。且该铁电存算器件用于读/写的路径独立，同时依托现有CMOS电路设计基础，有利于基于Fe-FET器件的电路级存算系统的实现。
本发明实施例提供的铁电存算器件单纯依靠栅压实现可重构方案，不仅不会导致功耗增加，而且不需要额外的配置电压，极大的降低了器件以及系统功耗。
可以理解，本发明实施例中的铁电存算器件可以是PMOS器件或NMOS器件。
发明还提供了一种铁电场效应管的制备方法，包括：
提供衬底；所述衬底内形成有源掺杂区和漏掺杂区；
依次在所述衬底上形成阻挡层、栅介质层以及金属栅；其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。
与现有技术相比，本发明提供的铁电场效应管的制备方法的有益效果与本发明实施例提供的铁电场效应管的有益效果相同，此处不做赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种铁电场效应管，其特征在于，所述铁电场效应管包括：
衬底；
形成在所述衬底内的源掺杂区和漏掺杂区；
依次形成在所述衬底上的阻挡层、栅介质层以及金属栅；其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。
2.根据权利要求1所述的铁电场效应管，其特征在于，所述栅介质层包括铪基铁电材料层、铪基反铁电材料层或氧化锆反铁电材料层中的一层或多层形成的叠层。
3.根据权利要求1所述的铁电场效应管，其特征在于，所述阻挡层包括氧化铪层、氧化铝层或氧化镧层中的一层或多层形成的叠层。
4.一种铁电存算器件，其特征在于，所述铁电存算器件包括：
衬底；所述衬底内形成有沟道层，所述沟道层的两侧形成有源极和漏极；
依次形成在所述沟道层的上的阻挡层、栅介质层以及金属栅；其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。
5.根据权利要求4所述的铁电存算器件，其特征在于，所述栅介质层包括铪基铁电材料层、铪基反铁电材料层或氧化锆反铁电材料层中的一层或多层形成的叠层。
6.根据权利要求4所述的铁电存算器件，其特征在于，所述阻挡层包括氧化铪层、氧化铝层或氧化镧层中的一层或多层形成的叠层。
7.根据权利要求4所述的铁电存算器件，其特征在于，所述沟道层包括硅层、锗层、锗硅层、In1-xGaxAs层或In1-xAlxAs层。
8.一种铁电场效应管的制备方法，其特征在于，所述方法包括：
提供衬底；所述衬底内形成有源掺杂区和漏掺杂区；
依次在所述衬底上形成阻挡层、栅介质层以及金属栅；其中，所述栅介质层为具有电畴反转以及电荷俘获能力的材料层。
9.根据权利要求8所述的铁电场效应管的制备方法，其特征在于，所述栅介质层包括铪基铁电材料层、铪基反铁电材料层或氧化锆反铁电材料层中的一层或多层形成的叠层。
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