CN112927738B - 基于非易失器件的电路和电荷域存内计算方法 - Google Patents

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Abstract

本发明公开了一种基于非易失器件的在电荷域进行存内计算的单元电路及阵列电路，其中，单元电路包括一个电容和两个非易失器件，利用非易失器件实现信息的存储，同时单元电路可以完成外部输入和存储的信息之间的逻辑操作；多个单元电路之间通过电气连接的方式组合成若干行若干列的阵列布局，并且对同一列单元电路的逻辑操作的结果进行加权累加计算，并且不同列之间的计算可以并行。本发明所实现的存内计算具有高集成度、低功耗的优点，可以用于神经网络运算的加速等多种应用。

Description

基于非易失器件的电路和电荷域存内计算方法
技术领域
本发明涉及低功耗、高集成度存内计算设计技术领域，特别涉及一种基于非易失器件的单元电路和阵列电路，以及基于这种电路的电荷域存内计算方法。
背景技术
随着人工智能的兴起，数据的处理量日益增加，而基于冯诺依曼架构的现代计算机的计算性能和功耗受限于数据在存储单元和计算单元间的搬移，存内计算试图通过减少数据的搬移活动来解决这个问题。传统存储单元没有考虑存内计算，因此一个实用的存内计算实现是在考虑成本、功耗、可拓展性和稳定性等条件下，将计算单元和存储单元进行结合且接口便利的实现。
如图1所示，从应用角度来说，存内计算的工作可以在两个维度进行划分，存储器件是易失的还是非易失的，计算的方法是在电流域的还是电荷域。目前存内计算的大部分工作是在电流域进行的，即利用电压经过电阻后产生电流的相加，用感测放大器(SenseAmplifiers，SA)来感知电流大小，完成计算；在电荷域进行的计算，指利用电容上的电荷的分布变化，用SA感知电压的大小，完成计算。和传统的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)器件相比，非易失存储器可能拥有更高的集成度和更低的漏电电流。和电流模式的计算相比，在电荷域进行的电压模式的计算可以没有静态功耗，且可能提供更好的线性度。目前已有的工作涵盖了易失器件+电流域、非易失器件+电流域、易失器件+电荷域三种组合形式。
易失器件+电流域的优势是工艺可靠性好，不足是集成度低，闲置及计算功耗大；非易失器件+电流域的优势是集成度高，闲置功耗低，不足是计算功耗大；易失器件+电荷域的优势是工艺可靠性好，计算功耗小，不足是集成度低，闲置功耗大。之前的非易失器件，比如自旋转移力矩磁阻性随机存取存储器(spin-transfer torque magnetic random-access memory，STT-MRAM)、忆阻器(resistive random-access memory，RRAM)、相变存储器(phase-change random-access memory，PCRAM)，两个态之间的电流通断比(on/offratio)相对较低，一般小于104，因此很难进行非易失器件+电荷域的存内计算工作。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的第一个目的在于提出一种单元电路，充分利用器件非易失特性，可以在电荷域实现同或逻辑计算，从而可以降低功耗、提高存储密度。
本发明的第二个目的在于提出一种单元电路的同或逻辑计算的操作方法。
本发明的第三个目的在于提出一种包括多个单元电路的阵列电路。
为达到上述目的，本发明第一方面实施例提出了一种单元电路，所述单元电路包括：第一存储器、第二存储器和电容，接口包括第一位线、第二位线、第三位线、第一字线、第二字线，其中，所述第一存储器和所述第二存储器均为非易失存储器，且均包括控制端、第一检测端和第二检测端，其中，所述第一存储器和所述第二存储器均通过对所述控制端、所述第一检测端和所述第二检测端的电流电压进行控制，以调整所述第一检测端和所述第二检测端之间的阻抗特性，并且所述阻抗特性存储在所述第一存储器和所述第二存储器中；所述电容的一端和所述第一存储器的第二检测端、所述第二存储器的第二检测端相连，所述电容的另一端和所述第三位线相连；所述第一存储器的第一检测端和所述第一字线相连，所述第一存储器的控制端和所述第一位线相连；所述第二存储器的第一检测端和所述第二字线相连，所述第二存储器的控制端和所述第二位线相连。
本发明实施例的单元电路，是一类基于具有非易失特性器件的在电荷域进行存内计算的单元电路，包括一个电容和两个非易失器件，利用非易失器件实现信息的存储，同时单元电路可以完成外部输入和存储的信息之间的逻辑操作，充分利用器件非易失特性，可以在电荷域实现同或逻辑计算，从而可以降低功耗、提高存储密度。
另外，根据本发明上述实施例的单元电路还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，所述第一存储器和所述第二存储器中至少一个为铁电晶体管，并且所述铁电晶体管的栅极连接到所述控制端，源级和漏级连接到所述第一检测端和所述第二检测端。
进一步地，在本发明的一个实施例中，在所述第一存储器和所述第二存储器均为铁电晶体管时，所述第一存储器和所述第二存储器存储的状态互为对偶状态。
进一步地，在本发明的一个实施例中，在对所述第一存储器和所述第二存储器进行写操作时，将所述第一位线和所述第二位线分别设置为特定的电压，使得其中一个存储器存储高阻态，另一个存储器存储低阻态。
进一步地，在本发明的一个实施例中，在对所述第一存储器和所述第二存储器进行写操作时，动态调整所述第一字线和所述第二字线的电平。
为达到上述目的，本发明第二方面实施例提出了一种根据上述实施例所述的单元电路的同或逻辑计算的操作方法，包括使所述第三位线电气悬空，随后通过所述第一字线和所述第二字线输入同或逻辑计算的一组操作数据；通过所述第三位线电压的变化获得所述第一字线和所述第二字线输入的数据与所述第一存储器和所述第二存储器存储的数据之间的同或逻辑运算结果。
本发明实施例的单元电路的同或逻辑计算的操作方法，利用非易失器件实现信息的存储，同时单元电路可以完成外部输入和存储的信息之间的逻辑操作，充分利用器件非易失特性，可以在电荷域实现同或逻辑计算，从而可以降低功耗、提高存储密度。
为达到上述目的，本发明第三方面实施例提出了一种包括多个单元电路的阵列电路，至少采用了一个如上述实施例所述电路结构的单元电路，且所述的阵列电路的部分或全部单元通过电气连接的方式组合成多行多列的布局方式，且所述电气连接方式为：同一列的部分或全部单元的第一位线、第二位线、第三位线电气相连，同一行的部分或全部单元的第一字线、第二字线电气相连。
本发明实施例的包括多个单元电路的阵列电路，多个单元电路之间通过电气连接的方式组合成若干行若干列的阵列布局，并且对同一列单元电路的逻辑操作的结果进行加权累加计算，并且不同列之间的计算可以并行，具有高集成度、低计算功耗的优点，并可以有效地改善易失器件闲置状态下的漏电问题，是一类可以实现极大降低功耗、提高存储密度的存内计算电路。
另外，根据本发明上述实施例的包括多个单元电路的阵列电路还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，其中，在对其中所述阵列电路进行写操作时，可逐行进行，每个单元中两个存储器的稳定存储状态为对偶形式，控制所述位线与字线，使所述单元电路中的存储器的阻抗状态与所需要存储的数据一致。
进一步地，在本发明的一个实施例中，其中，在对其中所述阵列电路进行乘累加操作时，控制一列或多列同时进行，同一列的单元进行同或逻辑操作，通过评估对第三位线的电气特性的影响分辨乘累加计算的结果。
进一步地，在本发明的一个实施例中，其中，所述阵列电路支持工作模式和空闲模式，其中，在所述工作模式下进行写操作或乘累加操作，在所述空闲模式下通过控制字线和位线的电压。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为相关技术中存内计算的工作方式示意图；
图2为根据本发明实施例的单元电路的结构示意图；
图3为根据本发明实施例的MOM电容和MIM电容的一种结构示意图；
图4为根据本发明实施例的铁电晶体管的电路符号示意图；
图5为根据本发明实施例的铁电晶体管的一种结构示意图；
图6为根据本发明实施例的铁电晶体管漏源电导-栅源电压滞回特性曲线的一种典型情况示意图；
图7为根据本发明实施例的一种写操作示意图；
图8为根据本发明实施例的一种同或逻辑操作示意图；
图9为根据本发明实施例的一种阵列结构示意图；
图10为本发明实施例和对比工作的乘累加操作时等效电容对比图；
图11为根据本发明实施例的一种阵列结构乘累加操作示意图；
图12为根据本发明实施例的一种电容偏差对于乘累加结果影响的仿真图；
图13为根据本发明实施例的一种通断比对于乘累加结果影响的仿真图；
图14为根据本发明实施例的阵列空闲模式示意图；
图15为本发明实施例和其他工作乘累加操作能耗对比仿真图；
图16为根据本发明实施例的本发明实施例和其他工作乘累加操作能耗对比仿真图；
图17为根据本发明实施例的一种电容偏差对于神经网络推断准确率影响的仿真图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
目前，拥有极高CMOS工艺兼容性和通断比(>106)的铁电晶体管已经出现，而且铁电晶体管具有三个端口，因此通过控制栅极电压完成存储状态改变，写的时候没有直流功耗，利用这些特点可以进行器件和电路的联合优化。
本发明使用非易失器件作为存储单元，在电荷域进行计算的存内计算工作。
铁电晶体管的操作很方便。以N型铁电晶体管为例，单个铁电晶体管可以通过控制栅极电压和源极电压的差值的方式来改变铁电晶体管的极化状态，当电压差在一定范围内时，铁电晶体管存储的信息保持不变；当电压差大于一定正值时，铁电晶体管变为正向极化状态，漏极和源极间为低阻态，存储‘1’；当电压差小于一定负值时，铁电晶体管变为负向极化状态，漏极和源极间为高阻态，存储‘0’。在实际应用中，也可以用高阻态存储‘1’、用低阻态存储‘0’。本发明描述中为了避免混淆，用低阻态代表‘1’，高阻态代表‘0’。对单个铁电晶体管进行读操作时，保持栅极电压和漏极电压的差值在一定范围内，以保持铁电晶体管存储的信息保持不变，漏极和源极间加一个小的电压差，根据漏极和源极间电流的大小分辨漏极和源极间电阻的状态，从而获得存储的信息。
在卷积神经网络(convolutional neural network，CNN)中，乘累加操作是推断过程的关键操作和主要能耗来源。根据现有研究工作的报道，利用+1，-1二值权重和输入训练的神经网络，可以把乘法简化为同或操作。二值神经网络已经在MNIST等小的数据集上显示了它的成功之处，最近的一些工作已经拓展到利用低精度量化的方式在ImageNet等大数据集上进行算法优化，相比高精度的网络获得了很小的准确率损失和很低的能耗。
本发明所实现的存内计算具有高集成度、低功耗的优点，可以用于神经网络运算的加速等多种应用，从而至少在一定程度上解决涉及低功耗存内计算设计以及高集成度存内计算设计相关技术中的技术问题之一。
下面参照附图描述根据本发明实施例提出的基于非易失器件的在电荷域进行存内计算的单元电路及阵列电路，首先将参照附图描述根据本发明实施例提出的单元电路。
图2是本发明一个实施例的单元电路的结构示意图。
如图2所示，该单元电路包括第一存储器M1、第二存储器M2和电容CM，接口包括第一位线BL、第二位线BLB、第三位线ScL、第一字线WL、第二字线WLB。
其中，第一存储器M1和第二存储器M2均包括控制端、第一检测端和第二检测端，其中，第一存储器M1和第二存储器M2均通过对控制端、第一检测端和第二检测端的电流电压进行控制，以调整第一检测端和第二检测端之间阻抗特性，并且阻抗特性存储在第一存储器M1和第二存储器M2中；电容CM的一端和第一存储器M1的第二检测端、第二存储器M2的第二检测端相连，电容CM的另一端和第三位线ScL相连；第一存储器M1的第一检测端和第一字线WL相连，第一存储器M1的控制端和第一位线BL相连；第二存储器M2的第一检测端和第二字线WLB相连，第二存储器M2的控制端和第二位线BLB相连。
需要说明的是，电容可通过金属-绝缘体-金属电容(Metal-Insulator-Metalcapacitor，MIM)、金属-氧化物-金属电容(Metal-Oxide-Metal capacitor，MOM)、晶体管的栅极电容或其他形式的电容实现，在此不做具体限定。其中，图3为本发明实施例可以使用的MIM电容和MOM电容的一种结构示意。
在本发明一个实施例中，第一存储器M1和第二存储器M2中至少一个可以为铁电晶体管，并且铁电晶体管的栅极连接到控制端，源级和漏级连接到第一检测端和第二检测端；其中，在第一存储器M1和第二存储器M2均为铁电晶体管时，第一存储器M1和第二存储器M2存储的状态互为对偶状态。
需要说明的是，在本发明实施例中，铁电晶体管仅是一个示例，所有具有非易失滞回特性的有高on/off ratio的器件理论上都可以用于搭建本发明实施例中提出的存内计算电路。
以铁电晶体管为例，本发明实施例中使用的铁电晶体管的电路符号如图4所示，使用的铁电晶体管的一种结构示意如图5所示，铁电晶体管漏源电导-栅源电压滞回特性曲线的一种典型情况如图6所示，利用铁电晶体管的滞回特性以及控制晶体管，可以搭建如图2所示的存内计算的单元电路。
下面将详细描述本发明实施例的单元电路的两大基本操作：写操作以及同或逻辑操作。
在本发明一个实施例中，在对第一存储器M1和第二存储器M2进行写操作时，将第一位线BL和第二位线BLB分别设置为不同的电压，使得其中一个存储器存储高阻态，另一个存储器存储低阻态；其中，在对第一存储器M1和第二存储器M2进行写操作时，可以动态调整第一字线WL和第二字线WLB的电平。
具体而言，如图7所示，写操作分为两个阶段，两个采用铁电晶体管的存储器(M1、M2)中的存储的数据的状态为对偶的(即一个晶体管存储“0”，另一个晶体管存储“1”)。对于写操作中被选中的行，第一阶段，将第一字线(WL)、第二字线(WLB)、第三位线(ScL)下拉至低电压，例如接地电压(GND)，铁电晶体管的栅极电压分别设为高电压(例如Vwrite)和低电压(例如GND)来写入两个状态，第二阶段，将第一字线和第二字线上拉到高电压(例如Vwrite)，其余电压保持不变。对于未被选中的行，第一字线和第二字线保持在高电压和低电压中间的区域，例如Vwrite/2，以避免铁电晶体管的存储状态发生改变。以如图7中的情况为例，第一位线(BL)设为Vwrite，第二位线(BLB)设为GND，第三字线(ScL)设为GND；第一字线(WL)和第二字线(WLB)在第一阶段均设为GND，在第二阶段均设为Vwrite。当VGS＝–Vwrite或VGS＝Vwrite时，铁电晶体管有效地写“1”或“0”。
进一步地，图8展示了一种单元电路的同或逻辑操作的具体实现方式，具体地：BL，BLB均设为GND，第三位线(ScL)保持悬浮态。输入数据成对输入‘1/0’或‘0/1’，WL/WLB分别设为VDD/GND或GND/VDD。由于M1和M2总是有且只有一个存储‘1’状态，当偏置在VDD的第一字线(WL)或第二字线(WLB)和存有‘1’状态的铁电晶体管相连时，X点的电压被上拉到VDD；反之，当偏置在GND的第一字线(WL)或第二字线(WLB)和存有‘1’状态的铁电晶体管相连时，X点的电压被下拉到GND。图8显示了四种可能的情况，WL上的输入电压和M1的状态做同或逻辑运算。
根据本发明实施例提出的基于具有非易失特性器件在电荷域进行存内计算的单元电路，具有高集成度、低计功耗的优点，并可以有效地改善闲置状态下的漏电问题，是一类可以实现极大降低功耗、提高存储密度的存内计算电路。
其次参照附图描述根据本发明实施例提出的包括多个单元电路的阵列电路。
图9是本发明一个实施例的包括多个单元电路的阵列电路的结构示意图。
如图9所示，该包括多个单元电路的阵列电路，至少采用了一个如上述实施例电路结构的单元电路，且阵列电路的部分或全部单元通过电气连接的方式组合成多行多列的布局方式，且电气连接方式为：同一列的部分或全部单元的第一位线、第二位线、第三位线短接，同一行的部分或全部单元的第一字线、第二字线短接。
可以理解的是，本发明实施存内计算的电路的阵列能耗在于给电容充电，相比于相机技术中的工作方式(让每个单元的电容一端接地，直接给每个同或逻辑运算为‘1’的单元的电容另一端直接充电)，在同或逻辑运算结果为‘1’的单元个数所占比例超过一定数值后，大部分计本发明的设计可以极大的减少计算过程中的功耗，在单元电容相等，阵列规模均为128x128的情况下，本发明实施例设计充电时的等效电容只有相机技术中的工作的33.3％。图10是根据图9所示电路及相关技术中电路的进行乘累加运算时需要充电的等效电容的对比图，其中，单元电容为1.2fF，阵列大小为128x128。此外，在闲置状态下，本发明实施例中的存内计算电路几乎没有漏电，能极大地改善易失器件在闲置状态下的漏电问题。
在本发明的一个实施例中，在对其中阵列电路进行写操作时，可逐行进行，每个单元中两个存储器的稳定存储状态为对偶形式，控制位线与字线，使单元电路中的铁电晶体管状态与所需要存储的数据一致。
进一步地，在本发明的一个实施例中，在对其中阵列电路进行乘累加操作时，控制一列或多列同时进行，同一列的单元进行同或逻辑操作，通过评估对第三位线的电气特性的影响分辨乘累加计算的结果。
具体而言，图11展示了一种阵列电路中的某一列做乘累加操作的一种具体实现方式。乘累加操作有两个阶段：第一阶段，WL、WLB、BL和BLB设为GND，M1和M2必有一个处于低阻态，因此电容下极板可以放电至GND，ScL先接GND再置为悬浮态；第二阶段，BL和BLB设为GND,ScL保持悬浮态，WL和WLB根据输入信号设置为VDD/GND或GND/VDD，每个单元电路做图8所示的同或逻辑操作，对于二值神经网络，乘法操作和同或操作相同，因此，整列电路做归一化的乘累加操作，ScL得到一个VDD到GND的电压值。
图12展示了电容偏差对于图11所示电路进行的乘累加结果影响的仿真结果，其中，横坐标为该列各个单元电路同或逻辑操作结果为‘1’的所占比例，纵坐标为乘累加操作结果的标准差，不同的曲线为不同电容标准差下的仿真结果。有图可知，电容偏差越大，对于乘累加结果影响越大。
图13展示了在电容偏差和器件间偏差一定的情况下，均值通断比对于图11所示电路进行的乘累加结果影响的仿真结果，其中，横坐标为该行各个单元电路同或逻辑操作结果为‘1’的所占比例，纵坐标为归一化的乘累加误差。有图可知，均值通断比越大，对于乘累加结果影响越小。
进一步地，在本发明的一个实施例中，阵列电路支持工作模式和空闲模式，其中，在工作模式下进行写操作或乘累加操作，在空闲模式下通过控制字线和位线的电压，电路单元存储的信息具备非易失特性。
具体而言，图14展示了图9所示阵列电路的一种空闲模式配置方式，所有字线和位线接地，减少阵列功耗，电路单元存储的信息具备非易失特性。工作模式下按相应写操作或乘累加操作配置各字线和位线的电压。
图15为图9所示阵列电路和相关技术中涉及的阵列电路，在不同时钟频率下，整个阵列做乘累加操作的能量消耗的对比结果，可以发现本发明的实施例在能耗上具有明显优势。
进一步地，图16是本发明一个实施例的阵列电路用于二值神经网络加速器的结构示意图，权重存在铁电晶体管中，特征图通过WL/WLB输入，乘累加运算的结果通过输出检测接口进行后续其他操作。该二值神经网络加速器，单元电路可以用至少有一个采用如上述实施例的基于电荷域具有非易失特性器件的存内计算的单元电路代替。多个单元电路以多行多列形式排列，并且同一行内的单元电路之间通过字线相连，同一列内的单元电路之间通过位线相连，支持按行进行信息的写操作和按列进行信息的乘累加操作，乘累加操作可支持多列的并行计算。
图17为利用图16所示神经网络加速器，配合其他必要电路，探究电容偏差对于整体神经网络推断过程的最终准确率的影响的仿真结果，其中，横坐标为归一化之后的电容标准差，纵坐标为推断过程的最终准确率，图中的每一个点表示一次仿真过程，可以看出本发明实施例对于电容的偏差容忍度很高。
需要说明的是，前述对基于具有非易失特性器件的在电荷域进行存内计算单元电路实施例的解释说明也适用于该实施例的包括多个单元电路的阵列电路，此处不再赘述。
根据本发明实施例提出的包括多个单元电路的阵列电路，具有高集成度、低计算功耗的优点，并可以有效地改善易失器件闲置状态下的漏电问题，是一类可以实现极大降低功耗、提高存储密度的存内计算电路。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种单元电路，其特征在于，所述单元电路包括：第一存储器、第二存储器和电容，接口包括第一位线、第二位线、第三位线、第一字线、第二字线，其中，
所述第一存储器和所述第二存储器均为非易失存储器，且均包括控制端、第一检测端和第二检测端，其中，所述第一存储器和所述第二存储器均通过对所述控制端、所述第一检测端和所述第二检测端的电流电压进行控制，以调整所述第一检测端和所述第二检测端之间的阻抗特性，并且所述阻抗特性存储在所述第一存储器和所述第二存储器中；
所述电容的一端和所述第一存储器的第二检测端、所述第二存储器的第二检测端相连，所述电容的另一端和所述第三位线相连；
所述第一存储器的第一检测端和所述第一字线相连，所述第一存储器的控制端和所述第一位线相连；以及
所述第二存储器的第一检测端和所述第二字线相连，所述第二存储器的控制端和所述第二位线相连。
2.根据权利要求1所述的单元电路，其特征在于，所述第一存储器和所述第二存储器中至少一个为铁电晶体管，并且所述铁电晶体管的栅极连接到所述控制端，源级和漏级连接到所述第一检测端和所述第二检测端。
3.根据权利要求2所述的单元电路，其特征在于，在所述第一存储器和所述第二存储器均为铁电晶体管时，所述第一存储器和所述第二存储器存储的状态互为对偶状态。
4.根据权利要求1所述的单元电路，其特征在于，在对所述第一存储器和所述第二存储器进行写操作时，将所述第一位线和所述第二位线分别设置为特定的电压，使得其中一个存储器存储高阻态，另一个存储器存储低阻态。
5.根据权利要求4所述的单元电路，其特征在于，在对所述第一存储器和所述第二存储器进行写操作时，动态调整所述第一字线和所述第二字线的电平。
6.一种包括多个单元电路的阵列电路，其特征在于，至少采用了一个如权利要求1-5任一项所述电路结构的单元电路，且所述阵列电路的部分或全部单元通过电气连接的方式组合成多行多列的布局方式，且所述电气连接方式为：同一列的部分或全部单元的第一位线、第二位线、第三位线电气相连，同一行的部分或全部单元的第一字线、第二字线电气相连。
7.根据权利要求6所述的阵列电路，其特征在于，其中，
在对其中所述阵列电路进行写操作时，可逐行进行，每个单元中两个存储器的稳定存储状态为对偶形式，控制所述位线与字线，使所述单元电路中的存储器的阻抗状态与所需要存储的数据一致。
8.根据权利要求6或7所述的阵列电路，其特征在于，其中，
在对其中所述阵列电路进行乘累加操作时，控制一列或多列同时进行，同一列的单元进行同或逻辑操作，通过评估对第三位线的电气特性的影响分辨乘累加计算的结果。
9.根据权利要求8所述的阵列电路，其特征在于，其中，
所述阵列电路支持工作模式和空闲模式，其中，在所述工作模式下进行写操作或乘累加操作，在所述空闲模式下通过控制字线和位线的电压。
10.一种根据权利要求1-5任一项所述的单元电路的同或逻辑计算的操作方法，其特征在于，包括：
使所述第三位线电气悬空，随后通过所述第一字线和所述第二字线输入同或逻辑计算的一组操作数据；
通过所述第三位线电压的变化获得所述第一字线和所述第二字线输入的数据与所述第一存储器和所述第二存储器存储的数据之间的同或逻辑运算结果。
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