TWI514390B - 非揮發性半導體記憶體及資料讀出方法 - Google Patents

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Description

非揮發性半導體記憶體及資料讀出方法
本發明係有關於非揮發性半導體記憶體，且特別有關於NAND型快閃記憶體的讀出。
一般NAND型快閃記憶體包括由複數個NAND串列以矩陣方向配置而成的記憶體陣列。NAND串列具有串聯連接之複數個記憶單元以及連接至其兩端的位元線選擇電晶體和源極線選擇電晶體。第1圖為表示形成於記憶體陣列內之NAND串列的組成的電路圖。在記憶體陣列中，由複數個記憶體單元串聯連接而成之NAND串列(以下稱為單元單位NU)被以矩陣方向複數形成。如圖所示之例子中，1個單元單位NU的組成包括串聯連接之32個記憶體單元MCi(i=0,1,...,31)以及連接至其兩端之位元線選擇電晶體BST和源極線選擇電晶體SST。位元線選擇電晶體BST之汲極連接至其所對應的1條位元線GBL，源極線選擇電晶體SST之源極連接至共同源線SL。記憶體單元MCi的控制閘極連接至字元線WLi。位元線選擇電晶體BST和源極線選擇電晶體SST的閘極分別連接至與字元線WLi平行延伸的選擇閘極線SGD和SGS。
一般來說，記憶單元包括具有N型擴散區的源 極/汲極、形成於源極/汲極之間的通道之上的穿隧氧化物膜、形成於穿隧氧化物膜上的浮動閘極(電荷蓄積層)以及透過介電質膜形成於浮動閘極上之控制閘極。一般而言，當浮動閘極沒有蓄積電荷時，也就是寫入資料「1」時，閾值為負，而記憶體單元為正常開啟(normally on)。當電子蓄積於浮動閘極中時，也就是寫入資料「0」時，閾值往正值方向偏移，而記憶體單元為正常關閉(normally off)。
在進行讀出操作時，L位準(例如0V)施加於所選擇之記憶體單元的控制閘極上，H位準(例如4.5V)施加於其他沒有被選擇之記憶體單元的控制閘極上，開啟位元線選擇電晶體BST和源極線選擇電晶體SST，並感測位元線GBL的電位。在將資料程式化(寫入)至記憶體單元時，將0V施加於記憶體單元基板的P井區以及汲極、通道和源極，將高電壓之程式化電壓Vpgm(例如20V)施加於所選擇之記憶體單元的控制閘極，將中間電位(例如10V)施加於沒有選擇之記憶體單元的控制閘極，開啟位元線選擇電晶體BST，關閉源極線選擇電晶體SST，將對應於資料「0」或「1」的電位供應至位元線GBL。在進行抹除操作時，將0V施加於區塊(block)內之所選擇的記憶體單元的控制閘極，將高電壓(例如20V)施加於P井區，浮動閘極的電子被拉向基板，因此以區塊為單位抹除資料。
在NAND型快閃記憶體中會利用頁面緩衝器來從記憶體陣列讀出或寫入資料。在進行讀出操作時，將記憶體陣列中所選擇之頁面的資料透過位元線平行送至頁 面緩衝器，頁面緩衝器所儲存之資料係根據時脈訊號依序輸出。在進行寫入操作時，根據時脈訊號，將資料依序輸入至頁面緩衝器，接著，透過位元線將資料從頁面緩衝器寫入至記憶體陣列中所選擇的頁面。根據專利文獻1所示的NAND型快閃記憶體，所輸入的位址資訊會被設定並根據該位址資訊選擇頁面。在將所選擇之頁面的資料從記憶體陣列從記憶體陣列傳送至頁面緩衝器的期間，該NAND型快閃記憶體會輸出用來通知禁止從外部存取的忙碌訊號。而在資料傳送完成後，該NAND型快閃記憶體會輸出用來通知允許從外部存取的就緒(ready)訊號。
專利文獻：
專利文獻1 日本專利公開第2002-93179號公報
第2A圖為根據先前技術之快閃記憶體的連續頁面讀出操作的時間圖。在此，如第2A(A)圖所示，圖中為從頁面位址M、行位址(column address)N開始進行的連續頁面讀出。回應外部控制訊號CLE，讀出模式之指令「00h」由指令暫存器取入，並解碼指令「00h」以開始讀出模式。接著，回應位址鎖存賦能訊號ALE以及#WE，在列(row)和行(column)位址資料由位址暫存器依序取入之後，輸入用於頁面讀出的指令「30h」。回應指令「30h」，從RY/#BY之輸出銷(output pin)輸出表示於tR期間禁止存 取的L位準的忙碌(busy)訊號。在忙碌訊號之後，輸入用來增值(increment)用於連續頁面讀出之頁面位址的指令「31h」。回應指令「31h」的輸入，輸出時間長度為tRCBSY的忙碌訊號。如第2A(A)圖所示，所選擇之頁面M的資料係透過位元線傳送至頁面緩衝器PB，回應外部控制訊號#RE，將行位址增值以將頁面緩衝器PB所保存的資料串列輸出(serial output)。
當頁面M的資料輸出結束之後，回應指令「31h」的輸入，將頁面位址增值為M+1，並輸出忙碌訊號(tRCBSY)。第2A(C)圖表示將頁面M+1的資料傳送至頁面緩衝器PB的情形。當傳送資料至頁面緩衝器PB結束時，輸出就緒訊號，並將頁面緩衝器PB內的資料串列輸出。
連續頁面讀出係在不再輸入指令「31h」時結束，或者根據輸入連續頁面讀出之最後讀出指令「3Fh」結束。第2B圖所示為輸入指令「3Fh」的例子。在輸入頁面M的位址之後，輸入連續頁面讀出的指令「31h」，當頁面M的資料輸出結束時，輸入指令「3Fh」以指示進行最後一次的頁面位址增值，然後輸出頁面M+1的資料。
如第3圖所示，頁面緩衝器PB包括2段式連接之資料暫存器L1和L2，以藉由管線(pipeline)操作進行資料的輸入/輸出。如第3A圖所示，根據從外部輸入之位址選擇了頁面M並將所選擇之頁面M的資料傳送至資料暫存器L1為止的期間係對應至最初的忙碌訊號的期間tR。接著，資料暫存器L1所保存的資料被平行傳送至資料暫存 器L2。當傳送資料至資料暫存器L2結束時，選擇藉由指令「31h」將頁面位址增值所對應的下一頁面M+1，並將所選擇的頁面M+1的資料傳送至資料暫存器L1。選擇頁面M+1並將所選擇的頁面M+1的資料傳送至資料暫存器L1為止的期間係對應至忙碌訊號的期間tRCBSY。在頁面M+1的資料傳送至資料暫存器L1的期間當中，頁面M的資料從資料暫存器L2輸出。
如上所述，由於習知的頁面緩衝器PB一次控制一整個頁面的資料，當進行連續頁面讀出時，在頁面邊界(boundary)和/或區塊邊界常會發生如空隙(gap)一般的期間tRCBSY，因此會有無法進行連續資料讀出的問題。除此之外，由於忙碌期間tRCBSY比從頁面緩衝器PB讀出資料的讀出週期(read cycle)期間(tRC)長，在進行大量頁面的連續讀出時，整體讀出所需的時間會變長。
有鑑於此，本發明的目的在於提供可以解決上述先前技術之問題並進行高速資料讀出的非揮發性半導體記憶體。
本發明一實施例提供一種非揮發性半導體記憶體，包括：一記憶體陣列，包括複數個記憶體單元；一選擇裝置，根據位址資訊選擇該記憶陣列的頁面；一資料保存裝置，保存由該選擇裝置所選擇的頁面資料；以及一輸出裝置，輸出該資料保存裝置所保存的資料；其中該資料保存裝置包括：第一資料保存裝置，從該記憶體陣列的 頁面接收資料；第二資料保存裝置，接收從該第一資料保存裝置傳送來的資料；以及資料傳送裝置，配置於該第一資料保存裝置和該第二資料保存裝置之間；其中在該輸出裝置輸出該第二資料保存裝置之第一部份的資料的期間，該資料傳送裝置將該第一資料保存裝置之第二部份的資料傳送至該第二資料保存裝置，並且在該輸出裝置輸出該第二資料保存裝置之第二部份的資料的期間，該資料傳送裝置將該第一資料保存裝置之第一部份的資料傳送至該第二資料保存裝置。該非揮發性半導體記憶體更包括：一錯誤訂正裝置，進行資料的錯誤訂正；其中在輸出該第二資料保存裝置之第一部分的資料的期間，該錯誤訂正裝置對該第二資料保存裝置之第二部份的資料進行錯誤訂正，並且在輸出該第二資料保存裝置之第二部份的資料的期間，該錯誤訂正裝置對對該第二資料保存裝置之第一部分的資料進行錯誤訂正。該資料傳送裝置包括：複數個傳送電晶體，用於將該第一資料保存裝置所保存的資料傳送至該第二資料保存裝置；其中該等傳送電晶體當中被選擇的傳送電晶體回應該輸出裝置輸出該第二資料保存裝置之第一部分或第二部份的資料而導通。該輸出裝置更包括一行位址計數器，在該行位址計數器達到第一部分或第二部份的之邊界的行位址時，該被選擇的傳送電晶體導通。該第一資料保存裝置包括分別對應於複數個位元線之一的複數個第一鎖存電路，該第二資料保存裝置包括分別對應於該等位元線之一的複數個第二鎖存電路，該第一資料保存裝置的一個 第一鎖存電路與第二資料保存裝置的一個第二鎖存電路係藉由二個傳送電晶體互相連接。該第一資料保存裝置和該第二資料保存裝置保存該記憶體陣列之一頁面份量的資料，該資料傳送裝置以1/2頁面為單位傳送該第一資料保存裝置所保存的資料。在進行連續頁面讀出時，該輸出裝置以頁面邊界沒有發生不連續的方式串列輸出該第二資料保存裝置所保存的資料。
本發明另一實施例提供一種資料讀出方法，適用於一非揮發性半導體記憶體，其中該非揮發性半導體記憶體包括：一記憶體陣列，包括複數個記憶體單元；一頁面緩衝器，根據位址資訊，保存從該記憶體陣列當中被選擇之頁面傳送而來的資料；以及一輸出裝置，串列輸出該頁面緩衝器所保存的資料；其中該頁面緩衝器更包括：一第一資料暫存器，從該記憶體陣列之頁面接收資料；一第二資料暫存器，接收從該第一資料暫存器所傳送而來的資料；以及一傳送閘，配置於該第一資料暫存器和該第二資料暫存器之間；其中該資料讀出方法包括：在輸出該第二資料暫存器之第一部分的資料的期間，由該傳送閘將該第一資料暫存器之第二部份的資料傳送至該第二資料暫存器；以及在輸出該第二資料暫存器之第二部分的資料的期間，由該傳送閘將該第一資料暫存器之一部份的資料傳送至該第二資料暫存器。該資料讀出方法更包括：在輸出該第二資料暫存器之第一部分的資料的期間，進行該第二資料暫存器之第二部分的資料的錯誤訂正；以及在輸出該第 二資料暫存器之第二部分的資料的期間，進行該第二資料暫存器之第一部分的資料的錯誤訂正。該資料讀出方法更包括：根據所輸入的位址資訊以及讀出指令，開始連續頁面讀出；以及以頁面邊界沒有發生不連續期間的方式，連續地從第二資料暫存器輸出資料。
根據本發明，由於第一資料保存裝置所保存的資料以被分割的方式傳送至第二資料傳送裝置，因此在輸出第二資料保存裝置所保存的資料的期間，可以將資料傳送至第一資料保存裝置，藉此可以提昇資料讀出的速度。
ALE‧‧‧位址鎖存賦能訊號
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLCD‧‧‧傳送電晶體
BLK(0)、BLK(1)、BLK(m)‧‧‧區塊
BLS、BST‧‧‧位元線選擇電晶體
BLS_e‧‧‧偶數選擇電晶體
BLS_o‧‧‧奇數選擇電晶體
BLPRE‧‧‧預充電電晶體
C1、C2、C3、C4、C5‧‧‧控制訊號
CLAMP‧‧‧箝制電晶體
CLE‧‧‧外部控制訊號
COUNT‧‧‧計數輸出
Cp‧‧‧電容
CSEL‧‧‧行選擇閘極線
EQ‧‧‧等效電晶體
GBL0、GBL1、GBLn-1、GBLn‧‧‧位元線
GBL_e‧‧‧偶數位元線
GBL_o‧‧‧奇數位元線
L1、L2‧‧‧資料暫存器
LAT、‧‧‧閘極訊號
M1、M2‧‧‧NMOS電晶體
MC0、MC1、MC2、MC31‧‧‧記憶體單元
MT‧‧‧傳送電晶體
N1‧‧‧共同節點
NU‧‧‧單元單位
P0-C0、P0-C1、P1-C0、P1-C1、P2-C0、P2-C1、P3-C0‧‧‧資料
P1、P2‧‧‧PMOS電晶體
PB‧‧‧頁面緩衝器
RE‧‧‧時脈訊號
SEN、‧‧‧閘極訊號
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧共同源線
SLR、、SLS、‧‧‧鎖存節點
SNS‧‧‧感測節點
SST‧‧‧源極線選擇電晶體
TG‧‧‧傳送閘
Tg‧‧‧期間
TR3、TR4‧‧‧電晶體
tR、tRCBSY‧‧‧忙碌期間
TSEL‧‧‧閘極訊號
V1‧‧‧電源
Vers‧‧‧抹除電壓
Vpass‧‧‧脈衝電壓
Vpgm‧‧‧程式化電壓
VPRE‧‧‧虛擬電位
Vread‧‧‧讀出脈衝電壓
WL0、WL1、WL2、WL31‧‧‧字元線
YBL_e‧‧‧偶數偏壓選擇電晶體
YBL_o‧‧‧奇數偏壓選擇電晶體
第1圖為快閃記憶體的記憶體陣列的電路組成範例的示意圖。
第2A圖為先前技術之快閃記憶體的連續頁面讀出操作的時間圖。
第2B圖為先前技術之快閃記憶體的連續頁面讀出終止的時間圖。
第3A圖與第3B圖為先前技術之頁面緩衝器的組成的示意圖。
第4圖為根據本發明實施例之快閃記憶體的組成的示意圖。
第5圖為根據本發明實施例之位元線選擇電路、感測電路以及頁面緩衝器的電路示意圖。
第6A圖為根據本發明實施例之頁面緩衝器的第1段資料暫存器以及感測電路的電路示意圖。
第6B圖為第6A圖之各信號波形的時間圖。
第7A至7H圖為根據本發明實施例之連續頁面讀出操作的示意圖。
第8A圖為先前技術之頁面緩衝器進行傳送控制時的資料輸出的時間圖。
第8B圖為根據本發明實施例之頁面緩衝器進行傳送控制時的資料輸出的時間圖。
第9圖為根據本發明實施例之行選擇電路的組成的示意圖。
第10圖為第9圖之行選擇電路的操作的時間圖。
第11圖為根據本發明實施例之快閃記憶體的讀出操作的時間圖。
第12圖為根據本發明實施例之快閃記憶體的錯誤訂正的示意圖。
第13A圖為先前技術之錯誤訂正操作的時間圖。
第13B圖為根據本發明實施例之錯誤訂正操作的時間圖。
以下參照圖式詳細說明本發明的實施例。雖然在本發明的較佳實施例中以具有單一記憶體陣列的NAND型快閃記憶體舉例說明，但本發明並不限定於此，舉例而言，本發明也可適用於具有複數個記憶體陣列的快閃記憶體，因此本發明的範圍也包括此種快閃記憶體。
第4圖為根據本發明實施例之NAND型快閃記憶體的概略佈局組成的示意圖。此示例的快閃記憶體10包括：記憶體陣列100，具有以矩陣陣列形式排列的複數個記憶體單元；輸入/輸出緩衝器110，連接至外部輸入/輸出端子I/O，並用以保存輸入/輸出資料；位址暫存器120，用以從輸入/輸出緩衝器110接收位址資料；指令暫存器130，用以從輸入/輸出緩衝器110接收指令資料；控制器140，用以解碼從指令暫存器120接收的指令資料，並根據解碼結果輸出用以控制各部件的控制訊號C1~C5等；字元線選擇電路150，用以解碼從位址暫存器120接收的列位址資訊Ax，並根據解碼結果進行記憶體區塊的選擇和字元線的選擇等；感測電路160，連接至記憶體陣列的位元線，用以進行所選擇之頁面的資料讀出等；頁面緩衝器170，用以保存由感測電路160讀出的資料，並保存待寫入頁面的資料；行選擇電路180，用以解碼從位址暫存器120接收的行位址Ay，並根據解碼結果選擇行；內部電壓產生電路190，用以產生用於資料讀出、程式化和抹除所必要的電壓(程式化電壓Vpgm、脈衝電壓Vpass、讀出脈衝電壓Vread、抹除電壓Vers)；以及資料匯流排200，連接至各部件。
記憶體陣列100具有沿行方向配置的區塊BLK(0)、BLK(1)、...、BLK(m)。一個記憶體區塊由複數個第1圖所示之單元單位NU形成，其中每個單元單位NU由複數個記憶體單元串聯連接而成。
連接至單元單位NU的位元線GBL0、GBL1、...、GBLn透過位元線選擇電路連接至感測電路160以及頁面緩衝器170。在讀出或程式化時，位元線選擇電路選擇偶數位元線或奇數位元線，並將所選擇的擇偶數位元線或奇數位元線連接至感測電路160以及頁面緩衝器170。
第5圖所示為根據本實施例之位元線選擇電路、感測電路以及頁面緩衝器的具體電路的組成例。在此，偶數位元線GBL_e和奇數位元線GBL_o作為一對位元線的例子。感測電路160以及頁面緩衝器170由一對偶數位元線GBL_e和奇數位元線GBL_o共享。目前，連接至1條字元線的偶數位元線的個數相當於1頁面的位元數，若奇數位元線的個數也是1頁面的位元數(整體有2頁面)，則感測電路160以及頁面緩衝器170以1頁面的位元數而組成。
位元線選擇電路200包括：偶數選擇電晶體BLS_e，用以選擇偶數位元線GBL_e；奇數選擇電晶體BLS_o，用以選擇奇數位元線GBL_o；以及位元線選擇電晶體BLS，連接於偶數選擇電晶體BLS_e和奇數選擇電晶體BLS_o之共同節點N1以及感測電路160之間；電晶體BLS_e、BLS_o和BLS為N型MOS。
來自控制器140的控制訊號施加於偶數選擇電晶體BLS_e和奇數選擇電晶體BLS_o以及位元線選擇電晶體BLS的閘極，使這些電晶體在讀出、程式化和抹除時選 擇性地開啟或關閉。例如，在讀出操作中，當選擇偶數位元線GBL_e時，奇數位元線GBL_o沒有被選擇，因此偶數選擇電晶體BLS_e和位元線選擇電晶體BLS為開啟，而奇數選擇電晶體BLS_o為關閉。此外，當選擇奇數位元線GBL_o時，偶數位元線GBL_e沒有被選擇，奇數選擇電晶體BLS_o和位元線選擇電晶體BLS為開啟，而偶數選擇電晶體BLS_e關閉。
位元線選擇電路200還包括連接於偶數位元線GBL_e和虛擬電位VPRE之間的偶數偏壓選擇電晶體YBL_e以及連接於奇數位元線GBL_o和虛擬電位VPRE之間的奇數偏壓選擇電晶體YBL_o。偶數偏壓選擇電晶體YBL_e和奇數偏壓選擇電晶體YBL_o由N型MOS電晶體構成。
來自控制器140的控制訊號施加於偶數偏壓選擇電晶體YBL_e和奇數偏壓選擇電晶體YBL_o的閘極，使這些電晶體在讀出、程式化和抹除時選擇性地開啟或關閉。此外，透過控制器140的控制，虛擬電位VPRE可以提供對應於內部電壓產生電路180之動作狀態的偏壓電壓。舉例而言，在頁面讀出之際，當選擇偶數位元線GBL_e而沒有選擇奇數位元線GBL_o時，偶數偏壓選擇電晶體YBL_e關閉，奇數偏壓選擇電晶體YBL_o開啟，藉由虛擬電位VPRE在奇數位元線GBL_o上提供屏蔽電位(GND)。另外，當沒有選擇偶數位元線GBL_e而選擇奇數位元線GBL_o時，偶數偏壓選擇電晶體YBL_e開啟，奇數偏壓選 擇電晶體YBL_o關閉，藉由虛擬電位VPRE在偶數位元線GBL_e上提供屏蔽電位(GND)。在程式化時，將程式化禁止電壓提供至虛擬電位VPRE，因此沒有被選擇的位元線的記憶體單元的通道被偏壓或被預充電至寫入禁止電壓。
感測電路160包括：箝制電晶體(clamp transistor)CLAMP，串聯連接至偶數和奇數位元線共通的位元線；預充電電晶體BLPRE，連接至感測節點SNS；電容Cp，連接至感測節點SNS；以及傳送電晶體BLCD，連接於感測節點SNS與頁面緩衝器170之間。感測電路160的電晶體為N型的MOS電晶體，這些電晶體藉由來自控制器140的控制訊號選擇性地開啟或關閉。當進行讀出時，預充電電晶體BLPRE開啟，由電源V1供應的預充電電位透過箝制電晶體CLAMP對所選擇的偶數或奇數位元線進行充電。感測節點SNS保存其後所讀出的H位準或L位準的電位，此電位藉由開啟傳送電晶體BLCD而被傳送至頁面緩衝器170。
頁面緩衝器170包括：第1段資料暫存器L1，用以保存從感測電路160傳送過來的資料；第2段資料暫存器L2，用以接收從第1段資料暫存器L1傳送而來的資料；以及傳送閘TG，用以將第1段資料暫存器L1所保存的資料傳送至第2段資料暫存器L2。
資料暫存器L1包括由一對反相器連接而成的鎖存電路以及同時連接至鎖存電路之節點SLR和SLR的等效電晶體EQ。資料暫存器L2包括由一對反相器連接而成 的鎖存電路。傳送閘TG包括電晶體MT，其為連接於鎖存電路之節點SLR或與鎖存電路之節點SLS或之間的一對NOMS電晶體。電晶體MT由閘極訊號TSEL控制，如後所述，每次行位址計數器(行選擇電路180)之計數值達到資料暫存器L2之1/2頁面的數值時，閘極訊號TSEL轉變為高位準並持續一定時間。藉此，傳送電晶體MT為開啟，因此將資料暫存器L1的鎖存節點SLR的電位傳送至資料暫存器L2的鎖存節點SLS。
頁面緩衝器170，或者說資料暫存器L2的節點SLS和，係透過電晶體TR3和TR4連接至資料線DL和。電晶體TR3和TR4的閘極係連接至來自行選擇電路180的行選擇閘極線CSEL，在電晶體TR3和TR4開啟的時候，由資料暫存器L2取入來自資料線DL和的程式化資料，或者將資料暫存器L2所保存的讀出資料輸出至資料線DL和
第6A圖為頁面緩衝器之第1段資料暫存器L1與感測電路之電路結構的示意圖。第6B圖為示意第6A圖之各信號波形的時間圖。當進行資料讀出的時候，預充電電晶體BLPRE開啟，感測節點SNS藉由電源V1所供應的電壓進行充電。接著，箝制電晶體CLAMP在期間T1中為開啟，藉此，位元線BL預充電至一定電位。若箝制電晶體CLAMP關閉，則所選擇之字元線和未被選擇之字元線分別被驅動至0V和4.5V，對應於記憶體單元所儲存之資料的電流流經位元線BL。在期間T2中，如圖所示，在記 憶體單元儲存資料「1」的情況下，位元線的電位被放電(如虛線所示)，而在記憶體單元儲存資料「0」的情況下，由於記憶體單元不導通，因此位元線BL的電位幾乎不會有變化。
接著，由於箝制電晶體CLAMP開啟一定時間，位元線的電位被載入至感測節點SNS。如圖中期間T3的圖形所示，在感測期間T3當中，傳送電晶體BLCD開啟一定時間，感測節點SNS的電位被傳送至資料暫存器L1的鎖存節點SLR。
資料暫存器L1由2個反相器連接而成，在載入感測節點SNS的電位之前，PMOS電晶體P1和NMOS電晶體M1分別藉由閘極訊號和SEN開啟，同樣地，PMOS電晶體P2和NMOS電晶體M2分別藉由閘極訊號和LAT開啟，因此資料暫存器L1將資料保存在鎖存節點SLR。在這之後，若箝制電晶體CLAMP開啟，回應箝制電晶體CLAMP開啟，則電晶體P1、P2、M1、M2關閉，接著，藉由將等效電晶體EQ開啟一定時間，鎖存節點SLR和被初始化。然後，藉由開啟傳送電晶體BLCD，將對應於感測節點SNS之電位的H位準或者L位準的電位新形成於鎖存節點SLR。
接著，參照第7圖和第8圖說明本實施例之快閃記憶體的連續頁面讀出。連續頁面讀出為從引導頁面位址開始至最後頁面位址為止連續進行資料讀出的操作。一般而言，會先輸入讀出模式的指令「00h」以及列位址和行 位址，接著，當輸入頁面讀出的指令「30h」時，則在忙碌期間tR內完成目前頁面的讀出，然後為了連續讀出，根據下個指令「31h」將頁面位址自動增值，以進行下一頁面的讀出。若沒有輸入指令「31h」，則當輸入表示最後頁面讀出的指令「3Fh」時，在到達例如記憶體區塊的最後頁面時結束連續讀出。
行選擇電路180根據所輸入的行位址選擇頁面內開始讀出資料的位置，或者，也有可能不利用行位址而自動從頁面內的引導位置開始讀出資料。此外，行選擇電路180還包括行位址計數器，用於回應外部控制訊號RE或其他讀出時脈訊號而對行位址進行增值。行選擇電路180將對應於行位址計數器之計數值的行選擇閘極線活化至H位準，以將資料暫存器L2所保存的資料串列輸出。當行位址計數器的計數值達到1頁面份量的位元數(行數)時會重新設定行位址計數器的計數值，再從0開始計數。另外，在此串列輸出可不只是×1的資料寬度，有可包含×8、×16的資料寬度。
在本實施例中，在進行連續頁面讀出的時候，從資料暫存器L1傳送至資料暫存器L2的資料並不是1頁面單位，而是分割為1/2頁面進行資料傳送。藉由此種傳送控制的進行，除了最先的忙碌期間，是有可能發生沒有忙碌期間或空白期間的連續資料輸出。但是，關於最初的頁面讀出，由於一開始資料暫存器L1和L2為空的，有可能以頁面為單位將資料暫存器L1的一頁面份量的資料傳 送至資料暫存器L2。
如第7A圖所示的狀態，頁面(page)0被選為記憶體陣列或記憶體區塊內之引導頁面，頁面0的資料被傳送至第1段資料暫存器L1。此時，第5圖所示之傳送閘TG的傳送電晶體MT的閘極訊號TSEL為低位準，因此將資料暫存器L2與資料暫存器L1電氣隔離。
接著，如第7B圖所示，從資料暫存器L1傳送1/2頁面的資料至資料暫存器L2。也就是說，在1頁面由n位元構成的情況下，僅前面的n/2位元份量的資料會被傳送。另外，為說明方便，一頁面的左半部稱為C0，右半部稱為C1。為了將頁面0的左半部的資料P0-C0傳送至資料暫存器L2，連接至C0之位元線的傳送電晶體MT的閘極訊號TSEL被驅動至H位準並持續一段時間。另外，如上所述，在最初的頁面讀出中，C0和C1的1頁面份量的資料可能可以一次從資料暫存器L1傳送至資料暫存器L2，如第7B的虛線所示，有望可將P0-C0和P0-C1的1頁面份量傳送至資料暫存器L2。在此種情況下，1頁面份量的傳送電晶體MT同時開啟。
接著，如第7C圖所示，資料暫存器L2的資料P0-C0被串列輸出。如上所述之行選擇電路180回應時脈訊號而根據增值的行位址依序將行選擇閘極線CSEL驅動至高位準，以依序串列輸出資料P0-C0。同時，資料暫存器L1之右半部的資料，也就是資料P0-C1，被傳送至資料暫存器L2。此時，閘極訊號TSEL被驅動至H位準一段間 以開啟連接至C1之位元線的傳送電晶體MT。接著，在資料P0-C1的傳送之後，頁面1的資料被傳送至資料暫存器L1。
接著，如第7D圖所示，資料暫存器L2的資料P0-C1被串列輸出。在進行此資料輸出的期間，資料暫存器L1的資料P1-C0透過傳送電晶體MT傳送至資料暫存器L2。然後，如第7E圖所示，在輸出資料暫存器L2的資料P1-C0的期間，資料暫存器L1的資料P1-C1被傳送至資料暫存器L2。在此之後，頁面2的資料被傳送至資料暫存器L1。之後以同樣的資料讀出模式進行。
第8B圖為第7圖之連續頁面讀出的時間圖。如圖中所示，雖然在從資料暫存器L1傳送資料至資料暫存器L2的期間Tg中有空隙或者空白期間發生，但在其之後的資料輸出中，頁面邊界並沒有發生空隙或者不連續期間，因此為連續資料輸出，藉此可以進行高速讀出。另一方面，第8A圖所示為根據先前技術之頁面讀出的例子，如圖所示，在輸出資料暫存器L2的資料之後，為了將資料從資料暫存器L1傳送至資料暫存器L2，資料輸出會在頁面邊界的地方產生空隙Tg。
如上所述，在本實施例中，由於將資料從資料暫存器L1傳送至資料暫存器L2的操作可以1/2頁面單位進行獨立控制，因此可以同時進行從資料暫存器L2輸出資料以及從資料暫存器L1傳送資料至資料暫存器L2，且在頁面邊界或區塊邊界上沒有發生不連續期間，得以進行連 續資料輸出。假設在沒有電晶體MT的情況下，在將資料從資料暫存器L1傳送至資料暫存器L2的操作中，在進行從記憶體陣列之核心讀出資料的讀出操作時，其讀出匯流排一定需要使用相同的匯流排，而在跨越頁面之際也一定需要忙碌期間。如本實施例所示的在具有傳送電晶體MT的情況下，在將資料從資料暫存器L1傳送至資料暫存器L2的操作中，在進行從記憶體陣列之核心讀出資料的讀出操作時，由於其讀出匯流排不用使用相同的匯流排，因此得以進行沒有忙碌期間的連續讀出。
另外，在頁面緩衝器的組成中，僅追加資料暫存器L1和資料暫存器L2之間的傳送閘TG的電晶體MT，而增加的控制訊號也僅有1個(即閘極訊號TSEL)，因此傳送閘TG的佈局面積還是很小。除此之外，對於傳送閘TG而言，由於藉由在1條位元線上提供2個用於傳送資料的電晶體MT，變得不需要PASS電壓，因此可以在低噪聲下進行控制。假設在用於傳送的電晶體只有1個的情況下，為了確保將資料暫存器L1的資料(VDD位階)傳送至資料暫存器L2，用於傳送的電晶體的閘極電壓必須為VDD+Vth(Vth為用於傳送的電晶體的閾值，例如，VDD+Vth約等於5V的程度)。另一方面，如本實施例所示，在連接2個用於傳送的電晶體MT的情況下，可在資料暫存器L2之兩側的節點SLS和上產生的電位差，因此可以確實傳送資料，可以不需要VDD+Vth而以VDD位準進行用於傳送的電晶體的控制。因此，可以減少Vth份量的噪聲，並 抑制頁面緩衝器受噪聲的影響。
第9圖為用於本實施例之連續頁面讀出的行選擇電路180的組成例。藉由與外部供應的時脈訊號(例如RE訊號)的上升邊緣和/或下降邊緣同步，行選擇電路180驅動行選擇閘極線CSEL，並依序輸出資料暫存器L2所保存的資料。接著，為了控制從資料暫存器L1至資料暫存器L2的資料傳送，行選擇電路180包括利用行位址計數器182的傳送控制部184。行位址計數器182計數上述之時脈訊號的時脈數，並將計數輸出COUNT提供至傳送控制部184。傳送控制部184根據計數輸出COUNT控制電晶體MT的閘極訊號TSEL。
第10圖為說明行位址計數器182和傳送控制部184之操作的時間圖。在最初頁面的資料被從資料暫存器L1傳送至資料暫存器L2之後，與位址計數器的輸出同步的資料被從資料暫存器L1傳送至資料暫存器L2的例子在此表示。此外，當1頁面由n位元構成時，資料暫存器L1和資料暫存器L2保存n位元的資料，以與時脈訊號同步的方式從資料暫存器L2的引導位元(行位置)輸出資料。資料輸出可以與時脈的上升邊緣或下降邊緣同步，或者與上升邊緣和下降邊緣兩者皆同步。
在計數值達到n/2的時候，行位址計數器182將計數輸出COUNT從低位準轉變為高位準，而在計數值達到n的時候，行位址計數器182將計數輸出COUNT從高位準轉變為低位準。也就是說，行位址計數器182相當 於n/2的分頻電路。傳送控制部184回應計數輸出COUNT的變化(向上或向下)而輸出維持一定時間的高位準的閘極訊號TSEL。如第7D圖所示，回應到達C0的資料的最終位址或C1的引導位址而輸出閘極訊號TSEL，使資料暫存器L1的資料P1-C0被傳送至資料暫存器L2。然後，如第7E圖所示，回應到達資料P0-C1的最終位址或資料P1-C0的引導位址而輸出閘極訊號TSEL，使資料暫存器L1的資料P1-C1被傳送至資料暫存器L2，並且將下一頁面(頁面2)的資料傳送至空的資料暫存器L1。藉此，在每次從資料暫存器L2輸出1/2頁面單位的資料時，1/2頁面的資料會交替地從資料暫存器L1傳送至資料暫存器L2，而在資料暫存器L1清空的時候，記憶體核心中下一頁面的資料會被傳送至資料暫存器L1。
第11圖為說明根據本實施之快閃記憶體的連續頁面讀出操作的時間圖。跟第2圖所示的先前技術中的快閃記憶體比起來，在本實施例中，RY/#BY的輸出端子上除了最初的資料傳送時的忙碌訊號(tR)以外，皆沒有之後其他的忙碌訊號。
接著說明本發明的其他實施例。在快閃記憶體100中，還可以在晶片上搭載用於訂正輸入/輸出資料之錯誤的訂正功能，以對輸入/輸出資料進行錯誤訂正。舉例而言，在資料的讀出操作中，頁面緩衝器所保存的資料在輸出之前先送去錯誤訂正部ECC，在錯誤訂正部ECC中進行錯誤檢查以及錯誤訂正，然後再將資料往回輸出至頁面緩 衝器。
第12圖為與本實施例有關的錯誤訂正的示意圖。如此圖中所示，頁面緩衝器170由資料暫存器L1和L2以及傳送閘TG所構成。資料暫存器L2的資料L2-C0已由ECC-0訂正錯誤結束，並被串列輸出至資料換流排200。在此期間，從資料暫存器L1的L1-C1送至資料暫存器L2的L2-C1的資料L2-C1在ECC-1中進行錯誤訂正。
第13A圖為先前技術中進行錯誤訂正時的連續頁面讀出操作的時間圖。第13B圖為本實施例之進行錯誤訂正時的連續頁面讀出操作的時間圖。在先前技術的頁面緩衝器中，從資料暫存器L1至資料暫存器L2的資料傳輸是以1頁面單位進行。因此，資料暫存器L1的頁面0被傳送至資料暫存器L2時，由資料暫存器L1讀出下一頁面的頁面1。在此期間，暫存器L2的L2-0的資料P0-C0由ECC-0進行錯誤訂正，而在此錯誤訂正結束時，暫存器L2的L2-1的資料P0-C1由ECC-1進行錯誤訂正，在此錯誤訂正期間輸出資料P0-C0。在這樣的頁面緩衝的操作之下，由於在資料P0-C1輸出結束之前不可以傳送資料至資料暫存器L2(也就是說，此時頁面2的資料不可被傳送至資料暫存器)，因此在頁面邊界的地方會有資料輸出不連續的空隙。
另一方面，本實施例之讀出操作如第13B圖所示，在資料暫存器L2的資料P0-C1輸出期間，由資料暫存器L1傳送資料P1-C0並且進行資料P1-C0的錯誤訂正，因 此，當資料P0-C1輸出結束時即可馬上接著輸出完成錯誤訂正的資料P1-C0，因此在頁面邊界上沒有資料輸出的空隙，可以達成高速讀出。
上述詳細說明了本發明的較佳實施例，但須注意的是，本發明並不限定於此特定的實施例。所屬技術領域具有通常知識者可在不背離如申請專利範圍所記載之本發明的精神與範圍下可做出各種改變、取代和交替。
160‧‧‧感測電路
170‧‧‧頁面緩衝器
200‧‧‧資料匯流排
BLCD‧‧‧傳送電晶體
BLPRE‧‧‧預充電電晶體
BLS‧‧‧位元線選擇電晶體
BLS_e‧‧‧偶數選擇電晶體
BLS_o‧‧‧奇數選擇電晶體
CLAMP‧‧‧箝制電晶體
Cp‧‧‧電容
CSEL‧‧‧行選擇閘極線
DL、‧‧‧資料線
EQ‧‧‧等效電晶體
GBL_e‧‧‧偶數位元線
GBL_o‧‧‧奇數位元線
MT‧‧‧傳送電晶體
L1、L2‧‧‧資料暫存器
N1‧‧‧共同節點
NU‧‧‧單元單位
SL‧‧‧共同源線
SLR、‧‧‧鎖存節點
SLS、‧‧‧鎖存節點
SNS‧‧‧感測節點
TR3、TR4‧‧‧電晶體
TG‧‧‧傳送閘
TSEL‧‧‧閘極訊號
VPRE‧‧‧虛擬電位
V1‧‧‧電源
YBL_e‧‧‧偶數偏壓選擇電晶體
YBL_o‧‧‧奇數偏壓選擇電晶體

Claims (8)

  1. 一種非揮發性半導體記憶體，包括：一記憶體陣列，包括複數個記憶體單元；一選擇裝置，根據位址資訊選擇該記憶陣列的頁面；一資料保存裝置，保存由該選擇裝置所選擇的頁面資料；以及一輸出裝置，輸出該資料保存裝置所保存的資料；其中該資料保存裝置包括：第一資料保存裝置，從該記憶體陣列的頁面接收資料；第二資料保存裝置，接收從該第一資料保存裝置傳送來的資料；以及資料傳送裝置，配置於該第一資料保存裝置和該第二資料保存裝置之間，其中該資料傳送裝置包括：複數個傳送電晶體，用於將該第一資料保存裝置所保存的資料傳送至該第二資料保存裝置；其中在該輸出裝置輸出該第二資料保存裝置之第一部份的資料的期間，該資料傳送裝置將該第一資料保存裝置之第二部份的資料傳送至該第二資料保存裝置，並且在該輸出裝置輸出該第二資料保存裝置之第二部份的資料的期間，該資料傳送裝置將該第一資料保存裝置之第一部份的資料傳送至該第二資料保存裝置，其中該等傳送電晶體當中被選擇的傳送電晶體回應該輸出裝置輸出該第二資料保存裝置之第一部分或第二部份的資料而導通，其中該輸出裝置更包括一行位址計數器， 在該行位址計數器達到第一部分或第二部份的之邊界的行位址時，該被選擇的傳送電晶體導通。
  2. 如申請專利範圍第1項所述之非揮發性半導體記憶體，更包括：一錯誤訂正裝置，進行資料的錯誤訂正；其中在輸出該第二資料保存裝置之第一部分的資料的期間，該錯誤訂正裝置對該第二資料保存裝置之第二部份的資料進行錯誤訂正，並且在輸出該第二資料保存裝置之第二部份的資料的期間，該錯誤訂正裝置對對該第二資料保存裝置之第一部分的資料進行錯誤訂正。
  3. 如申請專利範圍第1項所述之非揮發性半導體記憶體，其中該第一資料保存裝置包括分別對應於複數個位元線之一的複數個第一鎖存電路，該第二資料保存裝置包括分別對應於該等位元線之一的複數個第二鎖存電路，該第一資料保存裝置的一個第一鎖存電路與第二資料保存裝置的一個第二鎖存電路係藉由二個傳送電晶體互相連接。
  4. 如申請專利範圍第1項所述之非揮發性半導體記憶體，其中該第一資料保存裝置和該第二資料保存裝置保存該記憶體陣列之一頁面份量的資料，該資料傳送裝置以1/2頁面為單位傳送該第一資料保存裝置所保存的資料。
  5. 如申請專利範圍第1項所述之非揮發性半導體記憶體，其中在進行連續頁面讀出時，該輸出裝置以頁面邊界沒 有發生不連續的方式串列輸出該第二資料保存裝置所保存的資料。
  6. 一種資料讀出方法，適用於一非揮發性半導體記憶體，其中該非揮發性半導體記憶體包括：一記憶體陣列，包括複數個記憶體單元；一頁面緩衝器，根據位址資訊，保存從該記憶體陣列當中被選擇之頁面傳送而來的資料；以及一輸出裝置，串列輸出該頁面緩衝器所保存的資料；其中該頁面緩衝器更包括：一第一資料暫存器，從該記憶體陣列之頁面接收資料；一第二資料暫存器，接收從該第一資料暫存器所傳送而來的資料；以及一傳送閘，配置於該第一資料暫存器和該第二資料暫存器之間，其中該傳送閘包括：複數個傳送電晶體，用於將該第一資料保存裝置所保存的資料傳送至該第二資料保存裝置；其中該資料讀出方法包括：在輸出該第二資料暫存器之第一部分的資料的期間，由該傳送閘將該第一資料暫存器之第二部份的資料傳送至該第二資料暫存器；以及在輸出該第二資料暫存器之第二部分的資料的期間，由該傳送閘將該第一資料暫存器之一部份的資料傳送至該第二資料暫存器，其中該等傳送電晶體當中被選擇的傳送電晶體回應該輸出裝置輸出該第二資料保存裝置 之第一部分或第二部份的資料而導通，其中該輸出裝置更包括一行位址計數器，在該行位址計數器達到第一部分或第二部份的之邊界的行位址時，該被選擇的傳送電晶體導通。
  7. 如申請專利範圍第6項所述之資料讀出方法，更包括：在輸出該第二資料暫存器之第一部分的資料的期間，進行該第二資料暫存器之第二部分的資料的錯誤訂正；以及在輸出該第二資料暫存器之第二部分的資料的期間，進行該第二資料暫存器之第一部分的資料的錯誤訂正。
  8. 如申請專利範圍第6項所述之資料讀出方法，更包括：根據所輸入的位址資訊以及讀出指令，開始連續頁面讀出；以及以頁面邊界沒有發生不連續期間的方式，連續地從第二資料暫存器輸出資料。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771262B (zh) * 2021-03-29 2022-07-11 華邦電子股份有限公司 半導體裝置及連續讀出方法
US11961568B2 (en) 2021-04-06 2024-04-16 Winbond Electronics Corp. Semiconductor device and reading method

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5586666B2 (ja) * 2012-08-01 2014-09-10 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその読み出し方法
TWI533316B (zh) * 2013-03-18 2016-05-11 慧榮科技股份有限公司 錯誤修正方法以及記憶體裝置
KR20150069686A (ko) * 2013-12-16 2015-06-24 에스케이하이닉스 주식회사 반도체장치
US10395753B2 (en) 2014-08-28 2019-08-27 Winbond Electronics Corp. Semiconductor memory device and programming method thereof
WO2016031023A1 (ja) * 2014-08-28 2016-03-03 株式会社 東芝 半導体記憶装置
JP5964401B2 (ja) * 2014-12-08 2016-08-03 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
TWI562154B (en) 2015-02-17 2016-12-11 Silicon Motion Inc Methods for reading data from a storage unit of a flash memory and apparatuses using the same
GR20160100019A (el) * 2016-01-21 2017-08-31 Μιλτιαδης Πασχαλη Σεμκος Μηχανισμος αυτοματου κλειδωματος
JP6164712B1 (ja) 2016-08-18 2017-07-19 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリ
JP6178909B1 (ja) * 2016-09-15 2017-08-09 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP6232109B1 (ja) * 2016-09-27 2017-11-15 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
JP6274589B1 (ja) * 2016-09-28 2018-02-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US10268389B2 (en) * 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
KR102347183B1 (ko) * 2017-04-11 2022-01-04 삼성전자주식회사 비휘발성 메모리 장치
JP6502452B1 (ja) * 2017-10-12 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6744950B1 (ja) 2019-05-21 2020-08-19 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP6744951B1 (ja) * 2019-05-24 2020-08-19 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP6756878B1 (ja) * 2019-06-17 2020-09-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10950186B2 (en) * 2019-07-26 2021-03-16 Novatek Microelectronics Corp. Display apparatus and method thereof
JP2021022412A (ja) 2019-07-29 2021-02-18 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP6876755B2 (ja) 2019-07-29 2021-05-26 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP7018089B2 (ja) 2020-04-02 2022-02-09 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
JP7025472B2 (ja) * 2020-04-20 2022-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体装置
JP6982127B2 (ja) 2020-04-20 2021-12-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6886547B1 (ja) * 2020-05-13 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置およびｅｃｃ関連情報の読出し方法
KR102306249B1 (ko) 2020-06-17 2021-09-29 윈본드 일렉트로닉스 코포레이션 반도체장치 및 독출방법
JP6928698B1 (ja) 2020-08-05 2021-09-01 ウィンボンド エレクトロニクス コーポレーション 半導体装置および読出し方法
JP6975296B1 (ja) * 2020-08-17 2021-12-01 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および動作方法
JP7012174B1 (ja) 2021-02-03 2022-01-27 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
JP7096938B1 (ja) * 2021-08-27 2022-07-06 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001202792A (ja) * 2000-01-17 2001-07-27 Sony Corp 半導体記憶装置のエラー訂正符号化方法及び半導体記憶装置
JP2003249082A (ja) * 2001-12-19 2003-09-05 Toshiba Corp 半導体集積回路
TWI313868B (en) * 2005-06-03 2009-08-21 Sandisk Corp Non-volatile storage system, method for operation the same and flash memory system
JP2010146654A (ja) * 2008-12-19 2010-07-01 Toshiba Corp メモリ装置
TW201137885A (en) * 2009-12-03 2011-11-01 Samsung Electronics Co Ltd Flash memory device and method of programming same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065085A (ja) * 1992-06-17 1994-01-14 Toshiba Corp 不揮発性半導体記憶装置
JP3581170B2 (ja) * 1994-07-28 2004-10-27 株式会社東芝 半導体記憶装置
JP2001184874A (ja) * 1999-12-21 2001-07-06 Sony Corp 半導体記憶装置の読み出し方法および半導体記憶装置
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
KR100914265B1 (ko) * 2007-05-10 2009-08-27 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 읽기 방법
JP5086972B2 (ja) * 2008-11-06 2012-11-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法
JP5401500B2 (ja) 2011-04-19 2014-01-29 株式会社日立産機システム 電力変換装置、電動機制御システム
US8667368B2 (en) * 2012-05-04 2014-03-04 Winbond Electronics Corporation Method and apparatus for reading NAND flash memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001202792A (ja) * 2000-01-17 2001-07-27 Sony Corp 半導体記憶装置のエラー訂正符号化方法及び半導体記憶装置
JP2003249082A (ja) * 2001-12-19 2003-09-05 Toshiba Corp 半導体集積回路
US20070201279A1 (en) * 2001-12-19 2007-08-30 Hiroshi Nakamura Semiconductor integrated circuit adapted to output pass/fail results of internal operations
TWI313868B (en) * 2005-06-03 2009-08-21 Sandisk Corp Non-volatile storage system, method for operation the same and flash memory system
JP2010146654A (ja) * 2008-12-19 2010-07-01 Toshiba Corp メモリ装置
TW201137885A (en) * 2009-12-03 2011-11-01 Samsung Electronics Co Ltd Flash memory device and method of programming same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771262B (zh) * 2021-03-29 2022-07-11 華邦電子股份有限公司 半導體裝置及連續讀出方法
US11776593B2 (en) 2021-03-29 2023-10-03 Winbond Electronics Corp. Semiconductor device and continuous reading method
US11961568B2 (en) 2021-04-06 2024-04-16 Winbond Electronics Corp. Semiconductor device and reading method

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