TWI613648B - 半導體記憶元件-含導通之浮體電晶體，半導體記憶元件-具有非永久性和永久性功能及操作方法 - Google Patents

半導體記憶元件-含導通之浮體電晶體，半導體記憶元件-具有非永久性和永久性功能及操作方法 Download PDF

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Abstract

一個半導體記憶體單元包括一個配置用來充至一定程度表明記憶體單元狀態之浮體區；一個與所述浮體區電氣接觸之第一區；一個與所述浮體區電氣接觸並與所述第一區間隔開來之第二區；一個位於所述第一和第二區之間之門；以及一個配置用來將電荷注入到浮體區內，或從浮體區抽出並保持記憶體單元所述狀態之回饋偏壓區。在回饋偏壓區施加回饋偏壓，補償了浮體之充電漏泄並在單元上實現了保持操作。該單元可為多級單元。本發明公開了組成一個記憶體元件之多個記憶體單元陣列。
本發明公開了，在不打擾存取記憶體單元之情況下，維護記憶體單元狀態之多種方法，包括在單元上施加一個回饋偏壓來補償該單元浮體之充電漏泄，其中浮體之電荷水準表示記憶體單元之狀態；以及存取單元。
一個半導體記憶體單元包括：一個限定至少半導體記憶體單元表面一部分之浮體區；該浮體區具有第一種傳導率類型；以及一個位於半導體記憶體單元內部，並在浮體區附近之埋置區，其中埋置區具有第二種傳導率類型。
一個積體電路包括一節或一串半導體記憶體單元，其中每個記憶體單元包括一個用來儲存資料之浮體區。該節或串包括至少一個觸點，將記憶體單元電氣連接到至少一條控制線上，而且節或串上之觸點數量等於或小於該節或串上記憶體單元之數量。
一個記憶體單元，記憶體元件和操作方法包括：當記憶體單元有電源供應時，將記憶體單元作為一個易失性記憶體單元進行操作；一旦記憶體單元斷電，將記憶體單元之不易失性記憶體重定到預設狀態；並執行一個遮蔽操作，其中不動態記憶體單元之內容存入不易失性記憶體中。
一種操作記憶體單元之方法包括，提供一個具有多個記憶體單元之記憶體元件，每個記憶體單元具有一個作為易失性記憶體進行資料保存之浮體，以及一個作為不易失性記憶體進行資料保存之阻擋層；而且至少操作一個記憶體單元為一個不易失性記憶體單元，獨立於各自記憶體單元之不易失性記憶體。
具有易失和不易失兩種模式和操作方法之半導體記憶體：一個半導體記憶體單元包括，一個能儲存不動態記憶體狀態浮體之襯底，和一個用來儲存不動態記憶體狀態之浮動柵或阻擋層。當浮動柵或阻擋層配置用來接收動態記憶體所存之資料轉移，並在記憶體單元電源中斷時作為不 易失性記憶體進行資料保存。

Description

半導體記憶元件一含導通之浮體電晶體，半導體記憶元件一具有非永久性和永久性功能及操作方法
本項發明與半導體儲存技術有關。具體而言，本項發明與含有導通浮體電晶體之半導體記憶元件有關，該半導體記憶元件含有非永久性儲存功能和永久性儲存功能。
半導體儲存元件專門用來儲存資料。靜態和動態隨機儲存(SRAM和DRAM)有著廣泛之應用。SRAM通常包括6個電晶體，並且晶片尺寸較大。但是，與DRAM不同，它不需要通過定期刷新操作來保持自身之儲存狀態。傳統DRAM晶片為一個電晶體和一個電容(1T/1C)之結構。由於1T/1C儲存晶片之不斷縮小，保持所需之電容值不變就變得越來越難了。
於是就提出了基於DRAM之可導電浮體效應(見《不含電容之1T-DRAM晶片》第85-87頁，S.Okhonin 等，IEEE電子元件通訊，2002年2月，第23卷，第二篇；以及《在絕緣矽上使用一個電晶體汲極晶片之儲存設計》第152-153頁，技術文摘(Tech.Digest)，2002年IEEE國際固態電路會議，2002年2月)。上述儲存去掉了傳統1T/1C儲存晶片之電容，從而更容易得到更小之單位尺寸。另外，這種儲存晶片與傳統之1T/1C儲存晶片相比，能夠實現更小之晶片尺寸。但是，與SRAM不同，這種DRAM儲存晶片仍然需要刷新操作，因為儲存之電荷會隨時間產生洩漏。
傳統之1T/1C DRAM刷新操作包括首先讀取儲存晶片之狀態，然後使用相同之資料在儲存晶片上重新寫入。因此，該“讀-寫”刷新操作需要兩個步驟：讀和寫。刷新時，儲存晶片是無法訪問之。有一種“自動刷新”方法，不要求首先讀取儲存晶片之狀態，在美國專利No.7170807(Fazan等)中公開。但是這種操作仍然需要在刷新晶片時，中斷對晶片之訪問。
另外，在反復之讀取操作之後，浮體DRAM儲存晶片中之電荷會相應減少。這種減少之情況由浮體電荷之電荷泵(charge pump)效應造成，浮體電荷被吸引到表面並聚集到介面。(見《部分空乏之絕緣矽MOSFET之暫態電荷泵充電原理》第279-281頁，S.Okhonin等，IEEE電子通訊，第23卷第5篇，2002年5月)。
因此，就會有人需要一種半導體儲存元件和操作方法，使得不需要中斷讀儲存晶片之訪問，就能夠保持半導 體儲存元件之儲存晶片狀態。
也就會需要一種半導體儲存元件和相同之操作方法，使得在反復讀取操作之後儲存晶片之狀態依然能夠保持。
永久性儲存元件，比如快閃記憶體可擦除可程式設計唯讀儲存(快閃記憶體EPROM)元件，甚至能夠在斷電之情況下保持資料。但是，與非永久性儲存元件相比，永久性儲存元件通常操作較慢。
快閃記憶體儲存元件，通常利用了浮柵多晶矽作為永久性資料之儲存。這樣就在現有之標準金屬氧化物半導體(CMOS)工藝基礎之上，增加了額外之工藝步驟。在美國專利2010/0172184非對稱單體聚合揘MOS永久性儲存晶片中，(專利授權人為Roizin等)描述了一種單體聚合永久性儲存元件之成型方法。與很多永久性儲存元件類似，該晶片比非永久性儲存元件操作更慢。另外，永久性儲存元件僅能夠完成有限之工作週期，即存在失效週期之限制。
相應之，人們也就希望能夠製造出一種通用型之儲存元件，能夠兼具非永久性和永久性儲存元件之優點；如操作速度可以與非永久性儲存相媲美，如果斷電，能夠持久之保存資料。另外，人們也希望能夠製造出一種通用性儲存元件，尺寸並不會比相對應之非永久性或永久性大到無法接受，同時還具有相當之儲存容量。
本項發明即能夠滿足上述需求，詳見下文。
在本項發明中，一方面需要一種方法，能夠不中斷對儲存晶片之訪問，並且保持儲存晶片之狀態；該方法包括了：在晶片上施加一個反向之偏壓，抵消掉晶片浮體之電荷洩漏，浮體之電位即是儲存晶片之狀態；同時訪問晶片。
在至少一個實例中，施加偏壓包括了向晶片之一個電極施加反向偏壓，該電極不用於晶片之選址。
在至少一個實例中，施加之反向偏壓為恒定之正偏壓。
在至少一個實例中，施加之反向偏壓為週期性脈衝形式正電壓。
在至少一個實例中，在浮體中可以儲存之最大電位變大了(由於向晶片施加了反向偏壓)，使得儲存器視窗相對更大。
在至少一個實例中，施加之反向偏壓在晶片上進行了保持操作，具體方法包括同時在晶片上執行讀操作(在保持操作之同時)。
在至少一個實例中，晶片為多層，浮體通過儲存多個位，被設定為能夠顯示多個狀態，具體方法為：通過檢測晶片電流來確定晶片狀態。
另一方面，在本項發明中，提出了一種操作儲存陣列之方法，儲存陣列由行儲存晶片和列儲存晶片組成，其中每個儲存晶片都有一個浮體區域，用於儲存資料；具體方 法為：至少對與被選中晶片不在同一行或同一列之所有晶片執行保持操作；然後訪問選定之晶片，並在選定晶片上執行讀或寫操作，同時至少對所有與選定晶片不在同一行或同一列之晶片執行保持操作。
在至少一個實例中，保持操作包括：在所有晶片上執行保持操作，同時在選定晶片上執行讀或寫操作(包括讀取選定晶片)。
在至少一個實例中，保持操作通過在電極上施加反向偏壓來實現，該電極未被儲存晶片選址使用。
在至少一個實例中，電極經過分段後，允許對儲存晶片陣列之選定部分進行獨立之反向偏壓控制。
在至少一個實例中，保持操作之執行包括：在選定晶片之外之所有晶片上執行保持操作，在選定晶片上執行讀或寫操作(其中包含在選定晶片上寫入“0”之操作)；同時在選定晶片上寫入“0”時，所有與選定晶片同一行之電極，相連之晶片也被執行寫入“0”操作。
在至少一個實例中，在執行這一單個數位之寫入“0”操作中，包括一個保持操作，即在所有非選定晶片上進行保持操作，同時在選定晶片上進行讀或寫操作(包括在選定晶片上寫入“0”)。
在至少一個實例中，保持操作包括：在所有非選定晶片上執行保持操作，同時在選定晶片上執行讀或寫操作(包括在選定晶片上寫入“1”)。
在至少一個實例中，保持操作在所有之單元(除被選 定之單元上)進行，同時在選定之單元上進行讀或寫操作(寫操作為多層寫操作)，操作使用交替寫入和驗證演算法。
在至少一個實例中，保持操作包括：在所有非選定晶片上執行保持操作，同時在選定晶片上執行一個讀或寫操作(包括在選定晶片上執行一個多層之寫操作)，該多層寫操作包括：施加一個斜坡電壓到選定晶片上，執行寫操作；通過檢測選定晶片之電流變化來讀取晶片狀態；一旦選定晶片之電流變化達到預定值，便移除斜坡電壓。
在至少一個實例中，保持操作包括：在所有非選定晶片上執行保持操作，同時在選定晶片上執行一個讀或寫操作(包括在選定晶片上執行一個多層之寫操作)，該多層寫操作包括：施加一個斜坡電流到選定晶片上，執行寫操作；通過檢測選定晶片位元線(bit line)和源線(source line)之間之電壓變化，來讀取晶片狀態；一旦選定晶片之電壓變化達到預定值，便移除斜坡電流。
在至少一個實例中，多層寫操作允許數位級對選定晶片之一個數位進行選擇。
在至少一個實例中，保持操作包括：在所有非選定晶片上執行保持操作，同時在選定晶片上執行一個單層/多層之讀或寫操作，其中在選定晶片上之單層或多層中之每一層執行寫操作包括：在選定晶片上施加一個斜坡電壓來實現寫操作；通過檢測選定晶片上可定址之電極來讀取選定晶片之狀態；使用基準儲存晶片來驗證寫操作之狀態。
在至少一個實例中，具體方法包括：在執行寫操作之前，使用“讀然後驗證”操作來設置基準儲存晶片之狀態。
在至少一個實例中，設置基準儲存晶片之狀態包括在給儲存晶片陣列供電時設置狀態。
另一方面，在本項發明中，提出了一種操作儲存陣列之方法，儲存陣列由行儲存晶片和列儲存晶片組成，其中每個儲存晶片都有一個浮體區域，用於儲存資料；具體方法包括：至少刷新其中一個儲存晶片之狀態；至少訪問其中另外一個儲存晶片，其中對另一儲存晶片之訪問不會被刷新操作中斷，並刷新操作不附帶進行替代之讀和寫操作。
在至少一個實例中，至少有一個儲存晶片是多層儲存晶片。
另一方面，在本項發明中，提出了一種操作儲存陣列之方法，儲存陣列由行儲存晶片和列儲存晶片組成，其中每個儲存晶片都有一個浮體區域，提出了一種操作儲存陣列之方法，儲存陣列由行儲存晶片和列儲存晶片組成，其中每個儲存晶片都有一個浮體區域，用於儲存資料；具體方法包括：訪問儲存晶片中之選定晶片；在選定之儲存晶片上同時執行一個寫和驗證操作，而不進行替代之讀和寫操作。
在至少一個實例中，選定之儲存晶片為多層儲存晶片。
在至少一個實例中，“讀然後驗證”操作中之驗證，部 分通過感應儲存陣列之列方向上之電流變化來實現，該列與選定晶片相連。
在至少一個實例中，讀然後驗證
Figure TWI613648BD00001
操作中之驗證，部分通過感應儲存陣列之行方向上之電流變化來實現，該行與選定晶片相連。
在至少一個實例中，“寫然後驗證”操作之寫部分包括使用汲極或柵斜坡電壓。
在至少一個實例中，“寫然後驗證”操作之寫部分包括使用汲極坡電壓。
在本項發明中，提出了一種積體電路，其中包含了一個半導體儲存晶片鏈/串，其中每個儲存晶片包含一個浮體區域，用來儲存資料；鏈或串包含至少一個觸點，與儲存晶片之至少一個控制行相連，其中觸點之數量與儲存晶片之數量相同或比晶片數量少一些。
在至少一個實例中，觸點之數量小於儲存晶片之數量。
在至少一個實例中，半導體儲存晶片串聯後構成串。
在至少一個實例中，半導體儲存晶片並聯後構成鏈。
在至少一個實例中，積體電路在絕緣矽(SOI)基板上製造。
在至少一個實例中，積體電路在體矽基板上製造。
在至少一個實例中，觸點之數量為2，則半導體儲存晶片之數量大於2。
在至少一個實例中，儲存晶片還包括第一和第二導電 區域，與浮體區域相連。
在至少一個實例中，第一和第二導電區域由相鄰之儲存晶片共用，由於每個儲存晶片都具有相鄰之儲存晶片。
在至少一個實例中，每個儲存晶片還包括第一、第二和第三導電區域，與浮體區域相連。
在至少一個實例中，每個儲存晶片還包括一個門，與浮體區域絕緣。
在至少一個實例中，至少有一個儲存晶片是無觸點之儲存晶片。
在至少一個實例中，大部分儲存晶片都是無觸點之儲存晶片。
在至少一個實例中，儲存晶片對多位元組資料進行儲存。
另一方面，在本項發明中，提出之積體電路包括成對之無觸點半導體儲存晶片，每個半導體儲存晶片包括：一個浮體區域，用於資料儲存；第一和第二導電區域，與浮體區域相連；一個門，位於浮體區域表面之上；以及一個絕緣區域，將門與浮體區域絕緣。
在至少一個實例中，無觸點儲存晶片串聯。
在至少一個實例中，無觸點儲存晶片並聯。
在至少一個實例中，積體電路包括至少一個半導體儲存晶片，該晶片具有一個觸點，觸點之總數小於儲存晶片之總數，儲存晶片包括至少含有一個觸點之儲存晶片和無觸點之儲存晶片。
另一方面，在本項發明中，積體電路包括：一對串聯之半導體儲存晶片，每個半導體儲存晶片包括：一個浮體區域，用於資料儲存；第一和第二導電區域，與浮體區域相連；一個門，位於浮體區域表面之上；以及一個絕緣區域，將門與浮體區域絕緣。
在至少一個實例中，至少有一個半導體儲存晶片是無觸點之半導體儲存晶片。
在至少一個實例中，至少有一個無觸點之半導體儲存晶片包括另外一個導電區域，與浮體區域相連。
另一方面，在本項發明中，積體電路包括成對之並聯半導體儲存晶片，每個半導體儲存晶片包括：浮體區域，用於資料儲存；導電區域，與浮體區域相連；導電區域之上之一個門；絕緣區域，將浮體基板區域與門絕緣；其中至少有一個半導體儲存晶片是無觸點之半導體儲存晶片。
在至少一個實例中，大部分半導體儲存晶片都是無觸點之半導體儲存晶片。
在至少一個實例中，積體電路包括一部分觸點，觸點數量小於等於儲存晶片之數量。
在至少一個實例中，每個儲存晶片還包括第二個導電區域，與浮體區域相連。
在至少一個實例中，儲存晶片還包括第二和第三導電區域，與浮體區域相連。
另一方面，在本項發明中，積體電路包括成對之並聯無觸點半導體儲存晶片，每個半導體儲存晶片包括：一個 浮體區域，用於資料儲存；第一和第二導電區域，與浮體區域相連；一個門，位於浮體區域表面之上；以及一個絕緣區域，將門與浮體區域絕緣。
另一方面，在本項發明中，積體電路包括：一個儲存串或鏈，包含一組無觸點半導體儲存晶片；第一觸點，與第一附加半導體儲存晶片相連；其中無觸點半導體儲存晶片可以通過第一觸點訪問。
在至少一個實例中，積體電路還包括第二個觸點，與第二附加半導體儲存晶片相連；其中無觸點半導體儲存晶片可以通過第二觸點訪問。
在至少一個實例中，無觸點半導體儲存晶片和附加半導體儲存晶片成串聯連接。
在至少一個實例中，儲存晶片串或鏈包括第一儲存晶片串或鏈，以及由第一組組成之一個組，積體電路還包括：第二個儲存串或鏈，包含第二組無觸點半導體儲存晶片；第二觸點，與第二附加半導體儲存晶片相連；其中第二組無觸點半導體儲存晶片可以通過第二觸點訪問。
在至少一個實例中，儲存晶片串或鏈包括第一儲存晶片串，以及由第一組組成之一個(儲存晶片)組，積體電路還包括：第二儲存晶片串，包括第二組無觸點半導體儲存晶片；第三個觸點，與第三個附加半導體儲存晶片相連；第四個觸點，與第四個附加半導體儲存晶片相連；其中第二組無觸點半導體粗存晶片可以通過第三和第四觸點訪問；其中第一組無觸點半導體儲存晶片，第一附加半導 體儲存晶片和第二附加半導體儲存晶片成串聯連接；並且第二組無觸點半導體儲存晶片、第三附加半導體儲存晶片和第四附加半導體儲存晶片在第二串中，成串聯連接。
在至少一個實例中，積體電路還包括一個第一電極，與第一觸點和第三觸點相連；以及一個第二電極，與第二觸點相連；還有一個第三電極與第四觸點相連。
在至少一個實例中，半導體儲存晶片本質上由2維半導體儲存晶片組成。
在至少一個實例中，半導體儲存晶片本質上由鰭型、三維半導體儲存晶片組成。
在至少一個實例中，第一組無觸點半導體儲存晶片，與第二組無觸點半導體儲存晶片，並排對齊；第一串中，包括第一組絕緣部分(將第一組中相鄰之儲存晶片絕緣)，以及第二組絕緣部分(將第一串和第二串中相鄰之儲存晶片絕緣)；第二串包括第三組絕緣部分(將第二串中相鄰之儲存晶片絕緣)；以及第四組絕緣部分(將第二串和第一串中相鄰之儲存晶片絕緣)。
在至少一個實例中，第一觸點和第二觸點分別位於儲存晶片串之第一和第二端。
在至少一個實例中，一個半導體儲存晶片包括：一個浮體區域，用於資料儲存；第一和第二導電區域，與浮體區域相連；一個門，位於浮體區域表面之上；以及一個絕緣區域，將門與浮體區域絕緣；並有一個字線電極，與門相連。
另一方面，在本項發明中，積體電路包括成對之浮體儲存晶片，串聯或並聯。在儲存晶片之間之連接用來減小整個電路之觸點數量。由於將多個儲存晶片進行串聯或並聯，需要一個小型之儲存晶片陣列。
本項發明之這一特徵和其他特徵，對於熟悉相關工藝之人而言，是淺顯易懂之；積體電路、串、鏈儲存晶片和構成方法都將在下文中詳細介紹。
在本項發明中，半導體儲存晶片包括：基板為第一導電類型；基板電極與基板相連；第一區域在基板之第一位置嵌入基板中，同時具有第二導電類型(N型)；一個位線電極和一個源線電極與第一區域相連；在基板之第二位置，嵌入了一個第二區域，具有第二導電類型，同時，在基板之一部分(至少)具有第一導電類型，位於第一和第二位置之間，作為非永久性儲存之浮體，實現資料儲存；另外之位線電極和源線電極與第二區域相連；在第一和第二位置以及基板表面之上，有一個俘獲層；俘獲層包括第一和第二儲存位置，設置為各自獨立之永久性資料儲存，其中第一和第二儲存位置分別設置用來接收非永久性中儲存之資料；在俘獲層之上有一個控制門。
在至少一個實例中，表面包括一個頂層表面，晶片還包括一個埋入層，位於基板之底部，埋入層為第二導電類型；有一個埋入式阱電極，與埋入層相連。
在至少一個實例中，浮體完全被頂層表面、第一和第二區域、以及埋入層包圍。
在至少一個實例中，第一導電類型為“p”型，第二導電類型為“n”型。
在至少一個實例中，半導體儲存晶片還包括絕緣層，包圍基板之側表面。
在至少一個實例中，晶片用作多層晶片。
在至少一個實例中，第一和第二儲存位置中至少有一個之設置滿足：其中一個儲存位置可以分別儲存大於一個位元組之資料。
在至少一個實例中，浮體之設置滿足：可以在其中儲存大於一個位元組之資料。
另一方面，在本項發明中，晶片之操作方法需要：一個儲存晶片器件，具有成對之儲存晶片，並且每一個儲存晶片都含有一個浮體，能夠作為非永久性資料儲存，還需要一個俘獲層，具有第一和第二儲存位置，作為永久性資料儲存，具體包括：在給儲存晶片通電時，將儲存晶片作為非永久性儲存進行操作；在斷開儲存晶片電源之後，重置儲存晶片中之永久性儲存，至預定之狀態，然後執行影子鏡像操作，將非永久性儲存晶片中之內容裝載到永久性儲存中。
在至少一個實例中，該方法還包括：關閉儲存晶片元件，在關閉時，儲存晶片元件用作快閃記憶體、可擦除、可程式設計唯讀儲存。
在至少一個實例中，該方法還包括：重新恢復儲存晶片之供電，在恢復供電時，執行一個恢復步驟，將永久性 儲存中之內容裝載到永久性儲存晶片中。
另一方面，在本項發明中，操作儲存晶片元件包括：儲存元件需要具備一對儲存晶片，每個儲存晶片具有一個浮體，作為非永久性資料儲存，同時還具有一個俘獲層，用作永久性資料儲存；並將其中一個儲存晶片用作非永久性儲存晶片，與另外一個永久性儲存晶片互不干擾。
在至少一個實例中，操作包括：在晶片表面之一個區域施加一個電壓，該晶片表面與永久性儲存之儲存位置相鄰。
在至少一個實例中，在至少一個實例中，施加電壓包括：施加一個正向電壓，晶片之浮體具有P型導電類型。
在至少一個實例中，操作包括：操作非永久性儲存，實現讀與寫/保持操作中之一個。
在至少一個實例中，該方法還包括：執行一個重置操作，賦予永久性儲存一個初始狀態。
在至少一個實例中，方法還包括：執行影子鏡像操作，在永久性儲存中裝載非永久性儲存之內容。
另一方面，在本項發明中，半導體儲存晶片包括：浮體區域，用作資料之非永久性儲存；一個俘獲層，用作資料之永久性儲存；其中在非永久性儲存中存入之資料與永久性儲存中存入之資料互不相關，浮體區域可以獨立於俘獲層進行操作，並且俘獲層可以獨立於浮體區域執行操作。
在至少一個實例中，浮體區域為第一導電類型，被埋 入層包圍，埋入層具有第二導電類型，與第一導電類型不同。
在至少一個實例中，第一導電類型為“p”型，第二導電類型為“n”型。
在至少一個實例中，浮體區域被買入絕緣材料包圍。
在至少一個實例中，浮體區域在基板上構建，晶片還包括包圍基板側面之絕緣層。
在至少一個實例中，晶片用作多層晶片。
在至少一個實例中，俘獲層包括第一和第二儲存位置，第一和第二儲存位置各自設置為能夠獨立儲存資料，用作永久性儲存。
在本項發明中，有一個多晶矽浮動門半導體儲存晶片，包括：一個基板；一個浮體區域，位於基板之表面，設置為非永久性儲存；一個多晶矽浮動門，設置為儲存永久性資料；一個絕緣區域，將浮體區域和這一個多晶矽浮動門絕緣；第一和第二區域位於各自位置之表面，而不是浮體區域之表面；其中浮柵設置為允許接收來自非永久性儲存之資料。
在至少一個實例中，第一和第二區域為非對稱佈置，其中第一面積定義了第一區域之表面，而第二面積定義了第二區域之表面，同時第一面積不等於第二面積。
在至少一個實例中，上述表面之第一和第二區域中之一個與浮柵有更高之耦合，比另外一個與浮柵之耦合更高。
在至少一個實例中，晶片包括基板底部之埋入層，埋入層之導電類型與浮體區域之導電類型不同。
在至少一個實例中，浮體被頂層表面、第一和第二區域、以及埋入層包圍。
在至少一個實例中，絕緣層圍住了基板之側面。
在至少一個實例中，埋入之絕緣材料層位於基板之底部。
在至少一個實例中，浮體被頂層表面、第一和第二區域，以及埋入式絕緣材料層。
在至少一個實例中，浮柵覆蓋了浮體表面之一塊面積，在被覆蓋表面和第一區域第二區域之間，有一個空隙。
在至少一個實例中，選擇門與單獨之多晶矽浮柵相鄰。
在至少一個實例中，第一和第二區域為非對稱佈置，其中第一面積定義了第一區域之表面，而第二面積定義了第二區域之表面，同時第一面積不等於第二面積。
在至少一個實例中，選擇門與浮柵重疊。
另一方面，在本項發明中，半導體儲存晶片包括：一個基板；一個浮體區域，設置為非永久性儲存；一個疊柵永久性儲存，包括一個浮柵(與基板相鄰)，一個控制柵(與浮柵相鄰)，使得浮柵能夠佈置在控制柵和基板之間；一個選擇柵，與基板和浮柵相鄰。
在至少一個實例中，浮體位於基板之表面，晶片還包 括：第一和第二區域均位於各自所在位置之表面，而不是浮體區域之表面；其中，第一和第二區域為非對稱佈置，第一面積定義了第一區域在表面之面積，第二面積定義了第二區域在表面之面積；而第一面積不等於第二面積。
在至少一個實例中，上述表面之第一和第二區域中之一個與浮柵有更高之耦合，比另外一個與浮柵之耦合更高。
在至少一個實例中，基板底部有一個埋入層，埋入層之導電類型與浮體區域之導電類型不同。
在至少一個實例中，浮體被頂層表面、第一和第二區域、以及埋入層包圍。
在至少一個實例中，絕緣層圍住了基片之側面。
在至少一個實例中，埋入之絕緣材料層位於基片之底部。
在至少一個實例中，浮體被頂層表面、第一和第二區域、以及絕緣材料之埋入層包圍。
另一方面，在本項發明中，一個單獨之多晶矽浮柵半導體儲存晶片包括：基板，用於儲存資料之非永久性儲存浮體區域，單個多晶矽浮柵(用作資料之永久性儲存)；其中浮體區域用作資料之非永久性儲存，獨立於資料之永久性儲存工作，而單個多晶矽浮柵則作為資料之永久性儲存，獨立於非永久性儲存工作。
在至少一個實例中，浮體區域為第一導電類型，被埋入層包圍，埋入層具有第二導電類型，與第一導電類型不 同。
在至少一個實例中，浮體區域被買入絕緣材料包圍。
在至少一個實例中，第一導電類型為“p”型，第二導電類型為“n”型。
在至少一個實例中，絕緣層圍住了基片之側面。
另一方面，在本項發明中，晶片之操作方法需要：一個儲存晶片器件，具有成對之儲存晶片，並且每一個儲存晶片都含有一個浮體，能夠作為非永久性資料儲存，還需要一個浮柵，作為永久性資料儲存，具體包括：在給儲存晶片通電時，將儲存晶片作為非永久性儲存進行操作；在斷開儲存晶片電源之後，重置儲存晶片中之永久性儲存，至預定之狀態，然後執行影子鏡像操作，將非永久性儲存晶片中之內容裝載到永久性儲存中。
在至少一個實例中，該方法還包括：關閉儲存晶片元件，在關閉時，儲存晶片元件用作快閃記憶體、可擦除、可程式設計唯讀儲存。
在至少一個實例中，該方法還包括：重新恢復儲存晶片之供電，在恢復供電時，執行一個恢復步驟，將永久性儲存中之內容裝載到永久性儲存晶片中。
另一方面，在本項發明中，操作儲存晶片元件包括：一個儲存晶片元件，包括一對儲存晶片，每個儲存晶片含有一個浮體，作為非永久性資料儲存，一個浮柵，用作永久性資料儲存，一個控制柵；並能夠對非永久性儲存晶片進行整體操作，與永久性儲存中之資料無關。
在至少一個實例中，該方法還包括：對控制柵施加一個電壓，使位於浮柵下部之通道區域反轉，不受浮柵中儲存電荷之影響。
在至少一個實例中，該方法還包括：在基板之一個與浮柵相連之區域上施加一個正電壓，浮體為“p”導電類型。
在至少一個實例中，對儲存晶片整體之操作包括完成讀與寫/保持操作中之一個。
在至少一個實例中，該方法還包括：執行一個重置操作，賦予永久性儲存一個初始狀態。
在至少一個實例中，方法還包括：執行影子鏡像操作，在永久性儲存中裝載非永久性儲存之內容。
本項發明之這一特徵和其他特徵，對於熟悉相關工藝之人而言，是淺顯易懂之；有關方法、元件和陣列都將在下文中詳細介紹。
圖1為本項發明實例中儲存晶片之示意圖。
圖2為本項發明實例中多個晶片組合成陣列後構成一個儲存元件之示意圖。
圖3為本項發明實例中n-p-n雙極元件在儲存晶片中成型之示意圖。
圖4A展示之是本項發明實例中，一個陣列中之基板電極分段。
圖4B展示之是本項發明實例中之多工器，多工器用來確定施加到分段基板電極上之偏壓。
圖4C展示之是本項發明實例中使用之電壓發生器電路，該電路向多工器輸入正偏壓。
圖5展示之是本項發明實例中，儲存在一個儲存晶片浮體中之最大電荷，該最大電荷量可以通過增大基板電極之正向偏壓而增大。
圖6A為本項發明實例中之浮體電位(為浮體電流之函數)和基板電位。
圖6B為本項發明實例中之浮體電位(為浮體電流之函數)和埋入阱。
圖7為本項發明實例中選定儲存晶片之偏壓情況和儲存陣列中未被選定晶片之偏壓情況。
圖8A為本項發明實例中一個未被選定之儲存晶片，該儲存晶片與選定之儲存晶片具有相同之行，圖示為選定儲存晶片在讀操作期間。
圖8B為圖8A中，未選定儲存晶片之n-p-n雙極元件狀態，圖示為選定儲存晶片之讀操作期間。
圖8C為圖8A中一個未被選定之儲存晶片，該儲存晶片與選定之儲存晶片具有相同之列，圖示為選定儲存晶片在讀操作期間。
圖8D為圖8A中，未選定儲存晶片(圖8C)之n-p-n雙極元件狀態，圖示為選定儲存晶片之讀操作期間。
圖8E為圖8A中一個未被選定之儲存晶片，該儲存 晶片與選定之儲存晶片具有不同之行和列，圖示為選定儲存晶片在讀操作期間。
圖8F為圖8A中，未選定儲存晶片(圖8E)之n-p-n雙極元件狀態，圖示為選定儲存晶片之讀操作期間。
圖9為本項發明實例中向儲存晶片寫入“0”之示意圖。
圖10為本項發明實例中選定儲存晶片之舉例，以及向儲存陣列中未被選定晶片寫入“0”操作之情況。
圖11A為本項發明實例中，未被選定儲存晶片偏壓情況之舉例，在寫入“0”操作期間。
圖11B為圖11A中晶片之等效電路圖，展示展示了自有n-p-n雙極元件。
圖12為本項發明實例中，選定儲存晶片和陣列中未被選定儲存晶片之舉例，在寫入“0”操作期間。
圖13A為本項發明實例中，選定儲存晶片偏壓情況之舉例，在寫入“0”操作期間。
圖13B為圖13A中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖13C為圖13A中未被選定晶片上偏壓情況之舉例，該未被選定晶片與選定晶片具有相同之行，時間為向選定晶片寫入“0”操作期間。
圖13D為圖13C中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖13E為圖13A中未被選定晶片上偏壓情況之舉 例，該未被選定晶片與選定晶片具有相同之行，時間為向選定晶片寫入“0”操作期間。
圖13F為圖13E中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖13G為圖13A中未被選定晶片上偏壓情況之舉例，該未被選定晶片與選定晶片具有不同之行和列，時間為向選定晶片寫入“0”操作期間。
圖13H為圖13G中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖14為本項發明實例中，選定晶片和陣列中未選定晶片之偏壓情況之舉例，在對選定晶片進行帶-帶之管道傳輸寫入“1”操作期間。
圖15A為圖14中選定晶片偏壓情況之舉例。
圖15B為圖15A中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖15C為圖15A中未被選定晶片上偏壓情況之舉例，該未被選定晶片與選定晶片具有相同之行，時間為向選定晶片寫入“1”操作期間。
圖15D為圖15C中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖15E為圖15A中未被選定晶片上偏壓情況之舉例，該未被選定晶片與選定晶片具有相同之行，時間為向選定晶片寫入“1”操作期間。
圖15F為圖15E中晶片之等效電路圖，展示了自有 n-p-n雙極元件。
圖15G為圖15A中未被選定晶片上偏壓情況之舉例，該未被選定晶片與選定晶片具有不同之行和列，時間為向選定晶片寫入“0”操作期間。
圖15H為圖15G中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖16A為本項發明實例中，基準發生電路，用於產生儲存晶片之初始積累電流，儲存晶片位於同一被寫入之源線上。
圖16B為本項發明另外一個實例，基準發生電路，用於產生儲存晶片之初始積累電流，儲存晶片位於同一被寫入之源線上。
圖16C為本項發明另外一個實例，基準發生電路，用於產生儲存晶片之初始積累電流，儲存晶片位於同一被寫入之源線上。
圖17為本項發明實例中，儲存晶片之浮體電位隨著施加偏壓而增大，偏壓之增大將導致浮體上之空穴被注入電子。
圖18A為本項發明實例中基準發生電路和讀操作電路，與儲存陣列相連。
圖18B為本項發明實例中之電壓感應電爐，該電路設置對源線和位元線電極之間之電壓進行測量。
圖19為本項發明實例中被選定晶片之偏壓情況，在對選定晶片進行讀操作期間。
圖20為本項發明實例中被選定晶片之偏壓情況，在對選定晶片進行寫入“0”操作期間。
圖21為本項發明之另外一個實例，為被選定晶片之偏壓情況，在對選定晶片進行寫入“0”操作期間。
圖22為本項發明之另外一個實例，為被選定晶片之偏壓情況，在對選定晶片進行帶-帶隧道傳輸寫入“1”操作之期間。
圖23A為本項發明另外一個實例中儲存晶片之示意圖。
圖23B為本項發明實例中儲存晶片之示意圖，展示基板區域和埋入阱之觸點。
圖24為圖23中儲存晶片陣列之示意圖。
圖25為圖23中n-p-n雙極元件之示意圖。
圖26為本項發明實例中，陣列偏壓情況之舉例，在對選定晶片寫入“0”操作期間。
圖27為本項發明實例中被選定晶片之偏壓情況，在對選定晶片進行寫入“0”操作期間。
圖28A為圖27中選定晶片偏壓情況之舉例。
圖28B為圖28A中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖28C為圖27中未被選定晶片上偏壓情況之舉例，該未被選定晶片與選定晶片具有相同之行，時間為向選定晶片寫入“0”操作期間。
圖28D為圖28C中晶片之等效電路圖，展示了自有 n-p-n雙極元件。
圖28E為圖27中未被選定晶片上偏壓情況之舉例，該未被選定晶片與選定晶片具有相同之行，時間為向選定晶片寫入0操作期間。
圖28F為圖28E中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖28G為圖27中未被選定晶片上偏壓情況之舉例，該未被選定晶片與選定晶片具有不同之行和列，時間為向選定晶片寫入“0”操作期間。
圖28H為圖28G中晶片之等效電路圖，展示了自有n-p-n雙極元件。
圖29為本項發明實例中，選定儲存晶片偏壓情況之舉例，在寫入“1”操作期間。
圖30為本項發明另外一個實例中儲存晶片之示意圖。
圖31為本項發明另外一個實例中儲存晶片之示意圖。
圖32為本項發明另外一個實例中儲存晶片之示意圖。
圖33為本項發明另外一個實例中儲存晶片之示意圖。
圖34為圖30和圖32中儲存晶片之俯視示意圖。
圖35A-35E為本項發明中第一個列舉之儲存晶片之陣列和細節。
圖36A-36U為本項發明中製造儲存晶片方法之示意圖。
圖37A-37C為本項發明中保持儲存晶片狀態之方法示意圖。
圖38A-38D為本項發明中保持儲存晶片陣列中儲存資料狀態之方法。
圖39為本項發明之儲存晶片中浮體電壓之示意圖。
圖40為本項發明之儲存晶片電流-電壓曲線。
圖41為本項發明中對儲存晶片陣列進行讀操作之示意圖。
圖42A-42H為圖41中4個代表儲存晶片陣列之操作示意圖。
圖43A和43B為本項發明中本項發明中選定晶片之操作示意圖，所進行之操作為第一類之寫入邏輯0操作。
圖44為本項發明中圖43之儲存晶片陣列示意圖，在第一類寫入邏輯0操作期間。
圖45A及45B為本項發明圖46中未選中晶片之操作示意圖，在第二類寫入邏輯0操作期間。
圖46為本項發明中圖43之儲存晶片陣列示意圖，在第二類寫入邏輯0操作期間。
圖47為本項發明中圖43之儲存晶片陣列示意圖，在第三類寫入邏輯0操作期間。
圖48A-48H為本項發明中4個代表儲存晶片之操作示意圖，在第三類邏輯操作期間。
圖49為本項發明中圖43之儲存晶片陣列示意圖，在第一類寫入邏輯1操作期間。
圖50A-50H展示之是圖15所示陣列中4個代表晶片之操作示意圖，在第一類寫入邏輯1操作期間。
圖51為本項發明中圖43之儲存晶片陣列示意圖，在第二類寫入邏輯1操作期間。
圖52A-52H展示之是圖51所示陣列中4個代表晶片之操作示意圖，在第二類寫入邏輯1操作期間。
圖53A-53E展示之是本項發明中第二實例中之儲存晶片。
圖54A-54H展示之是圖53A-53E中對儲存晶片陣列進行操作之示意圖。
圖55A-55F展示之是本項發明中對儲存晶片進行多層操作之示意圖。
圖56為本項發明中之替代儲存晶片。
圖57為圖56所示儲存晶片之俯視圖。
圖58A為本項發明中之另一個替代儲存晶片。
圖58B為圖58A所示儲存晶片陣列之示意圖。
圖59A-59F展示之是本項發明中第三實例中之儲存晶片。
圖60A-60F展示之是圖59A-59F中儲存晶片之另一個物理實例。
圖61A展示之是圖59A-59F以及圖60A-60F所示之儲存晶片陣列。
圖61B展示之是圖59A-59F以及圖60A-60F所示之單晶片之電路方案。
圖62展示之是圖61A中陣列上之保持操作。
圖63展示之是圖61A中陣列上之讀操作。
圖64A-64P為圖63中8個代表儲存晶片陣列之操作示意圖。
圖65展示之是圖61A中在儲存陣列上進行之2行寫入邏輯0之操作。
圖66A和66B展示之是圖65中未被選擇之儲存晶片之操作。
圖67展示之是圖61A中在儲存陣列上進行之在1列上寫入邏輯0之操作。
圖68展示之是圖61A中在儲存陣列上進行之在一個儲存晶片上寫入邏輯0之操作。
圖69A-69P為圖63中8個代表儲存晶片陣列之操作示意圖。
圖70展示之是圖61A中在儲存陣列上進行之在一個儲存晶片上寫入邏輯1之操作。
圖71A-71P為圖70中8個代表儲存晶片陣列之操作示意圖。
圖72展示之是圖61A中在儲存陣列上進行之在另外一個儲存晶片上寫入邏輯1之操作。
圖73A-73B展示之是圖72中在對單個儲存晶片寫入邏輯1操作時，可能出現之寫入干擾情況。
圖74展示之是圖61A中在儲存陣列上進行之在另外一個儲存晶片上寫入邏輯1之操作。
圖75A-75B為本項發明中另一種製造儲存晶片方法之示意圖。
圖76A-76AA展示之是圖75B中製造儲存晶片之方法。
圖77A-77F展示之是本項發明中第四實例中之儲存晶片。
圖78A-78B展示之是圖77A-77F中另外一種對一個儲存晶片陣列進行之保持操作。
圖79和80A至80H展示之是圖77A-77F中對一個儲存晶片陣列進行之讀操作。
圖81展示之是圖77F中在儲存陣列上進行之在一個儲存晶片上寫入邏輯0之操作。
圖82A-82B為圖81中未被選擇之儲存晶片陣列之操作示意圖。
圖83展示之是圖77F中在儲存陣列上進行之在一個儲存晶片上寫入邏輯0之操作。
圖84A-84H為圖83中4個代表儲存晶片陣列之操作示意圖。
圖85A-85F展示之是本項發明中第五實例中之儲存晶片。
圖86為本項發明中SCR模式下使用儲存晶片之保持操作。
圖87為本項發明中SCR模式下使用儲存晶片之讀操作。
圖88為本項發明中SCR模式下使用儲存晶片之寫入邏輯1操作。
圖89為本項發明中SCR模式下使用儲存晶片之寫入邏輯0操作。
圖90A-90C展示之是標準MOSFET電晶體之現有工藝。
圖91展示之是本項發明中一個實例之儲存晶片示意圖。
圖92A為本項發明中一個實例之示意圖，其中儲存陣列具有成對之儲存晶片。
圖92B為本項發明之一個實例，其中晶片陣列具有一對儲存晶片，並且有讀電路與之相連，能夠用來確定資料狀態。
圖93為本項發明之實例，其中示意了讀取選定儲存晶片之偏壓情況，以及儲存陣列中未被選定晶片之偏壓情況。
圖94A為本項發明之一個實例，示意了讀取選中晶片之偏壓情況。
圖94B-94D為本項發明之實例，展示了在圖93示意之讀操作期間，未被選中晶片之偏壓情況。
圖95為本項發明之一個實例，為儲存晶片寫入“0”之示意圖。
圖96A-96B為本項發明實例中，未被選定儲存晶片偏壓情況之舉例，在寫入“0”操作期間。
圖97為本項發明實例陣列中晶片之偏壓情況，在寫入“0”操作期間，其中所有BL電極相同之儲存晶片均寫入“0”狀態。
圖98為本項發明之另一個實例，選定儲存晶片和陣列中未被選定儲存晶片之舉例，在寫入“0”操作期間。
圖99A為圖98所示實例中被選定晶片之偏壓情況，在寫入“0”操作期間。
圖99B-99D展示之是圖98中之實例，未被選中晶片在寫入“0”操作期間之偏壓情況。
圖100和101A為本項發明實例中，選定儲存晶片偏壓情況之舉例，在使用帶對帶穿透寫入“1”操作期間。
圖101B-101D為未選定儲存晶片之偏壓情況舉例，使用圖100所示之操作類型，進行寫入“1”之操作。
圖102為本項發明實例中儲存晶片之偏壓情況，在使用碰撞電離寫入“1”之操作過程中。
圖103A-103D和104展示之是本項發明實例中，選定儲存晶片750之偏壓情況，在使用碰撞電離寫入“1”之期間。
圖105為現有技術之方案，相鄰之儲存晶片共用觸點。
圖106A為本項發明實例中儲存晶片串之截面示意圖。
圖106B為本項發明實例，在SL電極和BL電極之間，一個儲存晶片包括兩個儲存晶片，本圖為俯視示意圖。
圖107為圖106B中晶片陣列之等效電路展示。
圖108和109A-109B為本項發明實例，展示了在讀操作過程中之偏壓狀態。
圖110-111為本項發明實例，展示了在寫入“0”操作過程中之偏壓狀態。
圖112A-112B為本項發明實例，展示了在寫入“0”操作過程中之偏壓狀態，該操作允許單個位元組寫入。
圖113A-113B為本項發明實例，展示了在使用帶對帶穿遂寫入“1”操作過程中之偏壓狀態。
圖114A-114B為本項發明實例，展示了在使用撞擊電離寫入“1”操作過程中之偏壓狀態。
圖115A為本項發明實例中，鰭型三維儲存晶片之示意圖。
圖115B為本項發明之另外一個實例中，鰭型三維儲存晶片之示意圖。
圖116A為本項發明實例中，自有n-p-n雙極元件之能帶圖，晶片取自圖23，當浮體區域使用正電壓充電時，在埋入阱上就會施加一個正偏壓。
圖116B為本項發明實例中，自有n-p-n雙極元件之能帶圖，晶片取自圖23，當浮體區域24使用中性粒子充入時，在埋入阱上就會施加一個偏壓。
圖117為本項發明實例中儲存晶片之偏壓情況，圖示為在選定晶片上進行讀操作之過程。
圖118為本項發明實例中，儲存晶片偏壓情況之舉例，在寫入“0”操作期間。
圖119為本項發明之另外一個實例中，儲存晶片之偏壓情況，在寫入“0”操作期間。
圖120A為本項發明實例中，選定儲存晶片偏壓情況之示意圖，在寫入“1”操作期間。
圖120B為本項發明實例中，選定儲存晶片和陣列中未被選定儲存晶片(150)之偏壓情況，在使用碰撞電離寫入“1”操作期間。
圖121A為本項發明實例中儲存晶片串之截面示意圖。
圖121B為本項發明實例，在SL電極和BL電極之間，一個儲存晶片包括兩個儲存晶片，本圖為俯視示意圖。
圖121C為本項發明實例中，儲存晶片陣列之等效電路展示，儲存陣列包括圖121B所示之串，以及其他晶片串。
圖122為本項發明實例中，晶片串之偏壓情況，在讀操作期間。
圖123A為本項發明實例，在相同串和不同串中，選定儲存晶片和未選定儲存晶片之偏壓情況，也是在讀操作期間。
圖123B為本項發明實例，即圖123A所示之陣列，還包括一個讀電路，連接用於測量或感應(選定晶片上)從BL電極到SL電極之間之電流。
圖124為本項發明實例中，晶片串之偏壓情況，在寫入“0”操作期間。
圖125為本項發明實例，在相同串和不同串中，選定儲存晶片和未選定儲存晶片之偏壓情況，也是在寫入“0”操作期間。
圖126為本項發明實例中，晶片串之偏壓情況，在寫入“0”操作期間，該操作允許單字節寫入。
圖127為本項發明實例，在相同串和不同串中，選定儲存晶片和未選定儲存晶片之偏壓情況，也是在寫入“0”操作期間，該操作允許單字節寫入。
圖128為本項發明實例中，晶片串之偏壓情況，在使用帶對帶方式穿遂寫入“1”操作期間。
圖129為本項發明實例，在相同串和不同串中，選定儲存晶片和未選定儲存晶片之偏壓情況，也是使用帶對帶穿遂在寫入“1”操作期間。
圖130A為本項發明實例中，晶片串之偏壓情況，在使用碰撞電離寫入“1”操作期間。
圖130B為本項發明實例，在相同串和不同串中，選定儲存晶片和未選定儲存晶片之偏壓情況，也是在使用碰撞電離寫入“1”操作期間。
圖131A為本項發明實例中，在一個晶片陣列上之兩 個儲存晶片串之俯視示意圖。
圖131B為圖131A中一個串之剖面視圖。
圖132A-132U為本項發明實例中，製造一個儲存晶片陣列之不同階段。
圖133為本項發明實例中，儲存晶片鏈並排連接之示意圖。
圖134A為圖133中儲存晶片鏈之俯視示意圖。
圖134B為圖133A中I-I’之剖視圖，儲存晶片取自圖48A。
圖134C為圖133A中II-II’之剖視圖，儲存晶片取自圖48A。
圖135為本項發明實例中，儲存陣列之等效電路表四，包括圖133中之鏈。
圖136為本項發明實例中，儲存陣列鏈之等效電路示意圖，此時正在對一個鏈中之選定晶片進行讀操作。
圖137為圖135所示之陣列中選定晶片之示意圖，以及在讀操作過程中之偏壓情況。
圖138為本項發明實例中，儲存陣列鏈之等效電路示意圖，此時正在對一個選定之陣列鏈進行寫入“0”操作。
圖139為本項發明實例中，圖138所示之儲存晶片鏈之示意圖，此時正在對該鏈進行寫入“0”操作。
圖140為本項發明之另外一個實例中，儲存陣列之等效電路示意圖，此時正在進行寫入“0”操作。
圖141為本項發明實例中，圖140所示之儲存晶片鏈 之示意圖，此時正在對該鏈進行寫入“0”操作。
圖142為本項發明之另外一個實例中，儲存陣列之等效電路示意圖，此時正在使用碰撞電離寫入“1”操作。
圖143為圖142中選定儲存晶片及偏壓情況之示意圖，此時正在晶片上進行寫入“1”之操作。
圖144為本項發明中另一個實例之鏈。
圖145A為圖144中儲存晶片陣列之俯視示意圖。
圖145B為圖145A中I-I’之剖視圖，儲存晶片取自圖145A。
圖145C為圖145A中II-II’之剖視圖，儲存晶片取自圖145A。
圖146為儲存陣列鏈之等效電路表示，包括圖144中之鏈。
圖147為本項發明實例中，儲存陣列之等效電路示意圖，此時正在對一個選定之陣列鏈進行讀操作。
圖148為圖147所示之陣列中選定晶片之示意圖，以及在讀操作過程中之偏壓情況。
圖149為本項發明之一個實例中，儲存陣列之等效電路示意圖，此時正在進行寫入“0”操作。
圖150為本項發明實例中，圖149所示之儲存晶片陣列之示意圖，此時正在對該鏈進行寫入“0”操作。
圖151為本項發明之另外一個實例中，儲存陣列之等效電路示意圖，此時正在進行寫入“0”操作，該操作允許單字節寫入。
圖152為本項發明之另一個實例中，圖151所示之選定儲存晶片鏈之示意圖，此時正在對該鏈進行圖151所示之寫入“0”操作。
圖153為本項發明之另外一個實例中，儲存陣列之等效電路示意圖，此時正在使用碰撞電離寫入“1”操作。
圖154為圖153中選定儲存晶片及偏壓情況之示意圖，此時正在晶片上進行寫入“1”之操作。
圖155為本項發明之另外一個實例中，儲存陣列之等效電路示意圖，此時正在使用碰撞電離寫入“1”操作。
圖156為圖155中選定儲存晶片及偏壓情況之示意圖，此時正在晶片上進行寫入“1”之操作。圖157為本項發明中之另一個實例，為一個儲存陣列，該陣列之相鄰區域通過一個導電區域與一個公共之BL電極相連。
圖157為本項發明中之另一個實例，為一個儲存陣列，該陣列之相鄰區域通過一個導電區域與一個公共之BL電極相連。
圖158A為本項發明中之另一個實例，為一個儲存陣列。
圖158B為158A所示之儲存陣列中之一個分離出來之儲存晶片。
圖158C和158D分別為圖158B中，儲存晶片沿I-I’和II-II’之剖視圖。
圖159為本項發明實例中，圖158A所示儲存陣列之等效電路表示。
圖160A為本項發明實例中，圖158B-158D所示儲存晶片之等效電路表示。
圖160B為本項發明實例中，自有n-p-n雙極元件之能帶圖，元件取自圖160A，當浮體區域使用正電壓充電時，在埋入阱上就會施加一個正偏壓。
圖160C為本項發明實例中，自有n-p-n雙極元件(30)之能帶圖，元件取自圖160A，當浮體區域使用中型粒子充入時，在埋入阱上就會施加一個偏壓。
圖161為本項發明實例中，儲存陣列之示意圖，此時正在對一個選定之陣列鏈進行讀操作。
圖162為圖161所示選定儲存晶片之示意圖，以及在進行讀操作時之偏壓情況。
圖163為本項發明之一個實例中，儲存陣列之示意圖，此時正在進行寫入“0”操作。
圖164為本項發明實例中，圖163所示之儲存晶片陣列之示意圖，此時正在對該鏈進行寫入“0”操作。
圖165為本項發明之另一個實例中，儲存陣列之示意圖，此時正在進行寫入“0”操作。
圖166為本項發明實例中，圖165所示之儲存晶片鏈之示意圖，此時正在對該鏈進行圖165所示之寫入“0”操作。
圖167為本項發明之一個實例中，儲存陣列之示意圖，此時正在使用帶對帶穿遂進行寫入““1”操作。
圖168為圖167中選定儲存晶片及偏壓情況之示意 圖，此時正在晶片上進行寫入“1”之操作。
圖169為本項發明之一個實例中，儲存陣列之示意圖，此時正在使用碰撞電離進行寫入“1”操作。
圖170為圖169中選定儲存晶片及偏壓情況之示意圖，此時正在晶片上進行寫入“1”之操作。
圖171為本項發明實例中儲存晶片之操作流程圖。
圖172為本項發明另一個實例中儲存晶片之操作流程圖。
圖173A為本項發明實例中儲存晶片之剖面示意圖。
圖173B為本項發明實例中，列舉之儲存晶片陣列，晶片按照行和列進行佈置。
圖173C為本項發明中之另一個實例，為一個儲存晶片元件之陣列架構。
圖174為本項發明實例中，寫入狀態“1”操作之情況，該操作可以在儲存晶片上進行。
圖175為本項發明實例中，寫入狀態“0”操作之情況，該操作可以在儲存晶片上進行。
圖176為本項發明實例中，可以在儲存晶片上進行之讀操作。
圖177為本項發明實例中，可以在儲存晶片上進行之保持或刷新操作。
圖178A-178B為本項發明實例中，可以在晶片上進行之影子鏡像操作。
圖179A-179B為本項發明實例中，可以在晶片上進行 之儲存操作。
圖180為本項發明實例中，對儲存晶片俘獲層之重置，該重置將儲存晶片設置到預定之狀態。
圖181A為本項發明另外一個實例中儲存晶片之剖面示意圖。
圖181B為本項發明中之另一個實例，為一個儲存晶片元件之陣列架構。
圖182-183為本項發明實例中，鰭型半導體儲存晶片元件之剖面示意圖。
圖184為圖182中鰭型半導體儲存晶片元件之俯視圖。
圖185A為雙層儲存晶片之狀態示意圖。
圖185B為多層儲存晶片之狀態示意圖。
圖186A-186E為本項發明中第一個列舉之儲存晶片之陣列和細節。
圖187為本項發明中儲存元件之操作流程圖。
圖188為本項發明中對儲存晶片陣列進行保持操作之示意圖。
圖189A和189B表示之是在保持操作期間，儲存元件之能帶圖。
圖190A和190B為本項發明中對儲存晶片陣列進行讀操作之示意圖。
圖191A和191B為本項發明中對儲存晶片陣列進行寫入邏輯0之操作之意圖。
圖192A和192B為本項發明中對儲存晶片陣列進行寫入邏輯-1之操作之意圖。
圖193A-193C為本項發明中對儲存晶片陣列進行影子鏡像操作之示意圖。
圖194A-194C為本項發明中對儲存晶片陣列進行保持操作之示意圖。
圖195為本項發明中對儲存晶片陣列進行重置操作之示意圖。
圖196A-196R為本項發明中一種製造儲存晶片方法之示意圖。
圖197A-197R為本項發明中另外一種製造儲存晶片方法之示意圖。
圖198為本項發明中另一種儲存元件之剖視圖。
圖199A-199B為本項發明中對儲存晶片陣列進行影子鏡像操作之示意圖。
圖200A-200C為本項發明中對儲存晶片陣列進行保持操作之示意圖。
圖201為本項發明中對儲存晶片陣列進行重置操作之示意圖。
圖202A和202B為本項發明中另一種儲存元件之剖視圖。
圖203為圖202A和202B所示之儲存元件之等效電路表示。
圖204為本項發明中列舉之儲存元件陣列。
圖205為本項發明中對儲存晶片陣列進行保持操作之示意圖。
圖206為本項發明中對儲存晶片陣列進行讀操作之示意圖。
圖207A-207C為本項發明中對儲存晶片陣列進行寫入邏輯0之操作之意圖。
圖208A和208B為本項發明中對儲存晶片陣列進行寫入邏輯1之操作之意圖。
圖209、210A-210B為本項發明中對儲存晶片陣列進行影子鏡像操作之示意圖。
圖211、212A-212B為本項發明中對儲存晶片陣列進行儲存操作之示意圖。
圖213A和213B為本項發明中對儲存晶片陣列進行重置操作之示意圖。
圖214和215A及215B為本項發明中另一種儲存元件之剖視圖。
圖216為圖215所示之儲存元件之等效電路表示。
圖217為本項發明中列舉之儲存元件陣列。
圖218為本項發明中對儲存晶片陣列進行保持操作之示意圖。
圖219為本項發明中對儲存晶片陣列進行讀操作之示意圖。
圖220A、220B和221為本項發明中對儲存晶片陣列進行寫入邏輯0之操作之意圖。
圖222A和222B為本項發明中對儲存晶片陣列進行寫入邏輯-1之操作之意圖。
圖223A-223B為本項發明中對儲存晶片陣列進行影子鏡像操作之示意圖。
圖224為本項發明中對儲存晶片陣列進行重置操作之示意圖。
圖225A和225B為本項發明中對儲存晶片陣列進行重置操作之示意圖。
圖226為本項發明另一個實例中儲存元件之操作流程圖。
圖227為本項發明中對儲存晶片陣列進行讀操作之示意圖。
圖228為本項發明中對儲存晶片陣列進行寫入邏輯-1操作之示意圖。
圖229A-229C為本項發明中，另外一個儲存元件之剖視圖，該元件在絕緣矽(SOI)上製造。
圖230A-230E為本項發明中，另外一種儲存元件之剖視圖，含有鰭型結構。
在對本專利中之系統、元件和方法進行說明之前，需要提請讀者注意之是，本項專利不應受到本部分所描述之某個實例之限制，實例可能各不相同。還應提醒讀者之是，在本部分中所使用之術語，供說明某個實例用，並非 意在對專利之範圍進行限制，本項專利僅受限於後文附上之專利權利聲明。
當給出一個值域時，表示包括了在上限和下限之間之之每個中間值(如非特殊聲明，中間值均為下限單位之1/10)。在規定值之間之較小範圍(即不包括無窮大)，或者在規定值域內之中間值，以及規定值域內之規定值或中間值均屬於本項發明。上述較小範圍中之上下限可以均包括(閉區間)或均不包括(開區間)，或者包含其中之一個、兩個或零個，上述包括之數值均屬於本項發明，另有說明排除該極限值之除外。當規定值域內包含一個或兩個極限時，去掉其中一個或兩個極限之值域也屬於本項發明。
除另有說明外，所有在本文中使用之技術和科學術語與本發明所屬行業中，人們通常理解之術語具有相同之意思。在實際使用或測試本項發明時，可能用到各種方法和材料，類似於下文之說明，以下即開始對優選方法和材料進行說明。所有在本文中引用並公開說明之專利均包含了被引用專利中之方法和/或材料。
需要在此處和附錄中專利權聲明中注意到是：單詞之單數形式也包含了複數形式之含義，除非上下文清楚之排除了複數含義。例如，使用“一個晶片”也包含了“一對晶片”，使用“該電極”也包含了一個或多個電極，以此類推，對於熟悉現有技術之人，不難理解。
在本文中討論之專利公開僅供在申請日期之前公開該 專利。此文中之任何資訊均不可理解為：允許借助於現有技術，在本項發明之前，申請專利公開。同時，本文中之專利公開日期可能與實際之公開日期有差別，實際公開日期需要另行確定。
定義
“保持操作”、“準備操作”或“保持/準備操作”，均表示一個過程：通過保持儲存之電荷，來保持儲存晶片之狀態。保持所儲存之電荷可以通過向晶片施加反向偏壓，方法見本文說明。
“多層寫入操作”表示之過程：能夠在儲存晶片上寫入兩個以上不同之狀態，在每個晶片上保存不止一個位元組。
“寫-驗證”、“寫和驗證”或“交替寫和驗證”演算法或程式指之是：該過程交替之對一個儲存晶片進行寫入和讀操作，該操作用來驗證儲存晶片是否在寫入操作過程中達到了想要之儲存晶片儲存狀態。
“讀驗證操作”表示：該過程對儲存晶片進行讀操作，驗證儲存晶片是否實現了想要之儲存狀態。
“讀並程式設計”動作表示：該過程同時進行寫和讀操作，以便寫入所需之儲存晶片狀態。
“反向偏壓電極”表示：該電極位於半導體電晶體元件之背面，通常位於電晶體門之另外一側。反向偏壓電極通常指：“背柵電極”。此處，背柵電極指基板電極或埋入阱 電極，取決於所具體說明之實例。
名詞“反向偏壓”表示在反向偏壓電極上施加之電壓。
“儲存晶片”表示：半導體儲存晶片，包含一個導電之浮體，能夠作為資料儲存元件。
“無觸點儲存晶片”表示，儲存晶片不包含(任何)觸點，不與(任何)控制線直接接觸。無觸點儲存晶片通常為串聯，構成一個串，或者並聯為一個鏈。
“儲存串”或“串”表示，一組互相連接之儲存晶片，連接方式為串聯，導電區域由相鄰儲存晶片在晶片表面共用或連接。在串聯連接中，流經每個儲存晶片均相同。
“鏈”表示，一組互相連接之儲存晶片，連接方式為並聯，導電區域由相鄰儲存晶片在晶片表面共用或連接。在並聯連接中，在每個儲存晶片上之電壓降相同。
“晶片陣列”或“儲存晶片陣列”表示，在行和列中之一對儲存晶片。成對之儲存晶片也可以進一步在晶片陣列中連接成串或連。
“影子鏡像”、“影子鏡像操作”和“影子鏡像程式”表示：將資料從非永久性儲存中複製到永久性儲存之過程。
“恢復”、“恢復操作”、或“恢復程式”表示，將永久性儲存中之內容複製到非永久性儲存中。
“重置”、“重置操作”、或“重置程式”表示，將永久性儲存置為預定狀態。
“永久性資料(permanent data)”表示，在系統使用儲存晶片元件進行操作之過程中不會改變之資料，並且該 資料可以從永久性儲存中無限期存放。“永久性資料”包括但不限於：程式檔、應用文件、音樂檔、視頻檔、作業系統等。
名詞“單一多晶矽”快閃記憶體指，一個永久性儲存晶片，僅有一個多晶矽門，例如用多晶矽做浮柵，用來儲存永久性資料。因此，單一多晶矽快閃記憶體能夠與目前傳統之金屬氧化物半導體(CMOS)程式相容。多晶矽材料可以與邏輯電晶體之門一起沉澱和成型。
名詞“疊柵”快閃記憶體表示，具有多個多晶矽層/門之永久性儲存晶片，例如第二多晶矽門(如，控制柵)，即是在一個多晶矽浮柵上堆疊形成之，可以用來儲存永久性資料(見《永久性半導體儲存技術》W.D Brown和J.E.Brewer第197面之圖4.6)，在此處參照引用。上述疊柵儲存晶片通常要求兩個(或多個)多晶矽層處理工藝，當第一個多晶矽層(如浮柵)澱積和成型之後，接下來進行第二個多晶矽層(如控制柵)之成型加工。
根據本項發明實例中之圖1，儲存晶片(50)。晶片(50)包括一個基板(12)，具有第一導電類型，如n-型導電類型。基板12通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。基板12有一個表面14。第一區域16具有第一導電類型，如n-型，位於基板12上，朝向表面14。第二區域18具有第一導電類型，也位於基板12上，朝向表面14，並且與第一區域16隔開。第一和第二區域16和18均通過一個摻 雜工藝在基板12之組成材料上加工，使用之是目前已知和典型之摻雜工藝。另外，還使用了一個固態擴散工藝，加工出第一和第二區域，16和18。
浮體區域24具有第二導電類型，與第一導電類型不同，例如p-型一如果第一導電類型為n-型，與表面14、第一和第二區域(16、18)，絕緣層26和基板12粘連。浮體區域24可以通過摻雜工藝在基板12之組成材料上加工出來，也可以通過外延生長加工。絕緣層26(如淺槽隔離(STI))，可以使用矽氧化物。當將晶片50連接成陣列80時，絕緣層26將晶片50與相鄰之晶片50隔開，從而構成如圖2所示之儲存元件。門60位於區域16和18之間，表面14之上。門60通過絕緣層62與表面14絕緣。絕緣層62可以使用氧化矽和/或其他絕緣材料，包括高-K絕緣材料，包括但不限於過氧化鉭、氧化鈦、氧化鋯、氧化鉿、和或氧化鋁。門60可以使用多晶矽材料或金屬柵電極，如鎢、鉭、鈦和它們之氮化物。
晶片50還包括字線(WL)電極70，與門60相連，源線(SL)電極72，與區域16和18中之一個相連(圖示與16相連，但是也可以與18相連)，位線(BL)電極74，與區域16和18中之另外一個相連(圖示為18，但是也可以與16相連，此時要求72與18相連)，以及基板電極78，與基板12相連。基板區域12之觸點可以通過區域20來實現，具有第一類導電類型，20與基板區域12相連，如圖1所示。
在另外一個實例中，儲存晶片50具有p-型導電類型，(即第一導電類型)，而n-型為第二導電類型，如上文所述。
對儲存晶片50之操作在《Scaled 1T-Bulk Devices Built with CMOS 90nm Technology for Low-cost eDRAM Applications》R.Ranica等，第38-41頁中說明，技術文摘，VLSI技術研討會，2005年，在此引用全文參考。儲存晶片之狀態通過浮體24中之電荷來表示。與晶片50上之浮體區域24不儲存空穴相比，如果晶片50在浮體區域24上儲存有空穴，則儲存晶片50會有更低之闕值電壓(電晶體開啟之門電壓)。
在浮體區域24上儲存之正電荷，會隨時間減少，原因在於在浮體24、區域16、18和基板12上形成之p-n二極體會洩漏，也由於電荷之重新結合。本項發明之獨特之處在於能夠對陣列80中之所有儲存晶片50平行之進行保持操作。保持操作可以在基板電極78上通過施加一個正之反向偏壓實現，此時將接地電極72和/或電極74接地。施加到基板電極上之正之反向偏壓能夠保持相連儲存晶片50之狀態。保持操作可與載入到電極70上之電壓獨立操作。如圖3所示，在儲存晶片50內部，通過基板區域12、浮體24、SL和BL區域16和18上，形成了n-p-n雙極元件30a和30b。如果浮體24充入了正電荷(例如，置為“1”狀態)，由SL區域16、浮體24、和基板區域12形成之雙極電晶體3a，以及由BL區域18、浮體 24、基板區域12形成之雙極電晶體30b將打開。
雙極電晶體電流之一部分將流入到浮體區域24中(通常成為基極電流)，並保持“1”狀態下之資料。保持操作之效率可以通過雙極元件之設計來提高，即將基板12、浮體區域24、區域16、18組成一個低增益之雙極元件，其中雙極增益定義為-從基板電極78流出之集電極電流比上流入浮體區域24之基極電流。
對在狀態“0”下儲存有資料之儲存晶片，雙極元件30a、30b將不會開啟，最終基極空穴電流會流入到浮體區域24中。使得，在狀態“0”下之儲存晶片繼續保持該狀態。
可以看到，保持操作可以批量之、平行之操作，如基板電極78由晶片陣列80中之所有晶片50共用(如，78a、78b.....78n)。基板電極78可以進行分段，使得能夠對晶片陣列(如圖4A所示)中之選定部分進行獨立之施加偏壓，例如基板電極78a、78b就從電極78m、78n中分類出來。另外，因為基板電極78不會被用於基板位址之選擇，就不會在保持操作時對儲存晶片之訪問造成中斷。
在另外一個實例中，可以在基板電極78上施加週期性之正向脈衝電壓，與恒定之正向偏壓不同，從而減少儲存晶片50之功率消耗。在向反向偏壓電極(如基板電極78)施加正脈衝電壓期間，儲存晶片50之狀態可以通過刷新儲存在浮體24中之電荷來保持。圖4B進一步說明了 多工器40，多工器用來確定施加到基板電極78上之偏壓，電極上之控制信號可以是時鐘信號42，也可以使用不同之操作模式進行確定(後文詳述)。正輸入信號可以是電源供電電壓Vcc(圖4B)，或者是由電壓發生器電路44產生之不同之正偏壓(見圖4C)。
保持/準備操作也可能產生一個更大之儲存器視窗，通過增加能夠儲存在浮體24中之電荷量來實現。如果沒有保持/準備操作，能夠儲存在浮體24中之最大電位受限於平帶電壓VFB，因為流向區域16和18之結漏電流將以浮體電位為指數增大，超過VFB。但是，通過在基板電極78上施加一個正電壓，雙極元件之動作將產生一個流入浮體24之空穴電流，補償在浮體24和區域16&18之間之結漏電流。因此，儲存在浮體24中之最大電荷VMC，可以通過在基板電極78上施加正偏壓來增大，見圖5。增大儲存在浮體24中之最大電荷使得儲存視窗更大。
保持/準備操作可以用於儲存晶片50上之多位元組操作。為了增加儲存密度，而不增加儲存晶片50所佔用之面積，通常會使用多層操作。通過將整個儲存視窗分為不同之層來實現。在浮體儲存中，不同之晶片狀態由浮體24中之不同電荷來表示，舉例見“The Multistable Charge-Controlled Memory Effect in SOI Transistors at Low Temperatures”，Tack等，1373-1382頁，IEEE電子元件之操作，第37卷，1990年5月；以及美國專利7542345“具有導電浮體電晶體之多位元組儲存晶片，及程 式設計和讀取方法”，在此引用，作為參考。但是，由於在浮體24中之0電荷狀態為最穩定狀態，浮體24會隨著時間逐漸失去電荷，直至最穩定狀態。在多層操作中，不同之電荷代表不同之狀態，而電荷之種類要少於在單層操作之種類。因此，多層儲存晶片更容易收到丟失電荷之影響，因為改變狀態所需要“丟失”之電荷量更少。
圖6表示，不同浮體24電位之相對淨電流，浮體24之電位是基板電極78和BL、SL，以及WL電極72、74和70接地之函數。當0電壓施加到基板電極78上時，不會有雙極電流流入到浮體24中，因此其中儲存之電荷會隨時間減少。當施加一個正電壓到基板電極78上時，空穴電流將會流入到浮體24中，補償流入到區域16和18之結漏電流。結漏電流由浮體24和區域16&18之間之電位差決定，而流入到浮體24之雙極電流由基板電極78和浮體24之電位共同決定。如圖6所示，在一定之基板電極78電位VHOLD下，不同之浮體電位；流入到浮體24之電流與浮體24和區域16&18之間之結漏電流平衡。不同之浮體24電位表示之是不同之電荷，從而表示儲存晶片50之不同狀態。不同之儲存狀態可以通過使用此處說明之保持/準備操作來維持。
保持操作之偏壓情況為：0電壓施加到BL電極74上，0電壓施加到SL電極72上，0電壓或負電壓施加到WL電極70上，正電壓施加到基板電極78上。在一個特定之非限定實例中，將大約0.0伏特之電壓施加到電極72 上，大約0.0伏特之電壓施加到電極74上，大約0.0伏特之電壓施加到電極70上，並將大約+1.2伏特之電壓施加到電極78上。以上電壓值可以不同。
儲存在浮體24中之電荷可以通過檢測儲存晶片50之晶片電流進行感應。如果晶片50處於“1”狀態，在浮體區域24中儲存有空穴，則儲存晶片具有較低之闕值電壓(電晶體開啟之門電壓)，並最終有較高之晶片電流，相對於晶片50處於“0”狀態，在浮體區域24中未儲存空穴而言。感應電路/讀電路90通常與儲存陣列80之BL電極74相連(見圖18A中之讀電路90)，該電路可以用來確定儲存晶片之資料狀態。讀操作之實例見“A Design of a Capacitorless 1T-DRAM Cell Using Gate-Induced Drain Leakage(GIDL)Current for Low-power and High-speed Embedded Memory”，Yoshida等，913-918頁，國際電子元件大會，2003年；以及美國專利7301803“用於具有導電浮體電晶體之雙極讀技術”，此處引用，以供參考。感應電路之實例見““An 18.5ns 128Mb SOI DRAM with a Floating body Cell”，Ohsawa等，458-459頁，609頁，IEEE國際固態電路大會(2005年)，此處引用，僅供參考。
讀操作可以通過施加以下偏壓條件來實現：在基板電極78上施加一個正電壓，在SL電極72上施加一個0電壓，在選定之BL電極74上施加一個正電壓，並且在選定之BL電極74上施加一個比選定WL電極70上更大之 正電壓。未選定之BL電極保持0電壓，未選定之WL電極保持0電壓或負電壓。在一個特定之非限制實例中，將大約0.0伏特之電壓施加到電極72上，大約+0.4伏特之電壓施加到電極74上，大約0.0伏特之電壓施加到電極70上，並將大約+1.2伏特之電壓施加到電極78上。未選定之電極74保持0.0伏，未選定之電極70保持0.0伏。偏壓情況如圖7示，分別為儲存陣列80中之選定之儲存晶片50a和未選定之儲存晶片50b、50c、和50d。以上電壓值可以不同。
在讀操作中未選定之儲存晶片50如圖8A、8C和8E所示，晶片50內部之n-p-n雙極元件30a、30b之狀態分別在圖8A、8C、8E和圖8B、8D、8F中說明。在選定之晶片中，儲存晶片50之偏壓情況(具有相同之行，如儲存晶片50b)和具有相同列之儲存晶片(如儲存晶片50c)，分別如圖8A-8B和圖8C-8D所示；而不共行或列之儲存晶片50之偏壓情況如圖8E-8F所示。
對於具有相同行之儲存晶片50，如為選定之儲存晶片，SL電極72和BL電極74之電壓均高於0.0伏(如圖8A-8B)。可以看到，這些晶片處於保持模式，儲存晶片處於“1”狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30a、30b會產生空穴電流，以補充浮體24中之電荷；同時處於“0”狀態之儲存晶片50將保持中性狀態。
對於具有相同列之儲存晶片，如為被選中之儲存晶 片，在BL電極74上施加了一個正電壓(圖8C-8D)。但是，n-p-n雙極元件之30a由基板12、浮體24、和區域16組成，將仍然保持浮體24之狀態，而與區域16相連之SL電極72此時接地。
對於具有相同行之儲存晶片50，即為選定之儲存晶片，SL電極72和BL電極74之電壓均高於0.0伏(如圖8E-8F)。可以看到，這些晶片處於保持模式，儲存晶片處於1狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30a、30b會產生空穴電流，以補充浮體24中之電荷；同時處於0狀態之儲存晶片50將保持中性狀態。
根據以上說明，可以看到保持操作不會中斷儲存晶片50之讀操作。同時，未選定之儲存晶片50在讀操作期間將保留在保持操作中。
下面對儲存晶片50之寫操作進行說明。晶片50之寫入“0”操作如圖9所示。為了將“0”寫入晶片50，需要向SL電極72施加一個負偏壓，向WL電極70施加一個0或負偏壓，向基板電極78施加一個0或負偏壓。未被選中晶片之SL電極72不受影響，保持接地。在此中情況下，24和16之間之p-n結為正向偏置，將轉移浮體24中之空穴。在一個特定之非限制實例中，將大約-2.0伏特之電壓施加到電極72上，大約0.0伏特之電壓施加到電極70上，並將大約+1.2伏特之電壓施加到電極78上。上述電壓值也可以不同，只要上述電荷之間之相對關係即可。
如圖10所示，為儲存陣列80中選定和未選定儲存晶 片50在寫入“0”操作期間之偏壓情況。對於選定之儲存晶片，施加到SL電極72上之負偏壓將在浮體24和區域16之間產生大之電位差。對於受到正電荷充電之儲存晶片之浮體24而言，本征n-p-n雙極元件30a、30b產生之空穴電流不足以補償p-n二極體之正向偏置電流，該二極體由浮體24和結16構成。
圖11A-11B為未選定儲存晶片50之本征n-p-雙極元件30a、30b在寫入“0”操作期間之偏壓情況和等效電路圖。由於寫入“0”操作涉及到向SL電極72施加一個負電壓，所有未選定晶片之偏壓情況均相同。可以看到，未被選定之儲存晶片執行之是一個保持操作，同時BL和SL電極均大約為0.0伏。將正之反向偏壓施加到基板電極78，進行保持操作，不會中斷選定儲存晶片之寫入“0”操作。另外，未被選定之之儲存晶片依然為保持操作。
寫入“0”操作會在所有共用一個SL電極之儲存晶片50中產生一個缺點，就是會同時寫入所有之儲存晶片，所以不能夠進行單字節寫入，如寫入到單一某個儲存晶片50之儲存位元組。為了在不同之儲存晶片50中寫入多個資料，會在所有之儲存晶片先進行寫入“0”操作，然後在選定之位元組上進行寫入“1”操作。
另外有一種允許單字節寫入之寫入“0”操作，就是在WL電極70上施加一個正電壓，在BL電極74上施加一個負電壓，在SL電極72上施加一個0/負電壓，在基板電極78上施加一個0或正電壓。在此中情況下，由於在 WL電極70上施加了一個正電壓，浮體24之電位將通過電容耦合升高。使得：浮體24之電位升高，負電壓施加到BL電極74上，24和18之間之p-n結正向偏置，轉移掉浮體24上之空穴。從而減少了儲存陣列80中給其他儲存晶片50造成干擾之寫入“0”，所施加之電位可以按如下方法優化：如果假設具有狀態“1”之浮體24之電位為VFB1，則可以通過設定施加到WL電極70上之電壓來提高浮體24之電位，可以提高VFB1/2，而-VFB1/2就是施加到BL電極74之電壓。然後在SL電極72上施加一個正電壓，進一步減少在儲存陣列中不需要寫入“0”干擾之其他儲存晶片。未被選定之之晶片將維持在保持狀態，如在WL電極70上施加一個0/負電壓，及在BL電極74上施加一個0電壓。
在一個非限定實例中，可以在選定之儲存晶片50a上施加以下偏壓情況：在電極72上施加大約0.0伏之電壓，在電極74上施加大約0.2伏，在電極70上施加大約+0.5伏，在電極78上施加大約+1.2伏，然後在未被選定之儲存晶片之電極72上施加大約0.0伏，在電極74上施加大約0.0伏，在電極70上施加大約0.0伏，在電極78上施加大約+1.2伏。圖12給出了儲存陣列80中選定儲存晶片和未被選定儲存晶片之偏壓情況。以上電壓值可以不同。
在寫入“0”操作下，選定儲存晶片50a之偏壓情況可以通過圖13A-13B詳細說明。如上文討論之，在浮體24 和結18(與BL電極74相連)之間之電勢差現在增大了，導致了正向偏置之偏壓電流大於基極之空穴電流，該空穴電流由n-p-n雙極元件30a、30b產生，雙極元件由基板12、浮體24和區域16&18構成。結果就是空穴從浮體24中轉移。
未被選定之儲存晶片50在寫入“0”操作時，如圖13C-13H所示。具有相同行之儲存晶片(如儲存晶片50b)之偏壓情況如圖13C-13D所示，作為選定儲存晶片50a之具有相同列之儲存晶片(如儲存晶片50c)，其偏壓情況如圖13E-13F所示；同時具有相同行和相同列之未被選定之儲存晶片50(如儲存晶片50d)，如圖13G-13H所示。
對於具有相同行之儲存晶片50，如為選定之儲存晶片，SL電極72和BL電極74之電壓均高於0.0伏(如圖13C-13D)。由於與WL電極70之電容耦合，上述晶片中浮體24之電位也會升高。對於處於“1”狀態之儲存晶片，升高之浮體24電位並不能保持，因為p-n二極體(由浮體24、結16&18構成)之正向偏置偏壓電流要大於基極空穴電流(由n-p-n雙極元件30產生)，n-p-n雙極元件30由基板12、浮體24、結16和18構成。因此，浮體24之電位將回到初始之“1”平衡電位。對於處於“0”狀態之儲存晶片而言，如果浮體24之電位升高足夠大(如至少為VFB/3，說明見下)，則n-p-n雙極元件30a和3ob會被開啟，使得浮體24達到一個新之平衡電位，該電位處於“0”狀態和“1”狀態之間。因此，需要對WL電位進行優化， 使得n-p-n雙極元件30a、30b不能被開啟，或者讓基極空穴電流足夠低，使得該電流不能夠導致浮體24電位隨時間升高，同時在此期間完成寫操作(寫操作時間)。在本項發明中確定了：浮體24電位升高VFB/3足以防止浮體24電位之上升過多。
相應之，經過仔細設計施加到WL電極70上之電壓，與選定之儲存晶片使用相同WL電極(即，具有相同行)之未被選定儲存晶片之狀態得以維持。
對於與選定之儲存晶片相同列之儲存晶片，則可在BL電極74上施加一個負電壓(見圖13E和13F)，使得浮體24和區域18(與BL電極74相連)之間之電位實現上升。結果就得到了在浮體24和結18之間之更大之正向偏置電流。對於處於狀態“0”之儲存晶片，浮體24和結18之間之電位差依然足夠低，使得p-n二極體(由浮體24和結18構成)不會被正向偏置。因此，上述儲存晶片仍然處於狀態“0”。對於處於狀態“1”之儲存晶片，結點漏電流由於正向偏置電流而增大。但是，n-p-n雙極元件30b(由基板12、浮體24和區域18構成)之空穴電流依然會增大，由基板12和區域18之間之電位差造成(分別為集電極和發射極)。因此，處於狀態“1”之儲存晶片中，浮體24依然能夠保持正向充電(即，處於狀態“1”)。
對於具有相同行之儲存晶片50，即為選定之儲存晶片，SL電極72和BL電極74之電壓均高於0.0伏(如圖13G-13H)。可以看到，這些晶片繼續處於保持模式，儲 存晶片處於“1”狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30a、30b會產生空穴電流，以補充浮體24中之電荷；同時處於“0”狀態之儲存晶片50將保持中性狀態。
相應之，本項發明提出了一種寫入“0”操作，允許進行位元組選擇。施加到儲存晶片50之基板電極78上之正偏壓必須用來保持未被選定之晶片50之狀態，尤其是與選定晶片50具有相同行和列之晶片，由於偏壓情況能夠改變儲存晶片50之電位，而不影響本征雙極元件30a、30b(由基板12、浮體24和區域16/18構成)重新達到平衡狀態。將正偏壓施加到基板電極78，進行保持操作，不會中斷選定儲存晶片之寫入“0”操作。
還有一種可以在儲存晶片50上進行之寫入“1”操作，使用碰撞電離或帶對帶形式穿遂機制，說明實例見“A Design of a Capacitorless 1T-DRAM Cell Using Gate-Induced Drain Leakage(GIDL)Current for Low-power and High-speed Embedded Memory”Yoshida等，第913-918頁，國際電子元件大會(2003)，在此引用，以供參考。
選定儲存晶片50在使用帶對帶形式穿遂寫入“1”操作時之偏壓情況，見圖14和圖15A-15B。施加到WL電極70之負偏壓和施加到BL電極74之正偏壓，會在選定儲存晶片50之浮體24上產生空穴注入。施加到基板電極78上之正偏壓將保持以上討論之浮體24中得到之正電子。未被選定之晶片50則依然處於保持模式，在未被選 定之WL電極70上施加0/負電壓，在未被選定之BL電極74上施加0電壓，持續該保持操作(保持模式)。
在一個非限定實例中，可以在選定之儲存晶片50a上施加以下偏壓情況：在電極72上施加大約0.0伏，在電極74上施加大約+1.2伏，在電極70上施加大約-1.2伏，在電擊78上施加大約+1.2伏，並在未被選定之儲存晶片50上施加以下偏壓：將大約0.0伏特之電壓施加到電極72上，大約0.0伏特之電壓施加到電極74上，大約0.0伏特之電壓施加到電極70上，並將大約+1.2伏特之電壓施加到電極78上。圖14給出了儲存陣列80中選定儲存晶片和未被選定儲存晶片之偏壓情況。以上電壓值可以不同。
未被選定之之儲存晶片50在寫入“1”操作時，如圖_15C-15H所示。與選定儲存晶片50具有相同行(如50b)儲存晶片之偏壓情況如圖15C-15D所示，具有相同列之儲存晶片(如50c)如圖15E-15F所示。與選定儲存晶片50a既不具有相同行也不具有相同列之儲存晶片50(如50d)，其偏壓情況如圖15G-15H所示。
對於與被選定儲存晶片具有相同行之儲存晶片50，SL電極72和BL電極74之電壓均高於0.0伏，WL電極70為0伏或負電壓。(如圖15C-15D)。與保持操作之偏壓情況相比，可以看到，具有相同列之儲存晶片(即，具有相同之WL電極70)均處於保持模式。因此，上述儲存晶片之狀態保持不變。
對於具有相同列之儲存晶片，如為被選中之儲存晶片，在BL電極74上施加了一個正電壓。使得與BL電極74相連之雙極元件30b(由基板12、浮體24和區域18構成)關閉，因為在基板電極78和BL電極74(分別為集電極和發射極)之間之微小電壓差。但是，與SL電極72相連之雙極元件30a(由基板12、浮體24和區域16構成)依然能夠為處於狀態“1”之儲存晶片產生基極空穴電流，儲存晶片之浮體24充入正電荷。在雙極元件30a(由基板12、浮體24和區域16構成)關閉時，處於狀態“0”儲存晶片將保持在狀態“0”。
對於具有相同行之儲存晶片50，即為選定之儲存晶片，SL電極72和BL電極74之電壓均高於0.0伏(如圖15G-15H)。可以看到，這些晶片處於保持模式(保持操作)，儲存晶片處於“1”狀態之，能保持浮體024中之電荷，因為本征n-p-n雙極元件30a、30b會產生空穴電流，以補充浮體24中之電荷；同時處於00狀態之儲存晶片50將保持中性狀態。
將正偏壓施加到基板電極78，進行保持操作，不會中斷選定儲存晶片之寫入“1”操作。同時，未選定之儲存晶片在寫入“1”操作期間將保留在保持操作中。
多層寫操作可以使用另外一個寫入和驗證演算法來實現，首相在儲存晶片50上施加一個寫入脈衝，隨後進行寫操作，並驗證是否實現了所需之儲存狀態。如果沒有實現所需之儲存狀態，則會有另外一個寫入脈衝施加到儲存 晶片50上，隨後再進行讀/驗證操作。該迴圈不斷往復，直至實現所需之儲存狀態。
例如，使用帶對帶形式穿遂熱空穴注入，在BL電極74上施加一個正電壓，在SL電極72上施加一個0電壓，在WL電極70電極上施加一個負電壓，然後在基板電極78上施加一個正電壓。不同振幅之正電壓施加到BL電極74上之後，可以在浮體24上寫入不同之狀態。所產生之不同浮體電位24對應於不同之正電壓，或施加到BL電極74上之不同正電壓脈衝。通過在基板電極78上施加正電壓，流入到浮體24之基極空穴電流保持了浮體24之電位。在一個非限定實例中，通過施加以下偏壓狀態來實現寫操作。在電極72上施加大約0.0伏電壓，在電極70上施加大約-1.2伏，在電極78上施加大約+1.2伏，同時在BL電極74上施加電壓，提高74之電位。在一個非限定實例中，在BL電極74上初始施加25微伏之電壓，隨後進行讀/驗證操作。如果讀/驗證動作表明，晶片電流達到了所需之狀態(即，00、01、10或11所對應之晶片電流)，則可以開始多層寫操作。如果為達到所需之狀態，則提高施加到BL電極74上之電壓，可以增大25微伏，或50微伏。隨後將進行另外一個讀/驗證操作，該過程將反復進行，直到實現所需之狀態。以上電壓值可以不同。寫操作之後進行之是讀操作，用以驗證儲存狀態。
寫-驗證演算法本身較慢，因為要進行多次之寫和讀操作。本項發明提出了一個多層寫操作，執行時無需交替 進行寫和讀操作。該操作通過在BL電極74上施加一個斜坡電壓實現，同時在SL電極72上施加一個0電壓，在WL電極70電極上施加一個正電壓，在選定之儲存晶片基板電極78上施加一個正電壓。未被選定之之晶片將維持在保持狀態，即，在WL電極70上施加一個0/負電壓，及在BL電極74上施加一個0電壓。由此產生之偏壓條件將在浮體24上產生空穴注入，通過碰撞電離機制實現。儲存晶片50可以在檢測晶片電流之同時進行讀操作，電流流過與源線72耦合之讀電路90(見圖16A-16C)。在源線方向上測得之晶片電流是所有共源線72之儲存晶片50之累計電流(見圖16A-16C)。因此，僅有一個共源線72之儲存晶片50可以被寫入。這就保證了在累計晶片電流中之變化，是選定儲存晶片50之寫操作造成之。
如圖17所示，浮體24之電位會隨著時間增加，因為偏壓條件通過碰撞電離機制向浮體24注入了空穴。一旦晶片電流之變化達到了所需之水準(與儲存晶片50之狀態有關)，則施加到BL電極74上之電壓會被撤除。通過在基板電極78上施加正電壓(反向偏壓)，流入到浮體24之基極空穴電流保持了浮體24之電位。通過這種方式，就可以進行多層寫操作，執行時無需交替進行寫和讀操作。
圖16A-16C給出了基準發生電路92，用來在儲存晶片50上產生初始積累晶片電流，其中儲存晶片50共用同 一被寫入之源線72。例如，所有共源線72之儲存晶片50所產生之初始狀態之累計電荷，可以儲存在電容94(圖16B)中。當電荷需要寫入或從電容94中讀出時，電晶體96打開。另外，基準晶片50R(圖16C)類似於一個儲存晶片50，也可以用來儲存初始狀態。利用類似於案例，寫入操作可以在基準晶片50R上進行，使用源線72之累計晶片電流。當需要在基準晶片50R上進行寫操作時，電晶體96打開。同時，在基準晶片之基板上也施加了一個正偏壓，來保持它之狀態。基準晶片50R之尺寸可以設定為：使得基準晶片能夠儲存所有儲存晶片50之最大積累電荷，即，當所有共源線72之儲存晶片50均被正電荷充電。
類似之，利用碰撞電離之多層寫操作也可以實現：在BL電極74上施加一個斜坡寫入電流，而不是在BL電極74施加一個斜坡電壓。
在另一個實例中，多層寫操作可以通過帶對帶形式穿遂機制來實現，即在BL電極74上施加一個斜坡電壓，同時在SL電極72上施加一個0電壓，在WL電極70上施加一個負電壓，在選定儲存晶片50之基板電極78上施加一個0/正電壓。未被選定之之晶片將維持在保持狀態，即，在WL電極70上施加一個0/負電壓，及在BL電極74上施加一個0電壓。另外，多個BL電極74也可以同時選定，對多個晶片平行之寫入。選定儲存晶片中，浮體24之電位將由於帶對帶形式穿遂機制升高。選定之儲存 晶片50可以在檢測晶片電流之同時進行讀操作，電流流過與源線72耦合之讀電路90。一旦晶片電流之變化達到了所需之水準(與儲存晶片50之狀態有關)，則施加到BL電極74上之電壓會被撤除。如果在基板電極78上施加正電壓，流入到浮體24之基極空穴電流保持了浮體24之電位。通過這種方式，就可以進行多層寫操作，執行時無需交替進行寫和讀操作。
類似之，多層寫操作也可以使用帶對帶穿遂機制類實現，即在BL電極74上施加一個斜坡寫入電流，而不是在BL電極74上施加一個斜坡電壓。
在另外一個實例中，在程式設計操作之同時，可以通過檢測儲存晶片在位線方向上之電流變化來進行讀操作，該電流經過與位線74耦合之讀電路90(如圖18A所示)。代表不同儲存狀態之基準晶片50R可以用來驗證寫入操作之狀態。基準晶片50R可以通過寫-驗證操作來進行設定，例如當所有之儲存元件第一次啟動時。
在斜坡電壓操作中，所產生之寫入儲存晶片50之晶片電流，將被用來與基準晶片50R之電流進行對比，通過讀電路90實現。在上述讀同時程式設計之操作期間，基準晶片50R也隨著與選定儲存晶片50相同之偏壓情況被偏置，此時進行之是選定儲存晶片50之寫操作。因此，寫操作需要在達到所需之晶片狀態後停止，以防止改變基準晶片50R之狀態。對於斜坡電流操作，可以感應位元線74之電壓，而不是晶片電流。位元線電壓可以使用例如 電壓感應電路(圖18B)來檢測，如“VLSI Design of Non-Volatile Memories”，Campardo G等(2005年)，此處引用，以供參考。
在一個多層寫入操作之實例中(無需交替之讀寫操作)，在給定之位線方向上使用了一個讀同時程式設計之操作/方案，每個儲存晶片50儲存了2個位元組，要求每個儲存晶片50能夠儲存4個狀態。隨著浮體24中電荷之增加，4個狀態可以表示為“00”、“01”、“10”、“11”。為了將儲存晶片50程式設計為狀態“01”，基準晶片50R相應之狀態“01”就會被啟動。因而，上文說明之偏壓條件，就會同時對選定儲存晶片50和“01”之基準晶片50R採用。在源線電極72上施加一個0電壓，在基板電極78上施加一個正電壓，在WL電極70上施加一個正電壓(通過碰撞電離機制)，同時在BL電極74上施加一個從0開始之斜坡電壓。從低電壓(如0電壓)開始之斜坡電壓，能夠保證基準晶片50R之狀態不會改變。
隨後，施加到BL電極74上之電壓將升高。結果就是，空穴注入到選定晶片50之浮體24中，並且選定晶片50之晶片電流隨之增大。一旦選定晶片50之晶片電流達到“01”基準晶片之電流，寫操作即停止，施加到BL電極74和WL電極70上之正電壓即被撤除。
如上文所述，可以在基板電極78上施加週期性之正向脈衝電壓，與恒定之正向偏壓不同，從而減少儲存晶片50之功率消耗。在此期間，儲存晶片50之操作可以按下 文簡要描述，此時基板電極78接地。當基板電極78接地時，與基板電極78相連之儲存晶片50就不再處於保持狀態。因此，基板電極接地之時間必須短於浮體之電荷保存時間，防止浮體狀態在基板電極基地時被充入電荷。浮體24中之電荷壽命(即，電荷保存時間)，在不使用所述之保持模式時，因為毫秒數量級，例如，見“A Scaled Floating Body Cell(FBC)Memory with High-k+Metal Gate on Thin-Silicon and Thin-BOX for 16-nm Technology Node and Beyond”，Ban等，92-92頁，VLSI技術大會(2008年)，此處引用，以供參考。在向反向偏壓電極(如基板電極78)施加正脈衝電壓期間，儲存晶片50之狀態可以通過刷新儲存在浮體24中之電荷來保持。
讀操作可以通過施加以下偏壓條件來實現：在基板電極78上施加一個0電壓，在SL電極72上施加一個0電壓，在選定之BL電極74上施加一個正電壓，並且在選定之BL電極74上施加一個比選定WL電極70上更大之正電壓。未選定之BL電極74保持0電壓，未選定之WL電極70保持0電壓或負電壓。如果基板電極78被分組(例如圖4A-4C所示)，則可以在未被選定之基板電極78上施加一個正電壓。在一個特定之非限制實例中，將大約0.0伏特之電壓施加到電極72上，大約+0.4伏特之電壓施加到電極74上，大約0.0伏特之電壓施加到電極70上，並將大約+1.2伏特之電壓施加到電極78上。未選定之電極74保持0.0伏，未選定之電極70保持0.0伏。 未被選定之電極78(按照圖4A和4B中基板電極78之分組情況)可以保持在+1.2伏(見圖19)。因為隨著時間進行之讀操作屬於納秒數量級，比電荷壽命(電荷保存時間)要短很多，而此時浮體24並未使用保持操作進行輔助。相應之，讀操作之執行不會影響到與電極78相連之儲存晶片之狀態，因為電極78之接地非常短暫(納秒級)。
通過施加下列偏壓條件，可以在晶片50上實現寫入“0”操作：向SL電極72施加一個負偏壓，向WL電極70施加一個0或負偏壓，向基板電極78施加一個0或負偏壓。未被選中晶片之SL電極72不受影響，保持接地。如果基板電極78被分組(例如圖4A-4C所示)，則可以在未被選定之基板電極78上施加一個正電壓。在此中情況下，24和16之間之p-n結為正向偏置，將轉移浮體24中之空穴。在一個特定之非限制實例中，將大約-2.0伏特之電壓施加到電極72上，大約0.0伏特之電壓施加到電極70上，並將大約0.0伏特之電壓施加到電極78上。未被選定之電極78(按照圖4A和4B中基板電極78之分組情況)可以保持在+1.2伏(見圖19)。在基板電極78接地時，沒有雙極空穴電流流入到浮體24中。因此，寫入“0”操作所要求之時間更短。因為隨著時間進行之寫入“0”操作屬於納秒數量級，比電荷壽命(電荷保存時間)要短很多，而此時浮體24並未使用保持操作進行輔助。相應之，寫入“0”操作不會影響到未被選定之儲存晶片50之狀 態，儲存晶片與電極78相連，電極短暫接地來完成寫入“0”操作。施加到儲存很列80上之偏壓情況如圖20所示。上述電壓值也可以不同，只要上述電荷之間之相對關係即可。
如圖21所示，為交替寫入“0”操作之偏壓情況，允許對單個位元組進行寫入。將以下條件施加到選定儲存晶片50上：在WL電極70上施加一個正電壓，在BL電極74上施加一個負電壓，在SL電極72上施加一個0/正電壓，在基板電極78上施加一個0電壓。在此中情況下，由於在WL電極70上施加了一個正電壓，浮體24之電位將通過電容耦合升高。使得：浮體24之電位升高，負電壓施加到BL電極74上，24和18之間之p-n結正向偏置，轉移掉浮體24上之空穴。為了減少選定儲存晶片中，對其他具有相同行或列之儲存晶片之寫入“0”干擾，可以對施加之電位進行如下優化：如果假設具有狀態“1”之浮體24之電位為VFB1，則可以通過設定施加到WL電極70上之電壓來提高浮體24之電位，可以提高VFB1/2，而-VFB1/2就是施加到BL電極74之電壓。可以在SL電極72上施加一個正電壓，來進一步減少對儲存陣列中其他儲存晶片50之寫入“0”之干擾，受干擾之陣列不與選定儲存芯共用SL電極72。未被選定之晶片依然處於保持狀態，即施加到WL電極70上之0電壓或負電壓，施加到BL電極74上之0電壓，以及施加到基板電極78上之正電壓，(按照圖4A-4C中基板電極78之分組情況)。因 為隨著時間進行之寫入“0”操作屬於納秒數量級，比電荷壽命(電荷保存時間)要短很多，而此時浮體24並未使用保持操作進行輔助。相應之，寫入_0操作不會影響到未被選定之儲存晶片50之狀態，儲存晶片與電極78相連，電極短暫接地來完成寫入“0”操作。
依然參照圖21，可以在選定之儲存晶片50a上施加以下偏壓情況：在電極72a上施加一個0.0伏，在電極74a上施加一個0.2伏之電位，在電極70a上施加一個大約+0.5伏之電位，在電極78a上施加一個大約0.0伏之電位；同時在電極72n和其他不與選定晶片50a相連之SL電極上施加一個大約0.0伏之電壓，在電極74n上和其他不與選定晶片50a相連之BL電極上施加一個0.0伏電壓，在電極70n和其他不與選定晶片50a相連之WL電極上施加一個0.0伏電壓，在電極78n和其他不與選定晶片50a相連之基板電極上施加一個+1.2伏電壓。以上電壓值可以不同。
在圖22中，給出了對晶片50a在帶對帶穿遂寫入“1”操作下，施加到儲存陣列80之偏壓情況，其中，在WL電極70a上施加一個負偏壓，在BL電極74a上施加一個正偏壓，在SL電極72a上施加一個0電壓，在基板電極78a上施加一個0電壓。施加到WL電極70a之負偏壓和施加到BL電極74a之正偏壓，會在選定儲存晶片50a之浮體24上產生空穴注入。未被選定之儲存晶片50將依然處於保持模式，同時在未選定之WL電極70上施加一個 0/負電壓(次數，電極70n和所有其他WL電極70均未與選定之晶片50a相連)，並且未被選定之BL電極74上施加一個0電壓(此時，電極74b、74n和所有其他BL電極74，均未與選定晶片50a相連)，並且在未被選定之基板電極78上施加一個正電壓(此時基板電極78按照圖4A和4B所示分組，並且在圖22中，電極78n和所有其他基板電極78均未與選定晶片50a相連)。
依然參照圖22，可以在選定之儲存晶片50a上施加以下偏壓情況：在電極72a上施加一個大約0.0伏之電位，在電極74a上施加一個大約+1.2伏之電位，在電極70a上施加一個大約-1.2伏之電位，在電極78a上施加一個大約0.0伏之電位；同時在未被選定之儲存晶片上，在電極72上施加一個大約0.0伏之電位(按照前面章節定義)，在未被選定之電極74上施加一個大約0.0伏之電位(按照前面章節定義)，在未被選定之電極70上施加一個大約0.0伏之電位(按照前面章節定義)，在未被選定之基板電極78上施加一個+1.2伏電位(按照前面章節定義)。以上電壓值可以不同。
圖23A所示，為本項發明中，儲存晶片150之另一個實例。晶片150包括一個基板12，具有第一導電類型，如n-型導電類型。基板12通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。底板12有一個表面14。第一區域16具有第二導電類型，如n-型，位於底板12上，朝向表面14。第二區域 18具有第二導電類型，也位於底板12上，朝向表面14。如圖所示，第二區域18與第一區域16隔開。第一和第二區域16和18均通過一個摻雜工藝在基板12之組成材料上加工，使用之是目前已知和典型之摻雜工藝。另外，還使用了一個固態擴散工藝，加工出第一和第二區域16和18。
如圖所示，埋入層22具有第二導電類型，也在基板12上加工出來，埋入到基板12中。埋入層22還可以通過離子摻雜工藝在基板12之材料上加工出來。另外，埋入層22也可以通過外延生長得到。基板12之浮體區域24具有第一導電類型，如p-型導電類型，由基板表面、第一和第二區域16&18、絕緣層26和埋入層22包圍。絕緣層26(如淺槽隔離(STI))，可以使用矽氧化物。當將晶片150連接成陣列180時，絕緣層26將晶片150與相鄰之晶片150隔開，從而構成如圖24所示之儲存元件。門60位於區域16和18之間，表面14之上。門60通過絕緣層62與表面14絕緣。絕緣層62可以使用氧化矽和/或其他絕緣材料，包括高-K絕緣材料，包括但不限於過氧化鉭、氧化鈦、氧化鋯、氧化鉿、和或氧化鋁。門60可以使用多晶矽材料或金屬柵電極，如鎢、鉭、鈦和它們之氮化物。
晶片150還包括字線(WL)電極70，與門60相連，源線(SL)電極72，與區域16和18中之一個相連(圖示與16相連，但是也可以與18相連)，位線(BL)電 極74，與區域16和18中之另外一個相連，埋入阱(BW)電極76與埋入層22相連；並且，在埋入層22下方之位置上，基板電極78與底板12相連。埋入阱區域22之觸點可以通過區域20實現(區域20具有第二導電類型，並且與埋入阱區域22相連)；同時與基板區域22之連接，可以通過區域28來實現，區域28具有第一導電類型，與基板區域12相連，如圖23B所示。
在另外一個實例中，儲存晶片150具有p-型導電類型，(即第一導電類型)，而n-型為第二導電類型，如上文所述。
如圖25所示，在儲存晶片150內部，通過埋入阱區域22、浮體24、SL和BL區域16和18上，形成了n-p-n雙極元件130a和30b。儲存晶片之操作說明如下。可以看到，此處儲存晶片150之操作原理與前述相同，與上述儲存晶片50 n-型基板電極78上施加偏壓類似，此處在晶片150之n-型埋入阱電極76上施加一個偏壓。本實例中，儲存晶片150之P-型基板12接地，將基板12和埋入層22之間之p-n節之偏壓反轉，從而防止從基板12和埋入層22產生漏電流。
保持操作可以BW電極76上通過施加一個正之反向偏壓實現，此時將接地電極72和/或電極74接地。如果浮體24充入了正電荷(例如，置為“1”狀態)，由SL區域16、浮體24、和埋入阱區域22形成之雙極電晶體，以及由BL區域18、浮體24、基板區域22形成之雙極電晶 體將打開。
雙極電晶體電流之一部分將流入到浮體區域24中(通常成為基極電流)，並保持“1”狀態下之資料。保持操作之效率可以通過雙極元件130a、130b之設計來提高，即將埋入阱層22、浮體區域24、區域16、18組成一個低增益之雙極元件，其中雙極增益定義為-從BW電極76流出之集電極電流比上流入浮體區域24之基極電流。
對在狀態“0”下儲存有資料之儲存晶片，雙極元件130a、130b將不會開啟，最終基極空穴電流會流入到浮體區域24中。使得，在狀態“0”下之儲存晶片繼續保持該狀態。
保持操作可以平行批量之進行，在BW電極76(作為反向偏壓電極)通常被儲存陣列180上之所有晶片150共用，或者至少由一部分陣列180上之晶片150共用。BW電極76也可以進行分組，允許在儲存陣列180上之選定部分進行獨立之偏壓操作。另外，因為BW電極76不會被用於基板位址之選擇，就不會在保持操作時對儲存晶片之訪問造成中斷。
實現保持操作，向晶片150施加之偏壓包括：0電壓施加到BL電極74上，0電壓施加到SL電極72上，0電壓或負電壓施加到WL電極70上，正電壓施加到BW電極76上，0電壓施加到基板電極78。在一個特定之非限制實例中，將大約0.0伏特之電壓施加到電極72上，大約0.0伏特之電壓施加到電極74上，大約0.0伏特之電壓 施加到電極70上，並將大約+1.2伏特之電壓施加到電極76上，將大約0.0伏電壓施加到電極78上。以上電壓值可以不同。
在晶片150上之讀操作可以通過施加以下偏壓條件來實現：在BW電極76上施加一個正電壓，在SL電極72上施加一個0電壓，在選定之BL電極74上施加一個正電壓，並且在選定之BL電極74上施加一個比選定之WL電極70更大之正電壓，同時在基板電極78上施加一個0電壓。當晶片150屬於陣列180時，未被選定之BL電極74(如74b...74n)將保持在0電壓，並且未被選定之WL電極70(如70n和其他WL電極70不與選定之晶片150a相連)，將保持在0或負電壓。在一個特定之非限制實例中，將大約0.0伏特之電壓施加到電極72上，大約+0.4伏特之電壓施加到電極74a上，大約0.0伏特之電壓施加到選定之電極70a上，並將大約+1.2伏特之電壓施加到電極76上，在電極78上施加一個0.0伏，如圖26所示。未選定之電極74保持0.0伏，未選定之電極70保持0.0伏，如圖26所示。上述電壓值也可以不同，只要上述電壓之間之相對關係即可。因此，在上述偏壓條件下，未被選定之之儲存晶片(150b、150c、150d)將依然處於保持模式，維持相應之浮體24之狀態。另外，保持操作不會中斷對選定儲存晶片150a之讀取操作。
為了將0寫入晶片_150，需要向SL電極72施加一個負偏壓，向WL電極70施加一個0或負偏壓，向BW電 極76施加一個0或正偏壓，向基板電極78施加一個0電壓。未被選定之晶片150之SL電極72，其中未與選定晶片150a相連之，將保持接地。在此中情況下，24和16之間以及在24和18之間之p-n結為正向偏置，將轉移浮體24中之空穴。在一個特定之非限制實例中，將大約-2.0伏特之電壓施加到電極72上，大約-1.2伏特之電壓施加到電極70上，大約+1.2伏特之電壓施加到電極76上，並將大約0.0伏特之電壓施加到電極78上。上述電壓值也可以不同，只要上述電荷之間之相對關係即可。
由於寫入“0”操作僅涉及到向SL電極72施加一個負電壓(從而向整行施加了該負電壓)，所有未選定晶片之偏壓情況均相同。可以看到，未被選定之儲存晶片執行之是一個保持操作，同時BL和SL電極均大約為0.0伏。
因此，保持操作將不會中斷在儲存晶片上之寫入“0”操作。另外，未選定在儲存晶片在寫入“0”操作期間，將依然處於保持操作狀態。
另外有一種與允許單字節寫入之寫入“0”操作(與上文描述不同)，就是在WL電極70上施加一個正電壓，在BL電極74上施加一個負電壓，在SL電極72上施加一個0/負電壓，在BW電極76上施加一個0或正電壓，並且在基板電極78上施加一個0電壓。在此中情況下，由於在WL電極70上施加了一個正電壓，浮體24之電位將通過電容耦合升高。使得：浮體24之電位升高，負電壓施加到BL電極74上，24和16之間之p-n結正向偏 置，轉移掉浮體24上之空穴。施加到選定之WL電極70和選定之BL電極74上之偏壓，將影響到與選定儲存晶片150具有相同WL或BL電極之未被選定儲存晶片150。從而減少了儲存陣列180中給其他儲存晶片150造成干擾之寫入“0”，所施加之電位可以按如下方法優化：“如果假設具有狀態01之浮體024之電位為VFB1，則可以通過設定施加到WL電極70上之電壓來提高浮體24之電位，可以提高VFB1/2，而-VFB1/2就是施加到BL電極74之電壓。這樣就減小了浮體24之電位變化，包括處於狀態“1”之未被選定之晶片150，上述晶片與選定之從VFB1到VFB1/2之晶片150具有相同之BL電極。對於處於“0”狀態，與選定晶片150具有相同WL電極之儲存晶片，如果浮體24之電位升高之足夠高(即，至少VFB/3，說明見下)，則兩個n-p-n雙極元件130a和130b將不會被打開，或者基極空穴電流足夠低，從而不能隨時間升高浮體24之電位，使得寫入操作能夠實現(寫入操作時間)。在本項發明中確定了：浮體24電位升高VFB/3足以防止浮體24電位上升之過多。然後在SL電極72上施加一個正電壓，進一步減少在儲存陣列中不需要寫入0干擾之其他儲存晶片150。未被選定之之晶片將維持在保持狀態，如在WL電極70上施加一個0/負電壓，及在BL電極74上施加一個0電壓。未被選定之晶片150中，不與選定晶片150共用WL或BL電極之，將依然處於保持狀態，即，此時，0/負電壓施加到未被選定之WL電極上，0電 壓施加到未被選定之BL電極74上。
在一個特定之非限制實例中，對於被選定之晶片150，將大約0.0伏特之電壓施加到電極72上，大約0.2伏特之電壓施加到電極74上，大約+0.5伏特之電壓施加到電極70上，並將大約+1.2伏特之電壓施加到電極76上，將大約0.0伏電壓施加到電極78上。對於未被選定之晶片，不與選定晶片50共用相同WL電極或BL電極之，將大約0.0伏電壓施加到電極72上，大約0.0伏電壓施加到電極74上，大約0.0伏電壓施加到電極70上，大約+1.2伏電壓施加到電極76上，大約0.0伏電壓施加到電極78上。圖27給出了儲存陣列180中選定儲存晶片150和未被選定儲存晶片150之偏壓情況。以上電壓值可以不同。
如圖28A-28B所示，寫入“0”操作期間，選定儲存晶片之偏壓情況。圖28C-28H所示，為未被選定之儲存晶片150之偏壓情況。圖28C-28D所示之偏壓情況為：與選定之儲存晶片150a具有相同行之未被選定之儲存晶片150(如150B，圖27)。圖28E-28H所示之偏壓情況為：與選定之儲存晶片150a具有相同列之未被選定之儲存晶片150(如150c，圖27)。與選定儲存晶片150a既不具有相同行也不具有相同列之，未被選定之儲存晶片150a(如圖27中之150d)，其偏壓情況如圖28G-28H所示。
在儲存晶片150之寫入“0”操作期間(單字節寫入“0”操作，如上所述)，必須有施加到BW電極76上之反向 偏壓，從而保持未被選定之晶片150之狀態，尤其是與選定晶片150a具有相同行或列之儲存晶片；由於偏壓情況能夠改變儲存晶片150之電位，而無需本征雙極元件130(由埋入阱區域22、浮體24、區域16和18構成)重新達到平衡狀態。另外，保持操作將不會中斷在儲存晶片150上之寫入“0”操作。
還有一種可以在儲存晶片150上進行之寫入1操作，使用碰撞電離或帶對帶形式穿遂機制，說明實例見“ADesign of a Capacitorless 1T-DRAM Cell Using Gate-Induced Drain Leakage(GIDL)Current for Low-power and High-speed Embedded Memory”Yoshida等，第913-918頁，國際電子元件大會(2003)，在此引用，以供參考。
在圖29中，給出了選定儲存單元150a，在使用帶對帶穿遂寫入“1”操作時之偏壓情況。施加到WL電極70a之負偏壓和施加到BL電極74a之正偏壓，會在浮體24上產生空穴注入。施加到BW電極76a上之正偏壓將保持以上討論之浮體24中得到之正電子。未被選定之單元150將依然處於保持模式，未被選定之WL電極70上施加0或負電壓(在圖27中，70n和其他不與單元150a相連之WL電極70)，在BL電極74b、74n和其他未與單元150a相連之BL電極74上施加o電壓。將正偏壓施加到BW電極76，進行保持操作，不會中斷選定儲存單元之寫入“1”操作。同時，在對選定之儲存單元進行寫入“1”操作時，未被選定之儲存單元150將一直處於保持操作。
也可以在儲存單元150上進行多層操作。如圖6所示，可以在儲存單元50上進行保持操作，保持其多層狀態。不同浮體24之間之浮體電流關係(浮體電流是BW電極76電位之函數(圖6B))，類似於基板電極78之不同浮體電流之間之關係(基板電極浮體電流為基板電極78電位之函數(圖6A))。如圖6B所示，在一定之BW電極76電位VHOLD下，不同之浮體電位；流入到浮體24之電流與浮體24和區域16&18之間之結漏電流平衡。不同之浮體24電位表示之是不同之電荷，從而表示儲存單元150之不同狀態。不同之儲存狀態可以通過使用此處說明之保持/準備操作來維持。
下面對儲存單元150上進行之多層寫操作進行說明，非交替讀和寫操作。為了實現本操作，需在SL電極72上施加0伏電壓，在WL電極70上施加一個正電壓，在BW電極76上施加一個正電壓(反向偏壓)，在基板電極78上施加一個0伏電壓，同時在BL電極74上施加一個增大之斜坡電壓。由此產生之偏壓條件將在浮體24上產生空穴注入，通過碰撞電離效應實現。儲存單元150可以在檢測單元電流之同時進行讀操作，電流流過與源線72耦合之讀電路90。在源線方向上測量之單元電流(當源線電流等於位線電流+BW電流，並且電流從埋入阱到源線方向和位線-源線方向測量)，屬於所有儲存單元150之累計電流；其中所有之儲存單元共用相同之源線72(例如，圖16A-16C中，用來檢測源線方向電流之實例。在儲 存陣列80上和儲存陣列180上，也採用相同之檢測方案)。因此，僅有一個共源線72之儲存單元150可以被寫入。這就保證了在累計單元電流中之變化，是選定儲存單元150之寫操作造成之。
由此產生之偏壓條件將在浮體24上產生空穴注入，通過碰撞電離效應實現。圖17所示，結果就是浮體24之電位會隨時間升高。一旦單元電流之變化達到了所需之水準(與儲存單元150之狀態有關，電流水準大體如圖17所示)，則施加到BL電極74上之電壓會被撤除。通過在BW電極76上施加正電壓，流入到浮體24之基極空穴電流保持了浮體24之電位。通過這種方式，就可以進行多層寫操作，執行時無需交替進行寫和讀操作。
類似之，利用碰撞電離之多層寫操作也可以實現：在BL電極74上施加一個斜坡寫入電流，而不是在BL電極74施加一個斜坡電壓。
在另一個實例中，多層寫操作可以通過帶對帶穿遂效應來實現，即在BL電極74上施加一個斜坡電壓，同時在SL電極72上施加一個0電壓，在WL電極70上施加一個負電壓，在BW電極76上施加一個正電壓，在基板電極78上施加一個0電壓。由於使用了帶對帶穿遂效應，浮體24之電位隨之升高。儲存單元50可以在檢測單元電流之同時進行讀操作，電流流過與源線72耦合之讀電路90。一旦單元電流之變化達到了所需之水準(與儲存單元50之狀態有關)，則施加到BL電極74上之電壓 會被撤除。如果在基板電極78上施加正電壓，流入到浮體24之基極空穴電流保持了浮體24之電位。通過這種方式，就可以進行多層寫操作，執行時無需交替進行寫和讀操作。
類似之，多層寫操作也可以使用帶對帶穿遂效應類實現，即在BL電極74上施加一個斜坡寫入電流，而不是在BL電極74上施加一個斜坡電壓。
類似之，當通過檢測單元電流在位線72方向上之改變來實現讀-程式設計操作時，(其中位線電流等於SL電流+BW電流)，需要通過與位元線74耦合之讀電路90來實現，如圖18A所示。對於斜坡電流操作，可以感應位元線74之電壓，而不是去感應單元電流。如圖18B所示，可以感應到位線電壓，例如，可以使用電壓感應電路。
在儲存單元150操作之另外一個實例：使用了可控矽整流器(SCR)原理，在美國專利申請No.12/533661中公開，歸檔日期為2009年7月31日，在此引用，以供參考。
圖30和31給出了本項發明中所說明之儲存單元50之另一個實例。在本實例中，單元50具有鰭型結構52，在基板12上製造，基板12具有第一導電類型(如n-型導電類型)，使得能夠在基板表面延伸得到一個三維結構，鰭52大體上垂直延伸至基板12之上表面(及之上)。鰭型結構52包括第一和第二區域16&18，具有第一導電類 型。浮體24由鰭型52之上表面、第一和第二區域16&18、以及絕緣層26圍成(絕緣層26可以在圖34之俯視圖上看到)。當將單元50連接成陣列80時，絕緣層26將單元50與相鄰之單元50隔開，從而構成如圖2所示之儲存元件(陣列80)。浮體24導電，並具有第二導電類型，(如p-型導電類型)，可以通過離子摻雜工藝或外延生長加工得到。鰭52通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。
如圖30所示，儲存單元元件50還包括一個門60，位於浮體基板區域24之兩側。另外，門60可以包括浮體基板區域24之三個側面，如圖31所示。門60通過絕緣層62與浮體24隔開(絕緣)。門60位於第一和第二區域16及18之間，與浮體24相鄰。
元件50包括以下幾個電極：字線(WL)電極70、源線(SL)電極72，位線(BL)電極74，和基板電極78。電極70與門60相連。電極72與第一區域16相連；電極74與第二區域18相連。另外，電極72也可以與第二區域18相連，而電極74可以與第一區域16相連。電極78與基板12相連。
圖32和33給出了本項發明中所說明之儲存單元150之另一個實例。在本實例中，單元150具有鰭型結構52，在基板12上製造，使得能夠在基板表面延伸得到一個三維結構，鰭52大體上垂直延伸至基板12之上表面 (及之上)。鰭型結構52導電，在埋入阱層22上構建。區域22可以通過離子產仔工藝，在基板12之材料上加工出來，也可以通過外延生長獲得。埋入阱層22將浮體基板區域24與主體基板12絕緣，24具有第一導電類型(如p-型導電類型)。鰭型結構52包括第一和第二區域16、18(具有第二導電類型，如n-型導電類型)。因此，圍繞浮體24之是：鰭52之上表面，第一和第二區域16及18，以及埋入阱層22，和絕緣層26(見圖34)。當將單元150連接成陣列80時，絕緣層26將單元150與相鄰之單元150隔開，從而構成如圖2所示之儲存元件。鰭52通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。
如圖32所示，儲存單元元件150還包括一個門60，位於浮體基板區域24之兩側。另外，門60可以包括浮體基板區域24之三個側面，如圖33所示。門60通過絕緣層62與浮體24隔開(絕緣)。門60位於第一和第二區域16及18之間，與浮體24相鄰。
元件150包括以下幾個電極：字線(WL)電極70、源線(SL)電極72，位線(BL)電極74，埋入阱(BW)電極76和基板電極78。電極70與門60相連。電極72與第一區域16相連；電極74與第二區域18相連。另外，電極72也可以與第二區域18相連，而電極74可以與第一區域16相連。電極76與埋入層22相連；電極78與基板12相連。
在圖34中，給出了圖30和32中儲存單元50/150之俯視圖。
從本項發明之前之說明中可以看出，由此構成了一個具有導電浮體之半導體儲存。本項發明還包括保持儲存狀態之功能，或者平行、無演算法之週期刷新操作。因此，可以不間斷之進行儲存器操作。上文所作之說明，對於熟悉該項技術之人而言，是目前能夠製造並使用之最佳模式，熟悉該項技術之人將能夠理解各種衍生變形之方案、組合、特定實例、方法和舉例之等效方案。本項發明不限於上文所描述之實例、方法、例子，所有實例和方法均屬於本項發明權利之範圍和原則。
在一個浮體儲存中，不同之儲存狀態由浮體之不同電荷量表示。在“ACapacitor-less1T-DRAMCell”(S.Okhonin等)第85-87頁，IEEE電子元件通訊，第23卷(2002年2月)(“Okhonin-1：”)，以及“MemoryDesignUsingOne-TransistorGainCellonSOI”T.Ohsawa等著之，第152-153頁，技術文摘，2002年IEEE國際固態電路會議，(2002年2月)(“Ohsawa-1”)，提出需要考慮一種在標準MOSFET單字結(2個電壓等級)。使用大於等於2個電壓等級，在標準MOSFET之浮體中儲存資料之，能夠在一個儲存單元中春如一個2進制字結，例如“The Multistable Charge-Controlled Memory Effectin SOI Transistors at Low Temperatures”Tack等，第1373-1382頁，IEEE電子元件處理，第37卷，1900年5月 (“Tack”)，此處引用，以供參考；還包括美國專利7542345“Multi-bit memory cell having electrically floating body transistor,and method of programming and reading same”，授權人為Okhonin等，(“Okhonin-2”)。Tack描述了，在一個標準MOSFET(在絕緣矽上構建)之浮體中儲存大於兩種狀態，通過操控“背柵”來實現-背柵為MOSFET所占之矽槽底部氧化物(BOX)之下之一個導電層。Okhonin-2公開了在浮體上獲得大於兩種電壓狀態之方法，使用本征按兩下結晶體管(BJT)來實現，BJT在標準MOSFET之兩個源極/汲極區域構建，從而產生讀和寫電流。
通常在儲存器設計中，一個儲存單元之感應和方法狀態對於設計是十分重要之。對於浮體DRAM儲存也是如此。在目前之技術中，使用了不同之要素和方法來進行讀操作，如在“A Design of a Capacitor-less1T-DRAM Cell Using Gate-Induced Drain Leakage(GIDL)Current for Low-power and High-speed Embedded Memory”(Yoshida等)第913-918頁中所公開之，國際電子元件會議(2003)(“Yoshida”)，在此引用，以供參考；以及在美國專利7301803“Bipolar reading technique for a memory cell having an electrically floating body transistor”(“Okhonin-3”)，在此引用，以供參考；還有“An18.5ns 128Mb SOI DRAM with a Floating Body Cell”(Ohsawa等)第458-459，609頁，國際固態電路會議(2005) (“Ohsawa-2”)，在此引用，以供參考。Yoshida和Okhonin-3中，均說明了一種方法，從一個標準MOSFET浮體儲存單元上產生讀電流，該儲存單元通過SOI-CMOS工藝製造。Okhonin-3說明了使用本征BJT電晶體(位於標準MOSFET結構之中)，來產生讀電流。Ohsawa-2公開了一種詳細之感應方案，使用標準MOSFET浮體浮體24，可以在SOI和標準矽片上實現。
寫入一個邏輯0到浮體DRAM單元上，在現有技術中，是直接傳遞之。或者可以將源線或位線之電位拉低，來將浮體之結正向偏置，去除空穴電荷(如有)。寫入邏輯1則通常使用帶對帶穿遂(也稱為門誘導漏極漏電或GIDL)，或者碰撞電離方法來實現。
在浮體DRAM單元中，寫入邏輯0是直線傳遞之(就是直接將傳遞偏壓至源極或漏極結(標準MOSFET)，從而移除浮體中之大部分載流子，寫入邏輯0)，而寫入邏輯1則有不同之技術。寫入邏輯1可以通過門誘導帶對帶穿遂效應，在Yoshida之實例中有說明。在Yoshida之大致方法是：將適當之負電壓施加到儲存單元之字線(門)電極上，同時將適當之正電壓施加到選定儲存單元之位元線電極(漏極)上，並將源線電極(源極)接地。施加到WL電極之負電壓和施加到BL電極之正電壓，將在MOSFET電晶體之漏極區和浮體區之間之門附近產生強烈之電場(因此為GIDL之“門誘導”部分)。這樣就使門和汲極結重疊區域附近之能帶劇烈之向 上彎曲，使得電子從價帶穿遂到導帶中，在價帶中留下空穴。穿過能帶之電子成為了漏極漏電流(即為GIDL之“漏極漏電流”部分)，同時空穴被注入到浮體區域24中，並且由空穴電荷產生了邏輯1狀態。該過程在現有技術中非常常見，在Yoshida中有附圖說明(尤其是第三頁之圖2、圖6，以及第四頁之圖9)。
還有一種寫入邏輯1之方法，使用之是碰撞電離，例如“ANew1TDRAM Cell with Enhanced Floating Body Effect”Lin和Chang，第23-27頁，IEEE國際研討會-儲存技術、設計和測試(2006)(“Lin”)，在此引用，以供參考。在Lin中使用之大概方法是：將儲存單元之門和位元線(漏極)電極同時偏置，以便能使用正電壓寫入，同時將源線(源極)接地。提高門之電位至正電壓，可以提高浮體區域之電位，因為門絕緣層之電容耦合效應。與之聯繫之，是漏極之正電壓可以使本征n-p-n按兩下電晶體(漏極(n=集電極)至浮體(p=基極)至源極(n=發射極))打開，無論儲存單元上儲存之是邏輯1或邏輯0。其中，在浮體(基極)和漏極(集電極)之間之反向偏置之p-n結電壓將產生一個小電流，流經結。部分電流將以熱載流子之形式，被電場加速，流過電晶體結。這些熱載流子與半導體晶格中之原子碰撞，將在結附近產生空穴-電子對。電子將被電場掃入到漏極(集電極)，成為位線(集電極)電流，而空穴將被掃入浮體區域，成為空穴電荷，產生邏輯1狀態。
目前，大部分工作都是在絕緣矽上進行之，絕緣矽(SOI)通常比矽片工藝更貴。有部分工作致力於減少製造浮體DRAM之成本，開始在矽片上進行。在“Siliconon Replacement Insulator(SRI)Floating Body Cell(FBC)Memory”(S.Kim等)中之第165-166頁，技術文摘，VLSI技術大會(2010)(“S.Kim”)中，舉出了一種工藝，能夠有選擇之構建埋入隔離區域，此處引用，以供參考。在S.Kim之例子中，構建了矽片電晶體。然後通過製造一個替代絕緣矽(SRI)結構。在浮體單元下方，有一層材料，經過選擇性蝕刻，使用絕緣體進行替換，產生SOI類似之效應。另一個工藝方法為：有選擇之產生空隙，並使用絕緣子填充，如“A4-bit Double SONOS Memory(DSM)with 4 Storage Nodes per Cell for Ultimate Multi-Bit Operation”Oh等，第58-59頁，技術文摘，VLSI技術大會(2006)(“Oh”)，在此引用，以供參考。
目前大部分工作均涉及到標準之橫向MOSFET，其中之源極和漏極均位於半導體表面，與半導體表面之金屬體系相連。在一種浮體DRAM單元中，使用了垂直MOSFET，見“Vertical Double Gate Z-RAM technology with remarkable low voltage operation for DRAM application”J.Kim等，第163-164頁，VLSI技術大會(“J.Kim”)，在此引用，以供參考。在J.Kim之方案中，浮體由一個兩面門、一個上方源極區域和一個下方埋 入漏極區域構成。漏極與一個抽頭區域相連，使得能夠將埋入漏極區域和一個表面之導電拉手連接起來。
另外一種方法使用了在浮體DRAM單元上之標準橫向MOSFET，由臨時專利-美國專利申請公開2010/0034041發表，授權人Widjaja(“Widjaja”)，在此引用，以供參考。Widjaja說明了一種標準橫向MOSFET浮體DRAM單元，在矽片上通過一個埋入阱和一個基板實現，埋入阱和基板構成了垂直可控矽整流器(SCR)，另在基板、埋入阱、浮體和源極(或漏極)區域構建一個P1-N2-P3-N4結構。該結構工作方式類似於兩個雙極型電晶體(BJT)元件相連，一個n-p-n(N2-P3-N4)和一個p-n-p(P3-N2-P1)，可以通過控制浮體區域(P3)上之電荷來進行操作。
在現有技術中，標準MOSFET元件之構建和操作已經廣為人知。如圖90A所示，為一個舉例之標準金屬-氧化物-半導體場效應電晶體(MOSFET)元件100。MOSFET元件100包括一個基板區域，具有第一導電類型82，(如圖所示為p-型)，第一和第二區域84和86，具有第二導電類型(如圖所示為n-型)，位於表面88上，以及一個門90，由絕緣層92與半導體表面區域隔開。門90位於區域84和86之間。絕緣層96可以用來分隔矽基版82上之電晶體元件和其他元件。
如圖90B所示，一個MOSFET元件100還可以包括一個阱區域96A，具有第一導電類型(如圖所示為p- 型)，位於基板區域82A之上(具有第二導電類型，如圖所示為n-型)，以及第一和第二區域84A和86A，具有第二導電類型，位於表面88A之上。另外，門90A，由絕緣層96與表面區域88A分開，頁位於第一和第二區域84、86之間。絕緣層96A可以用來分隔埋入阱區域94A上之電晶體元件和其他元件。MOSFET元件100和MOSFET元件100A均使用矽片CMOS技術構建。
如圖90C所示，MOSFET元件100B未使用絕緣矽技術構建。MOSFET元件100B包括一個槽區域，具有第一導電類型82B，(如圖所示為p-型)，第一和第二區域84B和86B，具有第二導電類型(如圖所示為n-型)，位於表面88B上，以及一個門90B，由絕緣層92B與半導體表面區域隔開。門90B位於區域84B和86B之間。槽區域82B通過絕緣層96B與其他元件從側面隔開，底部由絕緣層83B隔開。另外，也可以在底部之絕緣層83B上附加一個導電層(未畫出)，用來作為“背柵”，通過絕緣層83B和槽區域82B相連。
電晶體100、100A和100B均成為n-溝道電晶體，因為可以通過向門90、90A和90B施加一個相應之電壓來打開電晶體；並且只要施加了門電壓，位於門之下之p-型材料將會反轉，以n-型導電類型工作。從而實現在MOSFET100內部，在兩個n-型區域84和86之間導通，如MOSFET100A之84A和86A，以及MOSFET100B之84B和86B。在現有技術中，所有區域之導電類型均可以 反轉，(即，第一導電類型之區域可以變成n-型，第二導電類型之區域可以變成p-型)，以產生p-溝槽電晶體。通常，n-溝槽電晶體在儲存單元中更為常見(包括所有類型和技術之儲存單元)，因為大部分載流子電子均具有移動能力(在p-溝槽電晶體中，具有移動能力之是大部分載流子空穴)，從而實現相同尺寸之電晶體具有更大之讀取電流，但是p-溝槽電晶體也可以作為一種設計方案。
在下文中，就說明了一種半導體儲存元件，具有導電浮體，使用反向偏壓區域來減小儲存元件尺寸。在一個儲存單元中，可以儲存一個或多個字結之二進位資訊。同時也說明了對該半導體元件之構建方法和操作方法。
該公開使用了標準規定，p-型和n-型半導體之“擴散”層或區域(無論如何構建)，如電晶體源極、漏極或源極/漏極區域，浮體、埋入層、阱和半導體基板，以及在擴散區域之間之絕緣區域(例如氧化矽，無論是否裸露在淺槽中，或其他佈置方式)，均被認為是位於半導體表面“以下”-並且圖形也與該方案一致，將擴散區域至於圖形之底部。該規定同時還定義了不同之“互連”層，例如電晶體門(無論使用何種材料構建，金屬、p-型或n-型多晶矽，或其他材料)，在一層或多層中之金屬導體，在半導體表面和一個金屬層之擴散區域之間之觸點，在半導體門和一個金屬層之間之觸點，在兩個金屬層之間之過孔，在上述元件(包括門之間之絕緣層和半導體表面之擴散區域)之間之絕緣子，均被認為是位於半導體表面“之上”- 並且圖紙也與上述方案一致，給出示意圖時，總是在圖形之上方。有一個值得注意之例外是：在部分實例中，門之整體或一部分可能在半導體表面之下。另外一個例外是：部分絕緣體可能部分暴露在表面之上或之下。也有其他例外。對現有技術有一定瞭解之人，將不難理解該規定，這樣便於就標準之畫圖和說明方法進行討論，也便於在文中討論半導體之結構，並且是集中使用之物理半導體可能被佈置在任何角度和方位，而不會影響其物理或電學特性。
在此討論之實例中，最多自由一個表面觸點，位於半導體區域，半導體表面以下，與半導體表面之上之互連區域相連(在儲存單元之邊界範圍內)。這與目前之單晶體管(1T)浮體單元(FBC)DRAM不同，浮體單元具有兩個觸點-一個位於源極區域，一個位於電晶體之漏極區。由於目前部分之1TFBCDRAM單元與相鄰之單元公用兩個觸點，使得每個單元平均只有一個觸點，本項發明中之部分實例也可以設計為兩個相鄰之單元共用一個觸點，使得平均每個單元只有半個觸點。
本項發明之優勢在於取消了半導體區域表面之一個源極/漏極區，從而無需在表面與之相連。對比，例如圖90B所示之現有技術MOSFET和圖35C所示之本項發明模擬截面。在任何工藝技術下，圖35C所示之結構都必然小於圖90B所示之結構。在本項發明之部分實例中，門也被去掉，從而進一步縮小儲存單元之尺寸。對比，如圖77C和85C所示之類比截面結構與現有技術生產之 MOSFET(圖90B)。新之儲存單元稱之為“半電晶體儲存單元”，作為相同、類似結構之簡稱。與圖35C所示相同或類似之結構稱之為“帶門之半電晶體儲存單元”。與圖77C和85C所示相同或類似之結構稱之為“帶門之半電晶體儲存單元”。在半導體表面之下垂直佈置擴散區域，由所有半電晶體儲存單元共用-尤其是半導體表面之位元線區域(能夠與半導體表面之上之位線耦合)，一個浮體區域(用於儲存多數電荷載流子，多數載流子之數量確定了儲存單元中存入資料之邏輯狀態)，一個源線區域(完全位於半導體表面一下，以及儲存單元表面以內，能夠與半導體表面以下之源線相連，通常位於成對之儲存單元以下，並與之相連)，其中位元線區域，浮體，和源線區域構成了一個垂直之雙極結型電晶體，可用於操作，通過使用浮體DRAM儲存單元設計來認為構建-即為“半電晶體”。
對本項技術有所瞭解之人們，很容易通過以下之實例和方法舉例來理解本發明，下列方法和實例僅用於說明本項發明之原理。對於通曉本項技術之人，通過閱讀本公開和檢閱圖紙，很容易理解本文中之實例是具有很多其他方案和方法之。因此，所公開之實例僅供舉例說明，本項發明僅由專利權聲明限定。
在本項說明中之圖紙，尤其是說明半導體結構之圖紙，僅為方便理解和說明清晰目之，並未按照實際比例繪製。在所說明之半導體結構中，有兩種不同之導電類型： p-型，多數電荷載流子為帶正電荷之空穴，通常會在電場作用下沿半導體價帶移動；n-型，多數電荷載流子為帶負電之電子，通常在電場作用下沿導帶移動。通常將雜質引入到本征半導體(空穴和電子之數量相等，導電能力低：但是比絕緣體要高很多，但是仍然比摻雜區域要差很多，因此成為“半”導體)，來生成一種導電類型。
雜質原子能夠接受更多一個電子(成為“受主”)，被引入到半導體晶格中；“空穴”就是能夠接受一個電子之成為帶正電荷之載流子。當引入上述原子後，導電類型就成為p-型，空穴失去電子成為“受主“即為多數電荷載流子。類似之，當雜質原子能夠失去多一個電子(稱為“施主”)，被引入到半導體晶格後，捐出之電子就成為負電荷載流子。當引入上述原子後，導電類型就成為n-型，失去之電子成為“施主”即為多數電荷載流子。
在現有技術中，所使用之雜質原子之數量可能因最終濃度之數量級不同而各不相同，濃度之數量級屬於設計選擇。但是，多數載流子之本質而不是數量決定了材料是p-型還是n-型有時，在本行業中，會將重度、中等和輕度摻雜之p-型材料稱為p+、p和p-，相應之，將重度、中等和輕度摻雜之n-型材料稱為n+、n、和n-。但是，不幸之是，沒有對“+”和“-”之含義進行精確之定義，為了避免過於複雜之表述，在本項發明中，p-型和n-型即分別表示為“p”和“n”，不適用附加符號。對本項技術有所瞭解之人將很容易理解，在各個實例中，摻雜之程度將作為設計選 擇，在設計時被反復考慮。
下面對不同之實例進行說明。很多實例具有相同之特點、功能、操作模式等。當在不同之圖紙圖形中使用類似之參考編號時，就表示他們具有類似、相同之結構，從而很容易通過區分結構和實例之間之關係，從而獲得更好之理解-尤其是不同結構所具有之類似、相同功能。
圖35A-35E給出了一個半電晶體儲存單元FBCDRAM儲存單元之實例。圖35A為部分儲存陣列之俯視圖，包括儲存單元250(虛線)，圖35B給出了單獨之儲存單元250圖35C和35D給出了儲存單元250之截面圖，沿I-I’和II-II’剖；圖35E給出了導通埋入阱和單元下方基板之方法。
參照圖35C和35D，單元250包括一個基板12，具有第一導電類型，如p-型。基板12通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。在本項發明之部分實例中，基板12可以是半導體晶圓之晶片(bulkmaterial)。在其他實例中，基板12也可以是具有第一導電類型之阱，或者為具有第二導電類型之阱，或者也可以是在半導體晶圓之晶片中之晶片，具有第二導電類型，如n-型，(未在圖中畫出)，由設計決定。為了簡化說明，基板12通常被劃成半導體晶片，如圖35C和35D所示。
埋入層22具有第二導電類型，如n-型，位於基板12上。埋入層22還可以通過離子摻雜工藝在基板12之材料 上加工出來。另外，埋入層22也可以通過在基板12通過外延生長得到。
浮體24，具有第一導電類型，如p-型，由位元線區域16、絕緣層62、和兩側絕緣層26和28，以及底部之埋入層22圍成。浮體24可以是初始基板12之一部分，位於埋入層22之上，如果摻雜了埋入層22。另外，浮體24也可以通過外延生長得到。根據埋入層22和浮體24之構造方法，在部分實例中，浮體24可能與基板12具有相同之摻雜，或不同之摻雜，在不同之實例中根據設計需要確定。
絕緣層26和28(例如淺槽隔離(STI))，可以使用氧化矽製造，亦可以使用其他絕緣材料。當將單元250連接成陣列280時，絕緣層26和28將單元250與相鄰之單元250隔開，從而構成如圖38A-38C所示之儲存元件。絕育層26將相鄰單元浮體24和埋入區域22隔離(見圖35C)，同時絕緣層28將相鄰之浮體區域24隔離，但是不隔離埋入層22，使得埋入層22能夠在一個方向上(在圖35D中沿II-II’所示方向)延伸(即保持導通)。通過埋入層22相連之相鄰儲存單元一起構成了一個源線，位於儲存單元250以下，從而取消了接觸之源極/漏極區域，或者相鄰之連接拉手(在現有技術之儲存單元中所必需之)。從圖35A和35B可以看到，在半導體表面，儲存單元250邊界以內，埋入層22無觸點與之連接。
位元線區域16具有第二導電類型，如n-型，位於浮 體區域24上，朝向表面14。位線16通過一個摻雜工藝在基板12之組成材料上加工，使用之是目前已知和典型之摻雜工藝。另外，也可以使用固態擴散工藝來生成位元線區域16。
在位線區域15和絕緣層26之間，有一個門60，位於浮體區域24之上方。門60通過絕緣層62與浮體區域24絕緣。絕緣層62可以使用氧化矽和/或其他絕緣材料，包括高-K絕緣材料，包括但不限於過氧化鉭、氧化鈦、氧化鋯、氧化鉿、和或氧化鋁。門60可以使用多晶矽材料或金屬柵電極，如鎢、鉭、鈦和它們之氮化物。
單元250還包括：字線(WL)電極70，與門60相連，位線(BL)電極74，與位元線區域16相連，源線(SL)電極72，與埋入層22相連，和基板電極78，與基板12相連。
如圖35E所示，在SL電極72和埋入層22之間之觸點，可以通過區域20(具有第二導電類型)來生成；然後與埋入阱區域22相連；同時在基板電極78和基板區域12之間之觸點，可以通過區域21(具有第一導電類型)來生成，並與基板區域12相連。
SL電極72與埋入層22相連，作為反向偏壓電極，即在半導體電晶體元件反面之電極，通常在電晶體門反面，與浮體或元件晶片相連，對應於電晶體100之區域82(圖90A)或電晶體100A中之區域94A(圖90B)。在浮體DRAM單元中，與浮體之導電連接可能產生相反 之效果，因為在此種連接下，浮體可能停止工作。在部分實例中，在浮體24和埋入阱22之間之p-n結，與源線電極72相連，通過在源線電極72上施加一個負電壓後，正向偏置。在部分實例中，SL電極被正向電位偏置，從而保持在浮體24中之電荷。在部分實例中，源線電極72之使用類似於現有之浮體DRAM單元中浮體源線之用途。在不同實例中，SL電極72之作用可能與背面偏置電極相似，或者也可以與源線相似，或者也可以用於完全不同之用途。在部分實例中，可能被用於2個或更多之不同操作。在本說明中，“源線電極”和“背面偏壓電極”均可等效互換。
比較儲存元件250之結構，和如圖35C所示與電晶體元件100、100A和100B(如圖90A-90C)，可以看到，本項發明中，儲存元件之結構比MOSFET100、100A和100B更小，其中僅有一個區域具有第二導電類型，位於矽基板之表面。因此，儲存單元250具有一項優勢，就是在表面僅包含一個區域，具有第二導電類型，(如位元線區域16、相對於區域84和86，或者區域84A和86A)，因此僅要求儲存單元250具有一個觸點(即，建立位元線區域16和電極74之間之連接)。
對該項技術熟悉之人們可以看到，在圖35A-35E中，第一和第二導電類型可以在儲存單元250中互換，由設計需要決定，並且對於第一導電類型指定為p-型，將第二導電類型指定為n-型也僅是說明方便而已，並非限定。因 此，在儲存單元50中，第一和第二導電類型可以分別為p-型和n-型，在另外一些實例中，也可以分別為n-型和p-型。另外，熟悉該項技術之人可以看到，每種導電類型不同區域之相對摻雜程度也可以按照設計需要決定，省略掉更高或更低之摻雜程度，如p+或p0-，或n+或n-並無大礙。
以下將結合36A-36U，說明製造儲存單元250之方法。下列21個圖編為一組，分為三個相關視圖，每組之第一個圖為俯視圖，每組之第二個圖為第一個俯視圖之垂直剖切視圖，按照I-I’線剖切，每組中之第三個圖為第一個視圖之水準剖切視圖，按照II-II’線剖切。因此，圖36A、36D、36G、36J、36M、36P和36S分別為儲存單元在不同階段和製造工藝中之俯視圖；圖36B、36E、36H、36K、36N、36Q、和36T分別為相應之垂直剖切視圖(I-I’)；而圖36C、36F、36I、36L、36O、36R和36U分別為相應之水準剖切視圖(II-II’)。在圖36A-36U中，類似和相同之結構使用與圖35A-35E中相同之參考編號，以便與前面之圖紙對照說明。此處，“垂直”表示在俯視圖中，從紙面之上方到紙面之下方，而“水準”表示，在俯視圖中，從紙面之左邊到紙面之右邊。在儲存單元50之物理實例中，剖切均為相對於半導體元件之表面垂直剖切。
現在參見圖36A-36C，可以看到第一個工藝。在示例之130nm工藝中，薄膜氧化矽層102之厚度大約為100A之，在基板12之表面生長得到。隨後則是積澱出大約 200A厚之多晶矽層104。然後積澱出大約1200A厚之氮化矽層106。也可以使用其他制程之工藝，例如250nm、180nm、90nm、65n等。類似之，每層之厚度，以及保護層102、104、106之組合可按照設計需要確定。
如圖36D-36F所示，可以使用光刻工藝，加工出一個開口，形成溝槽108。然後，氧化矽102、多晶矽104、氮化矽層106可以一次使用光刻工藝成型，然後還可以進行蝕刻，經過一個矽蝕刻工藝，得到溝槽108。
如圖36G-36I所示，可以使用光刻工藝加工出一個開口形狀，得到溝槽112，然後通過蝕刻氧化矽102、多晶矽104、和氮化矽層106，以及一個矽溝槽蝕刻工藝，加工出溝槽112。溝槽112可以蝕刻得到，槽深比108要大。在示例之130nm工藝中，槽108之深度可以為1000A，槽112之深度大約為2000A。也可以使用其他制程之工藝，例如250nm、180nm、90nm、65n等。類似之，也可以根據設計需要選擇其他之溝槽深度。
如圖36J-36L所示，隨後也可以進行矽氧化工藝，在槽108和112上生長出矽氧化膜，成為槽上之絕緣層26和28。在示例之130nm工藝中，氧化矽可以生長到大約4000A。然後可以進行化學機械拋光，將得到之氧化矽薄膜拋光，使得氧化矽層相對於矽表面平整。然後可以進行矽幹蝕刻，將剩餘之絕緣層26和28之氧化矽層高度打磨至舉例矽表面大約300A。在其他實例中，絕緣層2628之表面也可以與矽表面高度相同。隨後，可以將氮化矽層 106和和多晶矽層104去除，然後進行濕蝕刻加工，去掉氧化矽層102(以及部分在槽108和槽112上形成之氧化矽薄膜)。也可以使用其他制程之工藝，例如250nm、180nm、90nm、65n等。類似之，其他絕緣層材料、高度和厚度，也可以使用替代之加工順序，按設計需要確定。
如圖36M-36O，可以採用離子摻雜工藝，得到埋入層22，該層具有第二導電類型(如n-型導電類型)。離子摻雜之能量可以進行優化，使得埋入層區域22比底部絕緣層26要淺，而比底部之絕緣層28要深。因而，絕緣層26將相鄰單元之間之埋入層22隔開，同時絕緣層28不會將相鄰單元之間之埋入層區域22隔開。這樣就是之埋入層22可以在II-II’剖切方向上保持連續。埋入層22將最終之浮體24(具有第一導電類型，如p-型)與基板12隔開。
如圖36P-36R所示，氧化矽或高K材料門之絕緣層62可以隨後在矽片表面加工得到(例如，在示例之130nm工藝中，為大約100A)；然後進行多晶矽或金屬門60之積澱(在示例之130nm工藝中，大約為500A)。隨後，可以進行光刻步驟，在層62和60上加工出圖形，再進行多晶矽和氧化矽層之蝕刻。也可以使用其他制程之工藝，例如250nm、180nm、90nm、65n等。類似之，其他門和門絕緣材料之厚度可以根據設計需要確定。
如圖36S-36U，可以採用離子摻雜工藝，得到位線區域16，該層具有第二導電類型(如n-型導電類型)。然 後可以通過後段工藝，加工出觸點和金屬層(未在圖36A-36U中畫出)。門60和絕緣層26和28可以用作摻雜工藝之掩膜層，使得具有第二導電類型之區域不會在位線區域16之外形成。在本圖和後續圖紙中，門層60和門絕緣層62均表示為與絕緣層26高度相同。在部分實例中，門層60和門絕緣層62可能與絕緣層16重疊，從而防止在位線區域16之摻雜進入到門層60、門絕緣層62和相鄰之絕緣層26之間。
儲存單元250之狀態通過浮體24中之電荷來表示。如果單元250被儲存在浮體24中之空穴充入正電荷，則儲存單元將具有較低之闕值電壓(通常為MOSFET電晶體打開之門電壓，或者在此中情況下，為反轉層在門絕緣層62之下形成之電壓)，如果單元250不被浮體24充入空穴，則闕值電壓會較高。
在浮體24中儲存之正電荷將隨著時間而減少，由於二極體p-n結之漏電流(p-n結由浮體24和位元線區域16，以及浮體24和埋入層22構成)，以及電荷複合之原因。本項發明之獨特之處在於能夠對陣列中之所有儲存單元平行之進行保持操作。
如圖37A所示，保持操作可以通過在埋入層22到SL電極72上施加一個正之反向偏壓來實現，同時將位元線區域16到BL電極74接地，將基板12到基板電極78接地。施加到埋入層區域(與SL電極相連)之正之反向偏壓能夠保持相連儲存單元250之狀態。保持操作可與載入 到門60到字線電極70上之電壓獨立操作。在部分實例中，字線電極也可以接地。在儲存單元250內部之n-p-n雙極元件30(由埋入阱區域22(集電極區域)、浮體24(基極區)，和位元線區域16(發射極區域)形成)。
如果浮體24帶正電荷，則狀態對應於邏輯1，雙極型電晶體30由位元線區域16、浮體24和埋入阱區域22形成，將由於碰撞電離效應打開，見上文參考文獻“Lin”。其中，在浮體24和埋入阱區域22之間之反向偏置之p-n節電壓將產生一個小電流，流經結。部分電流將以熱載流子之形式，被電場加速，流過電晶體節。這些熱載流子與半導體晶格中之原子碰撞，將在節附近產生空穴-電子對。電子將被電場推動到埋入層區域22中，同時空穴將被電場推入到浮體區域24中。
流入到浮體區域24之空穴電流(同行成為基極電流)將保持邏輯1狀態之資料。保持操作之效率可以通過雙極元件之設計來提高，即將埋入阱區域22、浮體區域24、位元線區域16組成一個低增益之雙極元件，其中雙極增益定義為一SL電極72流出之集電極電流比上流入浮體區域24之基極電流。
圖37B為本征n-p-n雙極元件30之能帶圖，浮體區域24帶正電，並且在埋入阱區域22施加一個正之偏壓時。點畫線表示之是不同區域之n-p-n電晶體30之Fermi能級。Fermi能級位於實線17表示之價帶頂部(帶隙底部)和實線19表示之能帶底部(帶隙頂部)之帶隙上。 在浮體區域之正電荷將降低電子流入到基極區之活化能量。一旦注入到浮體區域24中，電子將被推入到埋入阱區域22(與SL電極72相連)，由於正向偏壓作用在埋入阱區域22所致。正向偏壓之結果就是：通過碰撞電離效應，電子被加速，並產生額外之熱載流子(熱空穴和熱電子對)。所產生之熱電子流入到SL電極72中，同時所產生之熱空穴隨之流入到浮體區域24中。該過程在浮體區域24上儲存了電荷，並將保持儲存在浮體區域24中之電荷，由此保持n-p-n按兩下電晶體30打開，只要埋入阱區域22到SL電極72上一直施加正偏壓。
如果浮體24為電中性(浮體24之電壓等於接地之位元線區域16之電壓)，則對應於邏輯0狀態，沒有電流從n-p-n型電晶體30中流過。雙極元件30將保持關閉，並不會發生碰撞電離。因此，處於邏輯0狀態之儲存單元將保持邏輯0狀態。
圖37C為本征n-p-n雙極元件30之能帶圖，浮體區域24帶正電，並且在埋入阱區域22施加一個中性偏壓時。在此狀態下，實現17A和19A圍成之能隙之能級將因不同之n-p-n雙極元件30區域而異。由於浮體區域24之電位和位元線區域16相等，Fermi能級恒定，所以在位線區域16和浮體區域24之間存在活化能量。實線23表示，供參考，在位線區域16和浮體區域24之間之活化能量。活化能量防止了電子從位元線區域16(與BL電極74相連)流入到浮體24中。因此n-p-n雙極元件30將保 持關閉。
碰撞電離寫入邏輯1之操作(如上文參考文獻“Lin”所述)與保持操作不同，不同之處在於門60在保持操作時不會因比正常保持操作更高之電壓而偏置。在寫入邏輯1操作時，從門60到浮體區域24之電容耦合，將迫使n-p-n雙極元件30打開，無論在單元中儲存之是何種資料。比較而言，如果沒有門提升，保持操作僅通過碰撞電離產生在留在，此時儲存單元儲存為邏輯1；而當儲存單元儲存之是邏輯0時，則不會通過碰撞電離產生載流子。
在圖37A-37C所示之實例中，雙極元件30具有一個n-p-n型電晶體。對現有技術有所瞭解之人，不能看出，通過調轉第一和第二導電類型，即調轉施加到儲存單元50上之相對值，可以產生一個含有p-n-p電晶體之雙極元件30。因此，選用n-p-n電晶體僅為說明方便，便於解釋圖37A-37C，而非限定目之。
圖38A為：示例陣列280，含有按行和列佈置之儲存單元250(四個示例儲存單元250分別標為250a、250b、250c和250d)。在很多，但非全部之示例陣列280中，代表之儲存單元250a將代表“選定之”儲存單元250，此時所說明之操作即為針對選定之儲存單元250。在該類圖中，代表儲存單元250b表示未被選定之儲存單元250，與選定之儲存單元250a具有相同行，而儲存單元250c則表示未被選定之儲存單元250，與被選中之儲存單元250a具有相同之列，而儲存單元250d則表示，與選中之儲存 單元250a既不具有相同之行也不具有相同之列。
圖38A為，字線70a-70n，源線72a-72n，位線74a-74p，以及基板電極78。每個字線70a-70n均與一個儲存單元250相連，並且與該行之儲存單元250之門60相連。類似之，每個源線72a-70n均與一個儲存單元50相連，並且與該行之儲存單元50之埋入阱區域22相連。每個位元線74a-70n均與一個儲存單元50相連，並且與該列之儲存單元50之位元線區域16相連。如圖37A-37C所示之保持操作，沒有單個之儲存單元被選中。而成列之儲存單元被通過源線72a-72n被選中，並且可以選中單行，多行，或者整個陣列280。
基板12均位於陣列280以下。對該項技術有所瞭解之人們不難理解，根據設計需要，可以在一個或多個地方出現一個或多個基板電極78。對該項技術有所瞭解之人們，也不難理解，圖38A中所示之示例陣列280表示為一個連續之陣列，但是也可以使用其他各種組織和佈置方式，例如字線可以進行分組或緩衝，位線可以進行分組或緩衝，源線可以進行分組或緩衝，陣列280可以分為兩個或更多個子陣列，控制電路如字編碼器、列編碼器、分組元件，感應放大器、寫入放大器也可以佈置在示例陣列280周圍，或者插入到陣列280之子陣中。因此，本示例中之功能、設計方案等，僅供說明，絕非限定。
圖38B為：前述之陣列280，以及多工器40a-40n和電壓波形圖42a-42n。通過SL電極72在儲存單元250之 反向偏壓電極上施加一個正電壓週期脈衝，而不是恒定之正偏壓，可以減少儲存單元250之功率消耗。圖38B進一步說明了：多工器40a-40n，每個與72a-72n源線中之一個相連，多工器確定了施加到SL電極72a-72n上之偏置電壓，由不同之操作模式決定。施加到SL電極上之電壓脈衝是可控之，例如，通過像波形42a-42n之邏輯信號脈衝，選擇多工器40a-40n之輸入，從而選擇，例如，接地(0.0伏)或供電電壓VCC。很多其他技術也可以用來給SL電極72a-72n施加電壓脈衝，例如在不同之施加施加波形圖42a-42n所示電壓，或者同時施加，或者將多工器42a-42n之選擇輸入連到一起，並且對所有之多工器42a-42n同時輸入一個相同之脈衝波形(未在圖中畫出)。熟悉該項技術之人很容易自己想到其他之方案。因此，本項示例僅供說明用，絕非對本項發明之權利進行限定。
圖38C中，提出了另外一種方法，用於施加到SL電極72a-72n之電壓脈衝，電極屬於陣列280之儲存單元250。正輸入信號進入多工器40a-40n，可以通過電壓發生電路44a-44n產生，電壓發生電路與多工器40a-40n中之每一個輸入端相連。另外，也可以使用單個電壓發生電路，與每個多工器40a-40n相連，減少所需之電路總數，用於刷新陣列280中之儲存單元250。其他實例也是可能之，例如在不同之時候施加波形42a-42n，或者同時施加，或者將多工器42a-42n之選擇輸入連到一起，並同時施加一個脈衝波形至所有之多工器42a-42n(未畫出)。
圖38D中，給出了一個基準發生電路，可用於圖38C所示之基準發生電路44a-44n。基準發生器包括：基準單元53，包括一個改進之帶門半電晶體儲存單元250，以及具有第一導電類型(p-型)之區域25。p-型25區域允許直接感應浮體區域24之電位。區域25單獨畫出，與浮體區域24具有相同之導電類型，原因是：該區域可以進行不同之摻雜，從而有助於連接。基準單元53也可以設置為邏輯1狀態，此時浮體區域24之電位為正，例如為+0.5V。感應之電位，通過p-型區域，隨後與基準值VREF,(如+0.5V)進行比較，通過運算放大器27完成。如果浮體24之將電位小於基準值，則施加到反向偏壓電極72(與基準單元53之埋入區域22相連，並可以與帶門之半電晶體儲存單元250之埋入區域22相連)上之電壓被運算放大器27升高，直至浮體24之電位達到所需之基準電位。如果浮體24區域之電位比基準值要高，則施加到反向偏壓電極72上之電壓可以由運算放大器27減小，直至浮體區域24之電位達到所需之基準電壓。基準電壓VREF可以通過很多不同之方式產生，例如使用帶隙基準、串聯電阻、數模轉換器等。類似之，也可以使用不同類型之電壓發生器。
如圖39所示，保持/準備操作也可能產生一個更大之儲存器視窗，通過增加能夠儲存在浮體24中之電荷量來實現。如果沒有保持/準備操作，能夠儲存在浮體24中之最大電位受限於平帶電壓VFB，因為從浮體24流入到位 線區域16之結漏電流將以浮體電位為指數增大，超過VFB。但是，通過在SL電極72上施加一個正電壓，雙極元件之動作將產生一個流入浮體24之空穴電流，補償在浮體24和位元線區域16之間之結漏電流。因此，儲存在浮體24中之最大電荷VMC，可以通過在SL電極72上施加正偏壓來增大，見圖39。增大儲存在浮體24中之最大電荷使得儲存視窗更大。
保持/準備操作可以用於儲存單元250上之多位元操作。為了增加儲存密度，而不增加儲存單元所佔用之面積，通常會使用多層操作。通過將整個儲存視窗分為不同(大於2)之層來實現。在一個示例中，使用了4層來表示2個位之二進位資料，然而也可以使用其他方案，例如使用8層來表示3個位之二進位資料。在一個浮體儲存中，不同之儲存狀態由浮體24中之不同電壓表示，例如在上文引用之Tack和Oknoin-2中。但是，由於在浮體24中之0電荷狀態為最穩定狀態，浮體24會隨著時間逐漸失去電荷，直至最穩定狀態。在多層操作中，不同之電荷代表不同之狀態，而電荷之種類要少於在單層操作之種類。因此，多層儲存單元更容易受到電荷流失之影響。
圖40表示，不同浮體24電位之淨電流，浮體24之電位是SL電極72和BL、以及WL和基板電極74、70和78接地之函數。當0電壓施加到SL電極72上時，不會有雙極電流流入到浮體24中，因此其中儲存之電荷會隨時間減少。當施加一個正電壓到SL電極72上時，空穴電 流將會流入到浮體24中，補償流入到位線區域16之結漏電流。結漏電流由浮體24和位元線區域16之間之電位差決定，而流入到浮體24之雙極電流由SL電極72和浮體24之電位共同決定。如圖40所示，在一定之SL電極72電位VHOLD下，不同之浮體電位；流入到浮體24之電流與浮體24和位元線區域16之間之結漏電流平衡。不同之浮體24電位表示之是不同之電荷，從而表示儲存單元50之不同狀態。不同之儲存狀態可以通過使用此處說明之保持/準備操作來維持。
在一個實例中，給出了儲存單元250在保持操作下之偏壓情況：0電壓施加到BL電極74上，正電壓，如+1.2伏，施加到SL電極72上，0電壓或負電壓施加到WL電極70上，0電壓施加到基板電極78上。在另外一個實例中，在WL電極70上可以施加負電壓。在其他實例中，可以在儲存單元250上施加不同之電壓，作為設計選擇，此處僅對電壓進行舉例，不屬於限定目之。
儲存單元250和陣列280中儲存單元之讀操作可以結合圖41、圖42A-42H進行說明。可以使用任何對儲存單元250可行之感應方案。舉例：在上文中引用之Ohsawa-1和Ohsawa-2中之感應方案。
儲存在浮體24中之電荷量可以通過檢測儲存單元250之單元電流進行感應。如果儲存單元250處於邏輯1狀態，即在浮體24中儲存空穴，則儲存單元將具有較高之單元電流(例如，從BL電極74流入到SL電極72之 電流)，該電流將比儲存單元250處於邏輯0狀態(即，浮體24中未儲存空穴時)要大。感應電路通常與BL電極74相連，可以用來確定儲存單元中之資料狀態。
可以通過以下偏壓條件在儲存單元250上進行讀操作：在BL電極74上施加一個正電壓，在選定之WL電極70上施加一個更大之正電壓，在選定之SL電極72上施加一個0電壓，在基板電極78上施加一個0電壓。這樣就將雙極元件30變成了一個反向之n-p-n電晶體，類似於將雙極元件30至於保持操作狀態(圖37A-37C)。在WL電極70上施加正電壓，將浮體24之電壓通過電容耦合升高，門60與浮體區域24電容(通過門絕緣層62)。這樣就增大了雙極元件30之電流，使得雙極元件30在打開時之電流明顯大於關閉時之電流，從而更容易感應儲存在儲存單元250中之資料。施加到WL電極70上之最大偏置電壓可能因不同實例和工藝而不同。在各個實例中之實際電壓可由設計需要確定。
圖41為陣列280之儲存單元250，此時正在對一個實例進行讀取操作。如上所述，讀取陣列280中之一個儲存單元250要比讀取一個單獨之單元更為複雜，因為單元通過字線70a-70n和源線72a-72n按行相連，並通過位線74a-74p按列相連。在一個實例中，將施加大約0.0伏施加到選定之SL電極72a上，將大約+0.4伏施加到選定之位線電極74a上，將大約+1.2伏施加到選定之字線電極70a上，施加大約0.0伏到基板電極78上。所有為被選定 之位線電極74b(未畫出)-74p，均施加0.0伏；所有未被選定之字線電極70b(未畫出)-70n，均施加0.0伏；所有未被選定之SL電極72b(未畫出)均施加+1.2伏。圖41給出了，被選定之代表儲存單元250a之偏壓情況，以及在儲存陣列280中三個未被選定之代表儲存單元250b、250c、250d之偏壓情況，每個之偏壓情況均不相同。對該項技術有所瞭解之人們不難理解，本項發明中所採用之偏壓組合均可以按設計需要選擇。對該項技術有所瞭解之人們可以意識到，第一和第二導電類型可以對換，然後在其與實例中調換偏置電壓之相對關係。
圖42A表示之是儲存單元250a(被選定之)之偏壓情況；圖42B為本征n-p-n雙極元件30在讀偏壓情況時之等效電路圖。
在讀操作時，未被選定之儲存單元250之三種情形如圖42C、42E和42G所示；另外圖42D、42F、42H分別為上述情況之等效電路圖。在選定之單元中，儲存單元250之偏壓情況(具有相同之行，如儲存單元250b)和具有相同列之儲存單元(如儲存單元50c)，分別如圖42C-42D和圖42E-42F所示；而不共行或列之儲存單元250(如儲存單元250d)之偏壓情況如圖42G-42H所示。
如圖42C和42D所示，儲存單元250d與250a(被選定之儲存單元)具有相同之行，SL電極72此時接地，使得上述單元均不在保持狀態。另外，由於讀操作完成較快(納秒級)，與浮體24中空穴電荷之壽命(毫秒級)相 比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖42E和42F所示，儲存單元250c與選定之儲存單元250a具有相同之列，BL電極74上施加正電壓。由於SL電極72n和BL電極74a(即，n-p-n雙極元件30之發射極和集電極)之間之電位差較小，不會產生基極電流流入浮體24中。另外，由於讀操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖42G和42H所示，儲存單元250d與儲存單元250a既不具有相同之行也不具有相同之列，SL電極72n將保持帶正電，而BL電極74p將保持接地。可以看到，這些單元處於保持模式，儲存單元處於邏輯1狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30會產生空穴電流，以補充浮體24中之電荷；同時處於邏輯0狀態之儲存單元將保持中性狀態。
儲存單元250和陣列280中儲存單元之讀操作可以結合圖41-42H進行說明。對該項技術有所瞭解之人，不難想到，圖紙並未按照比例畫出，不同之電壓僅供說明用，可因實例而異，此處討論之實例僅供說明用，根據本項發明之原理，也可以有其他很多實例。例如，兩種導電類型可以互換，不同信號之相對電壓可以調換，儲存陣列280可以為單陣列，或分為子陣列，相應之控制電路也可以使用不同之方式實現，將不同之相對電壓或絕對電壓施加到儲存單元250或陣列280上，等等。因此，本示例中之功 能、偏壓等級等，僅供說明，絕非限定。
下面接合圖43A和43B，對儲存單元250上進行之第一類型寫入0操作進行說明。在圖43A中，將負電壓施加到反向偏轉電極(即，SL電極72)上，將0電壓施加到WL電極70上，將0電壓施加到BL電極74和基板電極78上。在此條件下，p-n結(選定單元250之浮體24和埋入阱22之間)正向偏置，將浮體24中之空穴轉移。在一個非限制實例中，將大約0.5伏特之電壓施加到電極72上，大約0.0伏特之電壓施加到電極70上，並將大約0.0伏特之電壓施加到位線電極74和基板電極78上。上述電壓等級僅供參考，可因不同實例而異，按設計需要確定。因此，本示例中之功能、偏壓等級等，僅供說明，絕非限定。
圖43B中，給出了另外一個儲存單元250之實例，其中基板12被區域12A替代，12A具有第一導電類型(圖中為p-型)，即為基板29中之一個阱，基板29具有第二導電類型(即圖示之n-型)。這樣之佈置就克服了圖43A中之負面效應，即將埋入阱電極72上埋入阱區域22之電壓降低到大約0.5V，使得p-n結(埋入阱22和浮體4之間)正向偏置，也使得埋入阱22和基板12之間之p-n結正向偏置，產生不需要之基板電流。在圖43B所示之實例中，阱12A之電位能夠降低，通過在阱電極76上施加與埋入層電極72相同之電壓實現，從而防止這些區域之間之p-n二極體正向偏置。在圖43B中，基板29大約通過 基板電極31偏置到0.0V。上述電壓等級僅供參考，可因不同實例而異，按設計需要確定。因此，本示例中之功能、偏壓等級等，僅供說明，絕非限定。
圖44為，選定和未被選定之儲存單元250之偏壓情況，在儲存陣列280上寫入邏輯0操作(圖43A)期間。對於選定之儲存單元250a和250b，施加到SL電極72a上之負偏壓將在浮體24和埋入阱區域22之間產生大之電位差。因為埋入阱22由多個儲存單元250共用，邏輯0將被寫入到所有儲存單元250中，包括儲存單元250a和250b-一同時共用一個SL電極72a。
圖45A-45B為未被選定之儲存單元250中n-p-n雙極元件30之偏壓情況和等效電路圖，為在第一類邏輯0寫入操作過程中之儲存單元250c、250d(陣列280)。以下將對儲存單元250d進行討論，用250d代表所有其他適用相同原則之未被選定之儲存單元。由於邏輯0寫入操作僅涉及想選定之SL電極72a施加一個負電壓，儲存單元250與未被選定之SL電極72b(在圖44中未畫出)-72n相連，處於保持狀態，該狀態通過在SL電極72b-72n上施加一個正偏壓實現。從45A-45B可以看出，未被選定之儲存單元將處於保持操作，BL電極上施加大約0.0伏，WL電極上施加0伏，為被選定之SL電極正向偏置。
如圖46，第二類寫入邏輯0操作也可以通過在BL電極74上施加一個負電壓實現，與SL電極72不同。在圖46中，選定之儲存單元250包括250a和250c，以及所有 共用選定位元線74a之儲存單元250。SL電極72可以正向偏置，同時在基板電極78上施加一個0電壓，在WL電極70上施加一個0電壓。在上述條件下，所有共用一個BL電極74之儲存單元將被寫入邏輯0狀態。
上述第一和第二類型之寫入邏輯0操作，有一個缺點，即所有共用SL電極72之儲存單元250(第一類型-行寫入邏輯0)，或者共用BL電極74之儲存單元250(第二類行-列寫入邏輯0)，將被同時寫入，無法對單個儲存單元250進行寫入邏輯0操作。為了在不同之儲存單元250中寫入指定之二進位資料，可以在全部儲存單元上首先寫入邏輯0，然後在必須寫入邏輯1之位元上寫入進行一個或多個寫入邏輯1操作。
第三類型之在儲存單元250上允許單位寫入之寫入0操作，就是在WL電極70上施加一個正電壓，在BL電極74上施加一個負電壓，在SL電極72上施加一個0/負電壓，在基板電極78上施加一個0或正電壓。在此中情況下，由於在WL電極70上施加了一個正電壓，浮體24之電位將通過電容耦合升高。使得：浮體24之電位升高，負電壓施加到BL電極74上，24和位元線區域16之間之p-n結正向偏置，轉移掉浮體24上之空穴。
從而減少了儲存陣列280中給其他儲存單元250造成寫入邏輯0干擾，所施加之電位可以按如下方法優化：如果假設具有邏輯1狀態之浮體24之電位為VFB1，則可以通過設定施加到WL電極70上之電壓來提高浮體24之電 位，可以提高VFB1/2，而-VFB1/2就是施加到BL電極74之電壓。另外，也可以在未被選定之儲存單元250之BL電極74上進行接地，或者施加一個較小之正電壓，被操作之儲存單元與選定之儲存單元250不共BL電極74；同時可以在未被選定之儲存單元250之WL電極70上施加一個負電壓，被操作之儲存單元與選定之儲存單元250不共WL電極70。
如圖47所示，在陣列280中選定之儲存單元250a上施加下列偏壓條件，單獨對儲存單元250a進行獨立之寫入邏輯0操作。在SL電極72上施加大約0.0伏，在BL電極74a上施加大約0.2伏，在字線電極70a上施加大約+0.5伏，在基板電極78上施加大約0.0伏。對於陣列280之其餘部分，在未被選定之SL電極72(包括SL電極72n)上施加+1.2伏，在未被選定之BL電極74(包括BL電極74p)上施加大約0.0伏(或者較小之正電壓)，在未被選定之WL電極70(包括WL電極70n)上施加大約0.0伏。對該項技術有所瞭解之人們不難理解，如圖47所示之電壓等級，僅供說明用，在不同之實例中，可以根據設計要求進行選擇。
如圖47給出了，選定儲存單元250a之偏壓情況，從而可以對單位進行寫入邏輯0操作，如圖48A和48B所示。如上文所述，浮體24和位元線區域16(與BL電極74a相連)之間之電勢差會增加，由於電容耦合及將WL電極70a從接地提高到+0.5V造成，導致正向偏置電流比 基極空穴電流(由n-p-n雙極元件30(埋入阱區域22-與SL電極72a、浮體24和位元線區域16相連)產生)。結果就是空穴從浮體24中轉移。
在陣列280中，未被選定之儲存單元，250在圖47所示之偏壓條件下，在單位寫入邏輯0操作期間，如圖48C-48H所示。與選定之儲存單元250a具有相同行之儲存單元之偏壓情況，(如儲存單元250b)如圖48C和48D所示；與選定之儲存單元250a具有相同列之儲存單元之偏壓情況，(如儲存單元250c)，如圖48E和48F所示；與選定之儲存單元250a既不具有相同行也不具有相同列之儲存單元之偏壓情況(如儲存單元250d)，如圖48G和48H所示。
如圖48C和48D所示，儲存單元250b中浮體24之電位(與選定之儲存單元250a具有相同行)，將因為與WL電極70之電容耦合，以及WL電極70升高VFB而升高。對於具有邏輯0狀態之儲存單元，浮體24電位之升高不會最終將p-n二極體正向偏置(二極體由浮體24構成)，並且結16將移走浮體24中之空穴。因此，浮體24之電位將回到初始之邏輯0平衡電位。”對於處於邏輯1狀態之儲存單元，浮體24之電位將立即升高VFB，導致空穴從浮體24中轉移。在移除WL電極70上之正偏壓之後，浮體24之電位將下降VFB。如果浮體24之初始電位(邏輯狀態1)為VFB1，則寫入邏輯0操作之後，浮體24之電位將變成VFB1-
Figure TWI613648BD00002
VFB。從而，需要將WL電位進行優 化，將儲存單元50處於邏輯1狀態時之浮體電壓之下降不會太大，此時在WL電極70上施加(隨後去除)正電壓。例如，由於與WL耦合，浮體之最大電位升高不會超過VFB1/2。在部分實例中，在未被選定之BL電極74p上施加一個較小之正電壓是有一定優勢之。這就表示雙極元件30僅能在相反之操作中移除空穴(例如，僅浮體24和埋入阱22之間之p-n結打開，這樣就足以轉移浮體24中之空穴)，使得在邏輯狀態1下之浮體區域24被轉移之空穴最少。
如圖48E和48F所示，儲存單元250c與選定之儲存單元250a具有相同之列，在BL電極74a上施加一個負電壓，使得浮體24和位元線區域16(與BL電極74a相連)之間之電位上升。這樣，位於浮體24和位元線區域16之間之p-n二極體就會正向偏置。對於邏輯狀態0下之儲存單元，升高浮體24之電位並不會改變初始之邏輯0狀態，因為並沒有空穴儲存在浮體24中。對於邏輯1狀態之儲存單元，淨效應就是在寫入0操作之後，浮體24之電位將下降。從而，需要將BL電位進行優化，將儲存單元250處於邏輯1狀態時之浮體電壓之下降不會太大，此時在BL電極74a上施加正電壓。例如，在BL電極74a上施加-VFB1/2。
如圖48G和48H所示，儲存單元250d與被選定之儲存單元250a不具有相同之行或列，這些單元依然處於保持模式，此時在SL電極72n上施加一個正電壓，在BL 電極74p上施加一個0電壓，在WL電極70n上施加一個0/負電壓，在基板電極78上施加一個0電壓。
以上即為3中不同之在儲存單元250上進行寫入邏輯0操作之方法。也可以有其他之實例和元件組合，例如，將第一和第二導電類型調轉，同時點換相對偏壓之關係。在示例之陣列280中，(也可以有很多其他不同之方案)就可以在不同之陣列行電極上施加不同之偏壓，使用多個陣列，在多個選定之位上(一個或多個陣列)進行多個單位之寫入“0”操作，通過使用解碼電路實現，相互交叉位元，從而能夠方便之在一個資料字元上寫入邏輯0，隨後則可以在選定之位元上寫入邏輯1，等等。對此項技術有所瞭解之人們，不難理解此處所做之說明。因此，本示例中之功能、偏壓等級等，僅供說明，絕非限定。
也可以通過上文介紹之碰撞電離在儲存單元250上進行寫入邏輯0操作，例如，根據引用文獻“Lin”，或者也可以通過帶對帶穿遂效應(門誘導漏電流或GIDL)來實現，見引用文獻“Yoshida”。使用GIDL方法寫入邏輯1操作之實例見圖49和50A-50H，使用碰撞電離寫入邏輯1操作之實例見圖F51和52A-52H及相關說明。
在圖49中，給出了陣列280之偏壓情況，包括選定之儲存單元250a，在使用帶對帶穿遂寫入邏輯1操作時。施加到WL電極70a之負偏壓和施加到BL電極74a之正偏壓，會在選定儲存單元250a之浮體24上產生空穴注入。SL電極72a和基板電極78在寫入邏輯1操作時均 接地。
在WL電極70施加之負電壓與下方儲存單元250a之浮體區域24之電位耦合。和BL電極74上之正電壓一同產生了一個強電場，位於位元線區域16和浮體區域24之間，在選定之儲存單元250a之門60附近(即為GIDL之“門誘導”部分)。這樣就使門和汲極節重疊區域附近之能帶劇烈之向上彎曲，使得電子從價帶穿遂到導帶中，在價帶中留下空穴。穿過能帶之電子成為了漏極漏電流(即為GIDL之漏極漏電流
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部分)，同時空穴被注入到浮體區域24中，並且由空穴電荷產生了邏輯1狀態。該過程在現有技術中非常常見，在Yoshida中有附圖說明(尤其是第三頁之圖2、圖6，以及第四頁之圖9)。
如圖50A-50B所示，可以將下列偏壓條件施加到儲存單元250a上。在SL電極72a上施加一個大約0.0伏之電位，在BL電極74a上施加+1.2伏，在WL電極70a上施加-1.2伏，在基板電極78上施加大約0.0伏。
在陣列280之其他部分，可以對未被選定之儲存單元250施加如下偏壓(其中包括儲存單元250b、250c、250d)：在SL電極72n上施加大約+1.2伏，在BL電極74p上施加大約0.0伏，在WL電極70n上施加大約0.0伏，在基板電極78上施加大約0.0伏。圖49給出了儲存陣列280中選定儲存單元和未被選定儲存單元之偏壓情況。但是，上述電壓等級可因實例而不同，僅用於說明，而非限定。
未被選定之儲存單元50在寫入1操作時，如圖50C-50H所示。具有相同行之儲存單元之偏壓情況(如儲存單元250b)，如圖50C和50D所示。與選定之儲存單元250a具有相同列之儲存單元之偏壓情況(如儲存單元250c)，如圖50E和50F所示。與選定儲存單元250a既不具有相同行也不具有相同列之儲存單元250(如250d)，其偏壓情況如圖50G-50H所示。
如圖50C和50D所示，儲存單元250b，與選定之儲存單元250a具有相同行，有電極72a和74p接地，同時在WL電極70a上施加大約-1.2伏。由於SL電極70a接地，儲存單元250b並未處於保持模式，因為在發射極和集電極之間之電壓已經不存在，n-p-n雙極元件30已關閉。另外，由於寫入邏輯1操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖50E和50F所示，儲存單元250c與選定之儲存單元250a具有相同之列，BL電極74n上施加正電壓。由於SL電極72n和BL電極74a(即，n-p-n雙極元件30之發射極和集電極)之間之電位差為0，不會產生基極電流流入浮體24中。另外，由於寫操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖50G和50H所示，儲存單元250d與儲存單元250a既不具有相同之行也不具有相同之列，SL電極72n 將保持帶正電，而門70n和BL電極74p將保持接地。可以看到，上述單元將處於保持模式。處於邏輯狀態1之儲存單元將保持浮體24中之電荷，因為本征雙極元件30將產生空穴電流，不但紅浮體24中之電荷，同時處於邏輯0狀態之單元將保持中性狀態。
如圖51所示，寫入邏輯1操作可以使用碰撞電離之方法。此時，門60和位線16(屬於即將被寫入之儲存單元250)均在正電壓作用下被偏置。類似於保持操作(圖37A-38D)，也可以使用碰撞電離來為浮體24提供空穴電流。但是，在保持操作中，n-p-n雙極元件30保持關閉，此時儲存單元250中儲存有邏輯0，並且碰撞電離電流僅流入存有邏輯1之儲存單元，維持邏輯1儲存單元之浮體24中電荷，使其保持完整之邏輯1電壓水準。相反之是：當使用碰撞電離寫入邏輯1操作時，門之電壓為正而不是0。升高門60之電壓為正之操作，也將升高浮體24之電位，因為門絕緣層62之電容耦合效應，從而使得n-p-n雙極電晶體30打開，無論此時儲存單元250中儲存之是邏輯1還是邏輯0。這樣就會導致碰撞電離之電流流入到浮體24中，給它充電至邏輯1狀態，無論之前在單元中儲存之是何種資料。
在圖51所示之實例中，選定之字線電極70a在+1.2V電壓下偏置，同時未被選定之字線電極70b(未畫出)-70n在0.0V電壓下偏置，選定之位線電極74a在+1.2V電壓下偏置，同時未被選定之位線電極74b-74p在0.0V下 偏置；選定之源線72a在0.0V下偏置，而未被選定之源線電極72b(未畫出)-72n在+1.2V電壓下偏置，同時基板電極78在0.0V下偏置。上述偏置電壓水準僅為說明舉例用，可因不同之實例而不同。
如圖52A-52B，選定儲存單元50a含有門60，60與WL電極70相連，施加+1.2V電壓，位元線區域16與BL電極74a相連，施加+1.2V電壓，埋入層22與源線電極72a相連，施加0.0V電壓，上述電極均偏置。在此條件下，碰撞電離之電流將從BL電極74a流入單元，在浮體區域24中注入空穴，在儲存單元250a上寫入邏輯1狀態。
如圖52C-52D所示，未被選定之儲存單元250b，與選定之儲存單元250a具有相同之行、不同之列，帶有門60，60與WL電極70a相連，在+1.2V電壓下偏置，位元線區域16與BL電極74p相連，在0.0V電壓下偏置，埋入層22與源線電極72a相連，在0.0V電壓下偏置。在此條件下，集電極-發射極電壓，n-p-n雙極元件30，為0.0V，使得元件關閉，保護了儲存單元250b中之內容。
如圖52E-52F所示，未被選定之儲存單元250c，與選定之儲存單元250a具有相同之行、不同之列，帶有門60，60與WL電極70n相連，在0.0V電壓下偏置，位元線區域16與BL電極74a相連，在+1.2V電壓下偏置，埋入層22與源線電極72n相連，在+1.2V電壓下偏置。在此條件下，n-p-n雙極元件30關閉，因為在集電極和發射 極之間無電壓。
如圖52G-52H所示，未被選定之儲存單元250d，與選定之儲存單元250a具有不同之行、不同之列，帶有門60，60與WL電極70n相連，在+0.0V電壓下偏置，位元線區域16與BL電極74p相連，在0.0V電壓下偏置，埋入層22與源線電極72n相連，在+1.2V電壓下偏置。可以看到，上述單元將處於保持模式。處於邏輯狀態1之儲存單元將保持浮體24中之電荷，因為本征雙極元件30將產生空穴電流，不但紅浮體24中之電荷，同時處於邏輯o狀態之單元將保持中性狀態。
圖53A為部分儲存陣列之俯視圖，包括帶門之半電晶體儲存單元350，圖53B給出了單獨之儲存單元350圖53C和53D給出了儲存單元350之截面圖，沿I-I’和II-II’剖；圖53E給出了導通埋入阱和單元下方基板之方法。圖54A-54H為儲存陣列380，由不同行和列之儲存單元350構成。儲存單元250和儲存單元350之主要不同在於：在儲存單元250中，絕緣層26將相鄰行之埋入層22隔離，而在儲存單元350中，由絕緣層26佔用之區域被絕緣層28替代。儲存單元350四面由絕緣層28圍繞，埋入層22作為單獨之“源線”一直與所有儲存單元350(儲存陣列380中)相連。這樣就構成了一個與儲存陣列280非常類似之儲存陣列，但是結合圖54A-54F及說明可以看到，部分操作依然有區別。和儲存陣列280中之儲存單元250一樣，在儲存單元350之邊界範圍內，埋入層22沒 有觸點。
參照圖53C和53D，單元350包括一個基板12，具有第一導電類型，如p-型。基板12通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。在本項發明之部分實例中，基板12可以是半導體晶圓之晶片(bulkmaterial)。在其他實例中，基板12也可以是具有第一導電類型之阱，或者為具有第二導電類型之阱，或者也可以是在半導體晶圓之晶片中之晶片，具有第二導電類型，如n-型，(未在圖中畫出)，由設計決定。為了簡化說明，基板12就畫成半導體晶片，如圖53C和53D所示，但是請注意也可以是一個在基板材料上加工出來之阱，基板具有第二導電類型。
埋入層22具有第二導電類型，如n-型，位於基板12上。埋入層22還可以通過離子摻雜工藝在基板12之材料上加工出來。另外，埋入層22也可以通過在基板12通過外延生長得到。
浮體24，具有第一導電類型，如p-型，由位元線區域16、絕緣層62、和兩側絕緣層28，以及底部之埋入層22圍成。浮體24可以是初始基板12之一部分，位於埋入層22之上，如果摻雜了埋入層22。另外，浮體24也可以通過外延生長得到。根據埋入層22和浮體24之構造方法，在部分實例中，浮體24可能與基板12具有相同之摻雜，或不同之摻雜，在不同之實例中根據設計需要確定。
絕緣層28(例如淺槽隔離(STI))，可以使用氧化矽製造，亦可以使用其他絕緣材料。當將單元350連接成陣列380時，絕緣層28將單元350與相鄰之單元350隔開，從而構成如圖54-54F所示之儲存元件。絕緣層28將相鄰之浮體區域24隔離，而不是埋入層22，是之埋入層22能夠在整個陣列380中保持連續(導通)。
位元線區域16具有第二導電類型，如n-型，位於浮體區域24上，朝向表面14。位線16通過一個摻雜工藝在基板12之組成材料上加工，使用之是目前已知和典型之摻雜工藝。另外，也可以使用固態擴散工藝來生成位元線區域16。
在位線區域15和絕緣層28之間，有一個門60，位於浮體區域24之上方。門60通過絕緣層62與浮體區域24絕緣。絕緣層62可以使用氧化矽和/或其他絕緣材料，包括高-K絕緣材料，包括但不限於過氧化鉭、氧化鈦、氧化鋯、氧化鉿、和或氧化鋁。門60可以使用多晶矽材料或金屬柵電極，如鎢、鉭、鈦和它們之氮化物。
儲存單元350還包括：字線(WL)電極70，與門60相連，位線(BL)電極74，與位元線區域16相連，源線(SL)電極72，與埋入層22相連，和基板電極78，與基板12相連。
如圖53E所示，在SL電極72和埋入層22之間之觸點，可以通過區域20(具有第二導電類型)來生成；然後與埋入阱區域22相連；同時在基板電極78和基板區域 12之間之觸點，可以通過區域21(具有第一導電類型)來生成，並與基板區域12相連。
SL電極72與埋入層22相連，作為反向偏壓電極，即位於半導體電晶體元件背面之電極，通常位於電晶體門之反面。
比較儲存元件350之結構，和如圖53C所示與電晶體元件100、100A和100B(如圖90A-90C)，可以看到，本項發明中，儲存元件之結構比MOSFET100、100A和100B更小，其中僅有一個區域具有第二導電類型，位於矽基板之表面。因此，儲存單元350具有一項優勢，就是在表面僅包含一個區域，具有第二導電類型，(如位元線區域16、相對於區域84和86，或者區域84A和86A)，因此僅要求儲存單元350具有一個觸點(即，建立位元線區域16和電極74之間之連接)。
對該項技術熟悉之人們可以看到，在圖53A-53E中，第一和第二導電類型可以在儲存單元350中互換，由設計需要決定，並且對於第一導電類型指定為p-型，將第二導電類型指定為n-型也僅是說明方便而已，並非限定。因此，在儲存單元350中，第一和第二導電類型可以分別為p-型和n-型，在另外一些實例中，也可以分別為n-型和p-型。另外，熟悉該項技術之人可以看到，每種導電類型不同區域之相對摻雜程度也可以按照設計需要決定，省略掉更高或更低之摻雜程度，如p+或p0-，或n+或n-並無大礙。
圖54A為：示例陣列380，含有按行和列佈置之儲存單元350(四個示例儲存單元350分別標為350a、350b、350c和350d)。在很多，但非全部之示例陣列380中，代表之儲存單元350a將代表選定之儲存單元350，此時所說明之操作即為針對選定之儲存單元350。在該類圖中，代表儲存單元350b表示未被選定之儲存單元350，與選定之儲存單元350a具有相同行，而儲存單元350c則表示未被選定之儲存單元350，與被選中之儲存單元350a具有相同之列，而儲存單元350d則表示，與選中之儲存單元350a既不具有相同之行也不具有相同之列。
圖54A為，字線70a-70n，源線72X，位線74a-74p，以及基板電極78。每個字線70a-70n均與一個儲存單元350相連，並且與該行之儲存單元350之門60相連。每個位元線74a-70n均與一個儲存單元350相連，並且與該列之儲存單元350之位元線區域16相連。值得注意之是：源線電極72X不再是控制行電極，與儲存單元350中之一行相連，而是“整個”儲存單元350之控制電極，下文將稱之為源線電極72X，從而避免誤解，即源線電極72X對於每個單獨之儲存單元350依然具有相同之功能。
基板12和埋入層22均位於陣列380下方。對該項技術有所瞭解之人們不難理解，根據設計需要，可以在一個或多個地方出現一個或多個基板電極78或埋入阱電極72。對該項技術有所瞭解之人們，也不難理解，圖54A中 所示之示例陣列380表示為一個連續之陣列，但是也可以使用其他各種組織和佈置方式，例如字線可以進行分組或緩衝，位線可以進行分組或緩衝，源線可以進行分組或緩衝，陣列380可以分為兩個或更多個子陣列，控制電路如字編碼器、列編碼器、分組元件，感應放大器、寫入放大器也可以佈置在示例陣列380周圍，或者插入到陣列380之子陣中。
如圖54B所示，實例儲存陣列380處於陣列保持操作中。對於陣列380中之所有儲存單元350，保持操作將同時進行，通過在源線電極72上施加一個+1.2V之電壓來實現，同時字線電極70a-70n上將施加0.0V，位線電極74a-74p和基板電極78上都將施加0.0V。該偏壓條件將使得：陣列380上之每個儲存邏輯1之儲存單元350之本征電晶體30打開，恢復浮體24上之空穴電荷，如上文所述。同時，該偏壓條件將使得：陣列380上之每個儲存邏輯0之儲存單元350之本征電晶體30關閉，保持浮體24為電中性，如上文所述。上述偏置電壓水準僅為說明舉例用，可因不同之實例而不同。
如圖54C所示，為儲存單元350中被選定之單一單元350a之讀操作。為了實現該操作，需要在字線電極70a上施加大約+1.2V，同時在未被選定之字線電極70b(未畫出)-70n上施加0.0V，在選定之位線電極74a上施加+0.4V，同時在未被選定之位線電極74b-74p上施加0.0V，在源線電極72上施加0.0V，在基板電極上施加 0.0V。上述偏置電壓水準僅為說明舉例用，可因不同之實例而不同。
這樣就將雙極元件30變成了一個反向之n-p-n電晶體，類似於將雙極元件30至於保持操作狀態(圖37A-37C)。
在選定之儲存單元350a中，在字線電極70a和浮體24之間之電容耦合將增大邏輯1和邏輯0狀態下讀電流之差別。施加到WL電極70上之最大偏置電壓可能因不同實例和工藝而不同。在各個實例中之實際電壓可由設計需要確定。
未被選定之儲存單元350b中，與選定之儲存單元350a具有相同之行，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在讀操作期間之較短時間內，該儲存單元能夠保持其邏輯狀態。
未被選定之儲存單元350c，與選定之儲存單元350a具有相同之列，將關閉或處於進行較弱之保持操作，取決於特定實例中該過程下元件之特性。使得在讀操作期間之較短時間內，該儲存單元能夠保持其邏輯狀態。
未被選定之儲存單元350d中，與選定之儲存單元350a具有不同之行和列，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在讀操作期間之較短時間內，該儲存單元能夠保持其邏輯狀態。
如圖54D所示，一個陣列中所有儲存單元350之寫入邏輯0操作。為了實現該操作，所有之字線電極70a-70n 均在0.0V電壓下偏置，所有之位線電極74a-74p均在-1.2V之電壓下偏置，源線電極72在0.0V電壓下偏置，基板電極在0.0V電壓下偏置。上述偏置電壓水準僅為說明舉例用，可因不同之實例而不同。
上述偏壓條件使得浮體24和位元線區域16(本征雙極元件30上)之p-n結偏置，包括所有儲存單元350。這樣就將浮體24中之所有空穴轉移，同時在陣列380之所有儲存單元350中寫入邏輯0。
如圖54E所示，在陣列380之儲存單元350中，向一列進行寫入邏輯0操作。為了實現該操作，所有之字線電極70a-70n均在0.0V電壓下偏置，所有之位線電極74a在-1.2V之電壓下偏置，未被選定之位線電極74b-74p在0.0V下偏置，源線電極72在+1.2V電壓下偏置，基板電極在0.0V電壓下偏置。上述偏置電壓水準僅為說明舉例用，可因不同之實例而不同。
上述偏壓條件使得浮體24和位元線區域16(本征雙極元件30上)之p-n結偏置，包括所有與位線74a相連之儲存單元350，350a和350c。這樣就將浮體24中之所有空穴轉移，同時在陣列380中選定列上之儲存單元350中寫入邏輯0。
這樣，陣列380中其他之儲存單元350，包括350b和350d，就處於保持操作狀態，並將在寫入邏輯0操作時保持自身之邏輯狀態。
如圖54F所示，為儲存單元350中被選定之單一單元 350a之寫入邏輯0操作。為了實現該操作，需要在字線電極70a上施加大約+0.5V，同時在未被選定之字線電極70b(未畫出)-70n上施加-1.2V，在選定之位線電極74a上施加0.2V，同時在未被選定之位線電極74b-74p上施加0.0V，在源線電極72上施加0.0V，在基板電極上施加0.0V。上述偏置電壓水準僅為說明舉例用，可因不同之實例而不同。
上述偏壓條件使得浮體24和位元線區域16(本征雙極元件30上)之p-n結偏置，包括選定之儲存單元350a。由於在選定之儲存單元350a中，字線電極70a和浮體24之間之電容耦合，使得雙極元件30打開，將浮體24中之空穴轉移。
未被選定之儲存單元350b中，與選定之儲存單元350a具有相同之行，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在讀操作期間之較短時間內，該儲存單元能夠保持其邏輯狀態。
在未被選定之儲存單元350c中，與選定之儲存單元350a具有相同之列，其浮體電壓將暫時降低，因為浮體24和門60(與字線電極70n相連)之間之存在負電容耦合，防止雙極元件30打開。使得其在讀操作之較短時間內能夠保持自身之邏輯狀態，同時使得浮體24之電位恢復至之前之水準(通過浮體24和門60(與字線電極70n相連)之間之正耦合實現)，在操作完成後，字線電極回到正常之0.0V狀態。
未被選定之儲存單元350d中，與選定之儲存單元350a具有不同之行和列，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在讀操作期間之較短時間內，該儲存單元能夠保持其邏輯狀態。
如圖54G所示，為儲存單元350中被選定之單一單元350a之使用GIDL效應寫入邏輯1操作。為了實現該操作，需要在字線電極70a上施加大約-1.2V，同時在未被選定之字線電極70b(未畫出)-70n上施加0.0V，在選定之位線電極74a上施加+1.2V，同時在未被選定之位線電極74b-74p上施加0.0V，在源線電極72上施加0.0V，在基板電極上施加0.0V。上述偏置電壓水準僅為說明舉例用，可因不同之實例而不同。
上述偏壓條件使得選定之儲存單元350a由於GIDL效應，導通電流，見上文引用文獻Yoshida。字線電極之-1.2V與位線電極74a之+1.2V共同作用，產生了一個強電場，使得GIDL電流從位元線74a流入儲存單元350a中，並在儲存單元350a之浮體24中產生足夠之空穴電荷，將其置於邏輯1狀態。
未被選定之儲存單元350b中，與選定之儲存單元350a具有相同之行，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在讀操作期間之較短時間內，該儲存單元能夠保持其邏輯狀態。
未被選定之儲存單元350c，與選定之儲存單元350a具有相同之列，處於保持狀態。使得在寫入邏輯1操作之 較短時間內，該儲存單元能夠保持其邏輯狀態。
未被選定之儲存單元350d中，與選定之儲存單元350a具有不同之行和列，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在讀操作期間之較短時間內，該儲存單元能夠保持其邏輯狀態。
如圖54H所示，為儲存單元350中被選定之單一單元350a之使用碰撞電離效應寫入邏輯1操作。為了實現該操作，需要在字線電極70a上施加大約+1.2V，同時在未被選定之字線電極70b(未畫出)-70n上施加0.0V，在選定之位線電極74a上施加+1.2V，同時在未被選定之位線電極74b-74p上施加0.0V，在源線電極72上施加0.0V，在基板電極上施加0.0V。上述偏置電壓水準僅為說明舉例用，可因不同之實例而不同。
上述偏壓條件使得選定之儲存單元350a由於碰撞電離效應，導通電流，見上文引用文獻Lin。在字線電極+1.2V和位線電極74a之+1.2V之作用下，儲存單元350a之雙極元件30打開，無論之前處於何種邏輯狀態，從而在浮體24中產生足夠之空穴電荷，將其置於邏輯1狀態。
未被選定之儲存單元350b中，與選定之儲存單元350a具有相同之行，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在讀操作之較短時間內，該儲存單元能夠保持其邏輯狀態。
未被選定之儲存單元350c，與選定之儲存單元350a 具有相同之列，處於保持狀態。使得在寫入邏輯1操作之較短時間內，該儲存單元能夠保持其邏輯狀態。
未被選定之儲存單元350d中，與選定之儲存單元350a具有不同之行和列，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在讀操作之較短時間內，該儲存單元能夠保持其邏輯狀態。
在前一實例中，寫入、讀取和保持之是單個之二進位位元，並且是在單個之儲存單元250或350上操作。由於本方案只需要最簡單之支援電路、最簡單之操作方法、最大之雜訊容限，可以通過在儲存單元250或350上儲存兩個或多個位來獲得更大之儲存密度，代價僅為增加支援電路和操作方法之複雜程度。另外，因為儲存單元250或350之電壓視窗由大於2個邏輯層共用，雜訊容限也是可以減小之。
最好可以在儲存單元250或350中儲存對應於二進位位元整型數位之資訊，這就意味著儲存在儲存單元250或350中之電壓等級之種類將等於2之冪(如，2、4、6、8等)，但是在本項發明中，也可以有其他方案。由於更低之雜訊容限，可以對陣列80或380中之資料進行編碼，可以使用任何改錯碼(ECC)。為了是ECC(改錯碼)更加可靠，內部之電壓等級可以使用非二進位編碼，如使用葛雷編碼，將二進位值賦給電壓等級。如果使用葛雷編碼，則在電壓等級中，一個等級之增加或減小僅需要改變二進位編碼中之一個位。從而，對於一個兩位元之葛雷編 碼，最低之電壓等級對應於浮體24之中性狀態，可以變為邏輯00，高一等級之電壓可以編碼為邏輯01，再高一級之電壓等級可以編碼為邏輯11，浮體24中最高之電壓等級可以對應編碼為10。對於一個三位元之葛雷編碼，邏輯等級從低到高可以依次為：邏輯000、邏輯001、邏輯011、邏輯010、邏輯110、邏輯111、邏輯101、邏輯110。最可能發生之讀取錯誤就是將一個電壓等級錯當作相鄰之另外一個電壓等級，這種編碼可以保證一個等級之讀取出錯將產生最多一個位/錯誤之糾錯，在單個單元中，將糾錯所需讀取之位數降至最低。也可以使用其他編碼，本例僅供說明，非限定。
多層寫操作可以使用另外一個寫入和驗證演算法來實現，首相在儲存單元250或350上施加一個寫入脈衝，隨後進行寫操作，並驗證是否實現了所需之儲存狀態。如果沒有實現所需之儲存狀態，則會有另外一個寫入脈衝施加到儲存單元250或350上，隨後再進行讀/驗證操作。該迴圈不斷往復，直至實現所需之儲存狀態。
例如，使用帶對帶穿遂熱空穴注入寫入儲存單元250或350，在BL電極74上施加一個0電壓，在SL電極72上施加一個0電壓，在WL電極70電極上施加一個負電壓，然後在基板電極78上施加一個0電壓。不同振幅之正電壓施加到BL電極74上之後，可以在浮體24上寫入不同之狀態。所產生之不同浮體電位24對應於不同之正電壓，或施加到BL電極74上之不同正電壓脈衝。注 意，在執行該演算法前，儲存單元250或350必須在浮體24上寫入最低之電壓狀態。
在一個非限定實例中，通過施加以下偏壓狀態來實現寫操作。在SL電極72上施加大約0.0伏電壓，在電極70上施加大約-1.2伏，在電極78上施加大約0.0伏，同時在BL電極74上施加0.0電壓，逐步提高74之電位。在一個非限定實例中，在BL電極74上初始施加25微伏之電壓，隨後進行讀/驗證操作。如果讀/驗證動作表明，單元電流達到了所需之狀態(即，達到二進位值00、01、11或10其中一個所對應之單元電流)，則可以順利完成多層寫操作。如果為達到所需之狀態，則提高施加到BL電極74上之電壓，可以增大25微伏，或50微伏。隨後將進行另外一個讀/驗證操作，該過程將反復進行，直到實現所需之狀態。但是，上述電壓等級可因實例而不同，僅用於說明，而非限定。為了在儲存單元中寫入4個等級，必須至少使用3中不同之正電壓脈衝(可以有不同之幅值)，施加到BL電極74上。第一個脈衝對應在儲存單元上寫入與二進位值01對應之電壓等級，第二個脈衝對應在儲存單元上寫入二進位值11對應之電壓等級，第三個脈衝對應在儲存單元上寫入二進位值10對應之電壓等級。
寫-驗證演算法本身較慢，因為要進行多次之寫和讀操作。本項發明中提出了一個多層讀-寫操作，可以不需要交替之讀和寫操作來實現，如圖55A-55F所示。對該項 技術有所瞭解之人們不難理解，對於所有半電晶體儲存單元，上述原理均適用。
如圖55A所示，浮體24之電位會隨著時間增加，因為偏壓條件通過碰撞電離效應向浮體24注入了空穴。一旦單元電流之變化達到了所需之水準(與選定儲存單元250之狀態有關)，則施加到BL電極74上之電壓會被撤除。通過這種方式，就可以通過在糾錯期間施加一個斜坡電壓，進行多層寫操作，執行時無需交替進行寫和讀操作。在脈衝時間之末端，施加之電壓則恢復到初始值，如接地。如圖55A所示，斜坡脈衝之(寬度T1)施加到儲存單元250之位元線電極74上，儲存單元處於最低之電位(邏輯00狀態)，從而浮體24之電位從邏輯00上升到邏輯01。類似之，將斜坡脈衝(寬度T2)施加到位線電極74上，儲存單元250處於最低電位狀態(邏輯00)，使得浮體24之電位從邏輯00上升到邏輯11；然後將斜坡脈衝(寬度T3)施加到位線電極74上，儲存單元250處於最低電位狀態(邏輯00)，使得浮體24之電位從邏輯00上升到邏輯10。
如圖55B所示，該操作通過在選定之儲存單元250a之BL電極74a上施加一個斜坡電壓實現，同時在SL電極72a上施加一個0電壓，在WL電極70電極上施加一個正電壓，在選定之儲存單元基板電極78上施加一個0電壓。由此產生之偏壓條件將在浮體24上產生空穴注入，通過碰撞電離機制實現。儲存單元250a可以在檢測 單元電流之同時進行讀操作，電流流過與源線72a耦合之讀電路91a。
在陣列280之其餘部分，在未被選定之WL電極70b(未畫出)-70n上施加一個0電壓，在未被選定之SL電極72b(未畫出)-72n上施加一個0電壓，在未被選定之BL電極74b-74p上施加一個0電壓。單元電流在源線方向上測量，即為所有共源線72a之儲存單元250之單元電流；但是所有未被選定之單元，如50b，為偏置狀態，因為有從位元線區域16到源線區域22之間之0電壓之作用，因而在源線電極72a正確偏置保持0電壓時，未被選中之儲存單元不會導電。因此，每次僅有一個共源線72之儲存單元50a可以被寫入。
如圖55B所示，未被選定之儲存單元250b，在0電壓(從BL電極74p到SL電極72a之間)之作用下，沒有電流產生，因此所儲存之資料狀態不會發生改變。未被選定之儲存單元250c與選定之儲存單元350a之共用同一BL電極74a，其WL電極70接地。從而，浮體24不會受到電壓耦合之作用(升高電位)，而選定之儲存單元250a之浮體24則會在電壓耦合之作用下升高電壓。在未被選定之SL電極72n上還施加了一個正偏壓。在此狀態下，儲存單元250c之電流減少，從而減少了自身浮體區域24中接收到之空穴電荷，此時施加到BL電極74a上之電壓呈斜坡升高。未被選定之儲存單元250d，與選定之儲存單元250a具有不同之行、不同之列，帶有門60，60 與WL電極70n相連，在+0.0V電壓下偏置，位元線區域16與BL電極74p相連，在0.0V電壓下偏置，埋入層22與源線電極72n相連，在+1.2V電壓下偏置。可以看到，上述單元將處於保持模式。處於邏輯狀態1之儲存單元將保持浮體24中之電荷，因為本征雙極元件30將產生空穴電流，不但紅浮體24中之電荷，同時處於邏輯0狀態之單元將保持中性狀態。
圖55B中還給出了基準發生電路93a-93n，分別與源線電極72a-72n相連；還有讀電路91a-91n，分別與源線電極72a-72n相連，並分別與基準發生電路93a-93n相連。基準發生電路93a用來儲存選定之儲存單元250a中初始之單元電流，並在寫入操作之即時，將該值發送到讀電路91a；使得電流之改變可以被檢測並使用回饋(為在圖55B中畫出)在恰當之時候結束斜坡電壓。該功能可以使用不同之方式實現。
在圖55C中，選定儲存單元250a之累計電荷可以儲存在電容97a中，250a共源線72a。當電荷需要寫入或從電容94中讀出時，電晶體95a打開。
另外，如圖55D所示，基準單元250Ra-250Rn類似於儲存單元250，用來替代基準發生電路93a-93n中之電容97a-97n。基準單元250Ra-250Rn可以用來選定之儲存單元250a中之初始狀態。
類似之，利用碰撞電離之多層寫操作也可以實現：在BL電極74上施加一個斜坡寫入電流，而不是在BL電極 74施加一個斜坡電壓。
在另一個實例中，多層寫操作可以在儲存單元250上通過帶對帶穿遂效應來實現，即在BL電極74上施加一個斜坡電壓，同時在SL電極72上施加一個0電壓，在WL電極70上施加一個負電壓，在選定儲存單元250之基板電極78上施加一個0電壓。未被選定之單元將維持在保持狀態，即，在WL電極70上施加一個0/負電壓，及在BL電極74上施加一個0電壓，在SL電極72上施加一個正電壓。另外，多個BL電極74也可以同時選定，對多個單元平行之寫入。選定儲存單元250中，浮體24之電位將由於帶對帶穿遂機制升高。選定之儲存單元250可以在檢測單元電流之同時進行讀操作，電流流過與源線72耦合之讀電路91。一旦單元電流之變化達到了所需之水準(與儲存單元50之狀態有關)，則施加到BL電極74上之電壓會被撤除。通過這種方式，就可以進行多層寫操作，執行時無需交替進行寫和讀操作。
類似之，多層寫操作也可以使用帶對帶穿遂機制類實現，即在BL電極74上施加一個斜坡寫入電流，而不是在BL電極74上施加一個斜坡電壓。
在另外一個實例中，如圖55E所示，在讀並寫操作之同時，可以通過檢測儲存單元在位線方向上之電流變化來進行讀操作，該電流經過與位線74a耦合之讀電路99a(如圖55E所示)。在部分實例中，讀電路99b-99p(未在圖55E中畫出)可以與位線74b-74p中之另外各個位相 連；而在其他實例中，讀電路99a可以使用解碼方案(未畫出)由多列共用。
代表不同儲存狀態之基準單元250R可以用來驗證寫入操作之狀態。基準單元250R可以通過寫-驗證操作來進行設定，例如當所有之儲存元件第一次啟動或在後續之刷新操作期間。因而，在選定之儲存單元250a被寫入時，將被寫入之選定之基準單元250R包含了所需之電壓狀態(或類似電壓)，經過讀取，將值回饋給讀電路，使得寫操作可以在選定之儲存單元250a之電壓值達到所需之值時，得到終止。在部分實例中，多個基準單元之列可以包含不同之基準值，對應於多個不同層單元之寫入值(未在圖55E中畫出)。
在斜坡電壓操作中，所產生之寫入儲存單元250a之單元電流，將被用來與基準單元250R之電流進行對比，通過讀電路99a實現。在上述讀同時寫入之操作期間，基準單元250R也隨著與選定儲存單元250相同之偏壓情況被偏置，此時進行之是選定儲存單元50之寫操作。因此，寫操作需要在達到所需之單元狀態後停止，以防止改變基準單元250R之狀態。
如圖55F所示，對於斜坡電流操作，可以感應位元線74a之電壓，而不是單元電流。在斜坡電流操作時，將正偏壓施加到源線電極72a上，則電流就會通過BL電極74a。BL電極74a之電壓就會反應儲存單元250a之狀態。開始時，儲存單元250a處於邏輯0狀態，在儲存單 元250a上可以看到較大之電壓降，而BL電極74a上之電壓將較低。隨著電流從儲存單元250a流入，並增加，注入之空穴將增加，使得儲存單元250a置於邏輯1狀態。在邏輯1狀態寫入操作結束時，儲存單元250a之電壓降會下降，並可以看到BL電極74a之電位上升。
在一個多層寫入操作之實例中(無需交替之讀寫操作)，在給定之位線方向上使用了一個讀同時程式設計之操作/方案，每個儲存單元250儲存了2個位，要求每個儲存單元250能夠儲存4個狀態。
隨著浮體24中電荷之增加，4個狀態可以表示為00、01、10、11。為了將儲存單元250a程式設計為狀態01，基準單元250R相應之狀態01就會被啟動。因而，上文說明之偏壓條件，就會同時對選定儲存單元250和01之基準單元250R採用。在源線電極72上施加一個0電壓，在基板電極78上施加一個0電壓，在WL電極70上施加一個正電壓(通過碰撞電離機制)，同時在BL電極74上施加一個從0開始之斜坡電壓。從低電壓(如0電壓)開始之斜坡電壓，能夠保證基準單元250R之狀態不會改變。
隨後，施加到BL電極74a上之電壓將升高。結果就是，空穴注入到選定單元50之浮體24中，並且選定單元250之單元電流隨之增大。一旦選定單元250之單元電流達到01基準單元之電流，寫操作即停止，施加到擝L電極74和WL電極70上之正電壓即被撤除。
未被選定之儲存單元250b中，與選定之儲存單元250a具有相同之行，雙極元件30關閉，因為集電極和發射極之間電壓為0。使得在多層寫入操作之較短時間內，該儲存單元能夠保持其邏輯狀態。
未被選定之儲存單元250c，與選定之儲存單元250a具有相同之列，處於保持狀態。由於SL電極72n和BL電極74a(即，n-p-n雙極元件30之發射極和集電極)之間之電位差較小，不會產生基極電流流入浮體24中。使得在多層寫入操作之較短時間內，該儲存單元能夠保持其邏輯狀態。
未被選定之儲存單元250d，與選定之儲存單元250a不具有相同之列或行，處於保持狀態。使得在多層寫入操作之較短時間內，該儲存單元能夠保持其邏輯狀態。
值得注意之是，在儲存單元250之保持操作期間，其狀態是在多種模式中自動選擇之。也就是說，注入到浮體24中之空穴數量與浮體24中已有之空穴(即電荷)數量是成比例之。因此，每個儲存單元將選擇自身之保持電流。
圖56-57為，帶門之半電晶體儲存單元250V，圖57給出了圖56所示儲存單元250V之俯視圖。參見圖56和57，參考編號之選用按照相同、類似功能使用相同之編號之原則進行。在本實例中，單元250V具有鰭型結構52，在基板12上製造，使得能夠在基板表面延伸得到一個三維結構，鰭52大體上垂直延伸至基板12之上表面(及之 上)。鰭型結構52導通，在埋入阱層22上構建，22位於基板12之表面。另外，埋入阱22也可以在基板12內部擴散，讓其他之鰭型結構52在其上構建；或者埋入阱22也可以做成基板12上之導電層，與其他鰭型結構52相連，類似於上文所述之儲存單元350。鰭52通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。
埋入阱層22可以通過離子摻雜工藝在基板12之材料上加工得到，然後進行蝕刻，使得蝕刻後埋入阱22位於在基板12之上。另外，埋入阱層22也可以通過外延生長，在基板22上加工得到，不需要之部分可以蝕刻掉。埋入阱層22，具有第二導電類型(如n-型導電類型)，將浮體24與晶片基板12絕緣，24具有第一導電類型(如p-型導電類型)，12具有第一導電類型。鰭型結構52包括位元線區域16(具有第二導電類型，如n-型導電類型)。儲存單元250V還包括門60，位於浮體基板區域24之兩側，由絕緣層62與浮體24隔開。門60通過絕緣層62與浮體24隔開(絕緣)。門60位於位元線區域16和絕緣層28之間，與浮體24相鄰。
因此，圍繞浮體24之是：鰭52之上表面，側面和朝下之位元線區域16，以及埋入阱層22之頂部，和絕緣層26、28、62。當將單元250V連接成陣列時，絕緣層26和28將單元250V與相鄰之單元250V隔開，從而構成如圖所示之儲存元件。絕緣層26將相鄰之埋入阱22隔開，而 絕緣層28不會導致埋入阱隔開。這樣，埋入層22就在一個方向上形成了連續導通。在本實例中，半導體之表面14位於鰭型結構之頂部。在其他實例中，在半導體表面14，儲存單元250V邊界以內，埋入層22無觸點與之連接。
如圖58A所示，可以構建另外一種鰭型結構52A。在本實例中，門60和絕緣層62包圍了浮體基板區域24之三個側面。門60在三個側面就是之對浮體24之電荷能夠實現更好之控制。
儲存單元250V可以用來代替儲存單元250，所在陣列類似於陣列280，在單元和陣列之控制信號電極之間，具有類似連接。在此情況下，保持、讀、寫操作均與前面之平行元件實例類似，如陣列280中之儲存單元250。在其他實例中，第一和第二導電類型可以互換，按照設計需要進行選擇。在其他實例中，還可以使用不同之變形和元件組合，本實例僅供說明，無限定目之。
圖58B給出了陣列280V中之儲存單元250V。根據鰭型結構52A之特點，最緊湊之佈置通常為沿著位線70垂直於源線72佈置，而不是像在陣列280中那樣，平行佈置。這就得到了陣列580之結構，其中單元250V使用鰭型結構52A構建，源線72a-72p與位線74a-74p平行，與字線70a-70m垂直。有關儲存陣列280V之操作，在美國專利申請“COMPACT SEMICONDUCTOR MEMORY DEVICE HAVING REDUCED NUMBER OF CONTACTS, METHODS OF OPERATING AND METHODS OF MAKING”中有詳細說明，授權人為AttorneyDocketNo.Zeno014，編號12/89758，歸檔日期2010年10月4日，此處引用。
圖59A所示，為另外一個帶門之半電晶體儲存單元450(由虛線表示)。圖59B為圖59A之一部分，包括單個儲存單元450，及剖視圖I-I’和II-II’。圖59C為圖59B中I-I’之剖視圖。圖59D為圖59B中II-II’之剖視圖。在圖59A-59F中，基板12、半導體表面14、位元線區域16、埋入阱層22，浮體區域24、絕緣層26和28、門60、門絕緣體62、字線電極70、埋入阱電極72、位線電極74、基板電極78，所有具有類似功能之部件均與儲存單元250中使用相同之參考編號。
參照圖59A、59B、59C和59D，單元450包括一個基板12，具有第一導電類型，如p-型。基板12通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。埋入層22具有第二導電類型，位於基板12上。埋入層22還可以通過離子摻雜工藝在基板12之材料上加工出來。另外，埋入層22也可以通過外延生長得到。
位元線區域16具有第二導電類型，如n-型，位於浮體區域24上，朝向表面14。位線16通過一個摻雜工藝在浮體24之組成材料上加工，使用之是目前已知和典型之摻雜工藝。另外，也可以使用固態擴散工藝來生成位元線區域16。
在基板12上之浮體24由表面14、位元線區域16、絕緣層26和28以及埋入層22包圍。絕緣層26和28(如淺槽隔離(STI))，可以使用矽氧化物。當將單元450連接成陣列180時，絕緣層26和28將單元450與相鄰之單元450隔開，從而構成如圖61A所示之儲存元件。絕緣層26將相鄰單元浮體24和埋入區域22隔離(包括儲存單元450A、450和450B)，同時絕緣層28將相鄰之浮體區域24隔離，但是不隔離相鄰之埋入層區域22，使得埋入層22能夠在一個方向上(在圖35D中沿II-II’所示方向)延伸(即保持導通)。(如圖59B和59D所示)。在其他實例中，在半導體表面14，儲存單元450邊界以內，埋入層22無觸點與之連接。
門60位於相鄰單元450和450A之位元線區域16之間，及表面14、浮體區域24和其中一個相鄰之絕緣層26之上，如圖59C所示。在本設計中，儲存單元450和450A之門70均與門60相連。門60通過絕緣層62與表面14絕緣。絕緣層62可以使用氧化矽和/或其他絕緣材料，包括但不限於過氧化鉭、氧化鈦、氧化鋯、氧化鉿、和或氧化鋁。門60可以使用多晶矽材料或金屬柵電極，如鎢、鉭、鈦和它們之氮化物在圖59A、59B和59C中，門60位於絕緣層26之上，將相鄰之單元450和450A隔離。
單元450還包括：字線(WL)電極70，與門60相連，位線(BL)電極74，與位元線區域16相連，源線 (SL)電極72，與埋入層22相連，和基板電極78，與基板12相連。
如圖59E所示，在SL電極72和埋入層22之間之觸點，可以通過區域20(具有第二導電類型)來生成；然後與埋入阱區域22和埋入阱電極72相連；同時和基板區域12相連之觸點，可以通過區域28(具有第一導電類型)來生成，並與基板區域12和基板電極78相連。SL電極72用作儲存單元450之反向偏壓電極。
如圖59F所示，埋入阱22(以及後面之SL電極72)可以由相鄰之儲存單元450和450B共用，而不是共用WL電極70。在本實例中，絕緣層26A之深度與絕緣層28類似，使得能夠使用埋入阱22構建該連接。因此，當在陣列中佈置成對之儲存單元450時，源線電極72由相鄰行之成對單元450共用，字線電極70由相鄰行之成對單元共用，由於有共用源線電極72之行，需要將共用字線之行偏移。使得儲存單元4500與相鄰之單元(如450B)共用同一源線電極，與另一個相鄰之單元(如450A)共用一個字線電極70。需要注意之是，因為儲存單元450之行均為鏡像佈置，所以可以實現上述連接，但是儲存單元50並非鏡像佈置。
圖60A-60E中，為另一個儲存單元450之實例，成對之門60可以在與浮體24相鄰之槽中搭建，浮體屬於兩個相鄰之儲存單元450。本實例與圖59A-59E中實例之主要不同在於，前後行之絕緣層26，與浮體24相鄰及位於門 60下方，均帶有一個溝槽，標記為26T，如圖60C所示。該槽可以填入門絕緣體62和門材料60，構成“T”型結構。這樣就使得門60能夠在兩個側面與浮體24相鄰，同時能夠實現對浮體區域24中電荷之更好控制，以便相應通過字線電極70施加到門60上之電信號。其中，通過驅動字線電極進行之操作，通過施加一個正電壓來提升浮體24之電位(通過電容耦合實現)，將受益於該設計，因為門60和浮體24之間之電容將被擴大。
如圖60A所示，為儲存單元450(虛線)實例之俯視圖。如圖60B所示，為60A中之一部分，及I-I'和II-II’剖視圖。圖60C為圖60B中I-I’之剖視圖。圖60D為圖60B中II-II’之剖視圖。在圖60A-60F中，基板12、半導體表面14、位元線區域16、埋入阱層22，浮體區域24、絕緣層26和28、門60、門絕緣體62、字線電極70、埋入阱電極72、位線電極74、基板電極78，所有具有類似功能之部件均與儲存單元250中使用相同之參考編號。
參照圖60A、60B、60C和60D，單元450包括一個基板12，具有第一導電類型，如p-型。基板12通常由矽製成，但是可以包含鍺、矽-鍺、矽-砷、碳納米管、或其他已知之半導體材料。埋入層22具有第二導電類型，位於基板12上。埋入層22還可以通過離子摻雜工藝在基板12之材料上加工出來。另外，埋入層22也可以通過外延生長得到。
區域16具有第二導電類型，如n-型，位於浮體區域 24上，朝向表面14。區域16通過一個摻雜工藝在浮體24之組成材料上加工，使用之是目前已知和典型之摻雜工藝。另外，也可以使用固態擴散工藝來生成區域16。
在基板12上之浮體24由表面14、位元線區域16、絕緣層26和28以及埋入層22和槽26T包圍。絕緣層26和28(如淺槽隔離(STI))，可以使用矽氧化物。當將單元450連接成陣列480時，絕緣層26和28及槽26T將單元450與相鄰之單元450隔開，從而構成如圖61A所示之儲存元件。絕緣層26及槽26T將相鄰單元浮體24和埋入區域22隔離(包括儲存單元450A、450和450B)，同時絕緣層28將相鄰之浮體區域24隔離，但是不隔離相鄰之埋入層區域22，使得埋入層22能夠在一個方向上(在圖35D中沿II-II’所示方向)延伸(即保持導通)。(如圖60B和60D所示)。
門60位於槽26T中，位於相鄰單元450和450A之位元線區域16之間，位於表面14之上，在浮體區域24之上構建一個“T”型之結構，如圖60C所示。在本設計中，儲存單元450和450A之門70均與門60相連。門60被絕緣層62與浮體區域24在表面14和槽26T之側面和底部隔離。絕緣層62可以使用氧化矽和/或其他絕緣材料，包括但不限於過氧化鉭、氧化鈦、氧化鋯、氧化鉿、和或氧化鋁。門60可以使用多晶矽材料或金屬柵電極，如鎢、鉭、鈦和它們之氮化物槽26T可以通過矽蝕刻工藝加工得到，類似於在STI26和28成型之後使用之STI成 型工藝。與在槽26T衝衝如厚氧化物不同，門氧化物62可以在槽蝕刻之後通過生長得到，之後進行門60之構建。
單元450還包括：字線(WL)電極70，與門60相連，位線(BL)電極74，與區域16相連，源線(SL)電極72，與埋入層22相連，和基板電極78，與基板12相連。
如圖59E所示，在SL電極72和埋入層22之間之觸點，可以通過區域20(具有第二導電類型)來生成；然後與埋入阱區域22和埋入阱電極72相連；同時和基板區域12相連之觸點，可以通過區域28(具有第一導電類型)來生成，並與基板區域12和基板電極78相連。SL電極72用作儲存單元450之反向偏壓電極。
如圖60F所示，埋入阱22(以及後面之SL電極72)可以由相鄰之儲存單元450和450B共用，而不是共用WL電極70。在本實例中，絕緣層26A之深度與絕緣層28類似，使得能夠使用埋入阱22構建該連接。因此，當在陣列中佈置成對之儲存單元450時，源線電極72由相鄰行之成對單元450共用，字線電極70由相鄰行之成對單元共用，由於有共用源線電極72之行，需要將共用字線之行偏移。使得儲存單元4500與相鄰之單元(如450B)共用同一源線電極，與另一個相鄰之單元(如450A)共用一個字線電極70。需要注意之是，因為儲存單元450之行均為鏡像佈置，所以可以實現上述連接，但是儲存單 元50並非鏡像佈置。
對該項技術有所瞭解之人們不難理解，儲存單元450將可以用於其他很多實例，如圖59A-60F所示。例如，第一和第二導電類型可以互換，按照設計需要。其他幾何實體，如基板12可以用基板上之阱替代，基板具有第二導電類型(未畫出)，根據設計需要。因此，該實例僅供說明，不屬於對本項發明之限定。
圖61A所示為陣列480中之儲存陣列450。在實例陣列480中，儲存單元450選擇位置為：在相鄰行之儲存單元450可以共用一個位線70a-70n，並且相鄰之儲存單元行可以共用同一源線72a-72n+1，其中儲存單元因一行偏移。因此，就會多出一條源線72，與行線70相比，因為頂部和底部之行均沒有相鄰之儲存單元450可以共用一個源線72。因為WL電極70a-70n和源線電極72a-72n+1可以被相鄰之儲存單元共用，就可以實現更小之儲存陣列480，因為共用可以減小儲存單元450之有效面積。另外，儲存陣列460中之儲存單元450可以按照多一條字線70來佈置，字線比源線72多，因為頂部和底部之行都沒有可以共用之字線70。
如圖61B所示，為單個儲存單元450之電路示意圖，與圖37A所示之儲存單元250相同，主要之不同在於儲存單元250和450之物理結構，相對位置，以及所共用之控制線。因此，儲存單元450之操作原理將與前述之儲存單元250相同。下面說明儲存單元之操作，其中WL和SL 電極由相鄰之儲存單元共用。對該項技術熟悉之人不難看出，儲存單元450之操作，共用字線70，但是使用不同之源線72，可以通過與不共用源線72之操作來實現，或者也可以通過類似之方法來操作其他行。
如圖62所示，儲存單元450之保持操作可以通過與儲存單元250類似之方法來實現，即將正偏壓施加到反向偏壓電極(即，SL電極72，與埋入阱區域22相連)，同時將位線電極74接地(與位元線區域16相連)，同時基板電極78與基板相連。如前所述，保持操作與施加到電極70上之電壓無關，電極70在某些實例中最好接地。在儲存單元450內部之n-p-n雙極元件30由埋入阱區域22、浮體24和位元線區域16構成。
如果浮體24正向充電(及處於邏輯1狀態)，則雙極電晶體30(由位元線區域16、浮體24和埋入阱區域22構成)將打開，如圖37A-37C所示。雙極電晶體電流之一部分將流入到浮體區域24中(通常成為基極電流)，並保持“-1”狀態下之資料。保持操作之效率可以通過雙極元件之設計來提高，即將埋入阱區域22、浮體區域24、位元線區域16組成一個低增益之雙極元件，其中雙極增益定義為-SL電極72流出之集電極電流比上流入浮體區域24之基極電流。
對於邏輯狀態0之儲存單元，雙極元件將不會打開，並且無基極空穴電流流入到浮體24中，見圖37A-37C。使得，在狀態“0”下之儲存單元繼續保持該狀態。
將週期性正電壓脈衝施加到SL電極72上，而不是施加一個恒定之正偏壓，將減少儲存單元450之能耗，類似於圖38A-38D所示。
如圖62所示，為儲存陣列480中之2行在保持操作下之偏壓情況。在非限定實例中，將+1.2伏電壓施加到源線電極72b上，將0.0伏電壓施加到其他之源線電極72a和72c(未畫出)-72n+1上，將0.0伏電壓施加到BL電極74a-74p上，將0.0伏電壓施加到WL電極70a-70n上，將0.0伏電壓施加到基板電極78a-78n+1上。這樣就使得450a、450c、450d和450f均處於保持狀態。上述電壓等級均為示例用，可以根據技術節點或設計要進行選擇，無限定之意。
如圖63和64A-64P所示，儲存在浮體24中之電荷可以通過檢測儲存單元450之單元電流進行感應。如果單元450處於邏輯1狀態，即浮體24中儲存有空穴，則儲存單元將具有較高之單元電流，與處於邏輯0狀態之單元450，浮體24中不含空穴之儲存單元相比。感應電路通常與陣列480中之BL電極74相連，可以用來確定儲存單元中之資料狀態。實例參考Yoshida、Ohsawa-1、Ohsawa-2之討論。
可以通過以下偏壓條件在儲存單元450上進行讀操作：在選定之BL電極74上施加一個正電壓，並且在選定之BL電極74上施加一個比選定WL電極70上更大之正電壓，在選定之SL電極72上施加一個0電壓，在基板 電極78上施加一個0電壓。未被選定之BL電極將保持0電壓，未被選定之WL電極將保持0電壓，未被選定之SL電極將保持正電壓。
在圖63中，給出了儲存陣列480在讀操作時之偏壓情況；在對選定儲存單元450a進行讀操作時之偏壓情況，如圖64A-64B；未被選定之儲存單元450b-450h在讀操作時之偏壓情況如圖64C-46P所示。其中，未被選定之儲存單元450b，共用相同之WL電極70a和BL電極74a，但是不與選定之儲存單元450a共用同一SL電極72，如圖64C-64D所示。其中，未被選定之儲存單元450c，共用相同之SL電極72b和BL電極74a，但是不與選定之儲存單元450a共用同一WL電極70，如圖64E-64F所示。其中，未被選定之儲存單元450d，共用相同之WL電極70a和SL電極72b，但是不與選定之儲存單元450a共用同一BL電極74，如圖64G-64H所示。在圖64I-64J中，未被選定之儲存單元450e上偏壓情況如圖所示，450e與選定之儲存單元450a共用同一WL電極70a，但是不共用SL電極72和BL電極74。在圖64K-64L中，未被選定之儲存單元450f上偏壓情況如圖所示，450f與選定之儲存單元450a共用同一SL電極72b，但是不共用WL電極70和BL電極74。其中，未被選定之儲存單元450g，共用相同之BL電極74a，但是不與選定之儲存單元450a共用同一WL電極70和SL電極72，如圖64M-64N所示。不與選定之儲存單元450a共用任何 控制電極之儲存單元450h之偏壓情況，如圖64D-64P所示。
在一個非限定實例中，圖63、64A和64B中，選定之儲存單元450a之偏壓情況如圖所示。在一個實例中，將施加大約0.0伏施加到選定之SL電極72b上，將大約+0.4伏施加到選定之位線電極74a上，將大約+1.2伏施加到選定之字線電極70a上，施加大約0.0伏到基板電極78上(未在圖64B中畫出)。
在實例陣列480之其餘部分中，未被選定之位線電極74b-74p保持0.0伏，未被選定之字線電極70b-70n保持0.0伏，未被選定之SL電極72a和72c(未在圖63中畫出)-72n+1保持在+1.2伏。圖64C-64P所示，為儲存陣列480中未被選定之儲存單元450b-450h之其他細節。需要注意之是：上述電壓等級均為示例用，可以根據技術節點或設計要進行選擇，無限定之意。
如圖63、64C和64D所示，儲存單元450b與被選定之儲存單元450a共用相同之WL電極70a和BL電極74a，但不共用SL電極72。BL和SL電極之電位差(及雙極元件30之發射極和集電極)要比儲存單元在保持模式下更小，能夠減小流入到浮體24之基極電流。另外，由於讀操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖63、64E和64F所示，儲存單元450c與被選定 之儲存單元450a共用相同之SL電極72b和BL電極74a，但不共用WL電極70，但是當BL電極正向偏置時，WL電極72b和SL電極72均接地。可以看到，這些儲存單元450c處於保持模式，儲存單元處於邏輯1狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30會產生空穴電流，以補充浮體24中之電荷；同時處於邏輯0狀態之儲存單元將保持中性狀態。
如圖63、64G和64H所示，儲存單元450d與被選定之儲存單元450a共用相同之SL電極72b和WL電極70a，但不共用BL電極74，但是當WL電極在+1.2V電壓作用下時，SL電極72b和BL電極74b均接地。因此由於在n-p-n雙極元件30之發射極和集電極之間沒有電壓差，儲存單元450d不會一直處於保持狀態。另外，由於讀操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖63、64I和64J所示，儲存單元450e與被選定之儲存單元450a共用相同之WL電極70a和SL電極72，但不共用BL電極74。可以看到，這些儲存單元450e處於保持模式，儲存單元處於邏輯1狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30會產生空穴電流，以補充浮體24中之電荷；同時處於邏輯0狀態之儲存單元將保持中性狀態。
如圖63、64K和64L所示，儲存單元450f與被選定 之儲存單元450a共用相同之SL電極72b，但不共用BL電極74和WL電極70。因此，由於在n-p-n雙極元件30之發射極和集電極之間沒有電壓差，儲存單元450f不會一直處於保持狀態。另外，由於讀操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖63、64M和64N所示，儲存單元450g與被選定之儲存單元450a共用相同之BL電極74a，不共用SL電極72和WL電極70，此時BL電極74上施加了正電壓。由於SL電極72和BL電極74(即，n-p-n雙極元件30之發射極和集電極)之間之電位差較小，不會產生基極電流流入浮體24中。另外，由於讀操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖63、64O和64P所示，儲存單元450h與選定之儲存單元450a不共用任何WL、BL和SL電極，同時SL電極72將保持正電，BL電極保持接地(圖64O-64P)。可以看到，這些儲存單元處於保持模式，儲存單元處於邏輯1狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30會產生空穴電流，以補充浮體24中之電荷；同時處於邏輯0狀態之儲存單元將保持中性狀態。
需要注意之是：上述電壓等級均為示例用，在不同之條件下，可以根據技術節點或設計要進行選擇，無限定之意。
在儲存單元450之2行寫入邏輯0操作，如圖65所示。在反向偏壓電極(即，SL電極72)上施加一個負之偏壓，在WL電極70上施加一個0電壓，在BL電極72和基板電極78上施加一個0電壓。未被選定之SL電極72將保持正向偏置。在此條件下，p-n結(選定單元50之浮體24和埋入阱22之間)正向偏置，將浮體24中之空穴轉移。在一個特定之非限制實例中，將大約0.5伏特之電壓施加到電極72上，大約0.0伏特之電壓施加到電極70上，並將大約0.0伏特之電壓施加到電極74和78上。上述電壓值也可以不同，只要上述電荷之間之相對關係即可。
在圖65中，被選定之SL電極72b在大約0.5V之電壓下偏置，同時未被選定之SL電極72a、72c(未畫出)72n+1在大約+1.2V之電壓下偏置；WL電極70a-70n在0.0V之電壓下偏置，BL電極74a-74p在0.0V電壓下偏置，基板電極78a-78n+1在0.0V電壓下偏置。在部分實例中，基板實際上是另外一個基板(未畫出)上之阱，基板電極可以在大約0.5V之電壓下偏置，避免了在選定之SL電極72上產生不需要之電流。這樣，就使得所有之儲存單元450均與SL電極72b相連，包括選定之儲存單元450a、450c、450d、450f，以便寫入邏輯0狀態。
如圖65、65A和66B所示，為儲存陣列480中選定和未選定儲存單元480在兩行寫入邏輯0操作期間之偏壓情況。對於選定之儲存單元，450a、450c、450d、450f， 施加到SL電極72上之負偏壓將在浮體24和埋入阱區域22之間產生大之電位差。這樣就使得浮體24中之空穴電荷流出。由於埋入阱22由多個儲存單元50共用，所有之共用SL電極72之儲存單元450將寫入邏輯0狀態。
未被選定之儲存單元450中n-p-n雙極元件30之偏壓情況如圖66A-66B所示，包括儲存單元450b、450e、450g、450h，在寫入邏輯0操作期間。由於寫入邏輯0操作涉及到向選定之SL電極72施加一個負電壓，所有未選定單元之偏壓情況均相同。未被選定之儲存單元將處於保持操作，BL電極上施加大約0.0伏，WL電極上施加0伏，為被選定之SL電極正向偏置。
如圖67所示，單列寫入邏輯0操作可以通過在BL電極74上施加負偏壓實現，而無需使用SL電極72(如圖65、66A和66B所示)。SL電極72可以正向偏置，同時在基板電極78上施加一個0電壓，在WL電極70上施加一個0電壓。在此條件下，所有共用BL電極74之儲存單元可以被寫入邏輯0狀態，同時所有其他之儲存單元450均處於保持狀態不變。
在圖67中，選定之BL電極74a可以在大約-1.2V之電壓下偏置，同時未被選定之BL電極74b-74p在0.0伏電壓下偏置，WL電極70a-70n在0.0V電壓下偏置，源線電極72a-72n+1在大約+1.2V電壓下偏置，基板電極78a-78n+1在大約0.0V電壓下偏置。在此條件下，所有與BL電極74a相連之儲存單元450，包括選定之儲存單元 450a、450b、450c和450g，都將被寫入邏輯0狀態，同時其與之儲存單元450，包括未被選定之儲存單元450d、450e、450f、450h，都將處於保持模式。上述電壓等級均為示例用，可以根據技術節點或設計要進行選擇，無限定之意。
如圖68和69A-69P所示，單單元上允許單位寫入之寫入0操作，就是在WL電極70上施加一個正電壓，在BL電極74上施加一個負電壓，在SL電極72上施加一個0/負電壓，在基板電極78上施加一個0或正電壓。在此中情況下，由於在WL電極70上施加了一個正電壓，浮體24之電位將通過電容耦合升高。使得：浮體24之電位升高，負電壓施加到BL電極74上，24和位元線區域16之間之p-n結正向偏置，轉移掉浮體24上之空穴。從而減少了儲存陣列480中給其他儲存單元450造成寫入邏輯0干擾，所施加之電位可以按如下方法優化：如果假設具有邏輯1狀態之浮體24之電位為VFB1，則可以通過設定施加到WL電極70上之電壓來提高浮體24之電位，可以提高VFB1/2，而-VFB1/2就是施加到BL電極74之電壓。
在一個非限定實例中，可以在選定之儲存單元450a上施加以下偏壓情況：在SL電極72b上施加大約0.0伏，在BL電極74a上施加大約0.2伏，在WL電極70a上施加大約+0.5伏，在基板電極78a-78n+1上施加大約0.0伏；同時在為被選定之SL電極72a-72c(未畫出)-72n+1上施加大約+1.2伏，在BL電極74b-74p上施加大 約0.0伏，在未被選定之WL電極70b-70n上施加大約0.0伏。圖68給出了儲存陣列480中選定儲存單元450和未被選定儲存單元450之偏壓情況。上述電壓等級均為示例用，可以根據技術節點或設計要進行選擇，無限定之意。
在寫入邏輯0操作下，選定儲存單元_450a之偏壓情況可以通過圖69A-69B詳細說明。如上文討論之，在浮體24和位元線區域16(與BL電極74a相連)之間之電勢差現在增大了，導致了正向偏置之偏壓電流大於基極之空穴電流，該空穴電流由n-p-n雙極元件30a、30b產生，雙極元件由埋入阱區域22、浮體24和位元線區域16構成。結果就是空穴從浮體24中轉移。
未被選定之儲存單元450在寫入1操作時，如圖69C-69P所示。其中，未被選定之儲存單元450b，共用相同之WL電極70a和BL電極74a，但是不與選定之儲存單元450a共用同一SL電極72，如圖69C-69D所示。其中，未被選定之儲存單元450c，共用相同之SL電極72b和BL電極74a，但是不與選定之儲存單元450a共用同一WL電極70，如圖69E-69F所示。其中，未被選定之儲存單元450d，共用相同之WL電極70a和SL電極72b，但是不與選定之儲存單元450a共用同一BL電極74，如圖69G-69H所示。在圖69I-69J中，未被選定之儲存單元450e上偏壓情況如圖所示，450e與選定之儲存單元450a共用同一WL電極70a，但是不共用SL電極72和BL電極74。在圖69K-69L中，未被選定之儲存單元450f上偏 壓情況如圖所示，450f與選定之儲存單元450a共用同一SL電極72b，但是不共用WL電極70和BL電極74。所有與被選定之儲存單元共用相同BL電極74a之儲存單元之偏壓情況，如圖69M-69N所示，不共用相同之WL電極70和SL電極72(如，儲存單元450g)；同時所有與選定之儲存單元450a不共用任何WL、SL和BL電極70、72、74(如，儲存單元450h)如圖69O-69P所示。
浮體24之電位(與選定之儲存單元共用相同之WL電極70)將因為與WL電極70之電容耦合，而升高VFB。對於具有邏輯0狀態之儲存單元，浮體24電位之升高不會最終將p-n二極體正向偏置(二極體由浮體24構成)，並且結16將移走浮體24中之空穴。因此，浮體24之電位將回到初始之邏輯0平衡電位。”對於處於邏輯1狀態之儲存單元，浮體24之電位將立即升高VFB，導致空穴從浮體24中轉移。在移除WL電極70上之正偏壓之後，浮體24之電位將下降VFB。如果浮體24之初始電位(邏輯狀態1)為VFB1，則寫入邏輯0操作之後，浮體24之電位將變成VFB1-VFB。因此，WL電位需要進行優化，使得儲存單元50中之浮體電位在邏輯1狀態下不會太高。例如，由於與WL耦合，浮體之最大電位升高不會超過VFB1/2。
如圖69C-69D所示，未被選定之儲存單元450b，與選定之儲存單元共用相同之WL電極70a和BL電極74a，但不共用SL電極72，向BL電極施加一個伏偏壓， 同時將SL電極正向偏置。在BL和SL電極之間之電壓差(即雙極元件30之發射極和集電極)，要大於儲存單元在保持狀態下之電壓差。因此，p-n二極體之正向偏置電流(p-n二極體由浮體24和位元線區域16構成)就會由雙極元件30之基極電流(更大)來補充。因此，儲存單元450b將始終處於保持模式。因此，當儲存單元450b處於邏輯1狀態時，它將保持浮體24中之電荷，因為本征雙極元件30將產生空穴電流，對浮體24中之電荷進行補充，同時當儲存單元450b處於邏輯0狀態時，雙極元件30將關閉，使得浮體24之電荷保持中性。
如圖69E-69F所示，未被選定之儲存單元450c與選定之儲存單元450a共用SL電極72b和BL電極74A，但不共用WL電極70，同時SL電極72接地，BL電極負偏置。這樣，位於浮體24和位元線區域16之間之p-n二極體就會正向偏置。對於邏輯狀態0下之儲存單元，升高浮體24之電位並不會改變初始之邏輯0狀態，因為並沒有空穴儲存在浮體24中。對於邏輯1狀態之儲存單元，淨效應就是在寫入0操作之後，浮體24之電位將下降。因此，BL電位需要進行優化，使得儲存單元50中之浮體電位在邏輯1狀態下不會太高。例如，在BL電極74上施加-VFB1/2。對於處在邏輯0狀態之儲存單元，雙極元件30將保持關閉，使得單元保持邏輯0狀態。
如圖69G和69H所示，儲存單元450d與被選定之儲存單元450a共用相同之WL電極70a和SL電極72b，但 不共用BL電極74，此時SL電極72和BL電極74均接地。因此，由於在n-p-n雙極元件30之發射極和集電極之間沒有電壓差，儲存單元450d不會一直處於保持狀態。另外，由於寫操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖69I-69J所示，為被選定之儲存單元450e與被選定之儲存單元450a共用相同之WL電極70a和SL電極72，但不共用BL電極74。可以看到，這些儲存單元450e處於保持模式，儲存單元處於邏輯1狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30會產生空穴電流，以補充浮體24中之電荷；同時處於邏輯0狀態之儲存單元將保持中性狀態。
如圖69K和69L所示，儲存單元450f與被選定之儲存單元450f共用相同之SL電極72b，但不共用BL電極74和WL電極70。因此，由於在n-p-n雙極元件30之發射極和集電極之間沒有電壓差，儲存單元450f不會一直處於保持狀態。另外，由於寫操作完成較快(納秒級)，與浮體24中電荷之壽命(毫秒級)相比，是之不會對浮體中儲存之電荷造成多大擾動。
如圖69M-69N所示，為被選定之儲存單元450g與被選定之儲存單元450a共用相同之BL電極74a，而不共用WL電極70和SL電極72；此時BL電極上施加之是負偏壓，而SL電極保持正偏置。在BL和SL電極之間之電壓 差(即雙極元件30之發射極和集電極)，要大於儲存單元在保持狀態下之電壓差。因此，p-n二極體之正向偏置電流(p-n二極體由浮體24和位元線區域16構成)就會由雙極元件30之基極電流(更大)來補充。因此，儲存單元450g將始終處於保持模式。處於邏輯狀態1之儲存單元將保持浮體24中之電荷，因為本征雙極元件30將產生空穴電流，不但紅浮體24中之電荷，同時處於邏輯0狀態之單元將保持中性狀態。
如圖69O和69P所示，儲存單元450h與選定之儲存單元450a不共用任何WL、BL和SL電極70、74、72，同時SL電極72將保持正電，BL電極保持接地。可以看到，這些儲存單元處於保持模式，儲存單元處於邏輯1狀態之，能保持浮體24中之電荷，因為本征n-p-n雙極元件30會產生空穴電流，以補充浮體24中之電荷；同時處於邏輯0狀態之儲存單元將保持中性狀態。
本項發明中也可以列出不同類型之寫入邏輯0操作之實例。上述電壓等級均為示例用，可以根據技術節點或設計要進行選擇，無限定之意。
也可以通過上文介紹之碰撞電離在儲存單元450上進行寫入邏輯0操作，例如，根據引用文獻Lin，或者也可以通過帶對帶穿遂效應(門誘導漏電流或GIDL)來實現，見引用文獻Yoshida。
圖70展示了在帶對帶穿遂(GIDL)寫入邏輯-1操作過程中儲存陣列480中選定之儲存單元450a之偏壓條件 範例。如前文所討論，參考吉田之做法，選定之有代表性之儲存單元450a之WL電極70a上施加之負柵偏壓和BL電極74a上施加之正柵偏壓導致選定之儲存單元450之浮體24出現空穴注入。在寫入邏輯-1操作過程中，SL電極72和襯底電極78會被接地。
正如在圖71A和71B中進一步闡明之那樣，在特定之非限制性之實例中，向選定之儲存單元450a中施加如下偏壓條件：向SL電極72b上施加大約0.0伏特之電位，向BL電極74a上施加大約+1.2伏特之電位，向WL電極70a上施加大約-1.2伏特之電位並向襯底電極78(圖71B中未顯示)上施加大約0.0伏特之電位。這種偏壓條件使得能帶向上彎曲至位線區16(靠近選定之有代表性之儲存單元450a)部分，在位線(電子)上產生GIDL電流。同時在浮體24上出現空穴注入，為其充電，直至邏輯-1電平。
圖70還展示了施加到未選定之電極上之偏壓條件，詳情如下：向未選定之SL電極72a和72c(不顯示)至72n+1上施加大約+1.2伏特之電壓，向未選定之BL電極74b至74p施加大約+0.0伏特之電壓，向未選定之WL電極70b至70n+1施加大約+0.0伏特之電壓並向襯底電極78a至78n+1施加大約+0.0伏特之電壓。
寫入邏輯1操作過程中未選定之儲存單元見圖71C至71O：儲存單元450b(與選定之儲存單元450a共用同一個WL電極70a和BL電極74a，但並不共用同一個SL電 極72)之偏壓條件如圖71C至71D所示。儲存單元450c(與選定之儲存單元450a共用同一個SL電極72b和BL電極74a，但並不共用同一個WL電極70)之偏壓條件如圖71E至71F所示。儲存單元450d(與選定之儲存單元450a共用同一個WL電極70a和SL電極72b，但並不共用同一個BL電極74)之偏壓條件如圖71G至71H所示。儲存單元450e(與選定之儲存單元450a共用同一個WL電極70a，但並不共用同一個SL電極72，也不共用同一個BL電極74)之偏壓條件如圖71I至71J所示。儲存單元450f(與選定之儲存單元450a共用同一個SL電極72b，但並不共用同一個WL電極70，也不共用同一個BL電極74)之偏壓條件如圖71K至71L所示。儲存單元(與選定之儲存單元450a共用同一個BL電極74a，但並不共用同一個WL電極70，也不共用同一個SL電極72)，如儲存單元450g之偏壓條件如圖71M至71N所示。而儲存單元(與選定之儲存單元450a並不共用WL、SL和BL電極70、72和74)，如儲存單元450h之偏壓條件如圖71O至71P所示。
如圖71C至71D所示，對於未選定之具有代表性之儲存單元450b(與選定之儲存單元450a共用同一個WL電極70a和BL電極74a，但並不共用同一個SL電極72)來說，BL和SL電極均為正向偏壓。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450b也不再處於保持狀態。然而，比起浮 體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
如圖71E至71F所示，對於未選定之具有代表性之儲存單元450c(與選定之儲存單元450a共用同一個SL電極72b和BL電極74a，但並不共用同一個WL電極70)來說，SL電極72現在已被接地，BL電極為正向偏壓。因此，儲存單元450c將處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
如圖71G至71H所示，對於未選定之具有代表性之儲存單元450d(與選定之儲存單元450a共用同一個WL電極70a和SL電極72b，但並不共用同一個BL電極74)來說，SL電極72和BL電極74現在已被接地。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450d也不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
如圖71I至71J所示，對於未選定之具有代表性之儲存單元450e(與選定之儲存單元450a共用同一個WL電極70a，但並不共用同一個SL電極72，也不共用BL電極74)來說，SL電極保持正向偏壓。因此，儲存單元 450e將仍處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
如圖71K至71L所示，對於未選定之具有代表性之儲存單元450f(與選定之儲存單元450a共用同一個SL電極72b和WL電極70，但並不共用同一個BL電極74)來說，SL電極72和BL電極74現在已被接地。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450f也不再處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
如圖71M至71N所示，對於未選定之具有代表性之儲存單元450g(與選定之儲存單元450a共用同一個BL電極74a，但並不共用同一個WL電極70，也不共用SL電極72)來說，BL電極和SL電極被施加正向偏壓。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450g也不再處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
如圖71O至71P所示，對於未選定之具有代表性之儲存單元450h(與選定之儲存單元並不共用WL、BL和 SL電極70、74和72)來說，SL電極72n+1將保持帶正電荷，BL電極74b和WL電極70n被接地。我們可以看到，儲存單元450h將處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
圖72展示了在碰撞電離寫入邏輯-1操作過程中儲存陣列480中選定之儲存單元450a之偏壓條件範例。如前文所討論，參考上文引用之林之做法，選定之有代表性之儲存單元450a之WL電極70a上施加之正柵偏壓和BL電極74a上施加之正柵偏壓導致選定之儲存單元450之浮體24出現空穴注入。在寫入邏輯-1操作過程中，SL電極72b和襯底電極78a至78n+1會被接地。
正如在圖72中進一步闡明之那樣，在特定之非限制性之實例中，向選定之儲存單元450a中施加如下偏壓條件：向SL電極72b上施加大約0.0伏特之電位，向BL電極74a上施加大約+1.2伏特之電位，向WL電極70a上施加大約+1.2伏特之電位並向襯底電極78a至78n+1上施加大約0.0伏特之電位。如前文所討論，參考上文引用之林之做法，由於碰撞電離機制之作用，這種偏壓條件會造成已選定之具有代表性之儲存單元450a開始傳導電流。在文字線電極上之+1.2V電流和位線電極74a上之+1.2V電流之聯合體接通具有代表性之儲存單元450a中之雙極器件30(與自身之前之邏輯狀態無關)，並且在浮體24中 產生足夠之空穴電荷，使其處於邏輯1狀態。
圖72還展示了施加到未選定之電極上之偏壓條件，詳情如下：向未選定之SL電極72a和72c(不顯示)至72n+1上施加大約+1.2伏特之電位，向未選定之BL電極74b至74p施加大約+0.0伏特之電位，向未選定之WL電極70b至70n+1施加大約+0.0伏特之電位並向襯底電極78a至78n+1施加大約+0.0伏特之電位。
對於未選定之具有代表性之儲存單元450b(與選定之儲存單元450a共用同一個WL電極70a和BL電極74a，但並不共用同一個SL電極72)來說，BL和SL電極均為正向偏壓。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450b也不再處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
對於未選定之具有代表性之儲存單元450c(與選定之儲存單元450a共用同一個SL電極72b和BL電極74a，但並不共用同一個WL電極70)來說，SL電極72b現在已被接地，BL電極為正向偏壓。因此，儲存單元450c將處於保持狀態，而狀態邏輯1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
對於未選定之具有代表性之儲存單元450d(與選定 之儲存單元450a共用同一個WL電極70a和SL電極72b，但並不共用同一個BL電極74)來說，SL電極72和BL電極74現在已被接地。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450d也不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
對於未選定之具有代表性之儲存單元450e(與選定之儲存單元450a共用同一個WL電極70a，但並不共用同一個SL電極72，也不共用BL電極74)來說，SL電極保持正向偏壓。因此，儲存單元450e將仍處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。在這種情況下，儲存單元450e可能會出現寫入干擾問題，對於這個問題我們將在下文中和圖73A至73B一起進行詳細討論。
對於未選定之具有代表性之儲存單元450f(與選定之儲存單元450a共用同一個SL電極72b，但並不共用同一個WL電極70，也不共用同一個BL電極74)來說，SL電極72和BL電極74現在已被接地。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450f也不再處於保持狀態。然而，比起浮體 24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
對於未選定之具有代表性之儲存單元450g(與選定之儲存單元450a共用同一個BL電極74a，但並不共用同一個WL電極70，也不共用SL電極72)來說，BL電極74a和SL電極72n+1被施加正向偏壓。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450g也不再處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
對於未選定之具有代表性之儲存單元450h(與選定之儲存單元並不共用WL、BL和SL電極70、74和72)來說，SL電極72n+1將保持帶正電荷，BL電極74b和WL電極70n被接地。我們可以看到，儲存單元450h將處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
圖73A和圖73B展示了在圖72所示之偏壓條件下具有代表性之儲存單元450e之偏壓條件。儲存單元450e與文字線電極70a(在+1.2V下偏壓)、位線電極74b(在+0.0V下偏壓)和源線電極72a(在+1.2V下偏壓)耦合 在一起。值得關注之是，儲存單元450e之浮體區24被位線70a之電容性耦合所推動，從而在其內部產生1.2伏特之偏壓--儘管在選定之具有代表性之儲存單元450a中存在相反之電勢。如果雙極器件30將要在這些條件下被接通，寫入干擾條件(向未被選定之儲存單元中寫入不必要之邏輯-1)將會出現，導致邏輯-1被寫入未被選定之儲存單元450e中。
解決具有代表性之儲存單元450e中寫入干擾之其中一個方法就是：在設計儲存單元450時，要確保在使用該項技術中之已知方法之時候，源線電極72處於正向偏壓狀態時產生電荷載體之碰撞電離之效率比位線電極74處於正向偏壓狀態時產生電荷載體之碰撞電離之效率低。這樣一來就產生了足夠之電流，可以使具有代表性之儲存單元450e處於保持狀態，並產生較高之電流，足夠將邏輯-1寫入儲存單元450a中。
或者，可如圖37所示，採用一組不同之偏壓條件。圖37展示了使用碰撞電離將邏輯-1寫入儲存陣列480中選定之儲存單元450a之另外一個範例。如前文所討論，參考上文引用之林之做法，圖72中所示之選定之有代表性之儲存單元450a之WL電極70a上施加之正柵偏壓和BL電極74a上施加之正柵偏壓導致選定之儲存單元450之浮體24出現空穴注入。在寫入邏輯-1操作過程中，SL電極72b和襯底電極78a至78n+1會被接地。本寫入邏輯-1操作中之差異是未選定之位線74b至74p以及未選定 之源線72a和72c(不限時)至72n+1之偏壓條件。
正如在圖74中進一步闡明之那樣，在特定之非限制性之實例中，向選定之儲存單元450a中施加如下偏壓條件：向SL電極72b上施加大約0.0伏特之電壓，向BL電極74a上施加大約+1.2伏特之電壓，向WL電極70a上施加大約+1.2伏特之電壓並向襯底電極78a至78n+1上施加大約0.0伏特之電壓。如前文所討論，參考上文引用之林之做法，由於碰撞電離機制之作用，這種偏壓條件會造成已選定之具有代表性之儲存單元450a開始傳導電流。在文字線電極上之+1.2V電流和位線電極74a上之+1.2V電流之聯合體接通具有代表性之儲存單元450a中之雙極器件30(與自身之前之邏輯狀態無關)，並且在浮體24中產生足夠之空穴電荷，使其處於邏輯1狀態。
圖74還展示了施加到未選定之電極上之偏壓條件，詳情如下：向未選定之SL電極72a和72c(不顯示)至72n+1上施加大約+0.6伏特之電位，向未選定之BL電極74b至74p施加大約+0.6伏特之電位，向未選定之WL電極70b至70n+1施加大約+0.0伏特之電位並向襯底電極78a至78n+1施加大約+0.0伏特之電位。
對於未選定之具有代表性之儲存單元450b(與選定之儲存單元450a共用同一個WL電極70a和BL電極74a，但並不共用同一個SL電極72)來說，BL和SL電極均為正向偏壓，施加在BL上之偏壓要高於施加在SL上之偏壓。因此，雙極器件30被接通，儲存單元450b將 處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
對於未選定之具有代表性之儲存單元450c(與選定之儲存單元450a共用同一個SL電極72b和BL電極74a，但並不共用同一個WL電極70)來說，SL電極72b現在已被接地，BL電極為正向偏壓。因此，儲存單元450c將處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
對於未選定之具有代表性之儲存單元450d(與選定之儲存單元450a共用同一個WL電極70a和SL電極72b，但並不共用同一個BL電極74)來說，SL電極72b現在已被接地，BL電極74b出現輕微之正向偏壓。因此，儲存單元450d將處於保持狀態，而狀態邏輯1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
對於未選定之具有代表性之儲存單元450e(與選定之儲存單元450a共用同一個WL電極70a，但並不共用同一個SL電極72，也不共用BL電極74)來說，SL電極72a和BL電極74b均出現輕微之正向偏壓。因此，在n- p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450e也不再處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。這也就消除了具有圖35、36A和36B所示中偏壓條件之具有代表性之儲存單元450e之潛在寫入干擾。
對於未選定之具有代表性之儲存單元450f(與選定之儲存單元450a共用同一個SL電極70b，但並不共用同一個WL電極70，也不共用BL電極74)來說，SL電極72b被接地，BL電極74b出現輕微之正向偏壓。因此，儲存單元450f將處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
對於未選定之具有代表性之儲存單元450g(與選定之儲存單元450a共用同一個BL電極74a，但並不共用同一個WL電極70，也不共用SL電極72)來說，BL電極74a上被施加之正向偏壓要低於SL電極72n+1被施加正向偏壓。因此，儲存單元450g將處於保持狀態，而狀態邏輯1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件30會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
對於未選定之具有代表性之儲存單元450h(與選定 之儲存單元並不共用WL、BL和SL電極70、74和72)來說，SL電極72n+1和BL電極74b將出現輕微之正向偏壓，而WL電極70n被接地。因此，在n-p-n雙極器件30之發射極和集電極端之間並不存在電勢差，因而儲存單元450e也不再處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
我們已經就具有代表性之由多個儲存單元450組成之儲存陣列480之不同之結構和操作方法進行了討論。很多其他之實例可能也在本發明之研究範圍內。例如，第一導電類型之區域可從p型改為n型，第二導電類型之區域可從n型改為p型，不同之操作採取極性相反之偏壓。偏壓水準本身只用於示範，隨著設計選擇之不同，不同實例之偏壓水準也不同。可改變儲存陣列480，以便外側之行與相鄰之行共用同一個源線72，並使用專用之文字線70。本領域之技術人員也可以很容易地想起很多其他之實例。因此，除了附加之權利主張外，本發明並不以任何方式進行限制。
值得注意之是，使用圖56至58B中展示之翅片結構52或52A構建之儲存單元可用於替換儲存陣列480中之儲存單元450，帶共用文字線或不帶共用源線，並以類似於儲存單元450之方式發揮作用。還可以對儲存單元450進行很多其他之改變。例如，可在儲存單元450或儲存單 元250V中將第一導電類型和第二導電類型互換，外加電壓之相對極性也進行互換。上述之所有電壓電平只用於示範，隨著設計選擇之不同，不同實例之偏壓水準也不同。因此，本發明並不以任何方式進行限制。
圖75A展示了記憶體件450之另外一個實例。其中被絕緣層28分開之相鄰區域16借助觸點64與BL電極74共用一個連接。通過與BL電極74共用一個連接，由於每兩個儲存單元450只需要一個觸點，可得到更為緊湊之儲存單元。
圖75B展示了儲存單元450之另外一個實例。其中在相鄰之儲存單元450之間現在並未共用位元線區域16和觸點64。通過第二導電類型之絕緣區域33和位元線區域16可實現第一導電類型之相鄰浮體24區域之絕緣。
圖76A至76O展示了圖75B中展示之儲存單元450之製造方法。這種方法部分使用更換絕緣體技術(正如前文所討論之S_Kim和Oh)產生絕緣區域33。
將參考圖76A至76AA對圖75B所示之製造儲存單元450之方法進行詳細描述。這27幅圖以三個相關視圖為一組進行排列。每組之第一幅圖為俯視圖，每組之第二幅圖為該組第一幅圖俯視圖之垂直斷面(命名為I-I’)，每組之第三幅圖為該組第一幅圖俯視圖之水準剖面(命名為II-II’)。因此，圖76A、76D、76G、76J、76M、76P、76S、76V和76Y是在製造過程中各個階段之儲存單元450之一系列俯視圖，而圖76B、76E、76H、76K、 76N、76Q、76T、76W和76Z是各自之垂直斷面(命名為I-I’)，圖76C、76F、76I、76L、76O、76R、76U、76X和76AA是各自之水準斷面(命名為II-II’)。正如前文中和較早圖形同時描述之那樣，圖76A至76AA中出現之較早圖形中使用之相同之參考號代表類似之、相同之或類比之結構。在這裡，“垂直”是指在俯視圖之頁面上自上而下之方向，而“水準”是指在俯視圖之頁面上自左而右之方向。在儲存單元450之具體實例中，就半導體器件之表面而言，兩個橫截面是“水準”之。
如圖76A至76C所示，在襯底12上生長著一個薄薄之導電區202(即具有代表性之130nm工藝中之300A，儘管該導電區會隨著實例採取之加工技術和幾何結構之不同而變化)。導電區202採取與襯底區12不同之材料製成，以便隨後可以選擇性地對其進行蝕刻，而不會同時對襯底12也進行不必要之蝕刻。例如，導電區202之材料可採取矽鍺(SiGe)，而襯底12可採用矽。
如圖76D至76F所示，可採取光刻法形成導電區202之圖案。隨後，對202層進行蝕刻，接下來就是另一個導電區204之生長了。舉例來說，在具有代表性之130nm工藝中，導電區204之厚度大約為500A。導電區204可採取與襯底12相同之材料，例如，可採用矽。接下來可進行平面化，以確保可以得到平面。最終得到之結構如圖76D至76F所示。
如圖76G至76H所示，接下來要進行溝槽成形工 藝，其步驟順序與圖2A至2I之所示之順序類似，也就是先形成二氧化矽層220、多晶矽層222和氮化矽層224，接下來再通過光刻形成圖案，最後是蝕刻過程。在蝕刻溝槽216時要確保其深度要超過溝槽208之深度。例如，在具有代表性之130nm工藝中，溝槽208之深度大約為1200A，溝槽216之深度大約為1600A。最終得到之結構如圖76G至76I所示。
如圖76J至76L所示，接下來要進行之是矽氧化步驟，也就是在溝槽208和溝槽216中生長二氧化矽薄膜。例如，在具有代表性之130nm工藝中，可生長4000A之二氧化矽。接下來要進行化學-機械拋光步驟，對最終得到之二氧化矽薄膜進行拋光，確保二氧化矽層相對於矽表面來說是平坦之。在具有代表性之130nm工藝中，隨後要進行之是矽幹法刻蝕，確保從矽表面量起，剩下之二氧化矽層之高度大約為300A。接下來可移除氮化矽層224和多晶矽層222，然後進行濕法蝕刻，以移除二氧化矽層220(以及在前面之溝槽208和溝槽216區域形成之部分二氧化矽薄膜)。圖76J至76L展示了採取這些步驟所形成之絕緣層26和28。
如圖76M至76O所示，接下來進行氧化物蝕刻，使氧化物區26和28凹進去(例如凹進大約1000A)，並使導電區202暴露出來。接下來進行濕法蝕刻工藝，以便有選擇地移除區域202，在區域204之突出部分下面形成間隙203。通過這些步驟最終得到之結構如圖76M至76O 所示。
如圖76P至76R所示，接下來對最終得到之間隙區203進行氧化，以形成隱埋氧化物區33。將絕緣區26順著襯底12表面隱藏起來，這樣可便於靠近，對202區域進行蝕刻，形成間隙區203；接下來在間隙203中進行氧化物生長，形成隱埋氧化物區33。區域204之突出部分限制了氧化物在間隙區203中之生長，防止隱埋氧化物區33向表面生長。最終得到之結構如圖76P至76R所示。
如圖76S至76U所示，接下來進行大約1000A之氧化物沉積工藝，然後進行平面化程式。隨後實施離子注入步驟，形成隱埋井區22。對離子注入能量進行優化，確保形成之隱埋層區22比絕緣層26之底部要淺。因此，絕緣層26使隱埋層區22和鄰近之儲存單元絕緣。另一方面，隱埋層區22之形成要確保絕緣層28和33不會與隱埋層區22絕緣，使得隱埋層區22在II-II’剖面線方向上保持連續不斷。通過這些步驟最終得到之結構如圖76S至76U所示。
如圖76V至76X所示，接下來會在矽表面(例如，在具有代表性之130nm工藝中大約為100A)上形成二氧化矽層(或者高介電係數材料)62，隨後進行多晶矽(或金屬)門60沉積(在具有代表性之130nm工藝中大約為500A)。接下來進行光刻程式，以形成門和文字線之圖案；隨後在沒有變蒼白之地方對多晶矽層和二氧化矽層進行蝕刻。最終得到之結構如圖76V至76X所示。
如圖76Y至76AA所示，接下來再實施一次離子注入步驟，以形成第二導電類型(即n型傳導)之位線區16。門60和絕緣層26及28在離子注入過程中起到掩蔽層之作用，這樣一來在位線區16外面就不會形成第二導電類型之區域。隨後要進行之是後端工藝，以形成觸點和金屬層。
圖77A至77F展示了一個無門半場電晶體儲存單元之實例。按照當前之發明，儲存單元550可不再使用早期儲存單元(例如儲存單元250)中存在之門電極，這樣就能得到更為緊湊之佈局，原因在於有些設計規則(例如門-觸點間距)將不再對最小單元之尺寸造成影響。
圖77A至77F展示了第一導電類型之襯底12、第二導電類型之隱埋層22、第二導電類型之位線區16、第二導電類型之區域20，第一導電類型之區域21、隱埋層區22、第一導電類型之浮體24、絕緣區26和28、源線電極72和襯底電極78。儲存單元550之功能與前文所討論之實例儲存單元250中之功能類似。前文討論之儲存單元550和儲存單元250之主要差異在於不使用門60和門絕緣體62。在另外一個實例中，儲存單元550邊界中半導體表面14之隱埋層22不存在觸點。
儲存單元550之製造方法非常類似於圖36A至36U中所示之儲存單元250之製造方法。但有一點例外，那就是不採用形成門60之光刻步驟，而是需要使用不同之光刻步驟，形成位元線區16之圖案，以便進行離子注入或 擴散。
圖77A展示了儲存單元550之俯視圖以及一些臨近組成部分。
圖77B展示了單個儲存單元550之俯視圖以及圖77C和77D中所示橫截面各自之垂直切割線I-I’和水準切割線II-II’。
圖77E展示了儲存單元550如何通過第二導電類型之區域20將其隱埋層22耦合至源線電極72上以及如何通過第一導電類型之區域21將襯底12耦合至襯底電極78上。
圖77F展示了有代表性之儲存陣列580。接下來之圖紙將使用該儲存陣列對儲存單元550之各種操作進行說明。儲存單元550被排列進陣列時，會產生記憶體件。儲存陣列580包括部分有代表性之儲存單元550a、550b、550c和550d。在選擇單個儲存單元進行操作時，有代表性之儲存單元550a代表選定之儲存單元，而其他之有代表性之儲存單元550b、550c和550d代表各種未選定之儲存單元。這些未選定之儲存單元與有代表性之選定之儲存單元550a共用同一行、列或者既不共用同一行，也不共用同一列。同樣，在單行或單列上進行操作之時候，有代表性之儲存單元550a將一直處於選定之行或列上。
而這些圖將第一導電類型用p型表示，第二導電類型用n型表示。原因在於在前面之實例中，導電類型可能是反之。在某些特定之實例中由於設計選擇之不同，第一導 電類型變成n型，第二導電類型變成p行。
儲存單元狀態通過浮體24中之電荷來表示，這樣可對由隱埋井區域22、浮體24和BL位線區16形成之固有之n-p-n雙極器件230進行調整。如果儲存單元550在主體區24中存有空穴，比起在主體區24中沒有儲存空穴之儲存單元550，第一種儲存單元550之雙極電流更高(即在讀出操作過程中從BL電極流向SL電極之電流)。
儲存在主體區24中之正電荷會隨著時間之流逝而降低，原因在於浮體24、位線區16和隱埋層22所組成之p-n二極體漏電以及電荷複合。本發明中使用之獨一無二之技術在於可以向陣列中所有之儲存單元平行地進行保持操作。
圖78A展示了完整之陣列保持操作過程，而圖78B展示了單行保持操作之過程。可以採取與儲存單元250之保持操作類似之方式進行保持操作，即向背部偏壓電極(即SL電極72)施加正向偏壓，將電極74和襯底電極78進行接地。如果浮體24帶正電荷(即處於狀態邏輯1)，由BL位元線區16、浮體24和隱埋井區22組成之n-p-n雙極電晶體230將會被接通。
一部分雙極電晶體電流接下來會流入浮體區域24(通常稱為“基極電流”)並保持狀態邏輯1資料。可通過將隱埋井區22、浮體區域24和位元線區16組成之雙極器件設計為低增益型雙極器件之方法提高保持操作之效率，而雙極增益可定義為從SL電極72中流出之集電極電 流與流進浮體區域24中之基極電流之間之比率。
對於狀態邏輯0資料中之儲存單元來說，將不會接通雙極器件，隨後也不會有基極空穴電流流入浮體區域24。因此，狀態邏輯0中之儲存單元將保持在狀態邏輯0中。
可向SL電極72週期性地施加正電壓脈衝，而非施加恒定之正向偏壓，這樣可降低儲存單元550之能量消耗。
下文提供了保持操作之偏壓條件之範例：向BL電極74上施加零電壓，向SL電極72上施加正電壓，並向襯底電極78上施加零電壓。在特定之非限制性之實例中，向電極72施加大約+1.2伏特電壓，向電極74施加大約0.0伏特電壓，並向電極78上施加大約0.0伏特電壓。然而，隨著設計選擇之不同，不同實例之電壓電平也不同。
在圖78A展示之整個陣列保持操作過程中，自72a至72n之所有源線電極均在+1.2V電壓下偏壓，自74a至74p之所有位線均偏壓為0.0V，自78a至78n之所有源極電極均偏壓為0.0V。這樣就使儲存陣列580中之所有儲存單元處於保持狀態。
在圖78B展示之單行保持操作過程中，選定之源線電極72a在+1.2V電壓下偏壓，而自72b(不顯示)至74n所有未選定之源線電極均在0.0V電壓下偏壓，自74a至74p之所有位線均在0.0V電壓下偏壓，自78a至78n之所有源極電極均在0.0V電壓下偏壓。這樣就使儲存陣列280中之所有儲存單元處於保持狀態。
圖79和圖80A至80H展示了單儲存單元之讀出操作。利用以下偏壓條件，可通過檢測雙極器件230電流之方法對儲存單元550實施讀出操作：向BL電極74上施加正電壓，向SL電極72上施加零電壓，並向襯底電極78上施加零電壓。在保持操作過程中，向選定之BL電極上施加之正電壓應不超過向SL電極上施加之正電壓。未選定之BL電極將保持零電壓，未選定之SL電極將保持正電壓。
圖79展示了儲存陣列280中選定之儲存單元550a和未選定之儲存單元550b、550c和550d之偏壓條件。在這個特定之非限制性之實例中，向選定之SL電極72a施加大約0.0伏特電壓，而向未選定之源線電極72b(不顯示)至72n施加大約0.0伏特電壓；向選定之BL電極74a施加大約+1.2伏特電壓，而向未選定之位線電極74b至74p施加0.0伏特電壓，並向襯底電極78a至78n施加大約0.0伏特電壓。這些電壓電平本身只用於示範，不同實例之電壓電平會有所不同。
圖80A和80B分別展示了選定之有代表性之儲存單元550a之偏壓條件。在這個特定之非限制性之實例中，向選定之SL電極72a施加大約0.0伏特電壓，向選定之BL電極74a施加大約+1.2伏特電壓，並向襯底電極78(不顯示)施加大約0.0伏特電壓。這樣一來，由於雙極器件230被斷開，如果浮體帶正電壓，電流就會流過固有之雙極器件；如果浮體不帶電，就不會有電流流過。
讀出操作過程中未選定之儲存單元見圖80C至80H。與選定之儲存單元550a共用同一行之儲存單元(即儲存單元550b)之偏壓條件見圖80C和80D。與選定之儲存單元550a共用同一列之儲存單元(即儲存單元550c)之偏壓條件見圖80E和80F。與選定之儲存單元550a既不共用同一行，也不共用同一列之儲存單元(即儲存單元550d)之偏壓條件見圖80G至80H。
如圖80C和80D所示，對於儲存單元550b(與選定之儲存單元550a共用同一行)來說，SL電極72a和BL電極74p均被偏壓至0.0V，這些儲存單元相應地也不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，讀出操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
如圖80E至80F所示，對於儲存單元550c(與選定之儲存單元550a共用同一列)來說，向BL電極74a和SL電極72n上施加正電壓。由於SL電極72和BL電極74之間(即在在n-p-n雙極器件230之發射極和集電極端之間)不存在電勢差，不會有基極電流流入浮體24。然而，比起浮體24之電荷壽命(約為數毫秒)，讀出操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
如圖80G至80H所示，對於儲存單元550d(與選定之儲存單元550a既不共用同一行，也不共用同一列)來說，SL電極72n將保持正電壓，BL電極74p將保持接 地。有代表性之儲存單元550d將處於保持狀態，而狀態邏輯1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件230會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
以上各種電壓偏壓僅用於示範。各個實例中這些電壓偏壓會隨著設計選擇和使用之工藝技術之不同而有所不同。
圖81展示了單行寫入邏輯0操作，而圖82A和82B展示了未選定之具有代表性之儲存單元550c之偏壓條件和操作。在圖81中，選定之行SL電極72a在0.5V電壓下出現負偏壓，而自72b(不顯示)至72n所有未選定之行電極SL均偏壓為0.0V，自74a至74p之所有BL電極均在0.0V電壓下偏壓，自78a至78n之所有襯底電極均在0.0V電壓下偏壓。由於浮體24向隱埋層22上施加之正向偏壓，這樣就使得選定之儲存單元550(例如有代表性之儲存單元550a和550b)將其雙極器件接通，避免浮體24中出現空穴。
圖82A和82B展示了未選定之具有代表性之儲存單元550c之操作過程。在這個例子中，儲存單元550c代表儲存陣列280中之所有儲存單元550，並不處於選定之行中。儲存單元550c使其SL電極72n在+1.2V電壓下偏壓，BL電極74a在0.0V電壓下偏壓，與圖78A和78B中展示之保持操作相對應。
可通過向BL電極74(而非在SL電極72)上施加負 偏壓之方法以列為基準進行寫入邏輯0操作。SL電極72為零偏壓或者正偏壓，而向襯底電極78上施加零電壓。在這些條件下，所有共用同一個BL電極74之儲存單元將被寫入狀態邏輯0，而其餘之儲存單元則全部維持現狀。
以上各種電壓偏置僅用於示範。各個實例中這些電壓偏置會隨著設計選擇和使用之工藝技術之不同而有所不同。
如前文所討論，參考上文引用之林之做法，可通過碰撞電離在儲存單元550上進行寫入邏輯1操作。
圖83和84A至84B展示了通過碰撞電離進行寫入邏輯1操作過程中選定之儲存單元550a之偏壓條件範例。向BL電極74上施加正偏壓，向選定之SL電極72和襯底電極78上施加零電壓。在保持操作過程中，向BL電極74上施加之正偏壓應超過向SL電極72上施加之正電壓。施加到BL電極上之正偏壓應足以接通雙極器件230，無需考慮選定之儲存單元550a中資料之初始狀態。這樣就會有基極空穴電流流向選定之儲存單元550a之浮體24，對其進行充電，直至邏輯1狀態。
在特定之非限制性之實例中，向選定之儲存單元550a中施加如下偏置條件：向選定之SL電極72a施加大約0.0伏特電位，向選定之BL電極74a施加大約+2.0伏特電位，並向襯底電極78a至78n施加大約0.0伏特電位。以下偏壓條件被施加到未選定之電極上：向SL電極 72b(不顯示)至72n施加大約+1.2伏特電壓，並向BL電極74b至74p施加大約+0.0伏特電壓。圖83展示了儲存陣列580中選定之和未選定之儲存單元之偏壓條件。以上各種電壓偏置僅用於示範。各個實例中這些電壓偏置會隨著設計選擇和使用之工藝技術之不同而有所不同。
寫入邏輯1操作過程中未選定之儲存單元見圖84C至84H。與選定之儲存單元550a共用同一行之儲存單元(即儲存單元550b)之偏壓條件見圖84C至84D，與選定之儲存單元550a共用同一列之儲存單元(即儲存單元550c)之偏壓條件見圖84E至84F，與選定之儲存單元550a既不共用同一行，也不共用同一列之儲存單元(即儲存單元550d)之偏壓條件見圖84G至84H。
如圖84C和84D所示，對於有代表性之儲存單元550b(與選定之儲存單元共用同一行)來說，SL電極72a和BL電極74p均被接地。雙極器件230將會被斷開，儲存單元550b將不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
如圖84E和84F所示，對於有代表性之儲存單元550c(與選定之儲存單元550a共用同一列)來說，向BL電極74a上施加之正電壓較多，而向SL電極72n上施加正電壓較少。由於SL電極72和BL電極74之間(即在在n-p-n雙極器件230之發射極和集電極端之間)之電勢 差較低，只有很少之基極電流流入浮體24。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
如圖84G至84H所示，對於有代表性之儲存單元550d(與選定之儲存單元550a既不共用同一行，也不共用同一列)來說，SL電極72將帶正電壓，BL電極將被接地。有代表性之儲存單元550d將處於保持狀態，而狀態邏輯1中之儲存單元將保持浮體24中之電荷，原因在於固有之雙極器件230會產生保持電流，補充浮體24中之電荷；另外狀態邏輯0中之儲存單元會保持在中性狀態。
以上各種電壓偏置僅用於示範。各個實例中這些電壓偏置會隨著設計選擇和使用之工藝技術之不同而有所不同。另外，第一導電類型可從p型改為n型，第二導電類型可從n型改為p型，被施加偏壓之極性可能會被顛倒。因此，除了附加之權利要求之外，本發明並不以任何方式受到限制。
第一導電類型和第二導電類型之備用導電區域之垂直堆疊層已在上述之J_Kim方法中進行描述，其中一個門被覆蓋，從兩個側面將主體區24環繞起來。將門移開之後，可以得到比J_Kim方法中報告之儲存單元更緊湊之儲存單元，接下來我們將在儲存單元350中進行討論。
圖85A至85F展示了另外一個無門半場電晶體儲存 單元之實例。允許位元線區16完全覆蓋住儲存單元650中之浮體區24，有些設計規則，例如擴散行和絕緣行之間之最小間距(即儲存單元550中16至26之間之距離)，將不再對儲存單元之尺寸造成影響。圖85A至85F展示了第一導電類型之襯底12、第二導電類型之隱埋層22、第二導電類型之位線區16、第二導電類型之區域20，第一導電類型之區域21、第一導電類型之浮體24、隱埋層區22、絕緣區26和28、源線電極72和襯底電極78。儲存單元550之功能與前文所討論之實例儲存單元650中之功能類似。儲存單元650和前文所述之儲存單元550之間之主要區別在於，位線區16完全覆蓋住浮體區24(現在之浮體區24體積更小)，從而得到更為緊湊之儲存單元。在另外一個實例中，儲存單元650邊界中半導體表面14之隱埋層22不存在觸點。
儲存單元650之製造方法非常類似於圖36A至36U中所示之儲存單元250以及圖77A至77F所示之儲存單元550之製造方法。但有一點例外，那就是按照目前業界已知之並通常採用之離子注入工藝，在構成襯底12之材料上採取離子注入工藝形成位線區16。或者，也可以採取固態擴散法或者外延生長工藝形成位線區16。
圖85A展示了儲存單元650之俯視圖以及一些臨近組成部分。
圖85B展示了單個儲存單元650之俯視圖以及圖85C和85D中所示橫截面各自之垂直切割線I-I’和水準切割線 II-II’。
圖85E展示了儲存單元650如何通過第二導電類型之區域20將其隱埋層22耦合至源線電極72上以及如何通過第一導電類型之區域21將襯底12耦合至襯底電極78上。
圖87F展示了具有代表性之由多個儲存單元650組成之儲存陣列680。這些儲存單元650被排列成一個陣列，形成記憶體件。儲存單元650之電路操作與儲存單元550之電路操作幾乎相同，這裡將不再討論。
而這些圖將第一導電類型用p型表示，第二導電類型用n型表示。原因在於在前面之實例中，導電類型可能是反之。在某些特定之實例中由於設計選擇之不同，第一導電類型變成n型，第二導電類型變成p行。
現在我們講一下操作儲存單元250、350和450之另外一種方法，即利用上文中討論之可控矽整流器(SCR)原理，請參考Widjaja之方法。
如圖86所示，儲存單元250、350和450中本身就帶有P1-N2-P3-N4可控矽整流器(SCR)器件(由兩個互連之雙極器件即32和34組成，其中之襯底78起到P1區之作用，隱埋層22起到N2區之作用，主體區24起到P3區之作用，位線區16起到N4區之作用。在這個範例中，襯底電極78起到陽極之作用，電極74起到陰極之作用，而主體區24起到p基極之作用，用以接通SCR器件。如果主體區24帶正電，可控矽整流器(SCR)器件(由襯 底、隱埋井、浮體和BL接頭組成)將會被接通；如果主體區24處於中性狀態，SCR器件將會被斷開。
可通過施加以下偏壓進行保持操作：向BL電極74上施加零電壓，向WL電極70上施加零電壓或負電壓，向襯底電極78上施加正電壓，並使SL電極72保持在浮置狀態。在這些條件下，如果儲存單元250處於儲存/資料狀態邏輯1，浮體24帶正電壓，儲存單元250之SCR器件會被接通，從而保持狀態邏輯1資料。由於浮體24中之電壓並非是真正之正電壓，狀態邏輯0中之儲存單元會保持在閉塞狀態。因此，浮體24不會接通SCR器件。因此，電流不會流經SCR器件，這些儲存單元將保持這些狀態邏輯0資料。通常被連接到襯底電極78上，並在主體區24中帶有正電壓之那些儲存單元250將會利用邏輯1資料狀態進行再生，而通常被連接到襯底電極78上，在主體區24中沒有正電壓之那些儲存單元250將會保持在閉塞狀態，原因在於它們之SCR器件不會被接通，因此這些儲存單元中將不會保持儲存狀態邏輯0。這樣一來，所有通常被連接到襯底電極上之儲存單元250將會被準確保持/再生，以保持其資料狀態。在將電壓施加到襯底電極78上後這個過程就自動以平行之、非演算法之、高效之步驟開始了。在特定之非限制性之實例中，向電極74施加大約0.0伏特電壓，向電極70施加大約1.0伏特電壓，並向電極78上施加大約+0.8伏特電壓。然而，這些電壓電平可能會在保持它們之間之相對關係時有 所變化。
如圖87所示，通過向襯底電極78施加正電壓、向BL電極74施加正電壓(低於向襯底電極78上施加之正電壓)、向WL電極70施加正電壓並使SL電極72處於浮置狀態之方法進行讀出操作。如果儲存單元250a處於狀態邏輯1，在主體區24中存有空穴，可控矽整流器(SCR)器件(由襯底、隱埋井、浮體和BL接頭組成)將會被接通；比起處於狀態邏輯0、在主體區24中沒有空穴之儲存單元250a來，現在觀察到之儲存單元電流更高(從襯底電極74流向BL電極74)。向WL電極70a上施加正電壓，以在儲存單元陣列80(例如，見圖87)中選定一行；而對於任何未選定之行來說，向WL電極70b(不顯示)至70n施加負電壓。借助電容耦合，施加之負電壓降低了未選定行中浮體24之電勢，並斷開了各個未選定行中各個儲存單元250之SCR器件。在特定之非限制性之實例中，向襯底電極78a至78n施加大約+0.8伏特電壓，向電極70a(用於已選定行)施加大約+0.5伏特電壓，向已選定位元線電極74a施加大約+0.4伏特電壓，向未選定文字線電極70b(不顯示)至70n施加大約-1.0伏特電壓並向未選定位元線電極74b至74施加大約+0.8伏特電壓。然而，這些電壓電平可能會有所變化。
對於與選定之儲存單元共用同一行之儲存單元(即儲存單元250b)來說，BL電極和襯底電極均為正偏壓，SCR被斷開。相應地這些儲存單元將不處於保持狀態。然 而，比起浮體24之電荷壽命(約為數毫秒)，讀出操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
對於與選定之儲存單元共用同一列之儲存單元(即儲存單元250c)來說，襯底電極78保持正偏壓，BL電極74為正偏壓(比施加到襯底電極78上之正偏壓要低)。我們可以看到，這些儲存單元將處於保持狀態，而狀態邏輯-1中之儲存單元將保持浮體24中之電荷，狀態邏輯0中之儲存單元保持在中性狀態。
對於與選定之儲存單元既不共用同一行、也不共用同一列之儲存單元(即儲存單元250d)來說，BL電極和襯底電極均為正偏壓，SCR被斷開。相應地這些儲存單元將不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，讀出操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
參考圖88，選定之儲存單元250a之可控矽整流器器件可被置入狀態邏輯1(即近些寫入邏輯1操作)。向選定之電極施加如下偏壓：向BL電極74上施加零電壓，向WL電極70上施加正電壓，向襯底電極78上施加正電壓，並使SL電極72處於浮置狀態。借助電容耦合，施加到WL電極70上之正電壓會增加浮體24之電勢，並產生回饋程式，將SCR器件接通。一旦儲存單元250之SCR器件處於導電狀態(即已經被“接通”)，SCR就會被“鎖住”；可將施加到WL電極70上之電壓去除，不會影響到 SCR器件之“接通”狀態。在特定之非限制性之實例中，向電極74施加大約0.0伏特電壓，向電極70施加大約+0.5伏特電壓，並向電極78上施加大約+0.8伏特電壓。然而，如前文所述，這些電壓電平可能會在保持施加電壓之間之相對關係時有所變化。也就是說，施加到電極78上之電壓要比施加到電極74上之電壓要高。
對於與選定之儲存單元共用同一行之儲存單元(即儲存單元250b)來說，襯底電極為正偏壓。然而，由於BL電極74也是正偏壓，襯底電極和BL電極之間不存在電勢差，SCR被斷開。相應地這些儲存單元將不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入邏輯1操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
對於與選定之儲存單元共用同一列之儲存單元(即儲存單元250c)來說，襯底電極78保持正偏壓，而BL電極74現在已被接地。我們可以看到，這些儲存單元將處於保持狀態，而狀態邏輯1中之儲存單元將保持浮體24中之電荷，狀態邏輯0中之儲存單元保持在中性狀態。
對於與選定之儲存單元既不共用同一行、也不共用同一列之儲存單元(即儲存單元250d)來說，BL電極和襯底電極均為正偏壓，SCR被斷開。相應地這些儲存單元將不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入邏輯1操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干 擾。
參考圖89對選定之儲存單元250a之寫入邏輯0操作進行描述。通過施加如下偏壓，將可控矽整流器器件設置為閉塞(斷開)狀態：向BL電極74a上施加零電壓，向WL電極70a上施加正電壓，向襯底電極78上施加零電壓，並使SL電極72a處於浮置狀態。在這些條件下，陰極和陽極之間之電壓差(由襯底電極78和BL電極74上之電壓來確定)將變得太小，不能將SCR器件保持在導電狀態。因此，儲存單元250a之SCR器件將被斷開。在特定之非限制性之實例中，向電極74施加大約0.0伏特電壓，向電極70施加大約+0.5伏特電壓，並向電極78上施加大約0.0伏特電壓。然而，如前文所述，這些電壓電平可能會在保持施加電荷之間之相對關係時有所變化。
對於與選定之儲存單元共用同一行之儲存單元(即儲存單元250b)來說，襯底電極78被接地，SCR被斷開。相應地這些儲存單元將不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
對於與選定之儲存單元共用同一列之儲存單元(即儲存單元250c)來說，襯底電極78為正偏壓，而BL電極74a現在已被接地。我們可以看到，這些儲存單元將處於保持狀態，而狀態邏輯1中之儲存單元將保持浮體24中之電荷，狀態邏輯0中之儲存單元保持在中性狀態。
對於與選定之儲存單元既不共用同一行、也不共用同一列之儲存單元(即儲存單元250d)來說，BL電極和襯底電極均為正偏壓，SCR被斷開。相應地這些儲存單元將不處於保持狀態。然而，比起浮體24之電荷壽命(約為數毫秒)，寫入邏輯0操作完成之時間通常較短(約為數毫微秒)。因此，幾乎不會對儲存在浮體中之電荷造成干擾。
我們已描述過儲存單元250之實例以及使用SCR操作之方法，其他之實例和操作方法也是有可能實現之。例如，可將第一導電類型和第二導電類型顛倒一下，使第一導電類型變成n型，第二導電類型變成p型，將SCR變成一個N1-P2-N3-P4器件，並顛倒施加之電壓之極性。各種示範操作中給出之電壓只用於示範，隨著設計選擇之不同，不同實例之電壓電平也不同。考慮到專業術語之連貫性和便於陳述，襯底12被稱為襯底。在其他之隱埋井中，襯底12可能是一個隱埋井，而在與前面圖43B所示之結構類似之結構中，襯底12又有可能是一個真正之襯底。襯底12充當隱埋井而非真正之襯底時，有助於對有些SCR操作過程中所需之襯底12電壓電平進行操作。很多其他之替換實例和方法也是有可能實現之，因此，此處列舉之範例無論如何也不具有限制性。
實現了帶電浮體儲存單元之新型半導體記憶體。本發明還提供了利用非演算法週期再生並聯操作保持儲存狀態之功能。因此，可不間斷地進行儲存操作。我們還描述了 本發明之其他很多實例。具有一般技藝之人會認為這些實例僅用於示範，以便說明本發明之各個原理。通過閱讀本說明並研究隨附之圖紙，技藝高超之人還會想到很多其他之實例。
現在我們來看一下圖91，其中展示了符合本發明實例之一個儲存單元750。儲存單元750在SOI(絕緣襯底上之矽)襯底12製作，使用第一導電類型(例如p型傳導)。儲存單元750還包括埋置氧化層(BOX)22。
襯底12上存在第一個使用第二導電類型(例如n型)之區域16。該區域暴露在表面14上。襯底12上還存在第二個使用第二導電類型之區域18。該區域同樣也暴露在表面14上。另外，第二個區域18與第一個區域16之間之間隔如圖1所示。按照目前業界已知之並通常採用之離子注入工藝，在組成襯底12之材料上採取離子注入工藝形成第一個區域16與第二個區域18。或者，也可以採取固態擴散法形成第一個區域16與第二個區域18。
使用第一導電類型(例如p型導電類型)之浮體區24受到表面14、第一個區域16與第二個區域18、埋置氧化層22和襯底12之限制。可通過在組成襯底12之材料上採取離子注入工藝之方法形成浮體區24，或者採取外延生長法。門60置於區域16和區域18之間，位於表面14上方。門60通過絕緣層62與表面14絕緣。絕緣層62之材質可選擇二氧化矽和/或其他之介電材料，例如高 介電係數材料，包括但不僅限於過氧化鉭、三氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。門60之材質可選擇多晶矽材料或者金屬柵電極，例如鎢、鉭、鈦和它們之氮化物。
儲存單元750可進一步分為文字線(WL)電極70(通過電力方式連接到門60上)，源極線(SL)電極72(通過電力方式連接到區域16上)、位元線(BL)電極74(通過電力方式連接到區域18上)和襯底電極78(通過電力方式連接到位於絕緣體22下方之襯底12上)。由多個儲存單元750組成之儲存陣列780之示意圖見圖92A。
在《無電容器之1T-DRAM儲存單元》(作者：S.Okhonin等人；頁碼：85~87；IEEE電子器件快報，第二期，第23卷；2002年2月)中描述了儲存單元之操作方法(同時也描述了儲存單元750之操作方法)。這些內容也被完整地合併進本檔中供參考。儲存單元狀態以浮體24中之電荷來表示。如果儲存單元750在浮體區24中存有空穴，那麼這個儲存單元750之閾值電壓(即當電晶體被接通時之門電壓)要比在浮體區24中不存在空穴之儲存單元750之閾值電壓要低。
可通過監控儲存單元750之電流來檢測浮體24中儲存之電荷。如果儲存單元750處於狀態“1”，並在浮體區24中存有空穴，比起處於狀態“0”，在浮體區24中不存在空穴之儲存單元750，該儲存單元之閾值電壓(即當電晶體被接通時之門電壓)將較低，相應地儲存單元電流(即 從BL電極流向SL電極之電流)較高。檢測電路/讀出電路90通常被連接到儲存陣列780之BL電極74上(即圖92B中所示之讀出電路)。可利用該電路確定儲存單元之資料狀態。在《使用小功率和高速埋置記憶體門引發漏極洩漏(GIDL)電流設計無電容器1T-DRAM儲存單元》(作者：Yoshida等人；頁碼：913~918；國際電子器件會議，2003)以及；美國專利號：7,301,803《帶有電浮體電晶體之儲存單元之雙極讀出技術》中給出了這種讀出操作之範例。這些內容也被完整地合併進本檔中供參考。在《帶浮體儲存單元之18.5ns128MbSOIDRAM》(作者：Oshawa等人；頁碼：458~459，609；IEEE國際固態電路會議，2005)中給出了檢測電路之範例。這些內容也被完整地合併進本檔中供參考。
可通過施加以下偏壓條件進行讀出操作：向選定之BL電極74上施加正電壓，向選定之WL電極70上施加之正電壓要高於向選定之BL電極74上施加之正電壓，向選定之SL電極72上施加零電壓，向襯底電極78上施加零電壓。未選定之BL電極將會保持零電壓，未選定之WL將會保持零電壓或負電壓，未選定之SL電極將會保持零電壓。
在這個特定之非限制性之實例中，向選定之SL電極72施加大約0.0伏特電壓，向選定之電極74施加大約+0.4伏特電壓，向選定之電極70施加大約+1.2伏特電壓，並向襯底電極78施加大約0.0伏特電壓。未選定之 電極74保持0.0伏特電壓，未選定之電極70保持0.0伏特電壓，未選定之SL電極72保持0.0伏特電壓。圖93展示了儲存陣列780中選定之儲存單元750a和未選定之儲存單元750b、750c和750d之偏壓條件。圖94A還展示了選定之儲存單元750a之偏壓條件範例。然而，這些電壓電平可能會有所變化。
在上述圖93中描述之有代表性之讀出操作過程中未選定之儲存單元之偏壓條件見圖94B至94D。與選定之儲存單元750a共用同一行之儲存單元(即儲存單元750b)之偏壓條件，以及與選定之儲存單元750a共用同一列之儲存單元(即儲存單元750c)之偏壓條件分別見圖94B與圖94C，與選定之儲存單元750既不共用同一行，也不共用同一列之儲存單元(即儲存單元750d)之偏壓條件見圖94D。
對於與選定之儲存單元共用同一行之儲存單元(即儲存單元750b)來說，WL電極70為正偏壓。但由於BL電極74被接地，BL電極和SL電極之間不存在電勢差，這些儲存單元也相應地被斷開(見圖94B)。
對於與選定之儲存單元共用同一列之儲存單元(即儲存單元750c)來說，BL電極74上被施加正電壓。然而，由於未選定之WL電極70被施加零電壓或負電壓，這些儲存單元也被斷開(見圖94C)。
對於與選定之儲存單元既不共用同一行、也不共用同一列之儲存單元750(即儲存單元750d)來說，WL電極 和BL電極均被接地。因此，這些儲存單元被斷開(見圖94D)。
現在我們參考圖95對儲存單元750之有代表性之寫入“0”操作進行描述。向SL電極72施加負偏壓，向WL電極70施加零電位或負電位，向BL電極74施加零電壓並向襯底電極78施加零電壓。未選定之SL電極72保持接地狀態。在這些條件下，選定之儲存單元750之浮體24和區域16之間之p-n接頭為正向偏壓，避免浮體24中出現空穴。在特定之非限制性之實例中，向電極72施加大約-1.2伏特電壓，向電極70施加大約0.0伏特電壓，並向電極74和78上施加大約0.0伏特電壓。然而，如前文所述，這些電壓電平可能會在保持施加偏壓之間之相對關係時有所變化。
寫入“0”操作過程中選定之和未選定之儲存單元750之偏壓條件範例見圖96A至96B。由於寫入“0”操作僅涉及到施加到選定之SL電極72上之負電壓，所有未選定之儲存單元之偏壓條件都是相同之。我們可以看到，未選定之儲存單元進行保持操作，BL電極保持在大約0.0伏特，WL電極保持在零電壓或負電壓，而未選定之SL電極保持在0.0伏特。
或者，可通過向BL電極74(而非在SL電極72)上施加負偏壓之方法進行寫入“0”操作。SL電極72將被接地，而向襯底電極78上施加零電壓，向WL電極70上施加零電壓或負電壓。如圖97所示，在這些條件下，所有 共用同一個BL電極74之儲存單元將被寫入狀態“0”。
圖95至97中所指之寫入“0”操作有一個缺點，那就是共用同一個SL電極72或者同一個BL電極74之所有儲存單元750將會同時被寫入。如此一來，也就不允許進行單個之位寫入，即寫入到單個之儲存單元750之儲存位元中。要向不同之儲存單元750中寫入多個資料，首先在所有之儲存單元上執行寫入“0”操作，接下來再在一個或多個選定之位上執行寫入“1”操作。
另外一種寫入“0”操作允許進行單個之位寫入。具體方法是向WL電極70上施加正電壓，向BL電極74上施加負電壓，向SL電極72上施加零電壓或正電壓，向襯底電極78上施加零電壓。在這些條件下，浮體24之電位會通過電容耦合在施加到WL電極70之正電壓基礎上有所升高。由於浮體24電位升高和施加到BL電極74上之負電壓之原因，浮體24和區域18之間之p-n接頭為正向偏壓，避免浮體24中出現空穴。要降低對儲存陣列780中其他儲存單元750之不必要之寫入“0”干擾，要按照下列方法對施加之電位進行優化：如果狀態“1”之浮體24電位被稱為VFB1，那麼應對施加到WL電極70上之電壓進行配置，以將浮體24之電位增加VFB1/2，而施加到BL電極74上之電位為-VFB1/2。
在特定之非限制性之實例中，向選定之儲存單元750a中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約0.2伏特之電位， 向電極70上施加大約+0.5伏特之電位並向襯底電極78上施加大約0.0伏特之電位。同時，向未選定之SL電極72上施加大約0.0伏特電位，向未選定之BL電極74上施加大約0.0伏特電位，向未選定之WL電極70上施加大約0.0伏特電位並向未選定之電極78上施加大約0.0伏特電位。圖83展示了在上述範例中儲存陣列780中選定之和未選定之儲存單元之偏壓條件。然而，這些電壓電平可能會有所變化。
圖98中所示之在寫入“0”操作過程中選定之儲存單元750a之偏壓條件將在圖99A中進一步說明和展示。如前文所述，浮體24和區域18(與BL電極74連接在一起)之間之電壓差見圖99A。電壓差之升高會產生正向偏壓電流，避免浮體24中出現空穴。
在上述圖8中描述之寫入“0”操作過程中未選定之儲存單元750之偏壓條件範例見圖99B至99D。與選定之儲存單元750a共用同一行之儲存單元(即儲存單元750b)之偏壓條件見圖99B，與選定之儲存單元750a共用同一列之儲存單元(即儲存單元750c)之偏壓條件見圖99C，與選定之儲存單元750既不共用同一行，也不共用同一列之儲存單元(即儲存單元750d)之偏壓條件見圖99D。
由於WL電極70之電容耦合，與選定之儲存單元(見圖99B)共用同一行之儲存單元之浮體24電位增加了VFB。對於處於狀態“0”之儲存單元來說，由於由浮體24和接頭16及18組成之p-n二極體之正向偏壓電流可避 免浮體24中出現空穴，浮體24電位並不會持續增加下去。因此，浮體24電位會返回到初始狀態“0”平衡電位。對於處於狀態“1”之儲存單元來說，浮體24電位在剛開始會增加VFB，從而避免浮體24中出現空穴。WL電極70上之正偏壓被移除後，浮體24電位會降低VFB。如果狀態“1”之初始浮體24電位被稱為VFB1，寫入“0”操作之後浮體24電位就變成VFB1-
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VFB。因此，需要對WL電位進行優化，確保狀態“1”中儲存單元750之浮體電位不會大幅度降低。例如，由於WL電位中電容耦合，最大浮體電位不會超過VFB1/2。
對於與選定之儲存單元共用同一列之儲存單元來說，向BL電極74(見圖99C)施加負電壓，使浮體24和區域18(連接到BL電極74上)之間之電勢差有所增加。因此，浮體24和接頭18之間形成之p-n二極體會出現正向偏壓。對於處於狀態“0”之儲存單元來說，浮體24電位之增加不會改變初始狀態“0”，原因在於浮體24中最初並不存在空穴。對於處於狀態“1”之儲存單元來說，最終結果是浮體24電位在寫入“0”操作之後會降低。因此，也需要對BL電位進行優化，確保狀態“1”中儲存單元750之浮體電位不會大幅度降低。例如，可向BL電極74上施加-VFB1/2之電位。
對於與選定之儲存單元既不共用同一行，也不共用同一列之儲存單元來說，向SL電極施加零電壓，向BL電極74施加零電壓，向WL電極70上施加零電壓或負電 壓，向襯底電極78上施加零電壓。因此，可避免浮體24中出現空穴。
可通過上述之碰撞電離之方法在儲存單元750上進行寫入“1”操作。例如《帶增強浮體效應之新型1TDRAM儲存單元》(作者：林和常；頁碼：23~27；IEEE儲存技術、設計和測試研討會，2006)就描述了這種方法。本檔也加入了其中之相關內容。或者也可以通過帶對帶穿遂機制在儲存單元750上進行寫入“1”操作。例如《使用小功率和高速埋置記憶體門引發漏極洩漏(GIDL)電流設計無電容器1T-DRAM儲存單元》(作者：Yoshida等人；頁碼：913~918；國際電子器件會議，2003)就描述了這種方法。本檔也加入了其中之相關內容。
使用帶對帶穿遂機制進行寫入“1”操作過程中選定之儲存單元750之偏壓條件範例見圖100和101A。WL電極70上施加之負偏壓和BL電極74上施加之正偏壓會產生電子穿隧。這樣會在BL電極74上產生電子流動，產生空穴。空穴可能會隨後被注入選定之儲存單元750之浮體24。在寫入“1”操作過程中，SL電極72和基層電極78會被接地。
在特定之非限制性之實例中，向選定之儲存單元750a中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+1.2伏特之電位，向WL電極70上施加大約-1.2伏特之電位並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被 施加到未選定之電極上：向SL電極72上施加大約0.0伏特電位，向BL電極74上施加大約0.0伏特電位，向WL電極70上施加大約0.0伏特電位並向襯底電極78上施加大約0.0伏特電位。圖100展示了儲存陣列780中選定之和未選定之儲存單元之偏壓條件。然而，這些電壓電平可能會有所變化。
在上述圖100中描述之類型之寫入“1”操作過程中未選定之儲存單元之偏壓條件範例見圖101B至101D。與選定之儲存單元750a共用同一行之儲存單元(即儲存單元750b)之偏壓條件見圖101B，與選定之儲存單元750a共用同一列之儲存單元(即儲存單元750c)之偏壓條件見圖101C。與選定之儲存單元750a既不共用同一行，也不共用同一列之儲存單元(即儲存單元750d)之偏置條件見圖101D。
對於與選定之儲存單元共用同一行之儲存單元來說，電極72和電極74均被接地，而向WL電極70(見圖101B)施加大約-1.2伏特電壓。由於不存在足以導致帶對帶穿遂出現之電勢差，儲存單元750b之浮體24不會出現空穴注入之情況。
對於與選定之儲存單元共用同一列之儲存單元來說，向BL電極74施加正電壓(見圖101C)。由於WL電極70被接地，這些儲存單元中不會出現空穴注入之情況。
對於與選定之儲存單元既不共用同一行、也不共用同一列之儲存單元750來說，SL電極72和BL電極74均保 持接地狀態(見101D)。相應地，這些儲存單元中不會出現寫入操作。
使用碰撞電離進行寫入“1”操作過程中選定之儲存單元750之偏壓條件範例見圖102和103A至103D。向選定之WL電極70上施加正偏壓，向所有SL電極72上施加正電壓，向選定之BL電極74上施加正偏壓，而選定之儲存單元之襯底電極78保持接地。這些條件導致在選定之儲存單元(即圖103A中之儲存單元750a)之浮體24上出現空穴注入。
在特定之非限制性之實例中，向選定之儲存單元750a中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+1.2伏特之電位，向選定之WL電極70上施加大約+1.2伏特之電位並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上：向未選定之SL電極72上施加大約0.0伏特電位，向未選定之BL電極74上施加大約0.0伏特電位，向未選定之WL電極70上施加大約0.0伏特電位並向未選定之電極78上施加大約0.0伏特電位。圖103A展示了上述之範例中之選定之儲存單元之偏壓條件。上述圖102中所示之範例中與選定之儲存單元共用同一行之儲存單元之偏壓條件見圖103B。上述圖102中所示之範例中與選定之儲存單元共用同一列之儲存單元之偏壓條件見圖103C。上述圖102中所示之範例中與選定之儲存單元既不共用同一行，也不共用同一列之儲存單 元之偏壓條件見圖103D。然而，這些電壓電平可能會有所變化。
如果浮體區24存有正電荷，儲存之正電荷會隨著時間之推移而降低，原因在於分別位於浮體24和區域16以及區域18之間之p-n接頭之二極體洩露電流；另外一個原因就是電荷複合。可向區域16(與SL電極72連接到一起)和/或區域18(與BL電極74連接到一起)施加正偏壓，而向WL電極70和襯底電極78施加零電壓或負電壓。
在特定之非限制性之實例中，向選定之儲存單元750中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+1.2伏特之電位，向WL電極70上施加大約0.0伏特之電位並向襯底電極78上施加大約0.0伏特之電位。在這些條件下，位於浮體24和區域16以及區域18之間之p-n接頭為反向偏壓，延長了儲存在浮體區24中之正電荷之壽命。
儲存單元750之區域16與SL電極72之間之連接，以及儲存單元750之區域18與BL電極74之間之連接通常是通過導電觸點實現之。導電觸點之材質可採用多晶矽或鎢。圖104展示了連接區域16和SL電極72之觸點72和連接區域18和BL電極74之觸點73。觸點之成型會遇到很多困難。例如，觸點和其他電極(例如柵電極或臨近之觸點)之間必須分開，以避免臨近之導電區發生短路。題為“半導體器件及其製造方法”之美國專利申請公佈(編 號2010/0109064)描述了與觸點成型相關之困難以及一些可能之解決方案。這些內容也被完整地合併進本檔中供參考。
為簡化儲存單元750之製造程式，縮小儲存單元750之尺寸，臨近之儲存單元在設計時可考慮共用一個公共區域16(和SL電極72)或者公共區域18(和BL電極74)。例如，如圖105所示，美國專利號6,937,516“半導體器件”(發明人：Fazan和Okhonin)展示了臨近之儲存單元共用觸點50和觸點52之設計佈局。這些內容也被完整地合併進本檔中供參考。這樣一來，觸點之數量從每個儲存單元兩個觸點(相鄰之儲存單元並不共用臨近觸點之情況下)減少為連接之儲存單元之觸點數量等於儲存單元之數量加1。例如，在圖105中，互相連接之儲存單元(橫截面圖展示了同一列中互相連接之儲存單元)之數量是4，觸點之數量是5。
本發明提供了帶有多個浮體儲存單元之半導體記憶體件。這些浮體儲存單元要麼串聯，形成儲存串；要麼並聯，形成儲存鏈環。儲存單元之間需要連接起來，以減少各個儲存單元上所需之觸點之數量。在有些實例中，在儲存串之一端或兩端或若干儲存單元之鏈環上製作儲存單元之控制線(例如源線或位線)，這樣可避免由於沒提供觸點將這些儲存單元連接到控制線上，它們在末端變成“無觸點”儲存單元。更確切地說，這些儲存單元直接與自己相鄰之其他儲存單元接觸。由於一些儲存單元被直接以串 聯或並聯方式連接到一起，可以獲得較為緊湊之儲存單元。
圖106A展示了儲存串500之典型示意圖，包括多個儲存單元750(圖106A中之750a~750n，不過儲存單元750之數量可能會有所不同)，而圖106B展示了儲存單元陣列780之俯視圖。該俯視圖展示了SL電極72和BL電極74之間之儲存單元750之兩個儲存串500。每個儲存串500包括連接到NAND結構上之多個儲存單元750，其中這些儲存單元750以串聯方式連接起來，形成儲存單元之一個儲存串。串聯時，相同之電流流經各個儲存單元750，從BL電極74流到SL電極72，或者反過來。儲存串500包括“n”個儲存單元750，其中“n”是正整數，通常介於8和64之間(這個數字也有可能低於8一例如可能等於2，或者高於64)。在一個範例中，n至少要等於16。位於儲存串一端之第二導電類型之區域18被連接到BL電極74上，而位於儲存串另外一端之第二導電類型之源極區域16被連接到SL電極72上。儘管圖106B以示意圖說明了一個含有兩個儲存串之陣列，但需要指出之是，本發明並不局限於兩個儲存串。
每個儲存單元電晶體750包括第一導電類型之浮體區24，第二導電類型之第一個區域20和第二個區域20(相當於上述之儲存單元750之單個儲存單元實例中之第一個區域16和第二個區域18)。它們被互相隔開，形成溝道區。掩埋絕緣體層22將浮體區24和大塊襯底絕緣。在浮 體24之表面上方放置門60。該門位於第一個區域20和第二個區域20之間。門60和浮體24之間存有絕緣層62，以便將門60和浮體24絕緣。從圖106A至106B我們可以看到，只有在儲存串500之兩端才會將控制線SL電極和BL電極74連接起來。SL電極72和區域16通過觸點71連接起來，BL電極74和區域18通過觸點73連接起來。儲存串500中之儲存單元750之區域20沒有製作觸點，導致末尾之儲存單元出現無觸點儲存單元中間體。在有些實例中，儲存串500末端之電晶體(即圖106A中之儲存單元750a和750n)可設計成儲存串500之讀取電晶體，而儲存在關聯浮體24(即圖106A範例中之24a和24b)中之電荷未能讀出。
圖107展示了圖106B中一個儲存陣列780之等效電路之範例。在圖107中，儲存單元被排列成柵格，儲存陣列之行可借助WL電極70確定，而列可通過BL電極74確定。每列中之多個儲存單元750以串聯方式連接起來，形成儲存串500。相鄰之列被絕緣區26之列分開(見圖106B)，例如淺槽絕緣層(STI)。
可參考圖108和圖109A至109B對讀出操作進行描述。可通過施加以下偏壓條件之方式進行讀出操作。在本範例中選擇儲存單元750c進行舉例說明：向選定之BL電極74上施加正電壓，向選定之WL電極70上施加之正電壓要高於向選定之BL電極74上施加之正電壓，向選定之SL電極72上施加零電壓，向襯底電極78上施加零電 壓。未選定之BL電極74將保持零電壓，未選定之SL電極72將保持零電壓。向傳遞電極70a、70b、70l、70m和70n上施加正電壓，這一正電壓要高於施加在選定之WL電極70c上之正電壓(見圖108和109A至109B)。WL傳遞電極連接到傳遞儲存單元之門上，即通過串聯方式連接到選定之儲存單元750c上之未選定之儲存單元(即圖108中之750a、750b、750l、750m和750n)。施加到傳遞儲存單元門上之電壓要確保傳遞電晶體可接通，無需考慮它們浮體區之電位。需要將傳遞儲存單元接通，原因在於在串聯方式中，電流從BL電極74流向SL電極72(或者從SL電極72流向BL電極74)，因此電流會流經各個儲存單元750。因此，傳遞儲存單元會將施加到SL電極72和BL電極74上之電位傳遞到選定之儲存單元750c之源極區20b和漏極區20c。例如，儲存單元750n會將施加到BL電極74上之電壓傳遞給連接到儲存單元750n(和750m)之區域20m。儲存單元750m會隨後將該電壓傳遞給連接到儲存單元750l上之區域20l。相鄰之傳遞儲存單元隨後會傳遞施加到BL電極74上之電壓，直到該電壓達到選定之儲存單元750c之區域20c。
在特定之非限制性之實例中，向選定之儲存單元750c中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+0.4伏特之電位，向選定之WL電極70上施加大約+1.2伏特之電位，向WL傳遞電極70上施加大約+3.0之電位並向襯底電極 78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上：向SL電極72(圖109A中沒顯示未選定之SL電極72)上施加大約0.0伏特電位，向BL電極74施加大約0.0伏特電位，向WL傳遞電極之外之其他WL電極70(圖109A未顯示)施加大約0.0伏特電位並向襯底電極78上施加大約0.0伏特之電位。圖108和109A至109B展示了儲存陣列780中選定之和未選定之儲存單元之偏壓條件。然而，這些電壓電平可能會有所變化。
在這些條件下，向選定之儲存單元750c之門60施加大約+1.2伏特電壓，0.00伏特和0.4伏特電壓會分別被傳遞到選定之儲存單元750c之區域20b和區域20c中，類似於圖94A所示之讀出條件。如前文所述，傳遞儲存單元處於偏壓狀態，以便其通道可導電。因此，從儲存串500之BL電極74和SL電極72流出之電流取決於選定之儲存單元750c之浮體區24之電位。如果儲存單元750c處於狀態“1”，並在浮體區24中存有空穴，比起處於狀態“0”，在浮體區24中不存在空穴之儲存單元750c，該儲存單元之閾值電壓(即當電晶體被接通時之門電壓)將較低，相應地電流較高。
檢測電路/讀出電路90通常被連接到儲存陣列780之BL電極74上(即圖109B中所示之讀出電路)。可利用該電路確定儲存單元之資料狀態。在《帶浮體儲存單元之18.5ns128MbSOIDRAM》(作者：Ohsawa等人；頁碼： 458~459，609；IEEE國際固態電路會議，2005)中給出了檢測電路之範例。這些內容也被完整地合併進本檔中供參考。
借助圖110至111對寫入“0”操作進行描述。顯示之偏壓條件包括：向SL電極72施加零電壓，向WL電極70施加零電壓，向BL電極74施加負電壓，而襯底電極78被接地。在這些條件下，儲存串中各個儲存單元之浮體24和區域20之間之p-n接頭為正向偏壓，避免浮體24中出現空穴。在特定之非限制性之實例中，向電極74施加大約-1.2伏特電壓，向電極70施加大約0.0伏特電壓，向電極72施加大約0.0伏特電壓並向電極78施加大約0.0伏特電壓。或者，向WL電極70上施加正電壓，確保施加到BL電極74上之負電壓可傳遞到儲存串500中所有之儲存單元。然而，如前文所述，這些電壓電平可能會在保持施加電荷之間之相對關係時有所變化。
另外一種寫入“0”操作允許進行單個之位寫入，詳見圖112A至112B。具體方法是向BL電極74上施加負電壓，向SL電極72上施加零電壓，向襯底電極78上施加零電壓並向WL傳遞電極施加正電壓。首先將選定之WL電極進行接地，直至施加到SL電極72和BL電極上之電壓可分別到達選定之儲存單元750c之區域20b和區域20c。隨後，將選定之WL電極70(在本範例中為70c)之電位升高到正電壓，並確保要高於施加到WL傳遞電極上之正電壓。在這些條件下，選定之儲存單元(即圖 112A至112B中之儲存單元750c)之門將會被施加正電壓，隨後浮體24電位將會通過電容耦合在施加到WL電極70上之正電壓之基礎上有所升高。傳遞儲存單元(即儲存單元750l、750m和750n)將施加到BL電極74上之負電壓傳遞給儲存單元750c之區域20c，而傳遞儲存單元750a和750b將施加到SL電極72上之零電壓傳遞給儲存單元750c之區域20b。在這些條件下，選定之儲存單元750c之偏壓條件類似於圖99A中描述之條件。由於浮體24電位升高和施加到BL電極74上之負電壓之原因，浮體24c和區域20c之間之p-n接頭為正向偏壓，避免浮體24中出現空穴。要降低對儲存陣列780中其他儲存單元750之不必要之寫入“0”干擾，要按照下列方法對施加之電位進行優化：如果狀態“1”之浮體24電位被稱為VFB1，那麼應對施加到WL電極70上之電壓進行配置，以將浮體24之電位增加VFB1/2，而施加到BL電極74上之電位為-VFB1/2。對施加到傳遞儲存單元之WL電極之電壓進行優化，確保具有足夠高之電壓以將施加之負電壓傳遞到BL電極74上；但電壓也不能過高，以避免傳遞儲存單元之浮體24之電勢變得過高，這樣可避免在處於狀態“1”之傳遞儲存單元中出現空穴。將施加之零電壓傳遞給SL電極72(即位於選定之WL電極70c左側之WL傳遞電極，如圖112A中之70a和70b)之WL傳遞電極上被施加之正電壓要高於將施加之負電壓傳遞給BL電極74(即位於選定之WL電極70c右側之WL傳遞電極)之WL傳遞電 極上被施加之電壓。原因在於，與施加到電極74上之負電壓相比，施加到電極72上之電壓較高，可能需要更高之傳遞門電壓，以便將傳遞電晶體接通。
在特定之非限制性之實例中，向儲存串500中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約0.2伏特之電位，向選定之WL電極70上施加大約+0.5伏特之電位，向WL傳遞電極70上施加大約+0.2之電位並向襯底電極78上施加大約0.0伏特之電位。同時，向未選定之SL電極72上施加大約0.0伏特電位，向未選定之BL電極74上施加大約0.0伏特電位，向未選定之WL電極70(非傳遞電極)上施加大約0.0伏特電位並向未選定之電極78上施加大約0.0伏特電位。圖112A展示了選定之儲存串500中之選定之傳遞儲存單元之偏壓條件，而圖112B展示了儲存陣列780中選定之和未選定之儲存單元之偏壓條件，其中儲存單元750c是選定之儲存單元。然而，這些電壓電平可能會有所變化。
在這些偏壓條件下，向選定之儲存單元750c之門60上施加正電壓，而施加到BL電極74上之負電壓將被傳遞到選定之儲存單元750c之區域20c中，施加到SL電極72上之零電壓將被傳遞到選定之儲存單元750c之區域20b中。該條件類似於圖99A中描述之條件，可避免儲存單元750c之浮體24中出現空穴。
可通過上述之碰撞電離之方法在儲存單元750上進行 寫入“1”操作。例如《帶增強浮體效應之新型1TDRAM儲存單元》(作者：林和常；頁碼：23~27；IEEE儲存技術、設計和測試研討會，2006)就描述了這種方法。本檔也加入了其中之相關內容。或者也可以通過帶對帶穿遂機制在儲存單元750上進行寫入“1”操作。例如《使用小功率和高速埋置記憶體門引發漏極洩漏(GIDL)電流設計無電容器1T-DRAM儲存單元》(作者：Yoshida等人；頁碼：913~918；國際電子器件會議，2003)就描述了這種方法。本檔也加入了其中之相關內容。
使用帶對帶穿遂機制進行寫入“1”操作過程中選定之儲存單元750之偏壓條件範例見圖113A和113B。向選定之WL電極70上施加負偏壓，向WL傳遞電極70上施加正電壓，向SL電極72(以及所有之SL電極72)施加零電壓，向選定之BL電極74上施加正偏壓(向未選定之BL電極74施加零電壓)，而襯底電極78被接地。這些條件導致在選定之儲存單元(即圖113A至113B中之儲存單元750c)之浮體24上出現空穴注入。
在特定之非限制性之實例中，向選定之儲存串500中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+1.2伏特之電位，向選定之WL電極70上施加大約-1.2伏特之電位，向WL傳遞電極70上施加大約+3.0之電位並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上：向SL電極72上施加大約0.0伏特電位，向BL 電極74上施加大約0.0伏特電位，向未選定之WL電極70(非傳遞電極)(圖113B中未顯示)上施加大約0.0伏特電位並向襯底電極78上施加大約0.0伏特電位。圖113A展示了選定之儲存串500中之選定之傳遞儲存單元之偏壓條件，而圖113B展示了儲存陣列780中選定之和未選定之儲存單元之偏壓條件，其中儲存單元750c是選定之儲存單元。然而，這些電壓電平可能會有所變化。
在這些偏壓條件下，向選定之儲存單元750c之門60上施加負電壓，而施加到BL電極74上之正電壓將被傳遞到選定之儲存單元750c之區域20c中，施加到SL電極72上之零電壓將被傳遞到選定之儲存單元750c之區域20b中。該條件類似於圖101A中描述之條件，可避免儲存單元750c之浮體24中出現空穴注入。
碰撞電離寫入“1”操作過程中選定之儲存單元750之偏壓條件範例見圖114A至114B。向選定之WL電極70上施加正偏壓，向WL傳遞電極70上施加比施加到選定之WL電極70上之正電壓更高之正電壓，向SL電極72(包括選定之SL電極72和其他所有之SL電極72)上施加零電壓，向選定之BL電極74上施加正偏壓(向未選定之BL電極上施加零電壓)，而襯底電極78被接地。這些條件導致在選定之儲存單元(即圖114A至114B中之儲存單元750c)之浮體24上出現空穴注入。
在特定之非限制性之實例中，向選定之儲存串500中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之 電位，向BL電極74上施加大約+1.2伏特之電位，向選定之WL電極70上施加大約+1.2伏特之電位，向WL傳遞電極70上施加大約+3.0之電位並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上(即選定之儲存單元所在之儲存串以外之儲存串中之電極)：向SL電極72上施加大約0.0伏特電位，向BL電極74上施加大約0.0伏特電位，向WL電極70(圖114B中未顯示)上施加大約0.0伏特電位並向襯底電極78上施加大約0.0伏特電位。圖114A展示了選定之儲存串500中之選定之傳遞儲存單元之偏壓條件，而圖114B展示了儲存陣列780中選定之和未選定之儲存單元之偏壓條件，其中儲存單元750c是選定之儲存單元。然而，這些電壓電平可能會有所變化。
利用交替寫入和驗證演算法可進行多級寫入操作，其中首先將寫入脈衝施加到儲存單元750上，接著再進行寫入操作，以驗證是否已達到預期之儲存狀態。如果還沒有達到預期之儲存狀態，向儲存單元750上施加新之寫入脈衝，接下來再進行寫入驗證操作。重複進行以上操作，直到達到預期之儲存狀態。
例如，利用帶對帶熱空穴注入，向BL電極74施加正電壓，向SL電極72上施加零電壓，向選定之WL電極70上施加負電壓，向WL傳遞電極上施加正電壓，並向襯底電極78上施加零電壓。向BL電極74上施加不同幅值之正電壓，以便向浮體24中寫入不同之狀態。這樣就會 導致不同之浮體電位24，與不同之正電壓或已施加到BL電極74上之正電壓脈衝數量相對應。在特定之非限制性之實例中，通過施加如下偏壓條件進行寫入操作：向SL電極72上施加大約0.0伏特之電位，向選定之WL電極70上施加大約-1.2伏特之電位，向WL傳遞電極70上施加大約+3.0之電位並向襯底電極78上施加大約0.0伏特之電位，同時施加到BL電極74上之電位將會遞增。例如，在非限制性之實例中，首先向BL電極74施加25毫伏電位，隨後進行讀出驗證操作。如果讀出驗證動作表明儲存單元電流已經達到預期之狀態(儲存單元電流已達到與00、01、10或11狀態相對應之狀態)，那麼可結束多級寫入操作。如果尚未達到預期之狀態，那麼應提高施加到BL電極74上之電壓。例如從25毫伏提高到50毫伏。隨後再進行一次讀出驗證操作，並重複操作該過程，直至達到預期之狀態。然而，上述之電壓電平可能會有所變化。寫入操作過後進行讀出操作，以驗證儲存狀態。
儲存串500可用作平面儲存單元，例如圖91A和106A中所示之實例；也可用作鰭型三維儲存單元，例如圖115A至115B中所示之實例。還可以對其進行變化，更改或使用替換儲存單元750，不會偏離本發明之範圍及其功能性。
現在我們來看一下圖23，其中展示了符合本發明實例之一個儲存單元150。儲存單元在第一導電類型(例如p型導電)之大塊襯底12上製作。在襯底12上還提供了 第二導電類型(例如n型導電)之隱埋層22，隱埋在襯底12中，如圖所示。可通過離子注入工序在襯底12之材料上形成隱埋層22。或者，也可以通過外延生長之方式形成隱埋層22。
襯底12上存在第一個使用第二導電類型之區域16。該區域暴露在表面14上。襯底12上還存在第二個使用第二導電類型之區域18。該區域同樣也暴露在表面14上並與第一個區域16隔開。按照目前業界已知之並通常採用之離子注入工藝，在組成襯底12之材料上採取離子注入工藝形成第一個區域16與第二個區域18。或者，可使用固態擴散工藝形成第一個區域16與第二個區域18。
使用第一導電類型(例如p型導電類型)之浮體區24受到表面14、第一個區域16與第二個區域18、絕緣層26和隱埋層22之限制。舉例來說，絕緣層26(即淺槽絕緣層(STI))可採用二氧化矽材質。在將多個儲存單元150連接在陣列180中時，絕緣層26可使儲存單元150與鄰近之儲存單元150相絕緣。可通過在組成襯底12之材料上採取離子注入工藝之方法形成浮體區24，或者採取外延生長法。門60置於區域16和區域18之間，位於表面14上方。門60通過絕緣層62與表面14絕緣。絕緣層62之材質可選擇二氧化矽和/或其他之介電材料，例如高介電係數材料，包括但不僅限於過氧化鉭、三氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。門60之材質可選擇多晶矽材料或者金屬柵電極，例如鎢、鉭、鈦和它們之氮化 物。
儲存單元150可進一步分為文字線(WL)電極70(通過電力方式連接到門60上)，源線(SL)電極72(通過電力方式連接到區域16上)、位元線(BL)電極74(通過電力方式連接到區域18上)、隱埋井(BW)電極76(連接到隱埋層22上)和襯底電極78(通過電力方式連接到位於絕緣體22下方之襯底12上)。
在《借助低成本eDRAM應用程式之CMOS90nm技術構建量化1T-Bulk器件》(作者：Ranica等人；頁碼：38~41，技術卷；VLSI技術摘要和論文集，2005)以及題為《維持帶電浮體電晶體之半導體記憶體之狀態之方法》之申請書(序號：12/797,334)中詳細描述了儲存單元150之操作。這些內容也被完整地合併進本檔中供參考。
儲存單元之狀態通過浮體24中之電荷來表示。如果儲存單元150在浮體區24中存有空穴，那麼這個儲存單元150之閾值電壓(即當電晶體被接通時之門電壓)要比在浮體區24中不存在空穴之儲存單元150之閾值電壓要低。
如上圖25所示，本儲存單元150實例本身就帶有n-p-n雙極器件130a和130b，由隱埋井區22、浮體24、SL區16和BL區18組成。可通過向BW電極76上施加正反向偏壓，使電極72和/或電極74接地之方法，利用n-p-n雙極器件130a和130b進行保持操作。如果浮體24帶正電荷(即處於狀態“1”)，由SL區16、浮體24和隱埋井 區22組成之雙極電晶體130a將會被接通，同時由BL區18、浮體24和隱埋井區22組成之雙極電晶體130b也將會被接通。
一部分雙極電晶體電流接下來會流入浮體區域24(通常稱為“基極電流”)並保持狀態“1”資料。可通過將隱埋井區22、浮體區域24和區域16/18組成之雙極器件130a和130b設計為低增益型雙極器件之方法提高保持操作之效率，而雙極增益可定義為從BL電極76中流出之集電極電流與流進浮體區域24中之基極電流之間之比率。
對於狀態“0”資料中之儲存單元來說，將不會接通雙極器件130a和130b，隨後也不會有基極空穴電流流入浮體區域24。因此，狀態“0”中之儲存單元將保持在狀態“0”。
施加到儲存單元150以進行保持操作之偏壓條件範例包括：向BL電極74上施加零電壓，向SL電極72上施加零電壓，向WL電極70上施加零電壓或負電壓，向BW電極76上施加正電壓並向襯底電極78上施加零電壓。在特定之非限制性之實例中，向電極72施加大約0.0伏特電壓，向電極74施加大約0.0伏特電壓，向電極70施加大約0.0伏特電壓，向電極76施加大約+1.2伏特電壓並向電極78施加大約0.0伏特電壓。然而，這些電壓電平可能會有所變化。
圖116A展示了固有之n-p-n雙極器件130之能帶示 意圖，此時浮體區24帶正電荷，隱埋井區22被施加正偏壓。虛線表示n-p-n電晶體130各個區域中之費密能級。費密能級位於實線17(表示價能帶之頂部，能帶隙之底部)和實線19(表示導電帶之底部，能帶隙之頂部)之間之能帶隙中。浮體區24中之正電荷降低了流入浮體區24(n-p-n雙極器件之基極區)中之電子流之能量壘。一旦電子注入進浮體區24，由於施加到隱埋井區22上正偏壓之作用，將會湧入隱埋井區22(連接到BW電極76上)。由於正偏壓之原因，電子注入速度會加快，通過碰撞電離機制產生熱載子(熱空穴和熱電子對)。由此產生之熱電子會流入BW電極76，而產生之熱空穴會隨後流入浮體區24。這個過程重新將電荷儲存到浮體24上，達到最高水準；並且將可以保持儲存在浮體區24中之電荷。這樣可確保n-p-n雙極器件130處於接通狀態，直到通過BW電極76將正偏壓施加到隱埋井區22中。
如果浮體24帶中性電荷(浮體24上之電壓與接地之位元線區16上之電壓相等)，即處於與狀態“0”對應之狀態，雙極器件不會被接通，相應地也就沒有基極空穴電流流入浮體區24。因此，狀態“0”中之儲存單元將保持在狀態“0”。
圖116B展示了固有之n-p-n雙極器件130之能帶示意圖，此時浮體區24帶中性電荷，隱埋井區22被施加偏壓。在這種狀態下，受實線17A和19A限制之能帶隙之能級在n-p-n雙極器件130之各個區域均有所不同。由於 浮體區24之電位和位線區16之電位相同，因而費密能級恒定不變，從而在位線區16和浮體區24之間產生能量壘。實線23表示位線區16和浮體區24之間之能量壘，供參考。能量壘可防止電子流從位線區16(連接到BL電極74上)流向浮體區24。因此，n-p-n雙極器件130會保持斷開。
儘管圖25、116A和116B中之實例將雙極器件130稱為n-p-n電晶體，具有一般技藝之人可將隨時考慮將第一導電類型和第二導電類型互換，並顛倒施加之電壓之相對值。儲存單元150應包含雙極器件130，它是p-n-p電晶體。選擇p-n-p電晶體作為範例，以簡化圖25、116A和116B之說明。這項選擇不以任何方式受到限制。此外，圖25、116A和116B中之討論使用了雙極器件130b(由位線區18、浮體區24和隱埋井區22組成)。該原理也適用於雙極器件130a(由源線區16、浮體區24和隱埋井區22組成)。
可通過監控儲存單元150之電流來檢測浮體24中儲存之電荷。如果儲存單元150處於狀態“1”，並在浮體區24中存有空穴，比起處於狀態“0”，在浮體區24中不存在空穴之儲存單元150，該儲存單元之閾值電壓(即當電晶體被接通時之門電壓)將較低，相應地儲存單元電流(即從BL電極流向SL電極之電流)較高。讀出操作範例在以下檔中有詳細描述：在《使用小功率和高速埋置記憶體門引發漏極洩漏(GIDL)電流設計無電容器1T-DRAM儲 存單元》(作者：Yoshida等人；頁碼：913~918；國際電子器件會議，2003)；《帶浮體儲存單元之18.5ns128MbSOIDRAM》(作者：Ohsawa等人；頁碼：458~459，609；IEEE國際固態電路會議，2005)；美國專利號：7,301,803《帶有電浮體電晶體之儲存單元之雙極讀出技術》。這些內容也被完整地合併進本檔中供參考。
可通過施加以下偏壓條件在儲存單元150上進行讀出操作：向BW電極76上施加零電壓，向SL電極72上施加零電壓，向選定之BL電極74上施加正電壓，向選定之WL電極70上施加之正電壓要高於向選定之BL電極74上施加之正電壓，向襯底電極78上施加零電壓。當儲存單元150處於儲存單元150之陣列180中時(詳見圖117)，未選定之BL電極74將保持零電壓，未選定之WL電極70將保持零電壓或負電壓。如圖117所示，在特定之非限制性之實例中，向電極72施加大約0.0伏特電壓，向電極74a施加大約+0.4伏特電壓，向選定之電極70a施加大約+1.2伏特電壓，向電極76施加大約0.0伏特電壓並向電極78施加大約0.0伏特電壓。
現在我們參考圖118對儲存單元150之寫入“0”操作進行描述。在這個範例中，為了向儲存單元150進行寫入“0”操作，向SL電極72上施加負電壓，向BL電極74上施加零電壓，向WL電極70上施加零電壓或負電壓，向BW電極76上施加零電壓或正電壓並向襯底電極78上施加零電壓。未被統一連接到選定之儲存單元150a上之未 選定儲存單元150之SL電極72將會保持接地。在這些條件下，浮體24和區域16之間之p-n接頭為正向偏壓，避免浮體24中出現空穴。在特定之非限制性之實例中，向電極72施加大約-1.2伏特電壓，向電極74施加大約0.0伏特電壓，向電極70施加大約0.0伏特電壓，向電極76施加大約0.0伏特電壓並向電極78施加大約0.0伏特電壓。然而，如前文所述，這些電壓電平可能會在保持施加電荷之間之相對關係時有所變化。在這些條件下，所有共用同一個SL電極72之儲存單元將被寫入狀態“0”。
可通過向BL電極74(而非在SL電極72)上施加負偏壓之方法進行寫入“0”操作。SL電極72將被接地，向BW電極76上施加零電壓或正電壓，向襯底電極78上施加零電壓，向WL電極70上施加零電壓或負電壓。在這些條件下，所有共用同一個BL電極74之儲存單元將被寫入狀態“0”。
圖118中所指之寫入“0”操作有一個缺點，那就是共用同一個SL電極72或者同一個BL電極74之所有儲存單元150將會同時被寫入。如此一來，也就不允許進行單個之位寫入，即寫入到單個之儲存單元150之儲存位元中。要向不同之儲存單元150中寫入多個資料，首先在所有之儲存單元上執行寫入“0”操作，接下來再在一個或多個選定之位上執行寫入“1”操作。
另外一種寫入“0”操作允許進行單個之位寫入。與前文圖118中所示之寫入“0”操作不同，這種方法是向WL 電極70上施加正電壓，向BL電極74上施加負電壓，向SL電極72上施加零電壓或正電壓，向BW電極76上施加零電壓或正電壓，並向襯底電極78上施加零電壓。圖119展示了這種方法之範例。在這些條件下，浮體24之電位會通過電容耦合在施加到WL電極70之正電壓基礎上有所升高。由於浮體24電位升高和施加到BL電極74上之負電壓之原因，浮體24和區域18之間之p-n接頭為正向偏壓，避免浮體24中出現空穴。施加到選定之WL電極70和選定之BL電極74上之偏壓會潛在地影響未選定之儲存單元150(與選定之儲存單元150共用同一個WL電極或BL電極)之狀態。要降低對儲存陣列180中其他儲存單元150之不必要之寫入“0”干擾，要按照下列方法對施加之電位進行優化：如果狀態“1”之浮體24電位被稱為VFB1，那麼應對施加到WL電極70上之電壓進行配置，以將浮體24之電位增加VFB1/2，而施加到BL電極74上之電位為-VFB1/2。這樣就將狀態“‘1”中未選定之儲存單元150(與選定之儲存單元150共用同一個BL電極)中之浮體24電位從VFB1變為VFB1/2。對於與選定之儲存單元150共用同一個WL電極之處於狀態“0”之儲存單元150來說，除非浮體24電位增加得很多(例如，至少增加VFB/3，見下文)，否則n-p-n雙極器件130a和130b將不會被接通)；或者基極保持電流足夠低，不能夠使浮體24電位隨著寫入操作時間之變化而增加。根據本發明可以確定之是，如果浮體24電位增加VFB/3之 話，這個增加量就足夠低，可以抑制浮體24電位之增加。可向SL電極72上施加正電壓，以進一步降低不必要之寫入“0”操作對儲存陣列中其他儲存單元150之干擾。未選定之儲存單元將處於保持狀態，也就是說向WL電極70上施加零電壓或負電壓，向BL電極74上施加零電壓。
在特定之非限制性之實例中，對於選定之儲存單元150來說，向電極72施加大約0.0伏特電壓，向電極74施加大約0.2伏特電壓，向電極70施加大約+0.5伏特電壓，向電極76施加大約0.0伏特電壓並向電極78施加大約0.0伏特電壓。對於與選定之儲存單元150不共用同一個WL電極或者BL電極之未選定儲存單元來說，向電極72施加大約0.0伏特電壓，向電極74施加大約0.0伏特電壓，向電極70施加大約0.0伏特電壓，向電極76施加大約0.0伏特電壓並向電極78施加大約0.0伏特電壓。圖119展示了前文所述之陣列180中選定之儲存單元150和其他儲存單元150之偏壓條件。然而，這些電壓電平可能會有所變化。
可通過上述之碰撞電離之方法在儲存單元150上進行寫入“1”操作。例如《帶增強浮體效應之新型1TDRAM儲存單元》(作者：林等人；頁碼：23~27；IEEE儲存技術、設計和測試研討會，2006)就描述了這種方法。本檔也加入了其中之相關內容。或者也可以通過帶對帶穿遂機制在儲存單元150上進行寫入“1”操作。例如《使用小功 率和高速埋置記憶體門引發漏極洩漏(GIDL)電流設計無電容器1T-DRAM儲存單元》(作者：Yoshida等人；頁碼：913~918；國際電子器件會議，2003)就描述了這種方法。本檔也加入了其中之相關內容。
使用帶對帶穿遂機制進行寫入“1”操作過程中選定之儲存單元150之偏壓條件範例見圖120A。施加到WL電極70(在圖120A中是70a)上之負偏壓和施加到BL電極74(在圖120A中是74a)上之正偏壓導致選定之儲存單元150(在圖120A中是150a)之浮體24出現空穴注入。在寫入“1”操作過程中，SL電極72(在圖120A中是72a)和襯底電極78(在圖120A中是78a)被接地；可向BW電極76(在圖120A中是76a)上施加零電壓或正電壓(正如我們在前文保持操作中所討論之，可施加正電壓，以保持最終在浮體24上得到之正電荷)。未選定之WL電極70(在圖31A中是70n)和未選定之BL電極74(在圖120A中是74n)將保持接地。
在特定之非限制性之實例中，向選定之儲存單元150a中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+1.2伏特之電位，向WL電極70上施加大約-1.2伏特之電位，向BW電極70上施加大約0.0伏特之電位，並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上：向SL電極72上施加大約0.0伏特電位，向BL電極74上施加大約0.0伏特電位，向WL電極70上 施加大約0.0伏特電位，向BW電極76上施加大約0.0伏特電位(或施加+1.2伏特電位，使未選定之儲存單元進行保持操作)並向襯底電極78上施加大約0.0伏特電位。圖120A展示了選定之儲存單元150之偏壓條件。然而，這些電壓電平可能會有所變化。
圖102B展示了在碰撞電離寫入“1”操作過程中選定之儲存單元150(150a)和未選定之儲存單元150(150b、150c和150d)之偏壓條件。向選定之WL電極70(即圖120B中之70a)施加正電壓，向選定之BL電極74(即圖120B中之74a)施加正電壓。將SL電極72(即圖120B中之72a)、BW電極76(即圖120B中之76a)和襯底電極78(即圖120B中之78a)接地。這些條件會在溝道區中形成足以產生熱電子之側向電場，隨後會產生電子對和空穴對。接下來空穴被注入到選定之儲存單元浮體區24中。未選定之WL電極70和未選定之BL電極74被接地，而未選定之BW電極可以接地或者向其施加正電壓，以保持未選定之儲存單元之狀態。
在特定之非限制性之實例中，向選定之儲存單元150a中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+1.2伏特之電位，向WL電極70上施加大約+1.2伏特之電位，向BW電極76施加大約0.0伏特電壓，並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上：向SL電極72上施加大約0.0伏特電位，向BL 電極74上施加大約0.0伏特電位，向WL電極70上施加大約0.0伏特電位，向BW電極76上施加大約0.0伏特電位(或施加+1.2伏特電位，使未選定之儲存單元進行保持操作)並向襯底電極78上施加大約0.0伏特電位。圖120B展示了選定之儲存單元150之偏壓條件。然而，這些電壓電平可能會有所變化。
圖121A展示了儲存串520之典型示意圖，包括多個以串聯方式連接在一起之儲存單元150；而圖121B展示了儲存單元陣列180之俯視圖。該俯視圖展示了SL電極72和BL電極74之間之儲存單元520之兩個儲存串。儘管圖121B以示意圖說明了一個含有兩個儲存串之陣列，但需要指出之是，本發明並不局限於兩個儲存串。原因在於也可以以上述同樣之方式製作一個或兩個以上儲存串。每個儲存串520包括連接到NAND結構上之多個儲存單元150，其中這些儲存單元150以串聯方式連接起來，形成儲存單元之一個儲存串。串聯時，相同之電流流經各個儲存單元150，從BL電極74流到SL電極72，或者反過來。儲存串500包括“n”個儲存單元750，其中“n”是正整數，通常介於8和64之間。在一個範例中，n至少要等於16。然而，這個數字也有可能低於8-例如可能等於2，或者高於64。位於儲存串一端之第二導電類型之區域18被連接到BL電極74上，而位於儲存串另外一端之第二導電類型之源極區域16被連接到SL電極72上。
每個儲存單元電晶體150包括第一導電類型之浮體區 24，第二導電類型之第一個區域20和第二個區域20(相當於上述之儲存單元150之單個儲存單元實例中之第一個區域16和第二個區域18)。它們被互相隔開，形成溝道區。儲存串520中相鄰之儲存單元之區域20通過導電區64被連接到一起。
隱埋層22將浮體區24和大塊襯底絕緣，而絕緣層26將位於相鄰儲存單元150之間之浮體區24絕緣。在浮體24之表面上方放置門60。該門位於第一個區域20和第二個區域20之間。門60和浮體24之間存有絕緣層62，以便將門60和浮體24絕緣。
圖121C展示了一個儲存陣列180之等效電路之範例。儲存陣列180包括儲存串520a、儲存串520b和一些其他之儲存串。在圖121C中，儲存單元被排列成柵格，儲存陣列180之行可借助WL電極70確定，而列可通過BL電極74確定。每列中之多個儲存單元150以串聯方式連接起來，形成儲存串520。相鄰之列被絕緣區之列分開，例如淺槽絕緣層(STI)。
下文將描述儲存串520之儲存單元操作情況。我們可以看到，這個儲存串520實例之操作原理與上文所描述之儲存串500之操作原理類似。其中儲存串520中之反向偏壓電極76可用於進行保持操作。在有些實例中，儲存串520末端之電晶體(即圖121A中之儲存單元150a和150n)可設計成儲存串520之讀取電晶體，而儲存在關聯浮體24(即圖121A範例中之24a和24n)中之電荷未能 讀出。
可參考圖122、圖123A和123B對讀出操作進行描述。可通過施加以下偏壓條件之方式進行讀出操作。在本範例中選擇儲存串520a中之儲存單元150c進行舉例說明：向選定之BL電極74上施加正電壓，向選定之WL電極70上施加之正電壓要高於向選定之BL電極74上施加之正電壓，向選定之SL電極72上施加零電壓，向BW電極76上施加零電壓或正電壓並向襯底電極78上施加零電壓。如圖123A所示，未選定之BL電極74將保持零電壓，未選定之SL電極72將保持零電壓。向WL傳遞電極70a、70b、70l、70m和70n上施加正電壓，這一正電壓要高於施加在選定之WL電極70c上之正電壓(見圖122和123A至123B)。WL傳遞電極連接到傳遞儲存單元之門上，即通過串聯方式連接到選定之儲存單元150c上之未選定之儲存單元(即圖122中之150a、150b、150l、150m和150n)。施加到傳遞儲存單元門上之電壓要確保傳遞電晶體可接通，無需考慮它們浮體區之電位。需要將傳遞儲存單元接通，原因在於在串聯方式中，電流從BL電極74流向SL電極72(或者從SL電極72流向BL電極74)，因此電流會流經各個儲存單元150。因此，傳遞儲存單元會將施加到SL電極72和BL電極74上之電位傳遞到選定之儲存單元150c之源極區20b和漏極區20c。例如，儲存單元150n會將施加到BL電極74上之電壓傳遞給連接到儲存單元150n(和150m)之區域20m。儲存 單元150m會隨後將該電壓傳遞給連接到儲存單元150l上之區域20l，等等。相鄰之傳遞儲存單元隨後會傳遞施加到BL電極74上之電壓，直到該電壓達到選定之儲存單元50c之區域20c。
在特定之非限制性之實例中，向選定之儲存單元150中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+0.4伏特之電位，向選定之WL電極70上施加大約+1.2伏特之電位，向WL傳遞電極70上施加大約+3.0之電位，向BW電極76上施加大約0.0之電位並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上：向SL電極72上施加大約0.0伏特電位，向BL電極74上施加大約0.0伏特電位，向WL電極70(非WL傳遞電極)上施加大約0.0伏特電位，向BW電極76上施加大約0.0伏特電位(或向BW電極76上施加+1.2伏特電位，以保持未選定之儲存單元之狀態)並向襯底電極78上施加大約0.0伏特電位。圖123A至123B展示了儲存陣列180中選定之和未選定之儲存單元之偏壓條件。然而，這些電壓電平可能會有所變化。
在這些條件下，向門60c施加大約+1.2伏特電壓，0.00伏特和0.4伏特電壓會分別被傳遞到選定之儲存單元150c之區域20b和區域20c中，類似於圖117所示之讀出條件。如前文所述，傳遞儲存單元處於偏壓狀態，以便其通道可導電。因此，從儲存串520之BL電極74和SL電 極72流出之電流取決於選定之儲存單元150c之浮體區24之電位。如果儲存單元150c處於狀態“1”，並在浮體區24中存有空穴，比起處於狀態“0”，在浮體區24中不存在空穴之儲存單元150c，該儲存單元之閾值電壓(即當電晶體被接通時之門電壓)將較低，相應地電流較高。
如圖123B所示，接下來使用固定在BL電極74上之讀出電路90對從BL電極74流向SL電極72之電流進行測量或檢測。如圖123B所示，通過將儲存狀態與標準信號發生器電路92(連接到儲存串520R中之參比電池上)所產生之參考值相比較可以確定儲存狀態。
參考圖124至125對寫入“0”操作進行描述，施加如下偏壓條件：向SL電極72施加零電壓，向WL電極70施加零電壓，向BL電極74施加負電壓，而BW電極76和襯底電極78被接地。在這些條件下，儲存串中各個儲存單元之浮體24和區域20之間之p-n接頭為正向偏壓，避免浮體24中出現空穴。在特定之非限制性之實例中，向電極74施加大約-1.2伏特電壓，向電極70施加大約0.0伏特電壓，並向電極72、76和78上施加大約0.0伏特電壓。也可以向WL電極70上施加正電壓，確保施加到BL電極74上之負電壓可傳遞到儲存串520中所有之儲存單元。然而，如前文所述，這些電壓電平可能會在保持施加電荷之間之相對關係時有所變化。
另外一種寫入“0”操作允許進行單個之位寫入，詳見圖126至127。具體方法是向BL電極74上施加負電壓， 向SL電極72上施加零電壓，向BW電極76上施加零電壓，向襯底電極78上施加零電壓並向WL傳遞電極施加正電壓。首先將選定之WL電極進行接地，直至施加到SL電極72和BL電極上之電壓可分別到達選定之儲存單元150c之區域20b和區域20c。隨後，將選定之WL電極70之電位升高到正電壓，並確保要高於施加到WL傳遞電極上之正電壓。在這些條件下，選定之儲存單元(即圖126至127中之儲存單元150c)之門將會被施加正電壓，隨後浮體24電位將會通過電容耦合在施加到WL電極70上之正電壓之基礎上有所升高。傳遞儲存單元(即儲存單元150l、150m和750n)將施加到BL電極74上之負電壓傳遞給儲存單元150c之區域20c，而傳遞儲存單元150a和150b將施加到SL電極72上之零電壓傳遞給儲存單元150c之區域20b，這類似於圖119所示之條件。由於浮體24電位升高和施加到BL電極74上之負電壓之原因，浮體24c和區域20c之間之p-n接頭為正向偏壓，避免浮體24中出現空穴。要降低對儲存陣列180中其他儲存單元150之不必要之寫入“0”干擾，要按照下列方法對施加之電位進行優化：如果狀態“1”之浮體24電位被稱為VFB1，那麼應對施加到WL電極70上之電壓進行配置，以將浮體24之電位增加VFB1/2，而施加到BL電極74上之電位為-VFB1/2。對施加到傳遞儲存單元之WL電極之電壓進行優化，確保具有足夠高之電壓以將施加之負電壓傳遞到BL電極74上；但電壓也不能過高，以避免傳遞儲存單元 之浮體24之電勢變得過高，這樣可避免在處於狀態“1”之傳遞儲存單元中出現空穴。將施加之零電壓傳遞給SL電極72(即位於選定之WL電極70c左側之WL傳遞電極，如圖126中之70a和70b)之WL傳遞電極上被施加之正電壓要高於將施加之負電壓傳遞給BL電極74(即位於選定之WL電極70c右側之WL傳遞電極)之WL傳遞電極上被施加之電壓。原因在於，與施加到電極74上之負電壓相比，施加到電極72上之電壓較高，可能需要更高之傳遞門電壓，以便將傳遞電晶體接通。
在特定之非限制性之實例中，向儲存串520中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約0.2伏特之電位，向選定之電極70上施加大約+0.5伏特之電位，向WL傳遞電極70上施加大約+0.2之電位，向BW電極76上施加大約0.0伏特之電位，並向襯底電極78上施加大約0.0伏特之電位。向未選定之SL電極72上施加大約0.0伏特電位，向未選定之BL電極74上施加大約0.0伏特電位，向BW電極76上施加大約0.0伏特電位(或向BW電極76上施加+1.2伏特電位，使未選定之儲存單元進行保持操作)，向WL電極70(非WL傳遞電極)上施加大約0.0伏特電位，並向襯底電極78上施加大約0.0伏特電位。圖126至127展示了儲存陣列180中選定之和未選定之儲存單元之偏壓條件，其中儲存單元150c為選定之儲存單元。然而，這些電壓電平可能會有所變化。
在這些偏壓條件下，向選定之儲存單元150c之門60上施加正電壓，而施加到BL電極74上之負電壓將被傳遞到選定之儲存單元150c之區域20c中，施加到SL電極72上之零電壓將被傳遞到選定之儲存單元150c之區域20b中。該條件類似於圖119中描述之條件，可避免儲存單元150c之浮體24中出現空穴。
可通過上述之碰撞電離之方法在儲存單元150上進行寫入“1”操作。例如《帶增強浮體效應之新型1TDRAM儲存單元》(作者：林等人；頁碼：23~27；IEEE儲存技術、設計和測試研討會，2006)就描述了這種方法。本檔也加入了其中之相關內容。或者也可以通過帶對帶穿遂機制在儲存單元150上進行寫入“1”操作。例如《使用小功率和高速埋置記憶體門引發漏極洩漏(GIDL)電流設計無電容器1T-DRAM儲存單元》(作者：Yoshida等人；頁碼：913~918；國際電子器件會議，2003)就描述了這種方法。本檔也加入了其中之相關內容。
使用帶對帶穿遂機制進行寫入“1”操作過程中選定之儲存單元150之偏壓條件範例見圖128和129。向選定之WL電極70上施加負偏壓，向WL傳遞電極70上施加正電壓，向SL電極72施加零電壓，向BL電極74上施加正偏壓，向BW電極76上施加零偏壓，而襯底電極78被接地。這些條件導致在選定之儲存單元(即圖128至129中之儲存單元150c)之浮體24上出現空穴注入。
在特定之非限制性之實例中，向選定之儲存單元 150c中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+1.2伏特之電位，向選定之WL電極70上施加大約-1.2伏特之電位，向WL傳遞電極70上施加大約+3.0之電位，向BW電極76上施加大約0.0之電位並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上：向SL電極72上施加大約0.0伏特電位，向BL電極74上施加大約0.0伏特電位，向WL電極70(非WL傳遞電極)上施加大約0.0伏特電位，向BW電極76上施加大約0.0伏特電位(或向BW電極76上施加+1.2伏特電位，以保持未選定之儲存單元之狀態)並向襯底電極78上施加大約0.0伏特電位。圖129展示了儲存陣列180中選定之和未選定之儲存單元之偏壓條件，其中儲存單元150c為選定之儲存單元。然而，這些電壓電平可能會有所變化。
在這些偏壓條件下，向選定之儲存單元150c之門60上施加負電壓，而施加到BL電極74上之正電壓將被傳遞到選定之儲存單元150c之區域20c中，施加到SL電極72上之零電壓將被傳遞到選定之儲存單元150c之區域20b中。該條件類似於圖120A中描述之條件，可避免儲存單元150c之浮體24中出現空穴注入。
碰撞電離寫入“1”操作過程中選定之儲存單元150之偏壓條件範例見圖130A至130B。向選定之WL電極70上施加正偏壓，向WL傳遞電極70上施加比施加到選定之WL電極70上之正電壓更高之正電壓，向SL電極72 上施加零電壓，向選定之BL電極74上施加正偏壓，向BW電極76上施加零電壓，而襯底電極78被接地。這些條件導致在選定之儲存單元(即圖130A至130B中之儲存單元150c)之浮體24上出現空穴注入。
在特定之非限制性之實例中，向選定之儲存單元150c中施加如下偏壓條件：向SL電極72上施加大約0.0伏特之電位，向BL電極74上施加大約+1.2伏特之電位，向選定之WL電極70上施加大約+1.2伏特之電位，向WL傳遞電極70上施加大約+3.0之電位，向BW電極76上施加大約0.0之電位並向襯底電極78上施加大約0.0伏特之電位。而以下偏壓條件被施加到未選定之電極上：向SL電極72上施加大約0.0伏特電位，向BL電極74上施加大約0.0伏特電位，向WL電極70(非WL傳遞電極)上施加大約0.0伏特電位，向BW電極76上施加大約0.0伏特電位(或向BW電極76上施加+1.2伏特電位，以保持未選定之儲存單元之狀態)並向襯底電極78上施加大約0.0伏特電位。圖130B展示了儲存陣列180中選定之和未選定之儲存單元之偏壓條件，其中儲存單元150c為選定之儲存單元。然而，這些電壓電平可能會有所變化。
利用交替寫入和驗證演算法可進行多級寫入操作，其中首先將寫入脈衝施加到儲存單元150上，接著再進行寫入操作，以驗證是否已達到預期之儲存狀態。如果還沒有達到預期之儲存狀態，向儲存單元150上施加新之寫入脈 衝，接下來再進行寫入驗證操作。重複進行以上操作，直到達到預期之儲存狀態。
例如，利用帶對帶熱空穴注入，向BL電極74施加正電壓，向SL電極72上施加零電壓，向選定之WL電極70上施加負電壓，向WL傳遞電極上施加正電壓，向BW電極76上施加零電壓，並向襯底電極78上施加零電壓。向BL電極74上施加不同幅值之正電壓，以便向浮體24中寫入不同之狀態。這樣就會導致不同之浮體電位24，與不同之正電壓或已施加到BL電極74上之正電壓脈衝數量相對應。在特定之非限制性之實例中，通過施加如下偏壓條件進行寫入操作：向SL電極72上施加大約0.0伏特之電位，向選定之WL電極70上施加大約-1.2伏特之電位，向WL傳遞電極70上施加大約+3.0之電位，向BW電極76上施加大約0.0伏特之電位，並向襯底電極78上施加大約0.0伏特之電位，同時施加到BL電極74上之電位將會遞增。例如，在非限制性之實例中，首先向BL電極74施加25毫伏電位，隨後進行讀出驗證操作。如果讀出驗證動作表明儲存單元電流已經達到預期之狀態(儲存單元電流已達到與00、01、10或11狀態相對應之狀態)，那麼可結束多級寫入操作。如果尚未達到預期之狀態，那麼應提高施加到BL電極74上之電壓。例如從25毫伏提高到50毫伏。隨後再進行一次讀出驗證操作，並重複操作該過程，直至達到預期之狀態。然而，上述之電壓電平可能會有所變化。寫入操作過後進行讀出操作， 以驗證儲存狀態。
儲存串520可由多個平面儲存單元組成，例如圖23和121A中所示之實例；也可由鰭型三維儲存單元組成，例如圖32至33中所示之實例。還可以對其進行變化，更改或使用替換儲存單元150，不會偏離本發明之範圍及其功能性。
圖131A至131B中展示了儲存陣列880之另外一個實例。其中131A展示了儲存陣列880之俯視圖。儲存陣列包括位於SL電極72和BL電極74之間之儲存單元540之兩個儲存串。圖131B展示了儲存串540之橫截面圖。儘管圖131B以示意圖說明了一個含有兩個儲存串之陣列，但需要指出之是，本發明並不局限於兩個儲存串。原因在於也可以以上述同樣之方式製作一個或兩個以上儲存串。
儲存陣列之每個儲存串540包括連接到NAND結構上之多個儲存單元850，其中這些儲存單元850以串聯方式連接起來，形成儲存單元之一個儲存串。儲存串540包括“n”個儲存單元850，其中“n”是正整數，通常介於8和64之間。在一個範例中，n至少要等於16。然而，就像上述之實例並不局限於所述之範圍那樣，一個儲存串可能包括低於8個儲存單元，也有可能包括超過64個儲存單元。位於儲存串一端之第二導電類型之區域18通過觸點73被連接到BL電極74上，而位於儲存串另外一端之第二導電類型之源極區域16通過觸點71被連接到SL電極72 上。在有些實例中，儲存串540末端之電晶體(即圖131B中之儲存單元850a和850n)可設計成儲存串540之讀取電晶體，而儲存在關聯浮體24(即圖131B範例中之24a和24n)中之電荷未能讀出。
在圖131B中，儲存單元850可包括第一導電類型之襯底12，例如p型襯底。襯底12通常採用矽材質製作，而也有可能含有其他材料，例如鍺、矽鍺、砷化鎵、含碳納米管或其他之半導體材料。襯底12包含第二導電類型之隱埋層22，例如n型。可通過離子注入工序在襯底12之材料上形成隱埋層22。或者，也可以通過在襯底12頂部進行外延生長之方式形成隱埋層22。
第一導電類型(比如n型)之浮體區24被第二導電類型區域16(或區域18，或區域20)固定在頂部。絕緣層62被第二導電類型區域16(或區域18，或區域20)固定在側面。絕緣層30和26(例如淺槽絕緣層(STI))可採用二氧化矽材質如圖131B所示，第二導電類型之絕緣層30和區域16(或區域18，或區域20)使I-I’方向上之浮體區24絕緣；如圖131A所示，絕緣層28使II-II’方向上之浮體24絕緣。
襯底12上存在使用第二導電類型(例如n型)之區域16、18和20。這些區域暴露在表面14上。按照目前業界已知之並通常採用之離子注入工藝，在組成襯底12之材料上採取離子注入工藝形成區域16、18和20。或者，也可以採取固態擴散法形成區域16、18和20。儘管 區域16、18和20具有相同之導電類型(例如n型)，形成這些區域之摻雜濃度可以(但並非必須)不同。在圖131A和131B中，區域16和區域18位於儲存串540之一端，而區域20位於儲存串540之內部，將臨近之儲存單元850中臨近之浮體區24絕緣。
在浮體24之表面上方放置門60。該門位於第一個區域20和第二個區域20(或者區域16和區域20或者區域18和區域20)之間。借助絕緣層62該門60與浮體區24絕緣。
絕緣層62之材質可選擇二氧化矽和/或其他之介電材料，例如高介電係數材料，包括但不僅限於過氧化鉭、三氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。門60之材質可選擇多晶矽材料或者金屬柵電極，例如鎢、鉭、鈦和它們之氮化物。
儲存串540還包括電氣連接到門60之字線(WL)終端70，電氣連接到區16之源行(SL)終端72，電氣連接到區18之位元線(BL)終端74，連接到埋層22之埋層(BW)終端76以及電氣連接襯底12之襯底終端78。
連接到埋層區22之BW終端76起到一個回饋偏壓終端之作用，即位於半導體電晶體元件背面之一個終端，通常在電晶體門之對邊。
記憶體陣列880之一種製造方法，在圖132A~132U中有說明介紹。這些圖以三種相關視圖之多組形式排列，每組第一個圖為記憶體單元850之頂視圖，每組第二個圖 為該組I-I’第一個圖中頂視圖之垂直截面，而每組第三個圖為該組II-II’第一個圖中頂視圖之垂直截面。
圖132A~132C，該工藝之最初步驟可從發展一個厚導電區202開始，由構成襯底區12材料中之一種不同材料組成。導電區202可進行選擇性地蝕刻，而不清除襯底區12。例如，導電區202可由矽鍺(SiGe)材料製成，而襯底12則由矽製成，儘管這些層之材料會有不同。
圖132D~132F中所示，一個覆蓋區域而成為絕緣體區30之圖案30’(圖132S~132U中所示最終結構圖)通過光刻工藝形成。然後導電區202根據光刻圖案進行蝕刻。
圖132G~132I，由例如形成襯底12之同一材料構成之導電區204(就像，例如矽一樣)生長。然後通過進行化學機械研磨工藝對合成薄膜進行研磨，確保矽表面之平整度。隨後，二氧化矽層206之一薄層生長在薄膜204之表面上。隨後為多晶矽層208之沉澱，最後為氮化矽層210之沉澱。
接下來，形成一個圖案，用於打開區域成為絕緣體區28。該圖案可通過光刻工藝形成。幹蝕刻順序依次為：氮化矽層210、多晶矽層208、二氧化矽層206和矽層204，挖掘溝渠212，圖132J和132L所示(溝渠212在圖132K視圖中未體現)。
然後實施一種選擇性移除區202之濕蝕刻工藝，留下由區204機械支撐之間隙。然後將合成之間隙區氧化形成 埋置氧化區30，見圖132N和132O所示。接著將剩餘之氮化矽層210、多晶矽層208和二氧化矽層206，通過氧化矽沉積工藝和化學機械研磨工藝進行移除，從而磨平合成之二氧化矽薄膜，最終形成二氧化矽絕緣體區28，見圖132M和132O所示。或者，可在移除氮化矽層210、多晶矽層208和二氧化矽層206之前採用矽沉積工藝。
圖132P和132R，接下來採用一種離子注入工藝形成埋置層區22。接著，一個二氧化矽層(或高介電材料層)62形成在矽表面上(圖132Q~132R)，隨後為多晶矽(或金屬)層214沉積(圖132Q~132R)。
接下來製作一個覆蓋區域而被做入門60之圖案，通過例如光刻工藝法。圖案形成步驟完成後為多晶矽(或金屬)層214和二氧化矽(或高介電材料)層62之幹蝕刻步驟。然後進行離子注入從而形成第二種傳導率類型(例如n-型)之區20。位於門區60下方之導電區204被保護不受離子注入工藝之影響，而現在則由區20、邊上絕緣層30和絕緣層28包圍，而襯底12之埋置層22以及表面之絕緣層62構成了浮體區24(見圖132T)。隨後為形成觸點和金屬層之後端工藝(圖中未有體現)。
記憶體陣列之另一實施例，則為圖133中所示之記憶體陣列980，其中記憶體陣列980由一個連接多個並聯記憶體單元950之鏈路組成。圖134A為隔離記憶體單元950之頂視圖，而圖134B和134C則分別為，記憶體單元950沿著線路I-I’和II-II’之截面圖。
圖134B和134C，單元950是在第一種傳導率類型，例如p-型之絕緣體上外延矽(SOI)襯底12上裝配之。襯底12是由矽特殊製成，但也可由例如鍺、鍺矽、砷化鎵、碳納米管等半導體材料組成。而襯底12中則有埋置絕緣體層22，例如埋置氧化物(BOX)。
第一種傳導率類型如p-型之浮體區24，打比方說，在上方是由絕緣層62包圍，側邊由第二種傳導率類型之區20和絕緣層26包圍，底部由埋置層22包圍。絕緣層26(就像，比如淺溝槽隔離(STI))可由二氧化矽之類之材料製成。當多個單元950集中在一個陣列980而形成記憶元件之時候，絕緣層26就會將單元950與鄰近單元950隔離，圖133和135之說明。
具有n-型等第二種傳導率類型之區20，打比方說，存在於襯底12中，並暴露在表面14。根據任何已知和所屬技術領域特殊使用之注入工藝，區20通過注入工藝形成在構成襯底12之材料上面。或者，借助固態擴散工藝形成區20。
門60位於浮體區24和區20之上方。門60被一絕緣層62與浮體區24隔離。絕緣層62材質可為二氧化矽和/或其他介電材料，包括高K介電材料等，但不僅限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。門60可由，例如多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
區20沿著II-II’方向是連續之(電傳導)(見圖 134A)，並可用來連接多個並聯記憶體單元950，見圖47和49中記憶體陣列980之等效電路標記法所示(其中，區20連接到位線(BL)終端74)。區20和位元線(BL)終端74a及74b之間之連接，可通過並聯邊緣之觸點73實現(見圖133)。一對鄰近之連續區20可用來並聯一節單元950。單元950還包括電氣連接到門60之字線(WL)終端70和電氣連接到襯底12之襯底終端78(見圖134B~134C)。在某一並聯中，施加在BL終端74通過所有記憶體單元950表面之電壓都差不多大(由於位線周圍之壓降而可能導致小差異)，而電流只流經選擇之記憶體單元950。
因為只在並聯邊緣連接，就有可能最大限度地減少連接到BL終端之連接數，所以可減少觸點之數量，例如每個並聯減少到兩個觸點。正是因為記憶體陣列980中，不在並聯邊緣之記憶體單元950區20沒有觸點，才導致不在邊緣(末端)位置之無觸點記憶體單元。觸點數量可以增加，以減少並聯之電阻，如果需要之話。
圖136-137有關讀出操作說明，其中記憶體單元950b被選中(如圖136所示)。可應用以下偏壓條件：一個正電壓施加到BL終端74b，零電壓施加到BL終端74c，一個正電壓施加到WL終端70b，零電壓施加到襯底終端78。未選定之BL終端(例如圖136中之BL終端74a，74d，...，74p)被浮動，沒有選擇之WL終端(例如圖136中之WL終端70a，70m，70n)將維持在零電壓，未 選中之襯底終端78將維持在零電壓。或者，BL終端74c右側未選定之BL終端(零電壓所施加之位置)可以接地。一個施加到BL終端74b之相同振幅正電壓，可施加到位於BL終端74b左側之未選定BL終端。因為該區20b(連接到BL終端74b)，與相鄰之單元950a共用，BL終端74b左側之未選中BL終端(某一正電壓施加之位置)需要浮動，或有正電壓施加，以防止任何寄生電流從BL終端74b流到BL終端74b左側之BL終端上。或者，BL終端74b及74c(連接到選定記憶體單元950b之區20)之偏壓條件可能得到扭轉。
在一個特定之無限制之實施例中，下面之偏壓條件應用到選定之記憶體單元950b上：約0.4伏特之電壓作用於BL終端74b上，約0.0伏特之電壓作用於BL終端74c上，約+1.2伏特之電壓作用於WL終端70b上，約0.0伏特之電壓作用於襯底終端78上，而下面之偏壓條件應用於那些沒有選定之終端：約0.0伏特之電壓作用於未選中之WL終端上，約0.0伏特之電壓作用於未選定之襯底終端上，而未選定之BL終端則浮動。
圖137所示，約+1.2伏特之電壓作用於門60b上，約+0.4伏特之電壓作用於區20b(連接到BL終端74b上)，約0.0伏特之電壓作用於區20c(連接到BL終端74c上)，約0.0伏特之電壓作用於選定記憶體單元950b之襯底12上。從BL終端74b流向BL終端74c之電流大小則由選定單元950b浮體區24之電壓所決定。
當單元950b處於浮體區24中有空穴之狀態“1”時，那麼記憶體單元則會有一個較低閾值電壓(電晶體打開時之門電壓)，並在單元950b處於浮體區24中無空穴之狀態“0”時傳導一個相比更大之電流。單元電流可由，例如連接到BL終端74b之讀出放大器電路所感應。
圖138-~139有關寫“0”操作說明，其中應用了以下偏壓條件：零電壓作用於WL終端70，負電壓作用於BL終端74b，而襯底終端78則接地。在這些條件下，記憶體單元950之浮體24和區20b之間之p-n結點為正偏壓，自浮體24起排空任何空穴。未選定之BL終端74可浮動或接地，未選定之WL終端70維持在零電壓，未選定之襯底終端78維持在零電壓。
在一個特定之無限制之實施例中，約-1.2伏特之電壓作用於終端74b上，約0.0伏特之電壓作用於終端70上，約0.0伏特之電壓作用於終端78上。儘管這樣，這些電壓值會隨變化而改變，而維持所施加電荷之間之相對關係，見上文描述。由於BL終端74b連接在多個記憶體單元950上，所有連接到BL終端74b之記憶體單元，則被寫成狀態“0”，見圖138中虛線框內記憶體單元指示。
另一可供選擇並允許更多選擇性位寫入之，寫“0”操作，見圖140~141說明，並通過在BL終端74b施加負電壓、在襯底終端78施加零電壓，和在WL終端70b施加正電壓之方式實現。未選定之WL終端會維持在零電 壓，未選定之BL終端則浮動或接地，而未選定之襯底終端78則維持在零電壓。
在這些條件下，將一正電壓作用於選定記憶體單元之門上(例如圖140中之記憶體單元950a和950b，同時見圖141中之門60b)，隨後浮體24電壓將從作用於WL終端70之正電壓通過電容耦合增長。由於浮體24電壓增長以及在BL終端74b施加負電壓，24和區20b之間之p-n結點為正偏壓，自浮體24起排空任何空穴。為減少記憶體陣列980中對其他記憶體單元950所帶來之不必要寫“0”麻煩，所作用之電壓可優化如下：當狀態“1”浮體24電壓表示為VFB1，那麼作用於選定WL終端70之電壓可配置用來增長浮體24之電壓為VFB1/2，而-VFB1/2則作用於BL終端74b上。在這些條件下，記憶體單元950a和950b會被寫為狀態“0”(對比上述之前之寫“0”，其導致所有記憶體單元共用同一BL終端74b寫為狀態“0”)。
在一個特定之無限制之實施例中，下面之偏壓條件應用到記憶體單元950上：約-0.2伏特之電壓作用於BL終端74b上，約+0.5伏特之電壓作用於WL終端70b上，約0.0伏特之電壓作用於襯底終端78上，而未選定之BL終端74則浮動，約0.0伏特之電壓作用於未選定之WL終端70，約0.0伏特之電壓作用於未選定終端78上。圖140給出了記憶體陣列980中選定和未選定記憶體單元之偏壓條件，而記憶體單元950a和950b為選定單元。儘管 如此，這些電壓值會隨變化而改變。
圖142~143，有關碰撞電離寫“1”操作下一個選定記憶體單元950b上偏壓條件一例之介紹說明。一正偏壓作用於選定之WL終端70b上，零電壓作用於BL終端74c上，正偏壓作用於BL終端74b，而襯底終端78則接地。該條件產生了一個橫向電場，足以生成高能電子，從而生成電子-空穴對，繼之為空穴注入到選定記憶體單元(例如圖142~143中之單元950b)之浮體24上。未選定WL終端(例如圖142中之WL終端70a、70c、70m和70n)接地，未選定BL終端(例如圖142中之BL終端74a、70d、70m、70n、70o和70p)浮動，未選定襯底終端78也接地。或者，BL終端74c右側之未選定BL終端(零電壓所施加之位置)可接地。一個施加到BL終端74b之相同振幅正電壓可施加到位於BL終端74b左側之未選定BL終端。因為該區20b(連接到BL終端74b)，與相鄰之單元950a共用，BL終端74b左側之未選中BL終端(某一正電壓施加之位置)需要浮動或有正電壓施加，以防止任何寄生電流從BL終端74b流到BL終端74b左側之BL終端上，極可能會給至少一個之未選定記憶體單元950帶來不必要之寫“1”操作。
在一個特定之無限制之實施例中，下面之偏壓條件應用到選定之記憶體單元950b上：約0.0伏特之電壓作用於BL終端74c上，約+1.2伏特之電壓作用於BL終端74b上，約+1.2伏特之電壓作用於WL終端70b上，約 0.0伏特之電壓作用於襯底終端78上，而下面之偏壓條件應用於那些沒有選定之終端：約0.0伏特之電壓作用於未選中之WL終端70上(例如圖142中之WL終端70a、70m和70n)，約0.0伏特之電壓作用於未選定之襯底終端78上，而未選定之BL終端74(例如圖142中之BL終端74c、74d、74m、74n、74o和74p)則浮動。圖142~143給出了記憶體陣列980(像選定單元一樣具有記憶體單元950b)中選定和未選定記憶體單元之偏壓條件。儘管如此，這些電壓值會隨變化而改變。或者，BL終端74b和74c(連接到選定記憶體單元950b之區20上)之偏壓條件可能得到扭轉。
圖144用示意圖方式介紹了，根據本發明另一實施例之記憶體陣列。記憶體陣列1080包括多個記憶體單元1050。圖145A為記憶體單元1050之隔離頂視圖，而圖145B和圖145C則為分別沿著圖145A線路I-I’和II-II’之記憶體單元1050之截面圖。
圖145B和145C，單元1050包括第一種傳導率類型例如p-型之襯底12。襯底12一般是由矽製成，但也可由例如鍺、鍺矽、砷化鎵、碳納米管等半導體材料組成。而襯底12中則有第二種傳導率類型例如n-型之埋置層22。埋置層22可通過襯底12材料上之離子注入工藝得到。或者，埋置層22也可在襯底12頂部外延生長。
第一種傳導率類型如p-型之浮體區24，打比方說，在上方是由區20和絕緣層62包圍，側邊由絕緣層26包 圍，底部由埋置層22包圍。絕緣層26(就像，比如淺溝槽隔離(STI))可由二氧化矽之類之材料製成。當多個單元1050集中在一個陣列1080而形成記憶元件之時候，絕緣層26就會將單元1050與鄰近單元1050隔離，見圖144說明。
具有n-型等第二種傳導率類型之區20，打比方說，存在於襯底12中，並暴露在表面14。根據任何已知和所屬技術領域特殊使用之注入工藝，區20可通過構成襯底12材料上面之注入工藝形成。或者，借助固態擴散工藝形成區20。
門60位於浮體區24、區20和絕緣層26之上方。門60被一絕緣層62與浮體區24隔離。絕緣層62材質可為二氧化矽和/或其他介電材料，包括高K介電材料等，但不僅限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。門60可由，例如多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
區20沿著II-II’方向是連續之(電傳導)(見圖145A)，並可用來連接多個並聯記憶體單元1050，見圖144和146中記憶體陣列1080之等效電路標記法所示(其中，區20連接到位線(BL)終端74)。區20和位元線(BL)終端74a及74b之間之連接可通過並聯邊緣之觸點73實現(見圖144)。一對鄰近之連續區20可用來並聯一節單元1050。在某一並聯中，施加在BL終端74通過所有記憶體單元1050表面之電壓都差不多大(由於 位線周圍之壓降而可能導致小差異)，而電流只流經選擇之記憶體單元1050。單元1050還包括電氣連接到門60之字線(WL)終端70，連接到埋置層22之埋井(BW)終端76和電氣連接到襯底12之襯底終端78(見圖145B~145C)。
因為只在並聯邊緣連接，就有可能最大限度地減少連接到BL終端之連接數，所以可減少觸點之數量，例如每個並聯為兩個觸點。不在並聯邊緣之記憶體單元觸點沒有必要，因為這些無觸點記憶體單元是由區20連續連接之單元。如果需要之話，觸點數量可以增加，以減少並聯之電阻。
圖147-148有關圖144-145C實施例某一例讀出操作說明，其中記憶體單元1050b被選中(如圖147所示)。可應用以下偏壓條件：一個正電壓施加到BL終端74a，零電壓施加到BL終端74b，一個正電壓適用於WL終端70b，零電壓施加到襯底終端78，零電壓施加到襯底終端78上。未選定之BL終端(例如圖147中之BL終端74c，74d，...，74p)將維持在零電壓，沒有選擇之WL終端(例如圖147中之WL終端70a，70m，70n)將維持在零電壓，未選中之BW終端76將維持在零電壓(或者施加一個正電壓以保持未選定記憶體單元之狀態)，未選中之襯底終端78將維持在零電壓。或者，BL終端74a及74b(連接到選定記憶體單元1050b之區20)之偏壓條件可能得到扭轉。
在一個特定之無限制之實施例中，下面之偏壓條件應用到選定之記憶體單元1050b上：約+0.4伏特之電壓作用於BL終端74a上，約0.0伏特之電壓作用於BL終端74b上，約+1.2伏特之電壓作用於WL終端70b上，約0.0伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上，而下面之偏壓條件應用於那些沒有選定之終端：約0.0伏特之電壓作用於未選中之BL終端上，約0.0伏特之電壓作用於未選定之WL終端上，約0.0伏特之電壓作用於未選定之BW終端上(或+1.2伏特之電壓作用於BW終端76上來維持未選定記憶體單元之狀態)，而約0.0伏特之電壓作用於未選定之襯底終端上。
圖148所示，約+1.2伏特之電壓作用於門60b上(連接到終端70b上)，約+0.4伏特之電壓作用於區20a(連接到BL終端74a上)，約0.0伏特之電壓作用於區20b(連接到BL終端74b上)，約0.0伏特之電壓作用於埋置層22上，約0.0伏特之電壓作用於，選定記憶體單元1050b之襯底12上。從BL終端74a流向BL終端74b之電流大小則由選定單元1050b浮體區24之電壓所決定。
當單元1050b處於浮體區24中有空穴之狀態“1”時，那麼記憶體單元則會有一個較低閾值電壓(電晶體打開時之門電壓)，並在單元1050b處於浮體區24中無空穴之狀態“0”時，傳導一個相比更大之電流。單元電流可由電路所感應，例如連接到BL終端74a之讀出放大 器。
圖149-~150有關寫“0”操作說明，其中應用了以下偏壓條件：零電壓作用於BL終端74b，零電壓作用於BL終端74b，零電壓作用於WL終端70，負電壓作用於BL終端74a，而BW終端76和襯底終端78則接地。在這些條件下，記憶體單元1050之浮體24和區20a之間之p-n結點為正偏壓，自浮體24起排空任何空穴。未選定之BL終端74可浮動或接地，未選定之WL終端70維持在零電壓，未選定之襯底終端78維持在零電壓。在一個特定之無限制之實施例中，約-1.2伏特之電壓作用於終端74a上，約0.0伏特之電壓作用於終端70上，約0.0伏特之電壓作用於終端76和78上。儘管如此，這些電壓值會隨變化而改變，而維持所施加電荷之間之相對關係，見上文描述。或者，寫“0”操作也可通過逆轉施加在BL終端74a和74b上之偏壓條件實現。
另一可供選擇並允許單獨位寫入之寫“0”操作見圖151~152說明並通過在BL終端74a施加負電壓、在BL終端74b施加零電壓、在BW終端76施加零電壓、在襯底終端78施加零電壓和在WL終端70施加正電壓之方式實現。在這些條件下，將一正電壓作用於選定記憶體單元之門上(例如圖151-152中之記憶體單元1050b)，隨後浮體24電壓將從作用於WL終端70之正電壓通過電容耦合增長。由於浮體24電壓增長以及在BL終端74a施加負電壓，24和區20a之間之p-n結點為正偏壓，自浮體24起 排空任何空穴。為減少記憶體陣列1080中對其他記憶體單元1050所帶來之不必要寫“0”麻煩，所作用之電壓可優化如下：當狀態“1”浮體24電壓表示為VFB1，那麼作用於選定WL終端70之電壓可配置用來增長浮體24之電壓為VFB1/2，而-VFB1/2則作用於BL終端74a上。
在一個特定之無限制之實施例中，下面之偏壓條件應用到記憶體單元1050b上：約0.0伏特之電壓作用於BL終端74b上，約-0.2伏特之電壓作用於BL終端74a上，約0.5伏特之電壓作用於選定之WL終端70b上，約0.0伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上，而約0.0伏特之電壓作用於未選定之BL終端74上，約0.0伏特之電壓作用於BW終端76上(或+1.2伏特之電壓作用於BW終端76上來維持未選定記憶體單元之狀態)，約0.0伏特之電壓作用於未選定之WL終端70上，約0.0伏特之電壓作用於未選定終端78上。圖151-152給出了記憶體陣列1080中選定和未選定記憶體單元之偏壓條件，而記憶體單元1050b為選定單元。儘管如此，這些電壓值會隨變化而改變。或者，寫“0”操作，也可通過逆轉施加在BL終端74a和74b上之偏壓條件實現。
進行帶間隧道效應寫“1”操作之，選定記憶體單元1050b上之一個偏壓條件例子，見圖153和154說明。負偏壓作用於選定之WL終端70b上，零電壓作用於BL終端74b上，正偏壓作用於BL終端74a上，零電壓作用於 BW終端76上，而襯底終端78則接地。這些條件驅使電子流向BL終端74a，產生隨後注入到浮體區24中去之空穴。
在一個特定之無限制之實施例中，下面之偏壓條件應用到記憶體單元1050b上：約0.0伏特之電壓作用於BL終端74b上，約+1.2伏特之電壓作用於BL終端74a上，約-1.2伏特之電壓作用於選定之WL終端70b上，約0.0伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上；而下面之偏壓條件應用到未選定之終端上：約0.0伏特之電壓作用於未選定之BL終端74(例如圖153中之BL終端74c、74、74m、74n、74o和74p)，約0.0伏特之電壓作用於未選定之WL終端70(例如圖153中之WL終端70a、70m和70n)，約0.0伏特之電壓作用於未選定之BW終端76(或施加+1.2伏特之電壓來維持未選定記憶體單元之狀態)，約0.0伏特之電壓作用於未選定之襯底終端78上。圖153-154給出了記憶體陣列1080中選定和未選定記憶體單元之偏壓條件，而記憶體單元1050b為選定單元。儘管如此，這些電壓值會隨變化而改變。或者，寫“1”操作也可通過逆轉施加在BL終端74a和74b上之偏壓條件實現。
進行碰撞電離寫“1”操作之，選定記憶體單元1050b上之一個偏壓條件例子，見圖155和156說明。一正偏壓作用於選定之WL終端70b上，零電壓作用於BL終端74b上，正偏壓作用於BL終端74a，零電壓作用於 BW終端76上，而襯底終端78則接地。這些條件產生一個橫向電場，足以生成高能電子，從而生成電子-空穴對，繼之為空穴注入到選定記憶體單元(例如圖155~156中之單元1050b)之浮體24上。
在一個特定之無限制之實施例中，下面之偏壓條件應用到記憶體單元1050b上：約0.0伏特之電壓作用於BL終端74b上，約+1.2伏特之電壓作用於BL終端74a上，約+1.2伏特之電壓作用於選定之WL終端70b上，約0.0伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上；而下面之偏壓條件應用到未選定之終端上：約0.0伏特之電壓作用於未選定之BL終端74(例如圖155中之BL終端74c、74、74m、74n、74o和74p)，約0.0伏特之電壓作用於未選定之WL終端70(例如圖155中之WL終端70a、70m和70n)，約0.0伏特之電壓作用於未選定之BW終端76(或施加+1.2伏特之電壓到BW終端76上來維持未選定記憶體單元之狀態)，約0.0伏特之電壓作用於未選定之襯底終端78上。圖155-156給出了記憶體陣列1080(如選定單元一樣具有記憶體單元1050b)中選定和未選定記憶體單元之偏壓條件。儘管如此，這些電壓值會隨變化而改變。或者，寫“1”操作也可通過逆轉施加在BL終端74a和74b上之偏壓條件實現。
圖157介紹了記憶體陣列1090之另一選擇實施例，其中鄰近區20通過一個導電區64連接到一個共用之BL 終端74上。記憶體陣列1090之操作與絕緣體上外延矽(SOI)表面上裝配之記憶體陣列980操作是相近之，其中區20在兩個鄰近之記憶體單元950之間被共用。
圖158A介紹了記憶體陣列1180之另一實施例。記憶體陣列1180由多個記憶體單元1150組成。圖158B介紹了隔離狀態下之記憶體單元1150，而圖158C和158D則給出了，圖158B中沿著線路I-I’和II-II’記憶體單元1150之截面圖。
記憶體單元1150包括第一種傳導率類型例如p-型之襯底12。襯底12是由矽特殊製成，但也可由例如鍺、鍺矽、砷化鎵、碳納米管等半導體材料組成。而襯底12中則有第二種傳導率類型，例如n-型之埋置層22。埋置層22可通過襯底12材料上之離子注入工藝得到。或者，埋置層22也可在襯底12頂部外延生長。
第一種傳導率類型如p-型之浮體區24，打比方說，在上方是由區16和絕緣層62包圍，側邊由絕緣層26和28包圍，底部由埋置層22包圍，見圖158C~158D。絕緣層26和28(就像，比如淺溝槽隔離(STI))可由二氧化矽之類之材料製成。當多個單元1150集中在一個陣列1180而形成記憶元件之時候，絕緣層26和28就會將單元1150與鄰近單元1150隔離，見圖158A說明。絕緣層26將鄰近單元之浮體區24和埋置區22隔離開來(見圖158C)，而絕緣層28則將鄰近之浮體區24隔離，而不包括埋置層22，允許埋置層22在同一個方位上(沿著圖 158D中所示之II-II’方向)連續(即電傳導)。
具有n-型等第二種傳導率類型之區16，打比方說，存在於襯底12中，並暴露在表面14。根據任何已知和所屬技術領域特殊使用之注入工藝，區16可通過構成襯底12材料上面之注入工藝形成。或者，借助固態擴散工藝形成區16。區16沿著II-II’方向是連續之(電傳導)(見圖158B)，並可用來連接多個並聯記憶體單元950，見圖159中記憶體陣列1180之等效電路標記法所示。
門60位於區16和絕緣層26之間，浮體區24之上方。門60被絕緣層62與浮體區24隔離，見圖158C。絕緣層62材質可為二氧化矽和/或其他非傳導性之材料，包括高K絕緣材料等，但不僅限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。門60可由，例如多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
位元線(BL)終端74a和區16及源線(SL)終端72a和埋置層22之間之連接可在並聯邊緣實現。單元1150還包括電氣連接到門60之字線(WL)終端70和電氣連接到襯底12之襯底終端78。區16(連接到BL終端74)和埋置層22(連接到SL終端72)可用來並聯一節單元1150。在某一並聯中，施加在SL終端72和BL終端74通過所有記憶體單元1150之電壓，都差不多大(由於位線周圍之壓降而可能導致小差異)，而電流只流經選擇之記憶體單元1150。
圖159為記憶體陣列1180之等效電路標記法，其中 多個記憶體單元1150並聯連接。因為只在並聯邊緣有可能連接到SL和BL終端，所以可減少觸點之數量，例如每個並聯減少到只有兩個觸點。除了記憶體陣列1180中並聯邊緣之記憶體單元1150，記憶體1150之區16和22都沒有觸點連接。因此，不在並聯邊緣位置之那些單元1150都是無觸點記憶體單元。當然，如果需要之話，觸點數量可以增加，以減少並聯之電阻。
圖160A為記憶體單元1150之等效電路標記法，包括一個由埋井區22、浮體24和區16構成之n-p-n雙極元件30，門60則耦合到浮體區24上。
在接地終端74時，通過應用作用於SL終端72之正回饋偏壓並利用n-p-n雙極元件30之特性進行保存操作。如果浮體24帶正電荷(即狀態“1”)，則打開由BL區16、浮體24和埋井區22構成之雙極電晶體。
雙極電晶體之一小部分電流將會流入浮體區24(通常稱為“基極電流”)並保持狀態“1”資料。保存操作可通過由埋置區22、浮體24和區16構成之n-p-n雙極元件30設計成低增益(即儘量接近實際之1.1)雙極元件之方式提高效率，其中雙極增益指之是流出SL終端72之集電極電流，和流進浮體區24之基極電流之間之比率。
對於狀態“0”資料下之記憶體單元，雙極元件30不會打開，而且隨後基極空穴電流也不會流入浮體區24。因此，狀態“0”下之記憶體單元會保持狀態“0”。
應用於單元1150進行保存操作之偏壓條件其一實例 包括：零電壓作用於BL終端74上，正電壓作用於SL終端72上，零或負電壓作用於WL終端70上，而零電壓作用於襯底終端78上。在一個特定之無限制之實施例中，約+1.2伏特之電壓作用於終端72上，約0.0伏特之電壓作用於終端74上，約0.0伏特之電壓作用於中孤單70上，約0.0伏特之電壓作用於終端78上。儘管如此，這些電壓值可能會發生變化。
圖160B為浮體區24帶正電荷且正偏壓電壓，作用於埋井區22時，圖160B內在n-p-n雙極元件30之能帶示意圖。虛線表示在n-p-n電晶體30不同地區之費米能級。根據本領域所公知之，費米能級位於表示帷幔帶頂部之實線17(能帶間隙之底部)和表示導帶底部(能帶間隙頂部)之實線19之間之能帶間隙中。浮體區中之正電荷降低了到基極區之電子流能量勢壘。一旦注入浮體區24，在正偏壓作用於埋井區22下，電子會被掃進埋井區22(連接到SL終端72)。由於正偏壓，通過碰撞電離機理，電子加速並產生一個額外之熱載體(熱空穴和熱電子對)。由此產生之熱電子流入SL終端72，同時產生之熱空穴也隨之流入浮體區24。這個過程浮體區24上之電荷恢復到最大值，並保持儲存在浮體區24中之電荷，從而在通過SL終端72在埋井區22上施加正偏壓時保持n-p-n雙極電晶體30處於開啟狀態。
如果浮體24帶中性電荷(即浮體24之電壓與接地位元線16上之電壓大體相同)，對應狀態“0”之一個狀 態，雙極元件不會打開，而隨後沒有基極空穴電流會流進浮體區24。因此，狀態“0”下之記憶體單元會保持在狀態“0”下。
圖160C為浮體區24帶中性電荷，且偏壓電壓作用於埋井區22時，圖160A內在n-p-n雙極元件30之能帶示意圖。在這個狀態下，被實線17A和19A包圍之能帶間隙之能級在n-p-n電晶體之不同地區是不同之。因為浮體區24和位元線區16之電壓大致上相同，費米能級恒定，由此在位線區16和浮體區24之間產生一個能量勢壘。實線23表示，為了參考目之，位元線區16和浮體區24之間之能量勢壘。能量勢壘避免電子流從位線區16(連接到BL終端74)流向浮體區24。因此，n-p-n雙極元件30保持閉合。
為了進行保存操作，正電壓週期性脈衝可通過SL終端72施加在記憶體單元1150之回饋偏壓終端上，與施加恒定正偏壓相反，從而降低記憶體單元1150之功耗。
儘管為了描述，圖160A至160C實施例中之雙極元件30作為n-p-n電晶體進行說明，本領域普通技術人員會及時知會，通過轉換第一和第二種傳導率類型，並轉化施加電壓記憶體單元1150之相對值就可構成一個p-n-p電晶體之雙極元件30。因此，選擇n-p-n電晶體作為圖160A至160C中方便解釋之闡釋性例子，在任何情況下都不會構成限制。
圖161-162有關閱讀操作說明，其中記憶體單元 1150b被選中(如圖161所示)。可應用以下偏壓條件：一個正電壓施加到BL終端74a，零電壓施加到SL終端72a，一個正電壓施加到WL終端70b，零電壓施加到襯底終端78。未選定之BL終端(例如圖161中之BL終端74b、74c、......74p)維持在零電壓，沒有選擇之SL終端(例如圖161中之SL終端72b、72c、......74p)維持在零電壓，沒有選擇之WL終端(例如圖161中之WL終端70a、70m、70n)將維持在零電壓，未選中之襯底終端78將維持在零電壓。或者，可將電壓作用於連接到埋置層區之未選定BL終端上，來維持未選定記憶體單元之狀態。
在一個特定之無限制之實施例中，以下偏壓條件可應用在選定之記憶體單元1150b上：約+0.4伏特之電壓作用於BL終端74a上，約0.0伏特之電壓作用於SL終端72a，約+1.2伏特之電壓作用於WL終端70b上，約0.0伏特之電壓作用於襯底終端78上，而以下偏壓條件可應用在未選定之終端上：約0.0伏特之電壓作用於未選定之BL終端上(或+1.2伏特之電壓可作用於連接到埋置層區，來維持未選定記憶體單元狀態之SL終端上)，約0.0伏特之電壓作用於未選定之WL終端上，約0.0伏特之電壓作用於未選定之襯底終端上。
如圖162所示，約+1.2伏特之電壓作用於門60b上，約0.4伏特之電壓作用於區16上(連接到BL終端74a)，約0.0伏特之電壓作用於埋置層區22上(連接到SL終端72a)，約0.0伏特之電壓作用於埋置層22上， 約0.0伏特之電壓作用於選定記憶體單元1150b之襯底12上。從BL終端74a流向SL終端72a之電流大小則由選定單元1150b浮體區24之電壓所決定。
當單元1150b處於浮體區24中有空穴之狀態“1”時，那麼記憶體單元則會有一個較低閾值電壓(電晶體打開時之門電壓)，並在單元1150b處於浮體區24中無空穴之狀態“0”時，傳導一個相比更大之電流。單元電流可由，例如連接到BL終端74a之讀出放大器電路所感應。
或者，通過逆轉作用於BL終端74和SL終端72之條件進行讀出操作。
圖163-~164有關寫“0”操作說明，其中應用了以下偏壓條件：零電壓作用於SL終端72a，零電壓作用於WL終端70，負電壓作用於BL終端74a，而襯底終端78則接地。在這些條件下，記憶體單元1150之浮體24和區20b之間之p-n結點為正偏壓，自浮體24起排空任何空穴。共用同一BL終端74a之所有記憶體單元1150被寫成狀態“0”。未選定之WL終端，未選定之BL終端，未選定之SL終端和未選定之襯底終端則接地。
在一個特定之無限制之實施例中，約-1.2伏特之電壓作用於終端74a上，約0.0伏特之電壓作用於SL終端72a上，約0.0伏特之電壓作用於終端70上，約0.0伏特之電壓作用於終端78上。未選定之BL終端74(例如BL終端74b、74c、......72o和74p)將維持在0.0伏特電壓，未選 定之SL終端74(例如SL終端72b、72c、......72o和74p)將維持在0.0伏特電壓，而未選定之襯底終端78將維持在0.0伏特電壓。儘管這樣，這些電壓值會隨變化而發生改變，而維持所施加電荷之間之相對關係，見上文描述。
或者，通過逆轉施加到BL終端74和SL終端72上之偏壓條件就可實現寫“0”操作。
另一可供選擇並允許單獨位寫入之寫“0”操作，見圖165~166說明並通過在BL終端74a施加負電壓、在SL終端72a施加零電壓、在襯底終端78施加零電壓，和在WL終端70施加正電壓之方式實現。在這些條件下，將一正電壓作用於選定記憶體單元之門上(例如圖165-166中之記憶體單元1150b)，隨後浮體24電壓將從作用於WL終端70之正電壓，通過電容耦合增長。由於浮體24電壓增長以及在BL終端74a施加負電壓，24和區16之間之p-n結點為正偏壓，自浮體24起排空任何空穴。為減少記憶體陣列1180中對其他記憶體單元1150所帶來之不必要寫“0”麻煩，所作用之電壓可優化如下：當狀態“1”浮體24電壓表示為VFB1，那麼作用於選定WL終端70之電壓，可配置用來增長浮體24之電壓為VFB1/2，而-VFB1/2則作用於BL終端74a上。
在一個特定之無限制之實施例中，下面之偏壓條件應用到記憶體單元1150上：約0.0伏特之電壓作用於SL終端72a上，約-0.2伏特之電壓作用於BL終端74a上，約 +0.5伏特之電壓作用於選定之WL終端70b上，約0.0伏特之電壓作用於襯底終端78上，而約0.0伏特之電壓作用於未選定之BL終端74上，約0.0伏特之電壓作用於未選定之SL終端，約0.0伏特之電壓作用於未選定之WL終端70上，約0.0伏特之電壓作用於未選定之終端78上。或者，一個正電壓，例如+1.2伏特，可作用於未選定之SL終端上，連接到埋置層區22上，來維持未選定記憶體單元之狀態。圖165-166給出了，記憶體陣列1180中選定和未選定記憶體單元之偏壓條件，其中記憶體單元1150b為選定單元。儘管如此，這些電壓值會隨變化而發生改變。
或者，寫“0”操作也可通過，逆轉施加在BL終端74和SL終端72上之偏壓條件實現。
進行帶間隧道效應寫“1”操作之，選定記憶體單元1150b上之一個偏壓條件例子，見圖167和168之說明。負偏壓作用於選定之WL終端70b上，零電壓作用於SL終端72a上，正偏壓作用於BL終端74a上，而襯底終端78則接地。該條件驅使電子流向BL終端74a，產生隨後注入到浮體區24中去之空穴。
在一個特定之無限制之實施例中，下面之偏壓條件應用到記憶體單元1150b上：約0.0伏特之電壓作用於SL終端72a上，約+1.2伏特之電壓作用於BL終端74a上，約-1.2伏特之電壓作用於選定之WL終端70b上，約0.0伏特之電壓作用於襯底終端78上；而下面之偏壓條件應 用到未選定之終端上：約0.0伏特之電壓作用於未選定之BL終端(例如圖167中之BL終端74b、74c、......74o和74p)，約0.0伏特之電壓作用於未選定之SL終端(例如圖167中之SL終端70b、70c、.....72o和70p)，約0.0伏特之電壓作用於未選定之WL終端70(例如圖167中之SL終端70b、70c、......72o和70p)，約0.0伏特之電壓作用於襯底終端78上。或者一個+1.2伏特之正電壓可作用於(以連續性或間歇性地以上述脈衝方式，來減低功耗)未選定之SL終端上，連接到埋置層區22上，來維持未選定記憶體單元之狀態。圖167-168給出了記憶體陣列1180中選定和未選定記憶體單元之偏壓條件，其中記憶體單元1150b為選定單元。儘管如此，這些電壓值會隨變化而發生改變。
進行碰撞電離寫“1”操作之選定記憶體單元1150b上之一個偏壓條件例子見圖169和170說明。一正偏壓作用於選定之WL終端70b上，零電壓作用於SL終端72a上，正偏壓作用於BL終端74a，而襯底終端78則接地。這些條件產生一個橫向電場，足以生成高能電子，從而生成電子-空穴對，繼之為空穴注入到選定記憶體單元(例如圖169~170中之單元1150b)之浮體24上。
在一個特定之無限制之實施例中，下面之偏壓條件應用到記憶體單元1150b上：約0.0伏特之電壓作用於SL終端72a上，約+1.2伏特之電壓作用於BL終端74a上，約+1.2伏特之電壓作用於選定之WL終端70b上，約0.0 伏特之電壓作用於襯底終端78上；而下面之偏壓條件應用到未選定之終端上：約0.0伏特之電壓作用於未選定之BL終端74(例如圖169中之BL終端74b、74c、.....74o和74p)，約0.0伏特之電壓作用於未選定之SL終端72(例如圖169中之SL終端70b、70c、......72o和70p)，約0.0伏特之電壓作用於未選定之WL終端70(例如圖169中之SL終端70a、70m和70n)，約0.0伏特之電壓作用於襯底終端78上。或者一個+1.2伏特之正電壓可作用於(以連續性或間歇性地以上述脈衝方式，來減低功耗)未選定之SL終端72上，連接到埋置層區22上，來維持未選定記憶體單元之狀態。圖169-170給出了記憶體陣列1180中選定和未選定記憶體單元之偏壓條件，其中記憶體單元1150b為選定單元。儘管如此，這些電壓值會隨變化而發生改變。
或者，通過逆轉作用於BL終端74和SL終端72上之偏壓條件就可實現，上述帶間隧道效應和碰撞電離機理下之寫“1”操作。
陣列1180根據圖158C和158D中介紹之實施例由多個平面單元構成，或者，由翅片三維單元構成。其它變化、修改和替換單元，可在不背離本發明範圍和其功能性之情況下進行公開。
承上所言，可以看出本發明公開了，一種帶有電動浮體之半導體記憶體。本發明還提供了，保持儲存狀態或平行非演算法定期更新操作之一種可能之方法。因此，儲存 操作可以不間斷之方式進行。鑒於本發明之上述書面介紹，使得某一普通技術人員決定並使用目前認為最佳之方式，那些普通技術人員會理解並知會本發明中特定實施例、方法和例子之變化、組合和等同物之存在。因此，本發明不應受上述實施例、方法和例子之限制，但根據權利要求書所公開之本發明範圍和精神中之，所有實施例和方法除外。鑒於本發明根據其特定實施例進行了介紹說明，那麼本領域所屬技術人員應知曉可做出不同變化並替換等同物，在不背離本發明之實質精神和範圍之情況下。此外，可進行多處修改使某一特殊情況、材料、物質組成、工藝、工藝步驟適應本發明之宗旨、精神和範圍。所有此類修改應在所附權利要求書公開之範圍內。
本發明了公開了一種同時具有易失和不易失功能之半導體記憶體，融合了快閃記憶體EPROM和DROM之特性。通電時，不易失DRAM像一個正則單元一樣運行。因此，其性能(速度、功率和可靠性)與一個正則DRAM單元相當。斷電時(或定期進行之備份操作)，動態記憶體之內容存入不動態記憶體中(稱為“遮蔽”過程)。恢復通電時，不動態記憶體之內容恢復到動態記憶體重(在此稱為“恢復”過程)。
圖171是根據本發明某一實施例，進行記憶體元件闡釋性操作之流程圖100。在事件102中，當記憶體元件首次通電時，記憶體元件處於易失運行模式之初始狀態，非易失性記憶體設置為一個預定狀態，典型設置有一個正電 荷。在事件104中，在始終通電情況下，本發明之記憶體元件與一個傳統之DRAM(動態隨機存取記憶體)操作模式一樣，即作為易失性記憶體進行運作。然而，斷電或突然停電，或任何其它事件終止或干擾本發明記憶體元件之電源時，動態記憶體之內容存入到事件106中之不易失性記憶體中，這個過程被稱為“遮蔽”(事件106)過程，而易失性記憶體中之資料丟失。在執行備份操作過程中也可進行遮蔽(在這種情況下，易失性記憶體中之資料不會丟失)，可在DRAM操作104階段時，和/或用戶手動指示備份之任何時間定期進行。在備份操作時，易失性記憶體之內容複製到非易失性記憶體中，而易失性記憶體始終通電，使易失性記憶體之內容也還保存在易失性記憶體中。或者，由於易失性記憶體操作比非失性記憶體內容，消耗更多之電量，那麼該器件在其閒置不用至少預定階段之任何時段可配置用來執行遮蔽過程，從而將易失性記憶體中之內容轉移到非易失性記憶體中，節省了電量。舉一個例子，該預定階段可為三十分鐘左右，但是，本發明不僅限於此階段，由於該器件可在幾乎任一預定階段內程式設計。
在遮蔽操作時，將易失性記憶體中之內容移到不易失性記憶體中後，記憶體元件即關機(當不是備份操作時，電源不會再供應易失性記憶體)。這時，記憶體元件像一個快閃記憶體EPROM器件一樣運行(可擦程式設計唯讀記憶體)，因為它會保留不易失性記憶體中儲存之資料。 在事件108時恢復通電，不動態記憶體中之內容，通過將不動態記憶體轉移到易失性記憶體中而進行了恢復，這個過程稱為“恢復”過程，在恢復後，在事件110時重置記憶體元件，記憶體元件再次設置為初始狀態102並再次以易失模式運行，如同一個DRAM記憶體元件，事件104。
在另一實施例/使用中，本發明之一個記憶體元件在恢復通電時，可將不易失性記憶體重之內容恢復到易失性記憶體中，並以易失模式運行，而不用首次重置記憶體元件。在這個替代實施例中，易失操作獨立於不動態記憶體資料而進行操作。圖172是另一根據本發明某一實施例進行記憶體元件闡釋性操作之流程圖200。在事件202中，通電時，本發明記憶體元件以與動態記憶體單元一樣之方式進行操作。斷電或突然停電，或任何其它事件終止或干擾本發明記憶體元件之電源時，不動態記憶體復位到事件204中之預設狀態，繼之為遮蔽操作206，其中易失性記憶體中之內容存入到不易失性記憶體中。
在遮蔽操作時，將易失性記憶體中之內容移到不易失性記憶體中後，記憶體元件即關機(除非進行之遮蔽過程為備份操作，電源不會再供應易失性記憶體)。這時，記憶體元件像一個快閃記憶體EPROM器件一樣運行(可擦程式設計唯讀記憶體)，因為它會保留不易失性記憶體中儲存之資料。
在事件208時恢復通電，不動態記憶體中之內容通過將不動態記憶體內容轉移到易失性記憶體中而進行了恢 復，這個過程稱為“恢復”過程，在恢復後，記憶體元件再次以易失模式運行，如同一個DRAM記憶體元件，事件202。
在另一實施例/使用中，不進行不易失性記憶體復位操作。例如，這在不易失性記憶體用來儲存“永久資料”(即在日常使用中不會發生數值變化之資料)情況下是有用之。例如，不易失性儲存位元可用來儲存應用軟體、程式等和/或不會頻繁改動之資料，如作業系統映射、多媒體檔等。
圖173A用圖示法介紹了，根據本發明之記憶體單元1250之一個實施例。單元1250包括如p型傳導率類型等第一種傳導率類型之襯底12。襯底12是通常由矽製成，但也可由例如鍺、鍺矽、砷化鎵等本領域已知之半導體材料組成。襯底12有一個表面14。具有如n型等第二種傳導率類型之第一區16存在於襯底12中，並暴露在表面14。具有第二種傳導率類型之第二區18也存在於襯底12中，並暴露在表面14，與第一區16間隔分開。根據任何已知和所屬技術領域特殊使用之注入工藝，第一和第二區16和18通過注入工藝形成在構成襯底12之材料上面。
第二種傳導率類型之埋置層22也存在於襯底12中，並埋置在襯底12中，如所示。區22也可通過離子注入工藝形成在襯底12材料上面。襯底12之浮體區24受表面14，第一和第二區16、18，和絕緣層26包圍(例如淺溝槽隔離(STI))，其材質為二氧化矽之類之材料。當多 個單元1250集合形成一個記憶體元件時，絕緣層26將單元1250與鄰近單元1250隔離開來。阻擋層60位於區16和18之間，表面14上方。阻擋層60材質可為氮化矽、納米晶矽或高K介電材料或其它介電材料。阻擋層60運行儲存不易失性記憶體資料。阻擋層60允許每個單元具有多個物理隔離之儲存位置62a、62b，從而產生了多位不易失之功能性。而這個過程可經由區16施加第一次電荷在儲存位置62a儲存不易失資料，以及經由區18施加第二次電荷在儲存位置62b儲存不易失資料來實現，詳情見下文描述。
控制柵64位於阻擋層60上方，這樣之話，阻擋層60就位於控制柵64和表面14之間，如所示。控制柵64由典型之多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
單元1250包括五個終端：字線(WL)終端70、源極線(SL)終端72、位元線(BL)終端74、埋井(BW)終端76和襯底終端78。終端70連接控制柵64。終端72連接第一區16，而終端74連接第二區18。或者，終端72連接第二區18，而終端74連接第一區16。終端76連接埋置層22。終端78連接襯底12。
圖173B為以行列方式排列之記憶體單元1250之，一個示範性陣列1280。或者，根據本發明之記憶體單元元件，可以單行或單列排列之多個單元1250方式出現，但通常情況是，多行和多列都出現。圖173B公開了字線 70A至70n，源極線72a至72n，位線74a至74p以及襯底終端78。70a至70n中之任一字線與單排記憶體單元1250相聯繫，並耦合到所在行每一記憶體單元1250之門64上。同樣地，72a至72n中之任一源極線與單排記憶體單元1250相聯繫，並耦合到所在行每一記憶體單元1250之區16上。74a至74p中之任一位線與單列記憶體單元1250相聯繫，並耦合到所在列每一記憶體單元1250之區18上。在陣列1280下，所有位置都有埋井終端76和襯底終端78。本領域普通技術人員應知會，從設計選擇角度看，一個或多個位置有一個或多個襯底終端78。這些本領域普通技術人員也應知會：當示範性陣列1280在圖173B中為單個連續陣列時，那麼很多其他結構和佈置可交替建立。例如，字線可分割或緩衝，位線可分割或緩衝，源極線可分割或緩衝，陣列1280可分成兩個以上之子陣列和/或控制電路，比如字解碼器、列解碼器、分割器件、讀出放大器和/或寫入放大器，可排列在示範性陣列1280周圍或插入陣列1280子陣列之中間。因此，本發明中之示範性實施例、特徵、設計選項等在任何情況下都不構成限制。
圖173C為根據本發明之記憶體單元元件之陣列結構1280b之另一例子，其中記憶體單元1250以多行和多列形式排列。記憶體單元1250連接使得在每一行中，所有控制柵64連接到共用字線終端70(例如70、70b、......70n)。在每一列中，所在列單元1250之所有 第一和第二區16、18分別連接到共用源極及位元線終端72(例如72a、72b、......72h)和74(例如74a、74b、......74h)。
圖174介紹了另一寫狀態“1”操作，通過帶間隧道熱空穴注入，或碰撞電離熱空穴注入方式在單元1250上進行。借助帶間隧道機理寫入狀態“1”，以下電壓施加到終端上：正電壓作用於BL終端74上，中性電壓作用於SL終端72上，負電壓作用於WL終端70上，一個小於施加到BL終端74正電壓，作用於BW終端76，中性電壓作用於襯底終端78上。在這些條件下，空穴從BL終端74起注入到浮體區24中，使浮體區24帶正電荷。作用於BL終端74之正電壓，產生了可阻擋存入儲存位置62b任何電荷效應之耗盡區。因此，寫入狀態“1”操作可在不管存入儲存位置62b內電荷之情況下進行。
在一個特定之無限制之實施例中，約+2.0伏特之電壓作用於終端74，約0.0伏特之電壓作用於終端72，約-1.2伏特之電壓作用於終端70，約+0.6伏特之電壓作用於終端76，約0.0伏特之電壓作用於78上。儘管如此，這些電壓值也會發生變化，而保持所施加電荷之間之相對關係，見上述。此外，施加在終端72和74上之電壓可互換，但始終得到同一結果。儘管如此，耗盡區會反過來形成在儲存位置62a而不是62b附近。
或者，借助碰撞電離機理寫入狀態“1”，施加了電壓如下：正電壓作用於BL終端74上，中性電壓作用於 SL終端72上，正電壓作用於WL終端70上，正電壓作用於BW終端76上，而中性電壓作用於襯底終端78上。在這些條件下，空穴從BL終端74起注入到浮體區24中，使浮體區24帶正電荷。作用於BL終端74之正電壓產生了可阻擋存入儲存位置62b任何電荷效應之耗盡區。
在一個特定之無限制之實施例中，約+2.0伏特之電壓作用於終端74，約0.0伏特之電壓作用於終端72，約+1.2伏特之電壓作用於終端70，約+0.6伏特之電壓作用於終端76，約0.0伏特之電壓作用於78上。儘管如此，這些電壓值也會發生變化，而保持所施加電荷之間之相對關係，見上述。此外，施加在終端72和74上之電壓可互換，但始終得到同一結果。儘管如此，耗盡區會反過來形成在儲存位置62a，而不是62b附近。
或者，單元1250之矽可控整流器(SCR)元件可通過施加以下偏壓而進入狀態“1”(即進行寫入“1”操作)：中性電壓作用於BL終端74上，正電壓作用於WL終端70上，一個大於施加到終端70正電壓之正電壓作用於襯底終端78上，而SL終端72和BW終端76則浮動。作用於WL終端70之正電壓可通過電容耦合增長浮體24之電壓並產生一個打開SCR元件之回饋過程。一旦單元1250之SCR元件進入導電模式(即已“開啟”)，SCR“閉鎖”且施加到WL終端70之電壓可移除，而不影響SCR元件之“開啟”狀態。在一個特定之無限制之實施例中，約0.0伏特之電壓作用於終端74上，約0.5伏特之電 壓作用於終端70上，約0.8伏特之電壓作用於終端78上。儘管如此，這些電壓值會發生變化，而保持所施加電荷之間之相對關係，見上述，例如施加到終端78上之電壓始終大於施加到終端74上之電壓。該寫入狀態“1”操作，可在不管存入儲存位置62a或62b內電荷之情況下進行。
圖175介紹了，可在單元1250上進行之寫入狀態“0”操作。為了將狀態“0”寫入浮體區24，在SL終端72施加了負電壓，在WL終端70上施加了一個小於施加到終端72負電壓之負電壓，在BL終端74施加了0.0伏特之電壓並在BW終端76上施加了正電壓，而在襯底終端78上施加了中性電壓。在這些條件下，p-n結點(24和16之間之結點)為正偏壓，排空自浮體24起之任何空穴。在一個特定之無限制之實施例中，約-2.0伏特之電壓作用於終端72，約-1.2伏特之電壓作用於終端70，約+0.6伏特之電壓作用於終端76，約0.0伏特之電壓作用於終端72和78。儘管如此，這些電壓值會發生變化，而保持所施加電荷之間之相對關係，見上述。此外，施加在終端72和74上之電壓可互換，但始終得到同一結果。可以看出，寫入狀態“0”操作，可在不管存入儲存位置62a或62b內電荷之情況下進行。
或者，通過設置矽可控整流器元件設到閉鎖模式就可進行寫入“0”操作。可通過應用以下偏壓進行：正電壓作用於BL終端74上，正電壓作用於WL終端70上，一 個正電壓，它大於施加到終端74正電壓，作用於襯底終端78，而使SL終端72和BW終端76浮動。在這些條件下，陽極和陰極之間之電壓差，取決於襯底終端78和BL終端74之電壓，會變之很小，而不能保持SCR元件處於導電模式。因此，單元1250之SCR元件關閉。在一個特定之無限制之實施例中，約+0.8伏特之電壓作用於終端74上，約+0.5伏特之電壓作用於終端70上，約+0.8伏特之電壓作用於終端78上。儘管如此，這些電壓值會發生變化，而保持所施加電荷之間之相對關係，見上述。可以看出，寫入狀態“0”操作，可在不管存入儲存位置62a或62b內電荷之情況下進行。
單元1250之讀出操作，見圖176之說明。為了讀出單元1250，在BL終端74施加正電壓，在SL終端72施加中性電壓，在WL終端70施加一個比施加在終端74正電壓更大之正電壓，在BW終端76施加正電壓，而襯底終端78則接地。當單元1250處於浮體區24中有空穴之狀態“1”時，那麼測得之閾值電壓(電晶體打開時之門電壓)會比單元1250處於浮體區24中無空穴之狀態“0”下測得之閾值電壓要低。單元電流可由，例如連接到BL終端74b之讀出放大器電路所感應。作用於BL終端74之正電壓在結點18周圍構成了一個耗盡區，阻擋存入儲存位置62b之任何電荷效應。因此，易失狀態讀出操作可在不管存入不動態記憶體(在此例中，存入儲存位置62b之電荷)電荷之情況下進行。在一個特定之無限制之 實施例中，約+0.4伏特之電壓作用於終端74上，約0.0伏特之電壓作用於終端72，約+1.2伏特之電壓作用於終端70上，約+0.6伏特之電壓作用於終端76上，約0.0伏特之電壓作用於終端78上。儘管如此，這些電壓值會發生變化，而保持所施加電荷之間之相對關係，見上述內容。
讀出操作也可在以下情況下進行：正電壓作用於BL終端74上，中性電壓作用於SL終端72上，一個比施加在終端74上正電壓更小之正電壓，作用於WL終端70，正電壓作用於BW終端76上，而襯底終端78則接地。當單元1250處於浮體區24中有空穴之狀態“1”時，一個由SL終端72、浮體24和BL終端74構成之寄生雙極電晶體打開，對比單元1250處於浮體區24中無空穴之狀態“0”時，測得了一個更高之單元電流。作用於BL終端74上之正電壓在結點18周圍形成了一個耗盡區，阻擋存入儲存位置62b之任何電荷效應。因此，易失狀態讀出操作，可在不管(即獨立地)存入不動態記憶體(在此例中，存入儲存位置62b之電荷)電荷之情況下進行。在一個特定之無限制之實施例中，約+3.0伏特之電壓作用於終端74上，約0.0伏特之電壓作用於終端72，約+0.5伏特之電壓作用於終端70上，約+0.6伏特之電壓作用於終端76上，約0.0伏特之電壓作用於終端78上。儘管如此，這些電壓值會發生變化，而保持所施加電壓之間之相對關係，見上述內容。
或者，在襯底終端78上施加一個正電壓，在BL終端74上施加一個大致上中性之電壓，在WL終端70施加一個正電壓。終端72和76則浮動。單元1250公開了一個P1-N2-P3-N4矽可控整流器元件，其中襯底78作為P1區運行，埋置層22作為N2區運行，浮體區24作為P3區運行，而區18或18則作為N4區運行。矽可控整流器元件之運行，見1998年7月31日備案之12/533,661號申請中所述更多細節，標題為《運用可控整流器原理之浮體電晶體半導體記憶體元件之操作方法》。12/533,661號申請全部內容併入本文中，作為參考引用。在此例中，襯底終端78作為陽極運行，而終端72或終端74則作為陰極運行，而浮體區24作為p-基極運行開啟SCR元件。當單元1250處於浮體區24中有空穴之狀態“1”時，一個由襯底、埋井、浮體和BL結點構成之矽可控整流器(SCR)元件打開，對比單元1250處於浮體區24中無空穴之狀態“0”時，測得了一個更高之單元電流。一個正電壓作用於WL終端70上，從而在記憶體單元陣列中選擇一行，而對於未選定之行，則在WL終端70上施加負電壓。所施加之負電壓，減少了在未選定行中通過電容耦合之浮體24之電壓，並在每一未選定行中關閉了每一單元1250之SCR元件。因此，讀出操作可在不顧及不動態記憶體中所存電荷之情況下進行。在一個特定之無限制之實施例中，約+0.8伏特之電壓作用於終端78上，約+0.5伏特之電壓作用於終端70(用於選定行)，約0.0伏特之 電壓作用於終端72上，而終端74和76則浮動。儘管如此，這些電壓值會發生變化。
圖177介紹了保存或備用操作。執行該保存或備用操作，來加強記憶體單元1250之資料保持特徵。可通過應用以下偏壓執行保存操作：在BL終端74施加一個大致上中性之電壓，在WL終端70施加一個中性或負電壓，在襯底終端78上施加一個正電壓，而讓SL終端72和BW終端76浮動。在這些條件下，如果記憶體單元1250處於儲存/資料狀態“1”且浮體區24中有正電壓，那麼記憶體單元1250之SCR元件則打開，從而保持狀態“1”之資料。狀態“0”下之記憶體單元會保持閉鎖模式，因為浮體24內之電壓大致上不是正電壓，因此浮體24未開啟SCR元件。相應地，電流不會流經SCR元件，而這些單元保持狀態“0”資料。可見，一排記憶體單元1250可通過在襯底終端78定期施加正電壓而進行更新。共同連接到襯底終端78並在浮體區24內帶有正電壓之那些記憶體單元1250會進行“1”資料狀態更新，而共同連接到襯底終端78，並在浮體區24內沒有正電壓之那些記憶體單元1250，會保持閉鎖模式，因為它們之SCR元件不會開啟，因此那些單元會保持記憶體狀態“0”。這樣之話，共同連接到襯底終端之所有記憶體單元1250會保持/更新，以準確保存它們之資料狀態。只要在平行非演算法有效過程中，施加電壓到襯底終端78上，該過程就會自動發生。此外，可以看出保存操作，可在不顧及存入 不動態記憶體中電荷之情況下進行。在一個特定之無限制之實施例中，約0.0伏特之電壓作用於終端74上，約-1.0伏特之電壓作用於終端70上，約+0.8伏特之電壓作用於終端78上。儘管如此，這些電壓值還會發生變化，卻維持它們之間之相對關係。或者，上述施加到終端74之電壓可作用於終端72上，而終端74則浮動。
或者，可通過應用以下偏壓執行保存操作：大致上中性之電壓作用於BL終端74上，正電壓作用於SL終端72上，正電壓作用於BW終端76上，而零或負電壓作用於WL終端70上。襯底終端78可浮動或接地。在這些條件下，由區16、浮體區24和區18構成之寄生雙極元件被打開。如果浮體24處於浮體區24內帶有正電荷之狀態“1”，那麼施加到SL終端72上之正電壓會產生碰撞電離，從而生成電子-空穴對。而空穴會擴散到浮體24內，從而補充浮體區24內之正電荷並保持在“1”資料狀態。如果浮體24處於狀態“0”，由區16、浮體區24和區18構成之雙極元件不會被打開，因此那些單元會保持狀態“0”。這樣之話，共同連接到襯底終端之所有記憶體單元1250會保持/更新，以準確保存它們之資料狀態。該機理受浮體區24內儲存之電壓或電荷控制，並獨立於作用於WL終端70上之電壓。只要在平行非演算法有效過程中，施加電壓到SL終端72上，該過程就會自動發生。可以看出保存操作，可在不顧及存入不動態記憶體中電荷之情況下進行。在一個特定之無限制之實施例中，約0.0伏 特之電壓作用於終端74上，約-1.0伏特之電壓作用於終端70上，約+0.8伏特之電壓作用於終端72上，約+0.6伏特之電壓作用於終端76上。儘管如此，這些電壓值還會發生變化，卻維持它們之間之相對關係。或者，上述施加到終端72之電壓可作用於終端74上，而終端72則接地。
或者，可通過應用以下偏壓執行保存操作：在WL終端70上施加零或負電壓，在BL終端74和SL終端72上施加大致上中性之電壓，並在BW終端76上施加正電壓。襯底終端78可浮動或接地。在這些條件下，由區16或18、浮體區24和埋置層22構成之寄生雙極元件被打開。如果浮體24處於浮體區24內帶有正電荷之狀態“1”，那麼施加到BW終端76上之正電壓會產生碰撞電離，從而生成電子-空穴對。而空穴會擴散到浮體24內，從而補充浮體區24內之正電荷並保持在“1”資料狀態。如果浮體24處於狀態“0”，由區16或18、浮體區24和埋置層22構成之雙極元件不會被打開，因此那些單元會保持狀態“0”。這樣之話，共同連接到襯底終端之所有記憶體單元1250會保持/更新，以準確保存它們之資料狀態。該機理受浮體區24內儲存之電壓或電荷控制，並獨立於作用於WL終端70上之電壓。只要在平行非演算法有效過程中施加電壓到BW終端76上，該過程就會自動發生。可以看出保存操作，可在不顧及存入不動態記憶體中電荷之情況下進行。在一個特定之無限制之實施例 中，約0.0伏特之電壓作用於終端72和74上，約-1.0伏特之電壓作用於終端70上，約+1.2伏特之電壓作用於終端76上，約0.0伏特之電壓作用於終端78上。儘管如此，這些電壓值還會發生變化，卻能維持它們之間之相對關係。
當檢測到斷電時，例如，當使用者斷開單元1250之電源，或電源突然中斷或因為任何其它原因，單元1250電源至少暫時中斷，或由於用戶在備份操作期間之任何特定命令，存在浮體區24內之資料通過熱電子注入而轉移到阻擋層60中。該操作被稱為“遮蔽”，圖178A-178B中有介紹。執行遮蔽過程可將浮體區24內之據存入儲存位置62a或62b。對儲存位置62a執行遮蔽時，一個正高壓作用於SL終端72上，一個比施加到終端72上之中性或正電壓更小之中性或正電壓作用於BL終端74上。正電壓作用於終端70上，正電壓作用於終端76上。這種情況下之高壓則是一個大於或等於+3伏特之電壓。在一個例子中，施加了一個+3到+6伏特範圍內之電壓，儘管施加更高之電壓也是可能之。當浮體24有一個正電荷/電壓時，源極漏極區16和18以及浮體24構成之NPN雙極結點，處於開啟狀態，而電子流經記憶體電晶體。在終端72上施加高壓激勵/促進電子流經浮體24，達到足量時再跳入位於SL終端72附近之阻擋層62a內之儲存位置內，見圖178A中箭頭指向儲存位置62a所示。相應地，當單元1250之動態記憶體處於狀態“1”時(即浮體24帶正 電荷)，阻擋層60內之儲存位置62a通過遮蔽法帶負電荷，見圖178A所示。
當單元1250之動態記憶體處於狀態“0”時，即浮體24帶負或中性電荷/電壓，NPN結點處於關閉狀態，而電子不會流入浮體24，見圖178B解釋。相應地，當根據上述施加電壓到終端為了執行遮蔽程式時，施加到終端72上之正高壓不會產生電子之加速，從而使熱電子注入到阻擋層60中，因為電子不在流動。相應地，當單元1250之易失性記憶體處於狀態“0”時(即浮體24帶中性或負電荷)，阻擋層60無電荷注入，並保持其電荷直至遮蔽結束，如圖178B所示。如復位操作中描述之一樣，阻擋層60內之儲存位置62在重定操作期間初始化或復位到帶有正電荷。因此，當單元1250之易失性記憶體處於狀態“0”時，儲存位置62a會在遮蔽操作結束時帶正電荷。
注意：在遮蔽操作結束後，儲存位置62a終端之電荷狀態與浮體24之電荷狀態互補。因此，如果記憶體單元1250之浮體24在動態記憶體中帶正電荷時，阻擋層60通過遮蔽操作後會帶負電荷，而當記憶體單元1250之浮體在動態記憶體中帶負或中性電荷時，儲存位置62a會在遮蔽操作結束時帶正電荷。位於SL終端72附近之儲存位置62a之電荷/狀態則以非演算法之關係取決於浮體之狀態，而多個單元之遮蔽以並聯方式出現，因此遮蔽操作速度極快。
在一個特定無限制之根據本實施例遮蔽操作之例子， 約+6.0伏特之電壓作用於終端72上，約0.0伏特之電壓作用於終端74上，約+1.2伏特之電壓作用於終端70上，約+0.6伏特之電壓作用於終端76上。儘管如此，這些電壓值還會發生變化，而保持所施加電壓之間之相對關係，見上述。
在BL終端74附近之儲存位置62b遮蔽操作，可通過逆轉作用於終端72和74上之電壓以類似之方式執行。
在遮蔽操作另一實施例中，以下偏壓條件適用。為了在儲存位置62a執行遮蔽操作，一個正高壓作用於SL終端72上，一個正電壓作用於WL終端70，一個比施加到SL終端72上之正電壓更小之中性或正電壓作用於BL終端76上，而BL終端74則浮動。在這個偏壓條件下，當浮體24帶正電荷/電壓時，由區16、浮體24和埋井區22構成之NPN雙極結點處於開啟狀態，且電子流經記憶體電晶體。在終端72上施加高壓激勵/促進電子流經浮體24，達到足量時再跳入位於SL終端72附近之阻擋層62a內之儲存位置內。相應地，當單元1250之動態記憶體處於狀態“1”時(即浮體24帶正電荷)，阻擋層60內之儲存位置62a通過遮蔽法帶負電荷。
當單元1250之易失性記憶體處於狀態“0”，即浮體24帶負或中性電荷/電壓，NPN結點處於關閉狀態，而電子不會流入浮體24。相應地，當電壓作用於上述終端時，電子不會流動，而隨後不會發生阻擋層60內之熱電子注入。當單元1250之易失性記憶體處於狀態“0”時， 阻擋層60內之儲存位置62a保持其電荷直至遮蔽結束。如復位操作中描述之一樣，阻擋層60內之儲存位置62在重定操作期間初始化或復位到帶有正電荷。因此，當單元1250之易失性記憶體處於狀態“0”時，儲存位置62a會在遮蔽操作結束時帶正電荷。
在BL終端74附近之儲存位置62b遮蔽操作可通過逆轉作用於終端72和74上之電壓以類似之方式執行。
當單元1250恢復通電時，存在阻擋層60上之單元1250狀態，會恢復到浮體區24內。恢復操作(從不易失性記憶體到易失性記憶體之資料恢復)見圖179A和179B之介紹。在執行恢復操作前，浮體24設為中性或負電荷，即“0”狀態被寫入浮體24中。
在圖179A-179B實施例中，為了執行存入儲存位置62a內不易失資料之恢復操作，終端72設為有大致上中性之電壓，正電壓作用於終端74上，負電壓作用於終端70上，正電壓作用於終端76上，而襯底終端78則接地。作用於終端74之正電壓會產生一個耗盡區，阻擋存入儲存位置62b內電荷之影響。當儲存位置62a帶負電荷時，如圖179A所示，該負電荷加強了帶間熱空穴注入工藝之驅動力，借此空穴從n-區18注入到浮體24中，從而恢復了易失性記憶體單元1250在執行遮蔽操作前保存之“1”狀態。當阻擋層62a不帶負電荷時，例如當阻擋層62a如圖179B所示帶正電荷或中性，那麼熱帶間空穴注入不會發生，如圖179B所示，產生了一個具有“0”狀態 之記憶體單元1250，正如其執行遮蔽操作前所做之一樣。相應地，當儲存位置62a在執行遮蔽後帶正電荷，那麼浮體24之易失性記憶體會恢復至帶有負電荷(“0”狀態)，但當阻擋層62a帶負電荷或中性電荷時，浮體24之易失性記憶體會恢復至帶有正電荷(“1”狀態)。
存入儲存位置62b之不易失資料之恢復操作，可以上述有關儲存位置62a類似之方式執行，通過逆轉施加在終端72和74上之電壓以及應用所有其他相同條件。
在完成恢復操作後，阻擋層60之狀態可重定到初始狀態。不易失儲存位置62a之重定操作，見圖180描述。一個負高壓作用於終端70上，一個中性或正電壓作用於終端72上，一個正電壓作用於終端76上，零電壓作用於襯底終端78上，而終端74則浮動。在這些條件下，電子會從儲存位置62a穿隧到n+結點區16。因此，儲存位置62a帶正電荷。
在一個特定無限制之根據本實施例重定操作之例子，約-18伏特之電壓作用於終端70上，約0.0伏特之電壓作用於終端72上，約+0.6伏特之電壓作用於終端76上，約0.0伏特之電壓作用於終端78上，而終端74則浮動。儘管如此，這些電壓值也會發生變化，而保持所施加電荷之間之相對關係，見上述。
不易失儲存位置62b之恢復操作可以上述有關儲存位置62a類似之方式執行，通過逆轉施加在終端72和74上之電壓以及應用所有其他相同條件。
通過在終端70上施加負高壓，在終端72和74上施加中性，或正電壓且在終端76上施加正電壓，儲存位置62a和62b可同時執行重定操作，而終端78接地。
在一個特定無限制之根據本實施例重定操作之例子，約-18伏特之電壓作用於終端70上，約0.0伏特之電壓作用於終端72、74和78上，約+0.6伏特之電壓作用於終端76上。儘管如此，這些電壓值也會發生變化，而保持所施加電荷之間之相對關係，見上述。
在另一個記憶體單元操作之實施例中，阻擋電荷復位/再初始化到一個負初始狀態。為了重定儲存位置62a，應用了以下偏壓條件：在WL終端70施加正高壓，在終端72施加中性電壓，在BW終端76施加正電壓，在終端78施加零電壓，而終端74則浮動。在這些條件下，電子會從儲存位置62a穿隧到n+結點區16。因此，儲存位置62a帶負電荷。
在一個特定無限制之根據本實施例重定操作之例子，約+18伏特之電壓作用於終端70上，約0.0伏特之電壓作用於終端72和78上，約+0.6伏特之電壓作用於終端76上，而終端74則浮動。儘管如此，這些電壓值也會發生變化，而保持所施加電荷之間之相對關係，見上述。
不易失儲存位置62b之重定操作，可以上述有關儲存位置62a類似之方式執行，通過逆轉施加在終端72和74上之電壓以及應用所有其他相同條件。
通過在終端70上施加負高壓，在終端72和74上施 加中性或正電壓且在BW終端76上施加正電壓，儲存位置62a和62b可同時執行復位操作。
在一個特定無限制之根據本實施例重定操作之例子，約18伏特之電壓作用於終端70上，約0.0伏特之電壓作用於終端72、74和78上，約+0.6伏特之電壓作用於終端76上。儘管如此，這些電壓值也會發生變化，而保持所施加電荷之間之相對關係，見上述。
在另一個根據本發明進行遮蔽操作之實施例中，應用了以下偏壓條件。為了在儲存位置62a執行遮蔽操作，在SL終端施加了一個正高壓，在BL終端74施加了一個中性或正電壓，在WL終端70施加了一個負電壓，在BW終端76施加了一個中性電壓，在襯底終端78施加一個中性電壓。在這些偏壓條件下，當浮體24帶正電荷/電壓時，由區16和18以及浮體24構成之NPN雙極結點處於開啟狀態，且電子流經記憶體電晶體。在終端72上施加高壓激勵/促進電子流經浮體24，通過碰撞電離產生電子-空穴對。作用於WL終端70之負電壓產生了一個用來SL終端72附近儲存位置62a之熱空穴注入之拉力電場。相應地，當單元1250之動態記憶體處於狀態“1”時(即浮體24帶正電荷)，阻擋層60內之儲存位置62a通過遮蔽操作帶上正電荷。
當單元1250之易失性記憶體處於狀態“0”時，即浮體24帶有負或中性電荷/電壓，NPN結點處於關閉狀態，且電子不會流入浮體24中。相應地，當施加電壓到上述 終端時，電子不會流動，而隨後不會發生熱空穴注入到阻擋層60之情況。當單元1250之易失性記憶體處於狀態“0”時，阻擋層60內之儲存位置62a會在遮蔽操作結束時保持負電荷。
相應地，當浮體24帶正電荷時，儲存位置62a會在執行遮蔽操作結束後帶正電荷。相反地，當浮體24帶負電荷時，那麼儲存位置62a會在執行遮蔽操作結束後帶負電荷。
BL終端74附近儲存位置62b之遮蔽操作，可以上述有關儲存位置62a類似之方式執行，通過逆轉施加在終端72和74上之電壓以及應用所有其他相同條件。
在另一個遮蔽操作實施例中，應用了以下偏壓條件。為了在儲存位置62a執行重定操作，在SL終端72施加了一個正高壓，在WL終端70施加了一個負電壓，在BW終端76施加了一個零電壓，而BL終端74則浮動，襯底終端78接地。在這些偏壓條件下，當浮體24帶正電荷/電壓時，由區16、浮體24和埋井區22構成之NPN雙極結點處於開啟狀態，且電子流經記憶體電晶體。在終端72上施加高壓激勵/促進電子流經浮體24，通過碰撞電離產生電子-空穴對。作用於WL終端70之負電壓產生了一個用來SL終端72附近儲存位置62a之熱空穴注入之拉力電場。相應地，當單元1250之動態記憶體處於狀態“1”時(即浮體24帶正電荷)，阻擋層60內之儲存位置62a通過遮蔽操作帶上正電荷。
當單元1250之易失性記憶體處於狀態“0”時，即浮體24帶有負或中性電荷/電壓，NPN結點處於關閉狀態，且電子不會流入浮體24中。相應地，當施加電壓到上述終端時，電子不會流動，而隨後不會發生熱空穴注入到阻擋層60之情況。當單元1250之易失性記憶體處於狀態“0”時，阻擋層60內之儲存位置62a會在遮蔽操作結束時保持負電荷。
相應地，當浮體24帶正電荷時，儲存位置62a會在執行遮蔽操作結束後，帶正電荷。相反地，當浮體24帶負電荷時，那麼儲存位置62a會在執行遮蔽操作結束後帶負電荷。
BL終端74附近儲存位置62b之遮蔽操作，可以上述有關儲存位置62a類似之方式執行，通過逆轉施加在終端72和74上之電壓以及應用所有其他相同條件。
在另一個恢復操作實施例中，終端72設為有大致上中性之電壓，一個正電壓作用於終端74上，一個比施加到終端74正電壓更小之正電壓，作用於終端70上，一個正電壓作用於終端76上，零電壓作用於終端78上。施加到終端74上之正電壓會產生一個耗盡區，阻擋來自存入儲存位置62b內之電荷影響。當儲存位置62a帶正電荷時，該正電荷加強了碰撞電離工藝之驅動力，產生熱空穴從n-區18注入到浮體24中，從而恢復了易失性記憶體單元1250在執行遮蔽操作前保存之“1”狀態。當阻擋層62a不帶正電荷時，那麼就不會發生碰撞電離，產生了一 個具有“0”狀態之記憶體單元1250，正如其執行遮蔽操作前所做之一樣。相應地，當儲存位置62a在執行遮蔽後帶正電荷，那麼浮體24之易失性記憶體，會恢復至帶有正電荷(“1”狀態)，但當阻擋層62a帶負電荷時，浮體24之易失性記憶體，會恢復至帶有中性電荷(“0”狀態)。
存入儲存位置62b之不易失資料之恢復操作，可以上述有關儲存位置62a類似之方式執行，通過逆轉施加在終端72和74上之電壓以及應用所有其他相同條件。
圖181A用圖示法了介紹了，根據本發明之記憶體單元1250S之另一個實施例。單元1250S包括如p型傳導率類型等，第一種傳導率類型之襯底112。襯底112一般是由矽製成，但也可由本領域已知之半導體材料組成，例如鍺、鍺矽、砷化鎵等。襯底112有一個表面114。具有如n型等第二種傳導率類型之第一區116存在於襯底112中，並暴露在表面114。具有第二種傳導率類型之第二區118也存在於襯底112中，並暴露在表面114，與第一區116間隔分開。根據任何已知和所屬技術領域特殊使用之注入工藝，第一和第二區116和118通過注入工藝形成在構成襯底112之材料上面。
埋置氧化物(BOX)等埋置絕緣體層122也存在於襯底112中，並埋置在襯底112中，如所示。襯底112之浮體區124受表面114，第一和第二區116、118，和埋置絕緣體層122包圍。一阻擋層160位於區116和118之間， 表面114上方。阻擋層160材質可為氮化矽、納米晶矽或高K介電材料或其它介電材料。阻擋層60運行儲存不易失性記憶體資料。阻擋層160用來儲存不易失性儲存資料。阻擋層160允許每個單元具有兩個物理隔離之儲存位置162a、162b，從而產生了多位不易失之功能性。
一控制柵164位於阻擋層160上方，這樣之話，阻擋層160就位於控制柵164和表面114之間，如所示。控制柵164通常由典多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
單元1250S包括四個終端：字線(WL)終端170、位元線(BL)終端172和174及襯底終端178。終端170連接控制柵164。終端172連接第一區116，而終端174連接第二區118。或者，終端172連接第二區118，而終端174連接第一區116。
圖181B為根據本發明某一實施例之，記憶體單元元件陣列結構1280S之例子，其中記憶體單元1250S以多行和多列方式排列。或者，根據本發明之記憶體單元元件，可以單行或單列排列之多個單元1250S方式出現，但通常情況是，多行和多列都出現。記憶體單元1250S連接方式如下：在每一行中，所有控制柵164連接在一個共用字線終端170內(例如170a、170b、......170n，取決於參考哪行)。在每一列中，該列單元1250S之所有第一和第二區116和118連接在一個共用位元線終端172(例如172a、172b、.....172e)和174(例如174a、174b等等)內。
由於每個單元1250S都有一個埋置絕緣體層122，基於此，連同區116和118一起，包圍了浮體124之下部和側邊界，因此絕緣層26不一定要包圍浮體24之各邊，和圖173A之實施例形成對比。因為單元1250S不需要絕緣層26，那麼則需要較少之終端，用來操作裝配進一個記憶體單元元件之一排單元1250S內之記憶體單元1250S。由於臨近單元1250S未被絕緣層26隔離，鄰近區116和118也不被絕緣層26所隔離。相應地，單個終端172或174，可作為終端174為任一鄰近單元1250S對之區118進行運行，而且，通過逆轉其極性，也可作為終端172為另一鄰近單元1250S對之區116進行運行，其中該對第一單元1250S之區118接觸該對第二單元1250S之去116。例如，在圖181D中，根據第一極性施加電壓之情況下，終端174a可作為終端174為單元1250Sa之區118進行運行。通過逆轉施加在終端174a上之電壓極性，終端174a可作為終端172為單元1250Sb之區116進行運行。通過減少記憶體單元元件中規定之終端數量，根據本描述排列之允許，根據本發明本實施例之記憶體元件可製造成相對同一容量記憶體單元元件來說更小之體積，要求每一單元之一對終端172、174，與所在行鄰近單元終端172、174分離。
圖182-184為根據本發明之記憶體單元1250V之，另一實施例。在本實施例中，單元1250V有一個翅片結構252，裝配在襯底212上，從而從襯底表面延展而形成一 個三維結構，翅片252延展大致上垂直並位於襯底212之上表面。翅片結構252可導電並位於埋井層222上。區222通過離子注入工藝也形成在襯底212材料上。埋井層222將有第一種傳導率類型之襯底浮區224，與塊體襯底212隔離。翅片結構252包括具有第二種傳導率類型之第一和第二區216、218。因此，浮體區224由翅片252上表面、第一和第二區216和218、埋井層222和絕緣層226包圍(見圖184中之絕緣層226)。當多個單元50集合形成一個記憶體元件時，絕緣層226將單元1250V與鄰近單元1250V隔離開來。翅片252由矽典型製成，但也包含鍺、鍺矽、砷化鎵、碳納米管等本領域已知之半導體材料。
元件1250V還包括，位於襯底浮區224對立兩面之門264，如圖182所示。或者，門264可圍起襯底浮區224之三邊，如圖183所示。門264通過阻擋層260與浮體224隔離開來。門264位於第一和第二區16、18之間，鄰近浮體24。
元件1250V包括多個終端：字線(WL)終端70、源極線(SL)終端72、位元線(BL)終端74、埋井(BW)終端76和襯底終端78。終端70連接門264。終端72連接第一區216，終端74連接第二區218。或者，終端72連接第二區218，而終端74連接第一區216。終端76連接埋置層222，而終端78連接襯底212。圖184為圖182所示記憶體單元1250V之頂視圖。
直至這一點，單元1250、1250S、1250V描述已涉及二進位單元，其中易失性(例如24、124、224)和不易失性(例如62a、62b、162a、162b、262a和262b)資料儲存均為二進位，代表每個記憶體儲存位置要麼儲存狀態“1”，要麼儲存狀態“0”。在另一實施例中，任一記憶體單元1250、1250S、1250V可進行配置作為多級單元使用，這樣之話，不止一位元資料可儲存在一個單元之一個儲存位置。因此，例如，一個或多個易失性記憶體24、124、224；不易失性記憶體62a、162a、262a和/或不易失性記憶體62b、162b、262b可進行配置進行多位數據之儲存工作。
圖185A介紹了相對於閾值電壓之二進位記憶體狀態，其中記憶體單元1250、1250S、1250V中低於或等於預設電壓之(在一個例子中，預設電壓為0伏特，但是預設電壓可為較高或較低電壓)閾值電壓被解讀為狀態“1”，而記憶體單元1250、1250S或1250V總高於預設電壓之電壓被解讀為狀態“0”。
圖185B介紹了一個多級記憶體電壓狀態之例子，其中兩位元資料可儲存在任一儲存位置24、124、224、62a、62b、162a、162b、262a、262b中。在這種情況下，記憶體單元1250、1250S、1250V中一個低於或等於第一次預設電壓(例如0伏特或一些其他預設電壓)，並高於比第一次預測電壓低之第二次預設電壓(例如約-0.5伏特或一些低於第一次預設電壓之其他電壓)，被解讀為狀態 “10”，一個低於或等於第二次預設電壓之電壓被解讀為狀態“11”；一個大於第一次預設電壓，並小於或等於比第一次預設電壓高之第三次預設電壓(例如約0.5伏特或一些高於第一次預設電壓之其他電壓)，被解讀為狀態“01”，而大於第三次預設電壓之電壓被解讀為狀態“00”。有關多級操作之更多細節可在同時待審共同擁有，並在1996年11月29日備案之第11/996,311號申請中找到。第11/996,311號申請內容全部納入本文中，作為參考引用。
鑒於本發明根據其特定實施例進行了介紹說明，那麼本領域所屬技術人員應知曉，可做出不同變化並替換等同物，在不背離本發明之實質精神和範圍之情況下。此外，可進行多處修改使某一特殊情況、材料、物質組成、工藝、工藝步驟適應本發明之宗旨、精神和範圍。所有此類修改應在所附權利要求書公開之範圍內。
圖186A為分別根據本發明之記憶體單元1350之示意橫截面圖。記憶體單元1350包括如p型傳導率類型等第一種傳導率類型之襯底12。襯底12是由矽特殊製成，但也可由例如鍺、鍺矽、砷化鎵、碳納米管等本領域已知之半導體材料組成。在本發明一些實施例中，襯底12可為半導體片之塊狀材料。從設計選擇角度看，在其他實施例中，襯底12可為嵌入到第二種傳導率類型井，或如n型等第二種傳導率類型半導體片塊狀之第一種傳導率類型井(圖未有體現)。為了方便描述，襯底12通常製圖為半 導體塊狀材料，如圖186A所示。
襯底12中包含n型等第二種傳導率類型之埋置層22。埋置層22可通過離子注入工藝形成在襯底12材料中。或者，埋置層22也可外延生長在襯底12上部。
p型等第一種傳導率類型之浮體區24，在上方是由位線區16、源極線區18和絕緣層62包圍，側邊由絕緣層26包圍，底部由埋置層22包圍。當注入埋置層22時，浮體24可為埋置層22上方原襯底12之一部分。或者，浮體24可外延生長。從設計選擇角度看，根據埋置層22和浮體24之形成方式，浮體24可具有一些實施例中與襯底12一樣之摻雜，或其他實施例中要求之不同摻雜。
絕緣層26(像例如淺溝槽隔離(STI))材質為二氧化矽之類之材料，儘管會使用其他之絕緣材料。當多個單元1350集合在一個陣列1380中形成一個記憶體元件時，絕緣層26會將單元1350與鄰近單元1350隔離。絕緣層26底部可位於埋置區22內部，允許埋置區22連續，如圖186A所示。或者，絕緣層26底部可位於埋置區22下部，如圖186B中記憶體單元1350另一實施例橫截面所示。這個要求更淺之絕緣層28，將浮體區24隔離開來，但允許埋置層22在圖186A所示之橫截面垂直方位上連續。為了簡便起見，只有在所有方向上連續之埋置區22之記憶體單元1350會自此展示。
具有n-型等第二種傳導率類型之位線區16，存在於浮體區24中並暴露在表面14。根據任何已知和所屬技術 領域特殊使用之注入工藝，位線區16通過注入工藝形成在構成襯底12之材料上面。或者，借助固態擴散工藝形成位線區16。
具有n-型等第二種傳導率類型之源極線區18，存在於浮體區24中並暴露在表面14。根據任何已知和所屬技術領域特殊使用之注入工藝，源極線區18通過注入工藝形成在構成襯底12之材料上面。或者，借助固態擴散工藝形成源極線區18。
記憶體單元1350是不對稱之，在於源極線區18之區域大於位元線區16之區域。與位線區16和浮動柵60之間之耦合比較而言，較大之源極線區18在源極線區18和浮動柵60之間產生了較高之耦合。
浮動柵60位於位線區16和源極線區18之間，並位於浮體區24上方。浮動柵60通過絕緣層62將浮體區24隔離開來。絕緣層62材質可為二氧化矽和/或其他介電材料，包括高K介電材料等，但不僅限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。浮動柵60可由，例如多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
單元1350是一個單多晶矽浮動柵記憶體單元。因此，單元1350可與典型之互補金屬氧化物半導體(CMOS)工藝互補。浮動柵60多晶矽材料可與邏輯電晶體之門一起沉積和成形。可跟例如疊柵快閃記憶體元件進行對比，其中第二個多晶矽柵(例如控制柵)疊在多晶矽 浮動柵上方(見例如197頁之圖4.6，《不易失性半導體記憶體》，W.D.Brown和J.E.Brewer“Brown”)，特此全部併入本文作為參考引用。這種疊柵記憶體單元典型要求雙(或多個)多晶矽層處理，其中第一個多晶矽(例如浮動柵)會在第二個多晶矽(例如控制柵)層形成後進行沉積和成形。
單元1350包括多個終端：電氣連接到位線區16之位元線(BL)終端74，電氣連接到源極線區18之源極線(SL)終端72，電氣連接到埋置層22之埋井(BW)終端76以及電氣連接到襯底12之襯底終端78。浮動柵60無任何電氣連接。因此，浮動柵60浮動並作為不易失性記憶體區進行使用。
圖186C為記憶體單元1350之等效電路標記法。記憶體單元1350中包括金屬氧化物半導體(MOS)電晶體20，由位線區16、浮動柵60、源極線區18和浮體區24構成，而雙極元件30a和30b則由埋井區22、浮體區24和位線區16或源極線區18構成。
記憶體元件1350中還包括雙極元件30c，由位線區16、浮體24和源極線區18構成。為了圖紙之清晰度，雙極元件30c在圖186中單獨出示。
圖186E介紹了一個行列排列之記憶體單元1350(四個示範性記憶體單元1350表示為1350a、1350b、1350c和1350d)之示範性記憶體陣列1380。在示範性陣列1380出現之很多但不一定是所有圖中，當所描述之操作 具有一個(或多個，在一些實施例中)“選定之”記憶體單元1350時，具有代表性之記憶體單元1350a為一個選定記憶體單元1350之代表。在這些圖中，具有代表性之記憶體單元1350b為一個與選定代表性記憶體單元1350a共用同行之未選定記憶體單元1350之代表，具有代表性之記憶體單元1350c為一個與選定代表性記憶體單元1350a共用同行之未選定記憶體單元1350之代表，且具有代表性之記憶體單元1350d，是一個與選定代表性記憶體單元1350a不共用行列之未選定記憶體單元1350之代表。
圖186E中有源極線72a至72n，位線74a至74p，埋井終端76a至76n和襯底終端78。72a至72n中之每一源極線與記憶體單元1350之單行有關，並耦合到該行每個記憶體單元1350之源極線區18上。74a至74p中之每一位線與記憶體1350之單列有關，並耦合到該列每一記憶體單元1350之位元線區16上。
在陣列1380中，所有位置均有襯底12。本領域普通技術人員應知會，一個或多個終端78存在於一個或多個位置，從設計選擇角度來看。這些技術人員也應知會當示範性陣列1380在圖186E中，以單個連續陣列出現，那麼很多其他組織和佈置就是可能之。例如，字線可分割或緩衝，位線可分割或緩衝，源極線可分割或緩衝，陣列1380可分成兩個以上之子陣列和/或控制電路，比如字解碼器、列解碼器、分割器件、讀出放大器、寫入放大器可 排列在示範性陣列1380周圍，或插入陣列1380子陣列之中間。因此，本發明中之示範性實施例、特徵、設計選項等在任何情況下都不構成限制。
圖187是一個記憶體元件操作之流程圖100。在事件102中，當記憶體元件首次通電時，記憶體元件處於初始狀態，其中該元件之非易失性記憶體部分設置為一個預定狀態。在事件104中，記憶體元件1350在易失性操作模式下運行。然而，斷電或突然停電，或任何其它事件終止或干擾本發明記憶體元件1350之電源時，動態記憶體之內容存入到事件106中之不易失性記憶體中，這個過程被稱為“遮蔽”(事件106)過程，而易失性記憶體中之資料丟失。在執行備份操作過程中也可進行遮蔽，在易失性操作104階段時和/或用戶手動指示備份之任何時間定期進行。在備份操作時，易失性記憶體之內容複製到非易失性記憶體中，而易失性記憶體始終通電，使易失性記憶體之內容也還在易失性記憶體中。或者，由於易失性記憶體操作比非易失性記憶體儲存易失性記憶體內容消耗更多之電量，那麼該器件在其閒置不用至少預定階段之任何時段可配置用來執行遮蔽過程，從而將易失性記憶體中之內容轉移到非易失性記憶體中，節省了電量。舉一個例子，該預定階段可為三十分鐘左右，但當然，本發明不僅限於此階段，由於該器件可在比執行遮蔽過程規定時間更長之，幾乎任一預定階段內程式設計，並仔細考慮不易失性記憶體之可靠性。
在遮蔽操作時，將易失性記憶體中之內容移到不易失性記憶體中後，記憶體元件1350即關機，電源不會再供應給易失性記憶體。這時，記憶體元件依然保留不易失性記憶體中儲存之資料。在事件108時恢復通電，不動態記憶體中之內容，通過將不動態記憶體內容轉移到易失性記憶體中而進行了恢復，這個過程稱為“恢復”過程，在恢復後，在事件110時重置記憶體元件，記憶體元件1350重定到初始狀態102並再次以易失模式運行，在事件104中。
在一個實施例中，不易失性記憶體(例如浮動柵60)初始化到帶有正電荷，在事件102中。當單元1350通電時，單元1350儲存了記憶體資訊(即保存在記憶體中之資料)，作為記憶體元件1350浮體24內之電荷。浮體24中之電荷調節流經記憶體元件1350之電流(從BL終端74到SL終端72)。流經記憶體元件1350之電流可用來確定單元1350之狀態。因為不易失性記憶元件(例如浮動柵60)，被初始化到帶一個正電荷，所以任何單元電流差是浮體24電荷差之結果。
在易失模式下可對記憶體單元1350執行多項操作：保存、讀出、寫入邏輯值-1和寫入邏輯值-0操作。
圖188介紹了記憶體陣列1380之保存操作，該陣列由多個記憶體單元1350構成。通過在BW終端76上施加正向回饋偏壓、在BL終端74和SL終端72上施加零偏壓，執行了保存操作。連接BW終端並施加到埋置層區之 正向回饋偏壓，將保持其所連接記憶體單元1350之狀態。
從圖186C所示之記憶體單元1350之等效電路標記法來看，記憶體單元1350包括n-p-n雙極元件30a和30b，分別由埋井區22(集極區)、浮體24(基極區)和位線區16或源極線區18(發射極區域)組成。
圖189A為浮體區24帶正電荷且正偏壓電壓作用於埋井區22時內在n-p-n雙極元件30a之能帶示意圖。n-p-n雙極元件30b之能帶圖與圖189A中所示之相似，其中源極線區18(連接SL終端72)替換位元線區16(連接到BL終端74)。虛線表示在n-p-n電晶體30a不同地區之費米能級。根據本領域所公知之，費米能級位於表示帷幔帶頂部之實線17(能帶間隙之底部)和表示導帶底部(能帶間隙頂部)之實線19之間之能帶間隙中。當浮體24帶正電荷時，一個對應邏輯值-1之狀態，雙極電晶體30a和30b會被打開，而浮體區中之正電荷降低了到基極區之電子流能量勢壘。一旦注入浮體區24，在正偏壓作用於埋井區22下，電子會被掃進埋井區22(連接到BW終端76)。由於正偏壓，通過碰撞電離機理，電子加速並產生一個額外之熱載體(熱空穴和熱電子對)。由此產生之熱電子流入BW終端76，同時產生之熱空穴也隨之流入浮體區24。這個過程恢復了浮體區24上之電荷，並保持儲存在浮體區24中之電荷，從而在通過BW終端76在埋井區22上施加正偏壓時保持n-p-n雙極電晶體30a和 30b處於開啟狀態。
當浮體24帶中性電荷(浮體24之電壓與接地位元線區16上之電壓相同)，一個對應邏輯值-0之狀態，沒有電流會流經n-p-n電晶體30a和30b。雙極元件30a和30b保持關閉狀態，不會發生碰撞電離。隨後，邏輯值-0狀態下之記憶體單元保持在邏輯值-0狀態。
圖189B為浮體區24帶中性電荷且偏壓電壓作用於埋井區22時內在n-p-n雙極元件130a之能帶示意圖。在這個狀態下，由實線17A和19A包圍之能帶間隙能級在n-p-n雙極元件30a之不同區域是不同之。因為浮體區24和位元線區16之電壓是相同之，費米能級是恒定之，從而在位線區16和浮體區24之間產生了一個能量勢壘。實線23表示，為了參考目之，位元線區16和浮體區24之間之能量勢壘。能量勢壘避免電子流從位線區16(連接到BL終端74)流向浮體區24。因此，n-p-n雙極元件30保持閉合。
圖188中所述之保存操作中，沒有單獨選定之記憶體單元。相反，單元被埋井終端76a至76n成行選定，可選擇為獨立行、多行或構成陣列1380之所有行。
在一個實施例中，記憶體單元1350之保存操作之偏壓條件為：0伏特之電壓作用於BL終端74上，0伏特之電壓作用於SL終端72上，比如+1.2伏特大小之正電壓作用於BW終端76上，0伏特之電壓作用於襯底終端78上。在其他實施例中，不同電壓可作用於記憶體單元 1350之不同終端上，從設計選擇角度考慮，因此，所述示範性電壓並不構成限制。
記憶體單元1350和記憶體單元陣列1380之讀出操作會在圖190A和190B中同時描述。任何本領域已知之讀出圖可與記憶體單元1350一同使用。例子包括，例如，《在SOT上運用單電晶體增益單元之記憶體設計》中公開之讀出圖，作者T.Ohsawa等人，152-153頁，技術文摘，1991年2月舉行之IEEE國際固態電路會議)(“Ohsawa-1”)和《一個帶有浮體單元之18.5ns 128Mb SOI DRAM》，Ohsawa等人，458-459頁，609頁，1994年IEEE國際固態電路會議(“Ohsawa-2”)，兩者特此全部併入本文中作為參考引用。
浮體內儲存之電荷數量，可通過監測記憶體單元1350之單元電流讀出。當記憶體單元1350處於邏輯值-1狀態在浮體區24內有空穴時，那麼記憶體單元應有更高之單元電流(例如從BL終端74流到SL終端72之電流)，對比單元1350處於邏輯值-0狀態，在浮體區24內無空穴時之情況。一個典型連接到BL終端74上之讀出電路，可用來測定記憶體單元之資料狀態。
讀出操作可通過有源位線高(見圖190A)，或有源源極線高(見圖190B)方案執行。在一個有源位線高中，正偏壓作用於選定之BL終端74上，零電壓作用於選定之SL終端72上，零或正電壓作用於選定之BW終端76上，零電壓作用於襯底終端78上。
在一個示範性實施例中，約0.0伏特之電壓作用於選定之SL終端72a上，約+0.4伏特之電壓作用於選定之位元線終端74a上，約+1.2伏特之電壓作用於選定之埋井終端76a，約0.0伏特之電壓作用於襯底終端78上。所有未選定之位元線終端74b至74p施加了0.0伏特之電壓或浮動，未選定之SL終端72b至72p施加了+0.4伏特之電壓或浮動，而未選定之BW終端76b至76p可接地或施加+1.2伏特之電壓來維持未選定單元1350之狀態，約0.0伏特之電壓作用於襯底終端78上。圖190A給出了選定代表性記憶體單元1350a和記憶體陣列1380中三個未選定代表性記憶體單元1350b、1350c和1350d之偏壓條件，每一個都具備獨特之偏壓條件。本領域所屬普通技術人員應知會本發明之其它實施例，從設計選擇角度會採用施加偏壓之其它組合。這些技術人員同時也應意識到，在其它實施例中第一和第二種傳導率類型可進行互換，而相對偏壓可進行轉換。
在一個有源源極線高中，一個正電壓作用於選定之SL終端72上，零電壓作用於選定之BL終端74上，零或正電壓作用於選定之BW終端76，零電壓作用於襯底終端78上。
在一個示範性實施例中，約+0.4伏特之電壓作用於選定之SL終端72a上，約0.0伏特之電壓作用於選定之位元線終端74a上，約+1.2伏特之電壓作用於選定之埋井終端76a，約0.0伏特之電壓作用於襯底終端78上。所有未 選定之位元線終端74b至74p施加了+0.4伏特之電壓或浮動，未選定之SL終端72b至72p施加了0.0伏特之電壓或浮動，而未選定之BW終端76b至76p可接地或施加+1.2伏特之電壓，來維持未選定單元1350之狀態，約0.0伏特之電壓作用於襯底終端78上。圖190B給出了選定代表性記憶體單元1350a和記憶體陣列1380中，三個未選定代表性記憶體單元1350b、1350c和1350d之偏壓條件，每一個都具備獨特之偏壓條件。本領域所屬普通技術人員應知會，本發明之其它實施例從設計選擇角度會採用施加偏壓之其它組合。這些技術人員同時也應意識到，在其它實施例中第一和第二種傳導率類型可進行互換，而相對偏壓可進行轉換。
一個獨立記憶體單元1350之寫入邏輯值-0操作，見圖191A和191B之介紹。在圖191A中，負偏壓作用於SL終端72上，零電壓作用於BL終端74上，零或正電壓作用於選定之BW終端76上，零電壓作用於襯底終端78上。在這些條件下，選定單元1350之浮體24和源極線區18之間之p-n結點為正偏壓，排空自浮體24起之任何空穴。因為SL終端72被多個記憶體單元1350所共用，所以邏輯值-0會被寫入記憶體單元1350中，其中記憶體單元1350a和1350b同時共用同一個SL終端72a。
在一個特定之無限制之實施例中，約-0.5伏特之電壓作用於源極線終端72上，約0.0伏特之電壓作用於位元線終端74上，約0.0伏特或+1.2伏特之電壓作用於BW 終端76上，約0.0伏特之電壓作用於襯底終端78上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
在圖191B中，負偏壓作用於BL終端74上，零電壓作用於SL終端72上，零或正電壓作用於選定之BW終端76上，零電壓作用於襯底終端78上。在這些條件下，選定單元1350之浮體24和位線區16之間之p-n結點為正偏壓，排空自浮體24起之任何空穴。因為BL終端74在記憶體陣列1380中被多個記憶體單元1350所共用，所以邏輯值-0會被寫入記憶體單元1350中，其中記憶體單元1350a和1350c同時共用同一個BL終端74a。
在一個特定之無限制之實施例中，約-0.5伏特之電壓作用於位元線終端74上，約0.0伏特之電壓作用於源極線終端72上，約0.0伏特或+1.2伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
上述寫入邏輯值-0操作都存在一個缺陷：共用同一個SL終端72(第一種類型-行寫入邏輯值-0)，或同一個BL終端74(第二種類型-列寫入邏輯值-0)之所有記憶體單元1350會同步寫入，從而導致不能將邏輯值-0寫到獨立記憶體單元1350中。為了將任意二進位資料寫到不同 之記憶體單元1350中，在待寫入之所有記憶體單元上首次執行寫入邏輯值-0操作，接著為必須寫入邏輯值-1位上之一個或多個寫入邏輯值-1操作。
圖192A和192B分別運用有源位線高方案和有源源極線高方案，對寫入邏輯值-1操作進行了介紹說明。在有源位線高方案中，應用了以下偏壓條件：正電壓作用於選定之BL終端74上，零電壓作用於選定之SL終端72上，零或正電壓作用於選定之BW終端76上，零電壓作用於襯底終端78上。一個比施加在選定BL終端74上正電壓更低之正電壓，作用於未選定之SL終端72上(例如圖192A中之SL終端72b至72n)，而零電壓作用於未選定之BL終端74上(例如圖192A中之BL終端74b至74p)。或者，未選定之SL和BL終端可浮動。
由於浮動柵60帶正電荷，電子會通過選定之記憶體單元1350a從SL終端72a流向BL終端74a。選定終端上之偏壓條件配置方式如下：選定單元1350a之MOS元件20處於飽和狀態(即作用於BL終端74之電壓大於浮動柵60電壓和MOS元件20閾值電壓之間之壓差)。因此，電子會在MOS元件20之夾斷區內加速，從而在位線區16附近產生熱載流子。然後所生成之空穴會流入浮體24內，使單元1350a處於邏輯值-1狀態。
在一個特定之無限制之實施例中，約+1.2伏特之電壓作用於位元線終端74上，約0.0伏特之電壓作用於源極線終端72上，約0.0伏特或+1.2伏特之電壓作用於BW 終端76上，約0.0伏特之電壓作用於襯底終端78上；而約0.0伏特之電壓作用於未選定位元線終端74，約+0.4伏特之電壓作用於未選定之源極線終端72上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
對於與選定之記憶體單元(例如單元1350b)共用同行之記憶體單元來說，BL和SL終端接地，沒有電流會流經。這些單元會處於保持模式，並帶有作用於BW終端76上之正電壓。
對於與選定之記憶體單元(例如單元1350c)共用同列之記憶體單元來說，作用於未選定SL終端上之正偏壓會切斷這些單元之MOS元件20，從而導致沒有電流流經。由於BW終端76和SL終端72之間之較小差別，一個較小之保持電流會流經這些單元。儘管如此，由於寫入操作(以納秒量級計)相對浮體24內之電荷壽命(以毫秒量級計)完成之更快，因此它幾乎不應該中斷浮體內之電荷。
對於與選定之記憶體單元(例如單元1350d)不共用同行或同列之記憶體單元來說，SL終端帶正偏壓，而BL終端接地。儘管如此，作用於SL終端上之正偏壓會足夠低，從而避免碰撞電離之發生。這些單元會處於保持模式，而狀態邏輯值-1下之記憶體單元會將電荷保持在浮體24內，而狀態邏輯值-0下之記憶體單元則保持中性狀 態。
圖192B對有源源極線高方案下之寫入邏輯值-1操作進行了介紹，其中應用了以下偏壓條件：一個正電壓作用於選定之SL終端72上，零電壓作用於選定之BL終端74上，零或正電壓作用於選定之BW終端76上，而零電壓作用於襯底終端78上。一個比施加在選定SL終端72上正電壓更低之正電壓，作用於未選定之BL終端74上(例如圖192B中之BL終端74b至74p)，而零電壓作用於未選定之SL終端72上(例如圖192B中之SL終端72b至72n)。或者，未選定之SL和BL終端可浮動。
浮動柵60上之正電荷與自源極線區18耦合之電容，會開啟選定單元1350a之MOS元件20。因此，電子會通過選定之記憶體單元1350a自BL終端74a流向SL終端72a。選定終端上之偏壓條件配置方式如下：選定單元1350a之MOS元件20處於飽和狀態(即作用於SL終端72之電壓大於浮動柵60電壓和MOS元件20閾值電壓之間之壓差)。因此，電子會在MOS元件20之夾斷區內加速，從而在源極線區18附近產生熱載流子。然後所生成之空穴會流入浮體24內，使單元1350a處於邏輯值-1狀態。
在一個特定之無限制之實施例中，約+1.2伏特之電壓作用於源極線終端72上，約0.0伏特之電壓作用於選定之位元線終端74上，約0.0伏特或+1.2伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78 上；而約0.0伏特之電壓作用於未選定之源極線終端72，約+0.4伏特之電壓作用於未選定之位元線終端74上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
對於與選定之記憶體單元(例如單元1350b)共用同行之記憶體單元來說，作用於未選定BL終端上之正偏壓會切斷這些單元之MOS元件20，從而導致沒有電流流經。由於BW終端76和SL終端72之間之較小差別，一個較小之保持電流會流經這些單元。儘管如此，由於寫入操作(以納秒量級計)相對浮體24內之電荷壽命(以毫秒量級計)完成之更快，因此它幾乎不應該中斷浮體內之電荷。
對於與選定之記憶體單元(例如單元1350c)共用同列之記憶體單元來說，BL和SL終端接地，沒有電流會流經。這些單元會處於保持模式，並帶有作用於BW終端76上之正電壓。
對於與選定之記憶體單元(例如單元1350d)不共用同行或同列之記憶體單元來說，BL終端帶正偏壓，而SL終端接地。儘管如此，作用於BL終端上之正偏壓會足夠低，從而避免碰撞電離之發生。這些單元會處於保持模式，而狀態邏輯值-1下之記憶體單元會將電荷保持在浮體24內，而狀態邏輯值-0下之記憶體單元則保持中性狀態。
當檢測到斷電時，例如，當使用者斷開單元1350之電源，或電源突然中斷或因為任何其它原因，單元1350電源至少暫時中斷，或由於用戶在備份操作期間之任何特定命令，存在浮體區24內之資料轉移到浮動柵60中。該操作被稱為“遮蔽”，圖193A-193B中有介紹。
圖193A-193C介紹了一個單元1350操作之實施例，執行易失到不易失遮蔽之過程，通過熱電子注入進行操作。為了執行遮蔽操作，應用了以下偏壓條件：一個正電壓作用於SL終端72上，零電壓作用於BL終端74上，零或正電壓作用於BW終端76上，零電壓作用於襯底終端78上。
在一個特定之無限制之實施例中，約+6.0伏特之電壓作用於源極線終端72上，約0.0伏特之電壓作用於位元線終端74上，約0.0伏特或+1.2伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖193B為當浮體24帶正電荷時遮蔽過程中單元1350之橫截面圖。當浮體24帶正電荷/電壓，MOS元件20和雙極元件30c處於開啟狀態，電子從位元線區16流向源極線區18(圖193B所示之箭頭方向)。在源極線區18處在終端72上施加正電壓激勵/促進電子流經浮體24，達到足量時再跳入浮體24和浮動柵60之間之阻擋用 氧化層內，這樣電子就能進入浮動柵60(見圖193B中箭頭所指浮動柵60所示)。相應地，當單元1350之動態記憶體處於邏輯值-1狀態時(即浮體24帶正電荷)，浮動柵60通過遮蔽法帶負電荷，見圖193B所示。
圖193C為當浮體24為中性時遮蔽過程中單元1350之橫截面圖。當浮體24為中性時，MOS元件20和雙極元件30c處於關閉狀態，沒有電子會流經單元1350。相應地，當單元1350之動態記憶體處於邏輯值-0狀態時(即浮體24為中性時)，浮動柵60在遮蔽操作結束時保持正電荷，見圖193C所示。
一個比施加在SL終端72上正電壓更低之正電壓也可作用於BL終端74上，確保只有帶正浮體24之記憶體單元1350在遮蔽操作中傳導電流。
注意：在遮蔽操作結束後，浮動柵60之電荷狀態與浮體24之電荷狀態互補。因此，如果記憶體單元1350之浮體24在動態記憶體中帶正電荷時，浮動柵60通過遮蔽操作後會帶負電荷，而當記憶體單元1350之浮體24在動態記憶體中帶負或中性電荷時，浮動柵層60會在遮蔽操作結束時帶正電荷。浮動柵60之電荷/狀態則以非演算法之關係取決於浮體之狀態，而多個單元之遮蔽以並聯方式出現，因此遮蔽操作速度極快。
當單元1350恢復通電時，存在浮動柵60上之單元1350狀態會恢復到浮體區24內。恢復操作(從不易失性記憶體到易失性記憶體之資料恢復)見圖194A~194C介 紹。在執行恢復操作前，浮體24設為中性狀態，即記憶體元件1350移除電源時之浮體狀態。為了執行恢復操作，應用了以下偏壓條件：一個正電壓作用於BL終端74上，零電壓作用於SL終端72上，零或正電壓作用於BW終端76上，而零電壓作用於襯底終端78上。
在一個特定之無限制之實施例中，約+3.0伏特之電壓作用於位元線終端74上，約0.0伏特之電壓作用於源極線終端72上，約0.0伏特或+1.2伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖194B為當浮體24帶負電荷性時恢復過程中單元1350之橫截面圖。浮動柵60上之負電荷和BL終端74上之正電壓在浮動柵60附近之位線區16和浮體區24之間產生一個強大之電場，而這使得能帶在門和位元線結點重疊區域附近向上大幅度彎曲，導致電子從帷幔帶穿隧到傳導帶，將空穴留在帷幔帶內。穿隧經過能帶之電子成為漏極漏電流，而空穴被注入到浮體區24並成為產生邏輯值-1狀態之空穴電荷。在本領域這個過程被稱為帶間隧道效應，或柵致漏極洩漏(GIDL)機理，例如在《低功率和高速嵌入式記憶體中運用柵致漏極洩漏(GIDL)電流之無電容1T-DRAM單元設計》，Yoshida等人，913-918頁，1992年國際電子元件會議(“Yoshida”)(特別是 第3頁之圖2和6和第4頁之圖9)中有闡釋，特此全部併入本文中作為參考引用。
圖194C為當浮體24帶正電荷時恢復過程中單元1350之橫截面圖。浮動柵60和位線區16上之正電荷不會產生強大之電場，驅使空穴注入到浮體24內。因此，浮體24會保持在中性狀態。
可以看出，當浮動柵60在執行遮蔽後帶正電荷，浮體24之易失性記憶體會恢復到帶中性電荷(邏輯值-0狀態)，但當浮動柵60帶負電荷時，浮體24之易失性記憶體會恢復到帶正電荷(邏輯值-1狀態)，從而在遮蔽操作前恢復到浮體24之原始狀態。注意：該過程以非演算方式發生，因為浮動柵60狀態無需進行讀出、解讀或測量來確定浮體24恢復之狀態。相反地，恢復過程自動發生，由電位差驅動。相應地，該過程為數量級，比要求演算法介入之速度更快。
在恢復記憶體單元1350後，浮動柵60重定到預設狀態，例如正狀態，使得每個浮動柵60在執行另一遮蔽操作前具有一個已知狀態。復位通過運用帶間隧穿空穴注入到浮動柵60之原理進行操作，見圖195。
復位採用同恢復操作相似之原理。帶負電荷之浮動柵60會產生一個生成熱空穴之電場。產生之大多數熱空穴注入到浮體24中，而較小部分注入到浮動柵60中。空穴注入只發生在帶負電荷浮動柵60之單元1350內。因此，在復位操作結束前所有浮動柵60被初始化到帶正電荷。
在一個特定之無限制之實施例中，約+3.0伏特之電壓作用於位元線終端74上，約0.0伏特之電壓作用於源極線終端72上，約0.0伏特或+1.2伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。偏壓條件同恢復操作之偏壓條件。儘管如此，由於注入浮動柵60內之空穴數量比注入到浮體24內之空穴數量要少，復位操作比恢復操作慢。負電壓也可作用於源極線終端72或埋井終端76上，以保證沒有空穴積累在帶正電荷浮動柵60之記憶體單元1350內。
記憶體單元1350可以多種方式進行製造。圖196和197給出了獲得記憶體單元1350之製造過程例子。圖以三個相關視圖群組方式排列，每組第一個圖為頂視圖，每組第二個圖為該組I-I’第一個圖頂視圖之垂直截面圖，而每組第三個圖為該組II-II’第一個圖頂視圖之水準截面圖。因此，圖196A、196D、196G、196J、196M、196P和197A、197D、197G、197J、197M和197P為記憶體單元1350製造過程不同階段下之一系列頂視圖，圖196B、196E、196H、196K、196N和196Q和197B、197E、197H、197K、197N和197Q為標以I-I’之各自垂直截面圖，而圖196C、196F、196I、196L、196O和196R和197C、197F、197I、197L、197O和197R為標以II-II’之 各自水準截面圖。圖196和197中出現之圖186至195一致參考號代表早前圖紙中先前介紹之相似、一致或同功結構。這裡“垂直”表示頂視圖中之上下走向，而“水準”表示頂視圖中之左右走向。在記憶體單元1350之一個物理實施例中，兩個截面圖都與半導體元件之表面垂直。
圖196A至196C給出了過程之初始步驟。在一個示範性130納米(nm)過程中，厚度約100A之薄氧化矽層82可生長在襯底12表面上，繼之為約200A多晶矽84之沉澱。反過來，也可繼之為約1200A氮化矽層86之沉澱。可使用其它過程幾何結構，例如250nm、180nm、90nm、65nm等等。相似地，其它數量厚度和組合之保護層82、84和86可根據設計選擇進行使用。一個打開區域成為溝渠80之圖案可運用光刻工藝成型。然後氧化矽82、多晶矽84、氮化矽層86可通過光刻工藝形成圖案，再根據矽刻蝕法進行蝕刻，產生溝渠80。
圖196D至196F所示，後面有矽氧化過程，會在溝渠80內生長氧化矽薄膜，成為絕緣層26。在一個示範性130nm過程中，約4000A之氧化矽生長。之後執行化學機械研磨過程，對產生之氧化矽薄膜進行研磨，這樣氧化矽層相對於矽表面是平之。在其他實施例中，絕緣層26上部相對於矽表面來說有不同之高度。氮化矽層86和多晶矽層84之後被移除，後面有濕蝕刻過程來移除氧化矽層82(和前溝渠80區域內形成之一部分氧化矽薄膜)。其他過程，幾何結構例如250nm、180nm、90nm、65nm等 等可使用。同樣地，其他絕緣層材料、高度和厚度以及工藝階段替代工序可根據設計選擇進行使用。
圖196G至196I所示，執行離子注入步驟形成第二種傳導率(例如n型傳導率)之埋置層區22。離子注入能量優化如下：埋置層區22底部形成之比絕緣層26底部要深。埋置層22將第一種傳導率類型(例如p型)之最後浮體區24與襯底12隔離分開。
如圖196J至196L所示，氧化矽或高介電材料門絕緣層62形成在矽表面(例如在一個示範性130nm過程中約100A)，繼之為多晶矽或金屬柵60沉澱(例如在一個示範性130nm過程中約500A)。
圖196M至196O，執行光刻步驟使層62和60成形，打開區域成為源極線區18。接下來為多晶矽和氧化矽層之蝕刻。然後執行離子注入步驟形成源極線區18或第二種傳導率(例如n型傳導率)。其他過程，幾何結構例如250nm、180nm、90nm、65nm等等可使用。同樣地，其他不同厚度之門和門絕緣材料根據設計選擇進行使用。
圖196P至196R，執行另一光刻步驟使層62和60成形，打開區域成為位元線區16。接下來為多晶矽和氧化矽層之蝕刻。然後執行離子注入步驟形成之位元線區16或第二種傳導率(例如n型傳導率)。其他過程，幾何結構例如250nm、180nm、90nm、65nm等等可使用。同樣地，其他不同厚度之門和門絕緣材料根據設計選擇進行使 用。
圖197A至197R有關單元1350之另一個製造過程。圖197A至197R中之工藝程序，只涉及一個成形和蝕刻程式來確定記憶體單元1350之浮動柵60。因此，該工藝程序與標準互補金屬氧化物半導體(CMOS)工藝相容。源極線區18和浮動柵60之間之較高電容耦合，是通過圖197P至197R中單元1350最終結構中所示之浮動柵60向源極線區18區域之延展而實現之。可以注意到，延展進源極線區18之浮動柵60寬度配置方式如下：隨後注入工藝會在門60下產生一個連續之溝道區。上述Roizin給出了一個製造浮動柵不動態記憶體單元之CMOS-相容工藝程序之例子。
替代過程之初始步驟，與圖196A至196C中之順序相似。圖197A至197C給出了過程之初始步驟。在一個示範性130納米(nm)過程中，厚度約100A之薄氧化矽層82可生長在襯底12表面上，繼之為約200A多晶矽層84之沉澱。反過來，也可繼之為約1200A氮化矽層86之沉澱。可使用其它過程幾何結構，例如250nm、180nm、90nm、65nm等等。相似地，其它數量厚度和組合之保護層82、84和86可根據設計選擇進行使用。一個打開區域成為溝渠80之圖案可運用光刻工藝成型。然後氧化矽82、多晶矽84、氮化矽層86可通過光刻工藝形成圖案，再根據矽刻蝕法進行蝕刻，產生溝渠80。
圖197D至197F所示，後面有矽氧化過程，會在溝 渠80內生長氧化矽薄膜，成為絕緣層26。在一個示範性130nm過程中，約4000A之氧化矽生長。之後執行化學機械研磨過程對產生之氧化矽薄膜進行研磨，這樣氧化矽層相對於矽表面是平之。在其他實施例中，絕緣層26上部相對於矽表面來說有不同之高度。氮化矽層86和多晶矽層84之後被移除，後面有濕蝕刻過程來移除氧化矽層82(和前溝渠80區域內形成之一部分氧化矽薄膜)。其他過程，幾何結構例如250nm、180nm、90nm、65nm等等可使用。同樣地，其他絕緣層材料、高度和厚度以及工藝階段替代工序可根據設計選擇進行使用。
圖197G至197I所示，執行離子注入步驟，形成第二種傳導率(例如n型傳導率)之埋置層區22。離子注入能量優化如下：埋置層區22底部形成之比絕緣層26底部要深。埋置層22將第一種傳導率類型(例如p型)之最後浮體區24與襯底12隔離分開。
圖197J至197L所示，氧化矽或高介電材料門絕緣層62形成在矽表面(例如在一個示範性130nm過程中約100A)，繼之為多晶矽或金屬柵60沉澱(例如在一個示範性130nm過程中約500A)。其他過程，幾何結構例如250nm、180nm、90nm、65nm等等可使用。同樣地，其他不同厚度之門和門絕緣材料根據設計選擇進行使用。
圖197M至197O，執行光刻步驟使層62和60成形，打開區域成為位元線區16和源極線區18。接下來為多晶矽和氧化矽層之蝕刻。與圖196A至196R中所示之 先前工序相反，當位線區16和源極線區18之區域同時確定時，只要求一個光刻和蝕刻順序。
圖197P至197R給出了第二種傳導率類型(例如n型傳導率)之隨後例子注入過程。在位線區16周圍之區域內，由於浮動柵區60相對較長，離子注入不會深入到浮動柵60下之區域(見圖197Q)。在源極線區18周圍之區域內，由於浮動柵區60相對較窄，離子注入會深入到浮動柵60下之區域，造成浮動柵60下之連續源極線區18(見圖197R)。因此，至源極線區18之浮動柵60延展區上形成了金屬氧化物半導體(MOS)電容器。
圖198為記憶體單元1350另一個實施例之截面圖。單元1350與圖186A或186B中所示之單元相似，在位線區16區域附近形成了一個間隙區17。因此，浮動柵60和位線區16之間無重疊。單元1350之操作，與圖187至195中已經描述之操作相似。易失性記憶體操作以同一方式進行，而在易失操作過程中浮體24內之電荷調節單元1350之特性。儘管如此，遮蔽操作之效率，會因為間隙17之存在而有所提高。《快閃記憶體EPROM應用之源極側注入優化》，D.K.Y.Liu等人，315~318頁，技術文摘，1980年國際電子元件會議(“Liu”)，例如，介紹了熱電子注入到不易失性記憶體單元中浮動柵之效率提高問題。
圖193A至193C所述，以下偏壓條件被用來執行遮蔽操作：一個正電壓作用於SL終端72上，零電壓作用於 BL終端74上，零或正電壓作用於BW終端76上，而零電壓作用於襯底終端78上。
在一個特定之無限制之實施例中，約+6.0伏特之電壓作用於源極線終端72上，約0.0伏特之電壓作用於位元線終端74上，約0.0伏特或+1.2伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
當浮體24帶正電荷/電壓時，MOS元件20和雙極元件30c處於開啟狀態，電子從位元線區16流向源極線區18(圖199A所示之箭頭方向)。由於位元線區16區域內間隙17之存在，源極線區18和位線區16之間所施加壓差，而產生之一個大橫向電場會。該橫向電場會激勵/促進電子流經浮體24，達到足量時再跳入浮體24和浮動柵60之間之阻擋用氧化層內。而浮動柵60之間電位差(部分是因為源極線區18和表面14之耦合)而產生之一個大縱向電場會因此產生。這樣電子就能進入浮動柵60(見圖199A中箭頭所指浮動柵60所示)。相應地，當單元1350之動態記憶體處於邏輯值-1狀態時(即浮體24帶正電荷)，浮動柵60通過遮蔽法帶負電荷，見圖199A所示。
圖199B為當浮體24為中性時遮蔽過程中單元1350之橫截面圖。當浮體24為中性時，MOS元件20和雙極 元件30c處於關閉狀態，沒有電子會流經單元1350。相應地，當單元1350之動態記憶體處於邏輯值-0狀態時(即浮體24為中性時)，浮動柵60在遮蔽操作結束時，保持正電荷，見圖199B所示。
在遮蔽操作結束後，浮動柵60之電荷狀態與浮體24之電荷狀態互補。因此，如果記憶體單元1350之浮體24在動態記憶體中帶正電荷時，浮動柵60通過遮蔽操作後會帶負電荷，而當記憶體單元1350之浮體24在動態記憶體中帶負或中性電荷時，浮動柵層60會在遮蔽操作結束時帶正電荷。浮動柵60之電荷/狀態則以非演算法之關係取決於浮體之狀態，而多個單元之遮蔽以並聯方式出現，因此遮蔽操作速度極快。
圖200A-200C介紹了當單元1350恢復電源時之恢復操作。恢復操作會將存在浮動柵60上之單元1350狀態，恢復到浮體區24內。在執行恢復操作前，浮體24設為中性狀態，即記憶體元件1350移除電源時之浮體狀態。為了執行恢復操作，應用了以下偏壓條件：一個正電壓作用於SL終端72上，零或正電壓作用於BW終端76上，零電壓作用於襯底終端78上，而BL終端74則浮動。
在一個特定之無限制之實施例中，約3.0伏特之電壓作用於源極線終端72上，約0.0伏特或+1.2伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上，而位元線終端74則浮動。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變 化。例如，一個正電壓可作用於位元線終端74上來避免恢復操作時任何電流流經單元1350之溝道區。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖200B為當浮動柵60帶負電荷性時恢復過程中單元1350之橫截面圖。浮動柵60上之負電荷和SL終端72上之正電壓，在浮動柵60附近之源極線區18和浮體區24之間產生一個強大之電場，而這使得能帶在門和源極線結點重疊區域附近向上大幅度彎曲，導致電子從帷幔帶穿隧到傳導帶，將空穴留在帷幔帶內。穿隧經過能帶之電子成為漏極漏電流，而空穴被注入到浮體區24並成為產生邏輯值-1狀態之空穴電荷。在本領域這個過程被稱為帶間隧道效應，或柵致漏極洩漏(GIDL)機理，例如在上述Yoshida(特別是第3頁之圖2和6和第4頁之圖9)中有闡釋。BL終端74浮動或正電壓作用其上來避免電流流經單元1350之溝道區，否則之話，則會造成所有單元1350之碰撞電離。
圖200C為當浮動柵60帶正電荷時恢復過程中單元1350之橫截面圖。浮動柵60和位線區16上之正電荷不會產生強大之電場，驅使空穴注入到浮體24內。因此，浮體24會保持在中性狀態。
可以看出，當浮動柵60在執行遮蔽後帶正電荷，浮體24之易失性記憶體會恢復到帶中性電荷(邏輯值-0狀態)，但當浮動柵60帶負電荷時，浮體24之易失性記憶 體會恢復到帶正電荷(邏輯值-1狀態)，從而在遮蔽操作前恢復到浮體24之原始狀態。注意：該過程以非演算方式發生，因為浮動柵60狀態無需進行讀出、解讀或測量來確定浮體24恢復之狀態。相反地，恢復過程自動發生，由電位差驅動。相應地，該過程為數量級，比要求演算法介入之速度更快。
在恢復記憶體單元1350後，浮動柵60重定到預設狀態，例如正狀態，使得每個浮動柵60在執行另一遮蔽操作前具有一個已知狀態。復位通過運用帶間隧穿空穴注入到浮動柵60之原理進行操作，見圖201。
復位採用同恢復操作相似之原理。帶負電荷之浮動柵60會產生一個生成熱空穴之電場。產生之大多數熱空穴注入到浮體24中，而較小部分注入到浮動柵60中。空穴注入只發生在帶負電荷浮動柵60之單元1350內。因此，在復位操作結束前所有浮動柵60被初始化到帶正電荷。
在一個特定之無限制之實施例中，約3.0伏特之電壓作用於源極線終端72上，約0.0伏特或+1.2伏特之電壓作用於BW終端76上，約0.0伏特之電壓作用於襯底終端78上，而位元線終端74則浮動。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。偏壓條件同恢復操作之偏壓條件。儘管如此，由於注入浮動柵60內之空穴數量，比注入到浮體24內之空穴數量要少，復位操作比恢復操作慢。負 電壓也可作用於埋井終端76上，以保證沒有空穴積累在帶正電荷浮動柵60之記憶體單元1350內，而正電壓也可作用於位元線終端74上來阻止電流流經單元1350之溝道區。
圖202為根據本發明另一實施例之記憶體單元1450之橫截面圖。記憶體單元1450包括如p型傳導率類型等第一種傳導率類型之襯底112。襯底112是由矽特殊製成，但也可由例如鍺、鍺矽、砷化鎵、碳納米管等本領域已知之半導體材料組成。在本發明一些實施例中，襯底112可為半導體片之塊狀材料。從設計選擇角度看，在其他實施例中，襯底112可為嵌入到第二種傳導率類型井，或如n型等第二種傳導率類型半導體片塊狀之第一種傳導率類型井(圖未有體現)。為了方便描述，襯底112通常製圖為半導體塊狀材料，如圖202所示。
襯底112中包含n型等第二種傳導率類型之埋置層122。埋置層122可通過離子注入工藝形成在襯底112材料中。或者，埋置層122也可外延生長在襯底112上部。
p型等第一種傳導率類型之浮體區124，在上方是由位線區116、源極線區118和絕緣層162和166包圍，側邊由絕緣層126包圍，底部由埋置層122包圍。當注入埋置層122時，浮體124可為埋置層122上方原襯底112之一部分。或者，浮體124可外延生長。從設計選擇角度看，根據埋置層122和浮體124之形成方式，浮體124可具有一些實施例中，與襯底112一樣之摻雜或其他實施例 中要求之不同摻雜。
絕緣層126(像例如淺溝槽隔離(STI))材質為二氧化矽之類之材料，儘管也會使用其他之絕緣材料。當多個單元1450集合在一個陣列1480中形成一個記憶體元件時，絕緣層126會將單元1450與鄰近單元1450隔離。絕緣層126底部可位於埋置區122內部，允許埋置區122連續，如圖202A所示。或者，絕緣層126底部可位於埋置區122下部，如圖202B所示。這個要求更淺之絕緣層128，將浮體區124隔離開來，但允許埋置層122在圖202B所示之橫截面垂直方位上連續。為了簡便起見，只有在所有方向上連續之埋置區122之記憶體單元1450會自此展示。
具有n-型等第二種傳導率類型之位線區116，存在於浮體區124中並暴露在表面114。根據任何已知和所屬技術領域特殊使用之注入工藝，位線區116通過注入工藝形成在構成襯底112之材料上面。或者，借助固態擴散工藝形成位線區116。
具有n-型等第二種傳導率類型之源極線區118，存在於浮體區124中並暴露在表面114。根據任何已知和所屬技術領域特殊使用之注入工藝，源極線區118通過注入工藝形成在構成襯底112之材料上面。或者，借助固態擴散工藝形成源極線區118。
記憶體單元1450是不對稱之，在於源極線區118之區域大於位元線區116之區域。對比當源極線區118區域 與位元線區116差不多一樣時，較大之源極線區118在源極線區118，和浮動柵160之間產生了較高之耦合。
浮動柵160位於源極線區118和絕緣間隙區168之間，並位於浮體區124上方。浮動柵160通過絕緣層162將浮體區124隔離開來。絕緣層162材質可為二氧化矽和/或其他介電材料，包括高K介電材料等，但不僅限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。浮動柵160可由，例如多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
一個選擇柵164位於位線區116和絕緣間隙區168之間，並位於浮體區124上方。選擇柵164通過絕緣層162將浮體區124隔離開來。絕緣層162材質可為二氧化矽和/或其他介電材料，包括高K介電材料等，但不僅限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。選擇柵164可由，例如多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
單元1450為單個多晶矽浮動柵記憶體單元之另一個例子，因為除了邏輯電晶體柵之成形外，選擇柵164和浮動柵160在裝配階段之單個多晶矽沉積過程中都可成形。間隙168之形成需要額外加工步驟，因為間隙尺寸比光刻工具所能處理之要小之多。
單元1450包括多個終端：電氣連接到選擇柵164之字線(WL)終端170，電氣連接到位線區116之位元線(BL)終端174，電氣連接到源極線區118之源極線 (SL)終端172，電氣連接埋置層122之埋井(BW)終端176，以及電氣連接到襯底112之襯底終端178。浮動柵160無電氣連接。因此，浮動柵160浮動並作為不動態記憶體區使用。
圖203為記憶體單元1450之等效電路標記法。記憶體單元1450中包括與MOS電晶體120b串聯之金屬氧化物半導體(MOS)電晶體120a，由位線區116、浮動柵160、源極線區118和浮體區124構成，而選擇柵164和浮動柵160則控制各自柵下面單元1450之溝道區。記憶體單元1450中還包括雙極元件130a和130b，分別由埋井區122、浮體區124和位線區116或源極線區118構成。
圖204介紹了一個行列排列之記憶體單元1450(四個示範性記憶體單元1450表示為1450a、1450b、1450c和1450d)之示範性記憶體陣列1480。在示範性陣列1480出現之很多，但不一定是所有圖中，當所描述之操作具有一個(或多個，在一些實施例中)選定之記憶體單元1450時，具有代表性之記憶體單元1450a是一個選定記憶體單元1450之代表。在這些圖中，具有代表性之記憶體單元1450b是一個與選定代表性記憶體單元1450a，共用同行之未選定記憶體單元1450之代表，具有代表性之記憶體單元1450c是一個與選定代表性記憶體單元1450a，共用同列之未選定記憶體單元1450之代表，且具有代表性之記憶體單元1450d，是一個與選定代表性記憶 體單元1450a不共用行列之，未選定記憶體單元1450之代表。
圖204中有字線172a至172n，源極線172a至172n，位線174a至174p，埋井終端176a至176n和襯底終端178。172a至172n中之每一字線和172a至172n中之每一源極線與單行記憶體單元1450有關，並各自耦合到該行每個記憶體單元1450之選擇柵164和源極線區118上。174a至174p中之每一位線與單列記憶體1450有關，並耦合到該列每一記憶體單元1450之位元線區116上。
在陣列1480中，所有位置均有襯底112。從設計選擇角度考慮，本領域普通技術人員應知會，一個或多個襯底終端178存在於一個或多個位置。這些技術人員也應知會，當示範性陣列1480在圖204中以單個連續陣列出現，那麼很多其他組織和佈置就是可能之。例如，字線可分割或緩衝，位線可分割或緩衝，源極線可分割或緩衝，陣列1480可分成兩個以上之子陣列和/或控制電路，比如字解碼器、列解碼器、分割器件、讀出放大器、寫入放大器可排列在示範性陣列1480周圍或插入陣列1480子陣列之中間。因此，本發明中之示範性實施例、特徵、設計選項等在任何情況下都不構成限制。
記憶體元件1450之操作同圖187中所示之記憶體元件1350之操作方式。在事件102中，當記憶體元件首次通電時，記憶體元件處於初始狀態，其中該元件之非易失 性記憶體部分設置為一個預定狀態。在事件104中，記憶體元件1450在易失性操作模式下運行，其中單元1450之狀態儲存在浮體124內。當斷電或突然停電，或任何其它事件終止或干擾，本發明記憶體元件1450之電源時，動態記憶體之內容“遮蔽”到事件106下之不易失性記憶體部分。在執行備份操作過程中也可進行遮蔽，在易失性操作104階段時和/或用戶手動指示備份之任何時間定期進行。這時，記憶體元件保持存在不易失性記憶體中之資料。在事件108下恢復電源時，不易失性記憶體中之內容，通過將不易失性記憶體中之內容轉移到易失性記憶體之方式進行了恢復，繼之為事件110下之記憶體元件復位。
在一個實施例中，不易失性記憶體(例如浮動柵160)初始化到帶有正電荷，在事件102中。當單元1450通電時，單元1450儲存了記憶體資訊(即保存在記憶體中之資料)，作為記憶體元件1450浮體124內之電荷。浮體124中之電荷調節流經記憶體元件1450之電流(從BL終端174到SL終端172)。流經記憶體元件1450之電流可用來確定單元1450之狀態。因為不易失性記憶元件(例如浮動柵160)被初始化到帶一個正電荷，所以任何單元電流差是浮體124電荷差之結果。
在易失模式下可對記憶體單元1450執行多項操作：保存、讀出、寫入邏輯值-1和寫入邏輯值-0操作。
圖205介紹了記憶體陣列1480之保持操作，該陣列 由多個記憶體單元1450構成。通過在BW終端176上施加正向回饋偏壓、在WL終端170、SL終端172、BL終端174和襯底終端178上施加零偏壓，執行了保持操作。連接BW終端並施加到埋置層區之正向回饋偏壓將保持其所連接記憶體單元1450之狀態。
從圖203所示之記憶體單元1450之等效電路標記法來看，記憶體單元1450包括n-p-n雙極元件130a和130b，分別由埋井區122(集極區)、浮體124(基極區)和位線區116或源極線區118(發射極區域)組成。
單元1450之保持操作原理同單元1350之操作原理。當浮體124帶正電荷時，一個對應邏輯值-1之狀態，雙極電晶體130a和130b會被打開，而浮體區中之正電荷降低了到基極區之電子流能量勢壘。一旦注入浮體區124，在正偏壓作用於埋井區122下，電子會被掃進埋井區122(連接到BW終端176)。由於正偏壓，通過碰撞電離機理，電子加速並產生一個額外之熱載體(熱空穴和熱電子對)。由此產生之熱電子流入BW終端176，同時產生之熱空穴也隨之流入浮體區124。這個過程恢復了浮體區124上之電荷，並保持儲存在浮體區124中之電荷，從而在通過BW終端176在埋井區122上，施加正偏壓時保持n-p-n雙極電晶體130a和130b處於開啟狀態。
當浮體124帶中性電荷(浮體124之電壓與接地位元線區116或源極線區118上之電壓相同)，一個對應邏輯值-0之狀態，沒有電流會流經n-p-n電晶體130a和 130b。雙極元件130a和130b保持關閉狀態，不會發生碰撞電離。隨後，邏輯值-0狀態下之記憶體單元保持在邏輯值-0狀態。
205中所述之保持操作中，沒有單獨選定之記憶體單元。相反，單元被埋井終端176a至176n成行選定，可為獨立行、多行或構成陣列1480之所有行選擇。
在一個實施例中，記憶體單元1450之保持操作之偏壓條件為：0伏特之電壓作用於WL終端170、SL終端172、BL終端174和襯底終端178上，如+1.2伏特之正電壓作用於BW終端176上。在其他實施例中，不同電壓可作用於記憶體單元1450之不同終端上，從設計選擇角度考慮，因此，所述示範性電壓並不構成限制。
圖206介紹了在選定之記憶體單元1450a上執行之讀出操作。讀出操作可通過施加以下偏壓條件執行：一個正電壓作用於選定之WL終端170a上，一個正電壓作用於選定之BL終端174a上，零電壓作用於SL終端172上，一個正電壓作用於BW終端176上，而零電壓作用於襯底終端178上。
在一個示範性實施例中，約+1.2伏特之電壓作用於選定之WL終端170a上，約0.0伏特之電壓作用於選定之SL終端172a上，約+0.4伏特之電壓作用於選定之位元線終端174a上，約+1.2伏特之電壓作用於選定之埋井終端176，約0.0伏特之電壓作用於襯底終端178上。所有未選定之字線終端170b至170n施加了0.0伏特之電壓，位 元線終端174b至174p施加了0.0伏特之電壓，未選定之SL終端172b至172p施加了0.0伏特之電壓或浮動，而未選定之BW終端176b至176p可接地或施加+1.2伏特之電壓來維持未選定單元1450之狀態，約0.0伏特之電壓作用於襯底終端178上。圖206給出了選定代表性記憶體單元1450a和記憶體陣列1480中三個未選定代表性記憶體單元1450b、1450c和1450d之偏壓條件，每一個都具備獨特之偏壓條件。本領域所屬普通技術人員應知會，本發明之其它實施例從設計選擇角度會採用施加偏壓之其它組合。這些技術人員同時也應意識到，在其它實施例中第一和第二種傳導率類型可進行互換，而相對偏壓可進行轉換。
當選定單元1450a之浮體區124帶正電荷時(即單元1450a處於邏輯值-1狀態)，那麼選定單元1450a之MOS電晶體120a和120b之閾值電壓會較低(對比浮體區124為中性之情況下)，而且一個較大電流會從位線區116流向選定單元1450a之源極線區118。由於浮動柵160在易失操作時帶正電荷，那麼在邏輯值-0和邏輯值-1狀態下單元之間所測得之單元電流差，是因為浮體124之電位差而引起之。
對於與選定之記憶體單元(例如單元1450b)共用同行之記憶體單元來說，BL和SL終端接地，沒有電流會流經。這些單元會處於保持模式，並帶有作用於BW終端176上之正電壓。
對於與選定之記憶體單元(例如單元1450c)共用同列之記憶體單元來說，作用於未選定WL終端上之零電壓會切斷這些單元之MOS電晶體120a，從而導致沒有電流流經。由於BW終端176和BL終端174之間之較小差別，一個較小之保持電流會流經這些單元。儘管如此，由於寫入操作(以納秒量級計)相對浮體124內之電荷壽命(以毫秒量級計)完成之更快，因此它幾乎不應該中斷浮體內之電荷。
對於與選定之記憶體單元(例如單元1450d)不共用同行或同列之記憶體單元來說，WL、BL和SL終端接地。這些單元會處於保持模式，而狀態邏輯值-1下之記憶體單元，會將電荷保持在浮體124內，而狀態邏輯值-0下之記憶體單元則保持中性狀態。
一個獨立記憶體單元1450之寫入邏輯值-0操作，見圖207A至207C之介紹。在圖207A中，負偏壓作用於SL終端172上(即圖207A中之172a)，零電壓作用於WL終端170和BL終端174上，零或正電壓作用於選定之BW終端176上，零電壓作用於襯底終端178上。在這些條件下，選定單元1450之浮體124和源極線區118之間之p-n結點為正偏壓，排空自浮體124起之任何空穴。因為SL終端172被多個記憶體單元1450所共用，所以邏輯值-0會被寫入記憶體單元1450中，其中記憶體單元1450a和1450b同時共用同一個SL終端172a。
在一個特定之無限制之實施例中，約-1.2伏特之電壓 作用於源極線終端172上，約0.0伏特之電壓作用於字線終端170和位元線終端174上，約0.0伏特或+1.2伏特之電壓作用於BW終端176上，約0.0伏特之電壓作用於襯底終端178上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
在圖207B中，負偏壓作用於BL終端174上(即圖207B中之174a)，零偏壓作用於WL終端170和SL終端172上，零或正電壓作用於選定之BW終端176上，零電壓作用於襯底終端178上。在這些條件下，選定單元1450之浮體124和位線區116之間之p-n結點為正偏壓，排空自浮體124起之任何空穴。因為BL終端174被多個記憶體單元1450所共用，所以邏輯值-0會被寫入記憶體單元1450中，其中記憶體單元1450a和1450c同時共用同一個BL終端174a。
在一個特定之無限制之實施例中，約-1.2伏特之電壓作用於位元線終端174上，約0.0伏特之電壓作用於字線終端170和源極線終端172上，約0.0伏特或+1.2伏特之電壓作用於BW終端176上，約0.0伏特之電壓作用於襯底終端178上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
上述寫入邏輯值-0操作都存在一個缺陷：共用同一個SL終端172(第一種類型-行寫入邏輯值-0)或同一個BL終端174(第二種類型-列寫入邏輯值-0)之所有記憶體單元1450會同步寫入，從而導致不能將邏輯值-0寫到獨立記憶體單元1450中。為了將任意二進位資料寫到不同之記憶體單元1450中，在待寫入之所有記憶體單元上首次執行寫入邏輯值-0操作，接著為必須寫入邏輯值-1位上之一個或多個寫入邏輯值-1操作。
第三種允許獨立位寫入之寫入邏輯值-0操作見圖207C說明並通過在WL終端170施加正電壓、在BL終端174施加負電壓、在SL終端172施加零電壓、在BW終端176施加零或正電壓和襯底終端178施加零電壓之方式實現。在這些條件下，浮體124電壓通過在選定WL終端170施加正電壓之電容耦合得到增長。由於浮體124之電壓增長以及施加在BL終端174上之負電壓，浮體124和位線區116之間之p-n結點為正偏壓，排空自浮體124起之任何空穴。
為減少記憶體陣列1480中，對其他記憶體單元1450所帶來之不必要寫邏輯值-0麻煩，所作用之電壓可優化如下：當狀態邏輯值-1之浮體124電壓表示為VFB1，那麼作用於選定WL終端170之電壓可配置用來增長浮體124之電壓為VFB1/2，而-VFB1/2則作用於BL終端174上。另外，接地或較弱正電壓，也可作用於不與選定記憶體單元1450共用同一BL終端174之未選定記憶體單元1450之 BL終端174上，而負電壓，也可作用於不與選定記憶體單元1450共用同一WL終端170之未選定記憶體單元1450之WL終端170上。
圖207C所示，以下偏壓條件作用於示範性記憶體陣列1480中選定之具有代表性之記憶體單元1450a，來執行只有在代表性記憶體單元1450a中才有之獨立寫邏輯值-0操作：約0.0伏特之電壓作用於SL終端172a上，約-0.2伏特之電壓作用於BL終端174a上，約+1.2伏特之電壓作用於字線終端170a上，約+1.2伏特之電壓作用於埋井終端176a上，約0.0伏特之電壓作用於襯底終端278a上。在對陣列1580進行復位時，約0.0伏特之電壓作用於未選定之WL終端(包括WL終端170b和170n)，約0.0伏特之電壓(或儘量稍強正電壓)作用於未選定之BL終端174上(包括BL終端174b和174p)，約0.0伏特之電壓作用於未選定之SL終端172上(包括SL終端172b和172n)，約+1.2伏特之電壓作用於未選定之BW終端176上(包括BW終端176b和176n)。本領域所屬普通技術人員應知會，圖207C中之電壓值只為闡釋目之，而且不同實施例從設計選擇角度考慮會有不同之電壓值。
一個寫入邏輯值-1操作，可通過全部併入本文作為參考引用之《一個有加強浮體效果之新型1T DRAM單元》，Lin和Chang，23-27頁，1995年IEEE記憶體技術、設計和測試國際研討會(下文簡稱“Lin”)中，或 通過例如上述Yoshida之帶間隧道原理，(也可稱為柵致漏極洩漏或GIDL)所述之碰撞電離在記憶體單元1450上進行。結合圖208A對運用GIDL方法之某一寫入邏輯值-1操作例子進行了介紹，而結合圖208B，對運用碰撞電離方法之某一寫入邏輯值-1操作例子進行了介紹。
在圖208A中，介紹了一個在帶間隧道寫入邏輯值-1操作期間，包含選定代表性記憶體單元1450a之陣列1480之偏壓條件例子。施加在WL終端170a上之負偏壓和施加在BL終端174a上之正偏壓，使得空穴注入到選定代表性記憶體單元1450a之浮體124內。SL終端172a和襯底終端178在寫入邏輯值-1操作期間接地，而一個正偏壓作用於BW終端176a上來維持未選定單元之保持操作。
WL終端上之負電壓向下耦合了代表性記憶體單元1450a中之浮體區124之電壓。在選定代表性記憶體單元1450a內，結合BL終端174a上之正電壓在門160(由此為GIDL之“柵致”部分)附近之位元線區116和浮體區124之間產生了一個強電場。而這使得能帶在門和漏極結點重疊區域附近向上大幅度彎曲，導致電子從帷幔帶穿隧到傳導帶，將空穴留在帷幔帶內。穿隧經過能帶之電子成為漏極漏電流(由此為GIDL之“漏極電流”部分)，而空穴被注入到浮體區124並成為產生邏輯值-1狀態之空穴電荷。這個過程在本領域非常有名，在上述Yoshida(特別是第3頁之圖2和6和第4頁之圖9)中有闡釋。
在一個特定之無限制之實施例中，約-1.2伏特之電壓作用於字線終端170a上，約+1.2伏特之電壓作用於位元線終端174a上，約0.0伏特之電壓作用於源極線終端172a上，約0.0伏特或+1.2伏特之電壓作用於BW終端176上，約0.0伏特之電壓作用於襯底終端178上，而位元線終端74則浮動。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖208B介紹了運用碰撞電離方法之寫入邏輯值-1操作。在這種情況下，待寫入之記憶體單元1450之門160和位元線116在正電壓下偏壓，使得碰撞電離流動將浮體124充電至邏輯值-1狀態，而不管單元內原先存入之資料。
圖208B所示之示範性實施例中，選定之字線終端170a在+1.2伏特時偏壓，而未選定之字線終端170b至170n則在0.0伏特時偏壓；選定之位元線終端174a也在+1.2伏特時偏壓，而未選定之位元線終端174b至174p在0.0伏特時偏壓，選定之源極線172a在0.0伏特時偏壓，埋井終端176在0.0或+1.2伏特時偏壓(來維持未選定單元之狀態)，而襯底終端178則在0.0伏特時偏壓。這些偏壓值只為示範目之，會根據實施例變化而變化，因此在任何情況下都不會構成限制。
圖209對執行遮蔽操作之以下偏壓條件進行了介紹： 一個正電壓作用於選定之SL終端172上，一個正電壓作用於選定之WL終端170上，零電壓作用於選定之BL終端174上，零或正電壓作用於BW終端176上，而零電壓作用於襯底終端178上。
在一個特定之無限制之實施例中，約6.0伏特之電壓作用於源極線終端172上，約+1.2伏特之電壓作用於WL終端170上，約0.0伏特之電壓作用於位元線終端174上，約0.0伏特或+1.2伏特之電壓作用於BW終端176上，約0.0伏特之電壓作用於襯底終端178上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖210A為遮蔽操作時浮體124帶正電荷時之記憶體單元之截面圖。當浮體124帶正電荷/電壓時，MOS元件120a打開。MOS元件120a下之表面電壓，等於作用於BL終端174上電壓和作用於WL終端170上之電壓和MOS元件120a上閾值電壓之間壓差中之較小電壓。而施加在源極線118上之正電壓(經過SL終端172)會電容耦合到浮動柵160上。因此，MOS元件120b下之表面電壓會增長，並且根據浮動柵160內之正電荷，會接近於施加在源極線區118上之電壓。接著，一個強大之橫向電場會在間隙區168周圍產生。該橫向電場會激勵/促進電子從位元線區116流向源極線區118(MOS元件120a和120b同時打開)，達到足量時再跳入浮體124和浮動柵 160之間之阻擋用氧化層。而浮動柵160之間電位差(部分是因為源極線區118和表面114之耦合)，而產生之一個大縱向電場會因此產生。這樣電子就能進入浮動柵160(見圖210A中箭頭所指浮動柵160所示)。相應地，當單元1450之動態記憶體處於邏輯值-1狀態時(即浮體124帶正電荷)，浮動柵160通過遮蔽法帶負電荷，見圖210A所示。
圖210B為當浮體124為中性時，遮蔽過程中單元1450之橫截面圖。當浮體124為中性時，MOS元件120a之閾值電壓較高(相比浮體124帶正電荷時之閾值電壓)，且MOS元件120a被關閉。因此，沒有電子會流經單元1450。相應地，當單元1450之動態記憶體處於邏輯值-0狀態時(即浮體124為中性時)，浮動柵160在遮蔽操作結束時保持正電荷，見圖210B所示。
在遮蔽操作結束後，浮動柵160之電荷狀態與浮體124之電荷狀態互補。因此，如果記憶體單元1450之浮體124在動態記憶體中帶正電荷時，浮動柵160通過遮蔽操作後會帶負電荷，而當記憶體單元1450之浮體124在動態記憶體中帶負或中性電荷時，浮動柵層160會在遮蔽操作結束時帶正電荷。浮動柵160之電荷/狀態則以非演算法之關係取決於浮體之狀態，而多個單元之遮蔽以並聯方式出現，因此遮蔽操作速度極快。
圖211介紹了當單元1450恢復電源時之恢復操作。恢復操作會將存在浮動柵160上之單元1450狀態，恢復 到浮體區124內。在執行恢復操作前，浮體124設為中性狀態，即記憶體元件1450移除電源時之浮體狀態。為了執行恢復操作，應用了以下偏壓條件：一個正電壓作用於SL終端172上，零電壓作用於WL終端170和BL終端174上，零或正電壓作用於BW終端176上，零電壓作用於襯底終端178上。
在一個特定之無限制之實施例中，約+1.2伏特之電壓作用於源極線終端172上，約0.0伏特之電壓作用於字線終端170和位元線終端174上，約0.0伏特或+1.2伏特之電壓作用於BW終端176上，約0.0伏特之電壓作用於襯底終端178上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。例如，一個正電壓可作用於位元線終端174上或一個負電壓作用於字線170上來保證恢復操作時無電流流經單元1450之溝道區。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖212A為當浮動柵160帶負電荷性時恢復過程中單元1450之橫截面圖。浮動柵160上之負電荷和SL終端172上之正電壓在浮動柵160附近之源極線區118和浮體區124之間，產生一個強大之電場，而這使得能帶在門和源極線結點重疊區域附近向上大幅度彎曲，導致電子從帷幔帶穿隧到傳導帶，將空穴留在帷幔帶內。穿隧經過能帶之電子成為漏極漏電流，而空穴被注入到浮體區124並成為產生邏輯值-1狀態之空穴電荷。在本領域這個過程被稱 為帶間隧道效應，或柵致漏極洩漏(GIDL)機理，例如在上述Yoshida(特別是第3頁之圖2和6和第4頁之圖9)中有闡釋。BL終端174接地或正電壓作用其上來避免電流流經單元1450之溝道區。
圖212B為當浮動柵160帶正電荷時恢復過程中，單元1450之橫截面圖。浮動柵160和源極線區118上之正電荷不會產生強大之電場，驅使空穴注入到浮體124內。因此，浮體124會保持在中性狀態。
可以看出，當浮動柵160在執行遮蔽後帶正電荷，浮體124之易失性記憶體會恢復到帶中性電荷(邏輯值-0狀態)，但當浮動柵160帶負電荷時，浮體124之易失性記憶體會恢復到帶正電荷(邏輯值-1狀態)，從而在遮蔽操作前恢復到浮體124之原始狀態。注意：該過程以非演算方式發生，因為浮動柵160狀態無需進行讀出、解讀或測量來確定浮體124恢復之狀態。相反地，恢復過程自動發生，由電位差驅動。相應地，該過程為數量級，比要求演算法介入之速度更快。
在恢復記憶體單元1450後，浮動柵160重定到預設狀態，例如圖213A和213B中介紹之正狀態，使得每個浮動柵160在執行另一遮蔽操作前具有一個已知狀態。復位通過運用帶間隧穿空穴注入到浮動柵160之原理進行操作，見圖213A所示，或通過自浮動柵160起開始之電子隧穿，如圖213B所示。
圖213A中之復位採用同恢復操作相似之原理。帶負 電荷之浮動柵160會產生一個生成熱空穴之電場。產生之大多數熱空穴注入到浮體124中，而較小部分注入到浮動柵160中。一個較高之電壓可作用於SL終端172上來增加重定操作所期望之速度。空穴注入只發生在帶負電荷浮動柵160之單元1450內。因此，在復位操作結束前所有浮動柵160被初始化到帶正電荷。
在一個特定之無限制之實施例中(見圖213A)，約+3.0伏特之電壓作用於源極線終端172上，約0.0伏特之電壓作用於字線終端170和位元線終端174上，約0.0伏特或+1.2伏特之電壓作用於BW終端176上，約0.0伏特之電壓作用於襯底終端178上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。偏壓條件同恢復操作之偏壓條件。儘管如此，由於注入浮動柵160內之空穴數量比注入到浮體124內之空穴數量要少，復位操作比恢復操作慢。負電壓也可作用於埋井終端176上，以保證沒有空穴積累在帶正電荷浮動柵160之記憶體單元1450內，而正電壓也可作用於位元線終端174上，以阻止電流流經單元1450之溝道區。
圖213B通過電子從浮動柵160隧穿到選擇柵164之方式介紹了重定操作。一個正電壓作用於WL終端170上，而零電壓作用於BL終端174和SL終端172上，零電壓或正電壓可作用於BW終端176上，零電壓作用於襯 底終端178上。施加在選擇柵164上之正電壓(通過WL終端170)會經過選擇柵164和浮動柵160產生高磁場，使得電子從浮動柵160隧穿到選擇柵164。
在一個特定之無限制之實施例中(見圖213B)，約+12.0伏特之電壓作用於WL終端170上，約0.0伏特之電壓作用於BL終端174、SL終端172和襯底終端178上，約0.0伏特或+1.2伏特之電壓作用於BW終端176上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖214為記憶體單元1450之另一實施例。其中，選擇柵164與浮動柵160有重疊(部分或全部)，而這可能產生，例如MOS元件120a之較短溝道長度，反過來會增加流經單元1450之電流。由於重疊，可在門成形過程中在不借助較小幾何結構成形和蝕刻之情況下得到較短之溝道長度，例如圖197M至197O中所示之工藝步驟。
圖215A為根據本發明之記憶體單元1550另一實施例之之橫截面圖，包括一個控制柵240。記憶體單元1550包括如p型傳導率類型等第一種傳導率類型之襯底212。襯底212是由矽特殊製成，但也可由例如鍺、鍺矽、砷化鎵、碳納米管等半導體材料組成。在本發明一些實施例中，襯底212可為半導體片之塊狀材料。從設計選擇角度看，在其他實施例中，襯底212可為嵌入到第二種傳導率類型井或如n型等第二種傳導率類型半導體片塊狀之第一 種傳導率類型井(圖未有體現)。為了方便描述，襯底212通常製圖為半導體塊狀材料，如圖215所示。
襯底212中包含n型等第二種傳導率類型之埋置層222。埋置層222可通過離子注入工藝形成在襯底212材料中。或者，埋置層222也可外延生長在襯底212上部。
p型等第一種傳導率類型之浮體區224，在上方是由位線區216、源極線區218和絕緣層262和266包圍，側邊由絕緣層226包圍，底部由埋置層222包圍。當注入埋置層222時，浮體224可為埋置層222上方原襯底212之一部分。或者，浮體224可外延生長。取決於埋置層222和浮體224之形成方式，浮體224可具有一些實施例中與襯底12一樣之摻雜或其他實施例中要求之不同摻雜，從設計選擇角度看。
絕緣層226(像例如淺溝槽隔離(STI))材質為二氧化矽之類之材料，儘管會使用其他之絕緣材料。當多個單元1550集合在一個陣列1580中形成一個記憶體元件時，絕緣層226會將單元1550與鄰近單元1550隔離。絕緣層226底部可位於埋置區222內部，允許埋置區222連續，如圖215A所示。或者，絕緣層226底部可位於埋置區222下部，如圖215B所示。這個要求更淺之絕緣層228，將浮體區224隔離開來，但允許埋置層222在圖215B所示之橫截面垂直方位上連續。為了簡便起見，只有在所有方向上連續之埋置區222之記憶體單元1550會自此展示。
具有n-型等第二種傳導率類型之位線區216，存在於浮體區224中並暴露在表面214。根據任何已知和所屬技術領域特殊使用之注入工藝，位線區216通過注入工藝形成在構成襯底212之材料上面。或者，借助固態擴散工藝形成位線區216。
具有n-型等第二種傳導率類型之源極線區218，存在於浮體區224中並暴露在表面214。根據任何已知和所屬技術領域特殊使用之注入工藝，源極線區218通過注入工藝形成在構成襯底212之材料上面。或者，借助固態擴散工藝形成源極線區218。
與記憶體單元1350和1450不同，記憶體單元1550不一定是不對稱之，因為浮動柵260之耦合可通過控制柵240獲得。
浮動柵260位於源極線區218和絕緣間隙區268之間，並位於浮體區224上方。浮動柵260通過絕緣層262將浮體區224隔離開來。絕緣層262材質可為二氧化矽和/或其他介電材料，包括高K介電材料等，但不僅限於，過氧化鉭、氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。浮動柵260可由，例如多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
一個選擇柵264位於位線區216和絕緣間隙區268之間，並位於浮體區224上方。選擇柵264通過絕緣層266將浮體區224隔離開來。絕緣層266材質可為二氧化矽和/或其他介電材料，包括高K介電材料等，但不僅限於， 過氧化鉭、氧化鈦、氧化鋯、氧化鉿和/或氧化鋁。選擇柵264可由，例如多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物製成。
控制柵240位於浮動柵260上方，並被絕緣層242隔離開來，這樣之話，浮動柵260位於絕緣層262和浮動柵260下方之表面214之間，而絕緣層242和控制柵240則位於浮動柵260上方，如所示。控制柵240被電容耦合到浮動柵260上。控制柵240由多晶矽材料或金屬柵電極，如鎢、鉭、鈦和其氮化物等特殊製成。浮動柵260和控制柵240之間之關係，與不易失性疊柵浮動柵/阻擋層記憶體單元之間之關係類似。浮動柵260是用來儲存不易失性記憶體資料，而控制柵240則用於記憶體單元選擇。
單元1550包括多個終端：電氣連接到選擇柵264之字線(WL)終端270，電氣連接到位線區216之位元線(BL)終端274，電氣連接到源極線區218之源極線(SL)終端272，電氣連接到控制柵240之控制柵(CG)終端280，電氣連接埋置層222之埋井(BW)終端276，以及電氣連接到襯底212之襯底終端278。
圖216為記憶體單元1550之等效電路標記法。記憶體單元1550中包括與MOS電晶體220b串聯之金屬氧化物半導體(MOS)電晶體220a，由位線區216、選擇柵264、浮動柵260和控制柵240、源極線區218和浮體區224構成。選擇柵264控制選擇柵下面單元1550之溝道區，而浮動柵260和控制柵240則控制浮動柵260下面之 溝道區。記憶體單元1550中還包括雙極元件230a和230b，分別由埋井區222、浮體區224和位線區216或源極線區218構成。至浮動柵260之源極線區218耦合(經由浮動柵260延展到源極線區218特別顯示)圖216中未有體現，因為單元1550可能需要，也可能不需要額外耦合到浮動柵260中。為了保證圖紙簡潔度，浮動柵260至源極線區218之展延部分未繪製。
圖217介紹了一個行列排列之記憶體單元1550(四個示範性記憶體單元1550表示為1550a、1550b、1550c和1550d)之示範性記憶體陣列1580。在示範性陣列1580出現之很多，但不一定是所有圖中，當所描述之操作具有一個(或多個，在一些實施例中)選定之記憶體單元1550時，具有代表性之記憶體單元1550a為一個選定記憶體單元1550之代表。在這些圖中，具有代表性之記憶體單元1550b是一個與選定代表性記憶體單元1550a共用同行之未選定記憶體單元1550之代表，具有代表性之記憶體單元1550c是一個與選定代表性記憶體單元1550a共用同列之未選定記憶體單元1550之代表，且具有代表性之記憶體單元1550d是一個與選定代表性記憶體單元1550a不共用行列之未選定記憶體單元1550之代表。
圖217中有字線270a至270n，源極線272a至272n，位線274a至274p，控制柵終端280a至280n，埋井終端276a至276n和襯底終端278。270a至270n中之每一字線終端，272a至272n中之每一源極線終端和280a 至280n中之每一控制柵終端，與單行記憶體單元1550有關，並各自耦合到該行每個記憶體單元1550之選擇柵264、源極線區218和控制柵240上。274a至274p中之每一位線與單列記憶體1550有關，並耦合到該列每一記憶體單元1550之位元線區216上。
在陣列1580中，所有位置均有襯底212。從設計選擇角度考慮，本領域普通技術人員應知會，一個或多個襯底終端278存在於一個或多個位置。這些技術人員也應知會，當示範性陣列1580在圖217中以單個連續陣列出現，那麼很多其他組織和佈置就是可能之。例如，字線可分割或緩衝，位線可分割或緩衝，源極線可分割或緩衝，陣列1580可分成兩個以上之子陣列和/或控制電路，比如字解碼器、列解碼器、分割器件、讀出放大器、寫入放大器可排列在示範性陣列1580周圍或插入陣列1580子陣列之中間。因此，所述之示範性實施例、特徵、設計選項等都不構成限制。
記憶體元件1550之操作，同圖187中所示之記憶體元件1350之操作方式。在事件102中，當記憶體元件首次通電時，記憶體元件處於初始狀態，其中該元件之非易失性記憶體部分設置為一個預定狀態。在事件104中，記憶體元件1550在易失性操作模式下運行，其中單元1550之狀態儲存在浮體224內。當斷電或突然停電，或任何其它事件終止或干擾本發明記憶體元件1550之電源時，動態記憶體之內容“遮蔽”到事件106下之不易失性記憶體 部分。這時，記憶體元件保持存在不易失性記憶體中之資料。在事件108下恢復電源時，不易失性記憶體中之內容，通過將不易失性記憶體中之內容轉移到易失性記憶體之方式進行了恢復，繼之為事件110下之記憶體元件復位。
在一個實施例中，不易失性記憶體(例如浮動柵260)初始化到帶有正電荷，在事件102中。當單元1550通電時，單元1550儲存了記憶體資訊(即保存在記憶體中之資料)，作為記憶體元件1550浮體224內之電荷。浮體224中之電荷調節流經記憶體元件1550之電流(從BL終端274到SL終端272)。流經記憶體元件1550之電流可用來確定單元1550之狀態。因為不易失性記憶元件(例如浮動柵260)被初始化到帶一個正電荷，所以任何單元電流差是浮體224電荷差之結果。
在易失模式下可對記憶體單元1550執行多項操作：保存、讀出、寫入邏輯值-1和寫入邏輯值-0操作。
圖218介紹了記憶體陣列1580之保持操作，該陣列由多個記憶體單元1550構成。通過在BW終端276上施加正向回饋偏壓、在WL終端270、SL終端272、BL終端274、CG終端280和襯底終端278上施加零偏壓，執行了保持操作。連接BW終端並施加到埋置層區之正向回饋偏壓，將保持其所連接記憶體單元1550之狀態。
從圖216所示之記憶體單元1550之等效電路標記法來看，記憶體單元1550包括n-p-n雙極元件230a和 230b，分別由埋井區222(集極區)、浮體224(基極區)和位線區216或源極線區218(發射極區域)組成。
單元1550之保持操作原理同單元1350之操作原理。當浮體224帶正電荷時，一個對應邏輯值-1之狀態，雙極電晶體230a和230b會被打開，而浮體區中之正電荷降低了到基極區之電子流能量勢壘。一旦注入浮體區224，在正偏壓作用於埋井區222下，電子會被掃進埋井區222(連接到BW終端276)。由於正偏壓，通過碰撞電離機理，電子加速並產生一個額外之熱載體(熱空穴和熱電子對)。由此產生之熱電子流入BW終端276，同時產生之熱空穴也隨之流入浮體區224。這個過程恢復了浮體區224上之電荷，並保持儲存在浮體區224中之電荷，從而在通過BW終端276在埋井區222上施加正偏壓時保持n-p-n雙極電晶體230a和230b處於開啟狀態。
當浮體224帶中性電荷(浮體224之電壓與接地位元線區216或源極線區218上之電壓相同)，一個對應邏輯值-0之狀態，沒有電流會流經n-p-n電晶體230a和230b。雙極元件230a和230b保持關閉狀態，不會發生碰撞電離。隨後，邏輯值-0狀態下之記憶體單元保持在邏輯值-0狀態。
圖218中所述之保持操作中，沒有單獨選定之記憶體單元。相反，單元被埋井終端276a至276n成行選定，可為獨立行、多行或構成陣列1580之所有行選擇。
在一個實施例中，記憶體單元1550之保持操作之偏 壓條件為：0伏特之電壓作用於WL終端270、SL終端272、BL終端274、CG終端280和襯底終端278上，如+1.2伏特之正電壓作用於BW終端276上。在其他實施例中，不同電壓可作用於記憶體單元1550之不同終端上，從設計選擇角度考慮，因此，所述示範性電壓並不構成限制。
圖219介紹了在選定之記憶體單元1550a上執行之讀出操作。讀出操作可通過施加以下偏壓條件執行：一個正電壓作用於選定之WL終端270a上，一個正電壓作用於選定之BL終端274a上，零電壓作用於CG終端280上，零電壓作用於SL終端272上，一個正電壓作用於BW終端276上，而零電壓作用於襯底終端278上。
在一個示範性實施例中，約+1.2伏特之電壓作用於選定之WL終端270a上，約0.0伏特之電壓作用於選定之SL終端272a上，約+0.4伏特之電壓作用於選定之位元線終端274a上，約0.0伏特之電壓作用於選定之CG終端280a上，約+1.2伏特之電壓作用於選定之埋井終端276，約0.0伏特之電壓作用於襯底終端278上。所有未選定之字線終端270b至270n施加了0.0伏特之電壓，位元線終端274b至274p施加了0.0伏特之電壓，未選定之SL終端272b至272p施加了0.0伏特之電壓，未選定之CG終端280b至280n施加了0.0伏特之電壓，而未選定之BW終端276b至276p可接地或施加+1.2伏特之電壓來維持未選定單元1550之狀態，約0.0伏特之電壓作用於襯底終 端278上。圖219給出了選定代表性記憶體單元1550a和記憶體陣列1580中三個未選定代表性記憶體單元1550b、1550c和1550d之偏壓條件，每一個都具備獨特之偏壓條件。本領域所屬普通技術人員應知會，本發明之其它實施例從設計選擇角度，會採用施加偏壓之其它組合。這些技術人員同時也應意識到，在其它實施例中第一和第二種傳導率類型可進行互換，而相對偏壓可進行轉換。
當選定單元1550a之浮體區224帶正電荷時(即單元1550a處於邏輯值-1狀態)，那麼選定單元1550a之MOS電晶體220a和220b之閾值電壓會較低(對比浮體區224為中性之情況下)，而且一個較大電流，會從位線區216流向選定單元1550a之源極線區218。由於浮動柵260在易失操作時帶正電荷，那麼在邏輯值-0和邏輯值-1狀態下單元之間所測得之單元電流差，是浮體224之電位差而引起之。
對於與選定之記憶體單元(例如單元1550b)共用同行之記憶體單元來說，BL和SL終端接地，沒有電流會流經。這些單元會處於保持模式，並帶有作用於BW終端276上之正電壓。
對於與選定之記憶體單元(例如單元1550c)共用同列之記憶體單元來說，作用於未選定WL終端上之零電壓會切斷這些單元之MOS電晶體220a，從而導致沒有電流流經。由於BW終端276和BL終端274之間之較小差 別，一個較小之保持電流會流經這些單元。儘管如此，由於寫入操作(以納秒量級計)相對浮體224內之電荷壽命(以毫秒量級計)完成之更快，因此它幾乎不會中斷浮體內之電荷。
對於與選定之記憶體單元(例如單元1550d)不共用同行或同列之記憶體單元來說，WL、CG、BL和SL終端接地。這些單元會處於保持模式，而狀態邏輯值-1下之記憶體單元，會將電荷保持在浮體224內，而狀態邏輯值-0下之記憶體單元則保持中性狀態。
一個獨立記憶體單元1550之寫入邏輯值-0操作，見圖220A、220B和221介紹。在圖220A中，負偏壓作用於SL終端272上，零偏壓作用於WL終端270、BL終端274和CG終端280上，零或正電壓作用於選定之BW終端276上，零電壓作用於襯底終端278上。在這些條件下，選定單元1550之浮體224和源極線區218之間之p-n結點為正偏壓，排空自浮體224起之任何空穴。因為選定之SL終端272被多個記憶體單元1550所共用，所以邏輯值-0會被寫入記憶體單元1550中，其中記憶體單元1550a和1550b同時共用同一個SL終端272a。
在一個特定之無限制之實施例中，約-1.2伏特之電壓作用於源極線終端272a上，約0.0伏特之電壓作用於字線終端270、位元線終端274和CG終端280上，約0.0伏特或+1.2伏特之電壓作用於BW終端276上，約0.0伏特之電壓作用於襯底終端278上。從設計選擇角度來看， 這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
在圖220B中，負偏壓作用於BL終端274上，零偏壓作用於WL終端270、SL終272和CG終端280上，零或正電壓作用於選定之BW終端276上，零電壓作用於襯底終端278上。在這些條件下，選定單元1550之浮體224和位線區216之間之p-n結點為正偏壓，排空自浮體224起之任何空穴。因為選定之BL終端274，在記憶體陣列1580中被多個記憶體單元1550所共用，所以邏輯值-0會被寫入記憶體單元1550中，其中記憶體單元1550a和1550c同時共用同一個BL終端274a。
在一個特定之無限制之實施例中，約-1.2伏特之電壓作用於位元線終端274a上，約0.0伏特之電壓作用於字線終端270、源極線終端272和控制柵終端280上，約0.0伏特或+1.2伏特之電壓作用於BW終端276上，約0.0伏特之電壓作用於襯底終端278上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
上述寫入邏輯值-0操作都存在一個缺陷：共用同一個SL終端272(第一種類型-行寫入邏輯值-0)或同一個BL終端274(第二種類型-列寫入邏輯值-0)之所有記憶體單元1550會同步寫入，從而導致不能將邏輯值-0寫到獨立 記憶體單元1550中。為了將任意二進位資料寫到不同之記憶體單元1550中，在待寫入之所有記憶體單元上首次執行寫入邏輯值-0操作，接著為必須寫入邏輯值-1位上之一個或多個寫入邏輯值-1操作。
第三種允許獨立位寫入之寫入邏輯值-0操作見圖221說明並通過在WL終端270施加正電壓、在BL終端274施加負電壓、在SL終端272施加零電壓、在CG終端280上施加零電壓、在BW終端276施加零或正電壓和襯底終端278施加零電壓之方式在記憶體單元1550上執行。在這些條件下，浮體224電壓通過在選定WL終端270施加正電壓之電容耦合得到增長。由於浮體224之電壓增長以及施加在BL終端274上之負電壓，浮體224和位線區216之間之p-n結點為正偏壓，排空自浮體224起之任何空穴。
為減少記憶體陣列1580中對其他記憶體單元1550所帶來之不必要寫邏輯值-0麻煩，所作用之電壓可優化如下：當狀態邏輯值-1之浮體224電壓表示為VFB1，那麼作用於選定WL終端270之電壓可配置用來增長浮體224之電壓為VFB1/2，而-VFB1/2則作用於BL終端274上。另外，接地或較弱正電壓也可作用於不與選定記憶體單元1550，共用同一BL終端274之未選定記憶體單元1550之BL終端274上，而負電壓也可作用於不與選定記憶體單元1550，共用同一WL終端270之未選定記憶體單元1550之WL終端270上。
如圖221所示，以下偏壓條件作用於示範性記憶體陣列1580中，選定之具有代表性之記憶體單元1550a，來執行只有在代表性記憶體單元1550a中才有之獨立寫邏輯值-0操作：約0.0伏特之電壓作用於SL終端272a上，約-0.2伏特之電壓作用於BL終端274a上，約+1.2伏特之電壓作用於字線終端270a上，約0.0伏特之電壓作用於控制柵終端280a上，約+1.2伏特之電壓作用於埋井終端276a上，約0.0伏特之電壓作用於襯底終端278上。在對陣列1580進行復位時，約0.0伏特之電壓作用於未選定之WL終端(包括WL終端270b和270n)，約0.0伏特之電壓(或儘量稍強正電壓)作用於未選定之BL終端274上(包括BL終端274b和274p)，約0.0伏特之電壓作用於未選定之SL終端272上(包括SL終端272b和272n)，約0.0伏特之電壓作用於未選定之CG終端280上(包括CG終端280a和280n)，約+1.2伏特之電壓作用於未選定之BW終端276上(包括BW終端276b和276n)。本領域所屬普通技術人員應知會，圖221中之電壓值只為闡釋目之，而且不同實施例從設計選擇角度考慮會有不同之電壓值。
一個寫入邏輯值-1操作可通過上述Lin或通過例如上述Yoshida之帶間隧道原理(也可稱為柵致漏極洩漏或GIDL)所述之碰撞電離在記憶體單元1550上進行。結合圖222A對運用GIDL方法之某一寫入邏輯值-1操作例子進行了介紹，而結合圖222B對運用碰撞電離方法之某一 寫入邏輯值-1操作例子進行了介紹。
在圖222A中，介紹了一個在帶間隧道寫入邏輯值-1操作期間包含選定代表性記憶體單元1550a之陣列1580之偏壓條件例子。施加在WL終端270a上之負偏壓和施加在BL終端274a上之正偏壓使得空穴注入到選定代表性記憶體單元1550a之浮體224內。SL終端272a、CG終端280a和襯底終端278在寫入邏輯值-1操作期間接地，而一個正偏壓作用於BW終端276a上來維持未選定單元之保持操作。
WL終端270a上之負電壓向下，耦合了代表性記憶體單元1550a中之浮體區224之電壓。在選定代表性記憶體單元1550a內，結合BL終端274a上之正電壓在選擇柵264(由此為GIDL之“柵致”部分)附近之位元線區216和浮體區224之間產生了一個強電場。而這使得能帶在門和漏極結點重疊區域附近向上大幅度彎曲，導致電子從帷幔帶穿隧到傳導帶，將空穴留在帷幔帶內。穿隧經過能帶之電子成為漏極漏電流(由此為GIDL之“漏極電流”部分)，而空穴被注入到浮體區224並成為產生邏輯值-1狀態之空穴電荷。這個過程在本領域非常有名，在上述Yoshida(特別是第3頁之圖2和6和第4頁之圖9)中有闡釋。
在一個特定之無限制之實施例中，約-1.2伏特之電壓作用於字線終端270a上，約+1.2伏特之電壓作用於位元線終端274a上，約0.0伏特之電壓作用於源極線終端 272a和控制柵終端280a上，約0.0伏特或+1.2伏特之電壓作用於BW終端276上，約0.0伏特之電壓作用於襯底終端278上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖222B介紹了運用碰撞電離方法之寫入邏輯值-1操作。在這種情況下，待寫入之記憶體單元1550之選擇柵264和位元線216在正電壓下偏壓，使得碰撞電離流動將浮體224充電至邏輯值-1狀態，而不管單元內原先存入之資料。
在圖222B所示之示範性實施例中，選定之字線終端270a在+1.2伏特時偏壓，而未選定之字線終端270b至270n則在0.0伏特時偏壓；選定之位元線終端274a也在+1.2伏特時偏壓，而未選定之位元線終端274b至274p在0.0伏特時偏壓，選定之源極線272a在0.0伏特時偏壓，而未選定之源極線終端272b至272n在0.0伏特時偏壓，所有控制柵終端280在0.0伏特時偏壓，埋井終端276在0.0或+1.2伏特時偏壓(來維持未選定單元之狀態)，而襯底終端278則在0.0伏特時偏壓。這些偏壓值只為示範目之，會根據實施例變化而變化，因此在任何情況下都不會構成限制。
圖223A對在單元1550上執行遮蔽操作之實施例進行了介紹：一個正電壓作用於SL終端272a上，一個正電壓作用於WL終端270a上，零電壓作用於BL終端274a 上，正電壓作用於CG終端280a上，零或正電壓作用於BW終端276a上，而零電壓作用於襯底終端278上。
在一個特定之無限制之實施例中，約+6.0伏特之電壓作用於源極線終端272上，約+1.2伏特之電壓作用於WL終端270上，約0.0伏特之電壓作用於位元線終端274上，約+6.0伏特之電壓作用於控制柵終端280上，約0.0伏特或+1.2伏特之電壓作用於BW終端276上，約0.0伏特之電壓作用於襯底終端278上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
當浮體224帶正電荷/電壓時，MOS元件220a打開。MOS元件220a下之表面電壓等於作用於BL終端274上電壓和作用於WL終端270上之電壓和MOS元件220a上閾值電壓之間壓差中之較小電壓。而施加在控制柵240上之正電壓(經過CG終端280)會電容耦合到浮動柵260上。因此，MOS元件220b下之表面電壓會增長，並且根據浮動柵260內之正電荷，會接近於施加在源極線區218上之電壓。接著，一個強大之橫向電場會在間隙區268周圍產生。該橫向電場會激勵/促進電子從位元線區216流向源極線區218(MOS元件220a和220b同時打開)，達到足量時再跳過浮體224和浮動柵260之間之阻擋用氧化層。而浮動柵260之間電位差(部分是因為控制柵240和源極線區218及表面214之耦合)而產生之一個大縱向電 場會因此產生。這樣電子就能進入浮動柵260。相應地，當單元1550之動態記憶體處於邏輯值-1狀態時(即浮體224帶正電荷)，浮動柵260通過遮蔽法帶負電荷。
當浮體224為中性時，MOS元件220a之閾值電壓較高(相比浮體224帶正電荷時之閾值電壓)，且MOS元件220a被關閉。因此，沒有電子會流經單元1550。相應地，當單元1550之動態記憶體處於邏輯值-0狀態時(即浮體224為中性時)，浮動柵260在遮蔽操作結束時保持正電荷。
在遮蔽操作結束後，浮動柵260之電荷狀態與浮體224之電荷狀態互補。因此，如果記憶體單元1550之浮體224在動態記憶體中帶正電荷時，浮動柵260通過遮蔽操作後會帶負電荷，而當記憶體單元1550之浮體224在動態記憶體中帶負或中性電荷時，浮動柵層260會在遮蔽操作結束時帶正電荷。浮動柵260之電荷/狀態則以非演算法之關係取決於浮體之狀態，而多個單元之遮蔽以並聯方式出現，因此遮蔽操作速度極快。
圖223B對在單元1550上執行遮蔽操作之另一實施例進行了介紹：一個正電壓作用於CG終端280上，一個正電壓作用於WL終端270上，零電壓作用於BL終端274上，零或正電壓作用於BW終端276上，零電壓作用於襯底終端278上，而SL終端272則浮動。
在一個特定之無限制之實施例中，約+12.0伏特之電壓作用於控制柵終端280上，約+1.2伏特之電壓作用於字 線終端270上，約0.0伏特之電壓作用於位元線終端274上，約0.0伏特或+1.2伏特之電壓作用於BW終端276上，約0.0伏特之電壓作用於襯底終端278上，而源極線終端272則浮動。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，本發明中之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
當浮體224帶正電荷/電壓時，MOS元件220a打開，傳導施加在BL終端274上之零電壓。當施加在控制柵240上之偏壓足夠大時，例如在《一個適用於40nm以下及以上技術之不對稱源極/漏極結構之64單元NAND快閃記憶體》K-T.Park等人，19-20頁，技術論文文摘，1995年VLSI技術研討會，1995年中(全部併入本文中作為參考引用，下文中簡稱“Park”)有介紹之彌散電場會在間隙區268內產生一個反轉區。因此，施加在BL終端274上之零電壓也會被傳到浮動柵260下麵之MOS元件220b之溝道區。由於控制柵240耦合到浮動柵260之作用，在浮動柵260和其下面之溝道區內形成了一個強大之縱向電場。這個強大之縱向電場會驅使電子從溝道區隧穿到浮動柵260。相應地，當單元1550之動態記憶體處於邏輯值-1狀態時(即浮體224帶正電荷)，浮動柵260通過遮蔽法帶負電荷。
當浮體224為中性時，MOS元件220a之閾值電壓較高(相比浮體224帶正電荷時之閾值電壓)，且MOS元 件220a被關閉。因此，浮動柵260下面之溝道區會流動。而施加在控制柵240上之正電壓反而會增加浮動柵260下面之溝道壓力，接著電場建設不足以驅使電子隧穿到浮動柵260。相應地，當單元1550之動態記憶體處於邏輯值-0狀態時(即浮體224為中性時)，浮動柵260在遮蔽操作結束時保持正電荷。
在遮蔽操作結束後，浮動柵260之電荷狀態與浮體224之電荷狀態互補。因此，如果記憶體單元1550之浮體224在動態記憶體中帶正電荷時，浮動柵260通過遮蔽操作後會帶負電荷，而當記憶體單元1550之浮體224在動態記憶體中帶負或中性電荷時，浮動柵層260會在遮蔽操作結束時帶正電荷。浮動柵260之電荷/狀態則以非演算法之關係取決於浮體之狀態，而多個單元之遮蔽以並聯方式出現，因此遮蔽操作速度極快。
圖224介紹了當單元1550恢復電源時之恢復操作。恢復操作會將存在浮動柵260上之單元1550狀態恢復到浮體區224內。在執行恢復操作前，浮體224設為中性狀態，即記憶體元件1550移除電源時之浮體狀態。為了執行恢復操作，應用了以下偏壓條件：一個正電壓作用於SL終端272上，零電壓作用於WL終端270、CG終端280和BL終端274上，零或正電壓作用於BW終端276上，零電壓作用於襯底終端278上。
在一個特定之無限制之實施例中，約+1.2伏特之電壓作用於源極線終端272上，約0.0伏特之電壓作用於字線 終端270、控制柵終端280和位元線終端274上，約0.0伏特或+1.2伏特之電壓作用於BW終端276上，約0.0伏特之電壓作用於襯底終端278上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。例如，一個正電壓可作用於位元線終端274上或一個負電壓作用於字線270上來保證恢復操作時無電流流經單元1550之溝道區。因此，所述之示範性實施例、特徵、偏壓值等都不構成限制。
當浮動柵260帶負電荷時，浮動柵260上之負電荷和SL終端272上之正電壓，在浮動柵260附近之源極線區218和浮體區224之間產生一個強大之電場，而這使得能帶在門和源極線結點重疊區域附近向上大幅度彎曲，導致電子從帷幔帶穿隧到傳導帶，將空穴留在帷幔帶內。穿隧經過能帶之電子成為漏極漏電流，而空穴被注入到浮體區224並成為產生邏輯值-1狀態之空穴電荷。在本領域這個過程被稱為帶間隧道效應或柵致漏極洩漏(GIDL)機理，例如在上述Yoshida(特別是第3頁之圖2和6和第4頁之圖9)中有闡釋。BL終端274接地或正電壓作用其上來避免電流流經單元1550之溝道區。
當浮動柵260帶正電荷時，浮動柵260和源極線區218上之正電荷不會產生強大之電場，驅使空穴注入到浮體224內。因此，浮體224會保持在中性狀態。
可以看出，當浮動柵260在執行遮蔽後帶正電荷，浮體224之易失性記憶體會恢復到帶中性電荷(邏輯值-0狀 態)，但當浮動柵260帶負電荷時，浮體224之易失性記憶體會恢復到帶正電荷(邏輯值-1狀態)，從而在遮蔽操作前恢復到浮體224之原始狀態。注意：該過程以非演算方式發生，因為浮動柵260狀態無需進行讀出、解讀或測量來確定浮體224恢復之狀態。相反地，恢復過程自動發生，由電位差驅動。相應地，該過程為數量級，比要求演算法介入之速度更快。
在恢復記憶體單元1550後，浮動柵260重定到預設狀態，例如圖225A和225B中介紹之正狀態，使得每個浮動柵260在執行另一遮蔽操作前具有一個已知狀態。復位通過運用帶間隧穿空穴注入到浮動柵260之原理進行操作，見圖225A所示，或通過自浮動柵260起開始之電子隧穿，如圖225B所示。
圖225A中之復位採用同恢復操作相似之原理。帶負電荷之浮動柵260會產生一個生成熱空穴之電場。產生之大多數熱空穴注入到浮體224中，而較小部分注入到浮動柵260中。一個較高之電壓可作用於SL終端272上來增加重定操作所期望之速度。空穴注入只發生在帶負電荷浮動柵260之單元1550內。因此，在復位操作結束前所有浮動柵260被初始化到帶正電荷。
在一個特定之無限制之實施例中，約+3.0伏特之電壓作用於源極線終端272上，約0.0伏特之電壓作用於字線終端270、控制柵終端280和位元線終端274上，約0.0伏特或+1.2伏特之電壓作用於BW終端276上，約0.0伏 特之電壓作用於襯底終端278上。從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。偏壓條件同恢復操作之偏壓條件。偏壓條件同恢復操作之偏壓條件。儘管如此，由於注入浮動柵260內之空穴數量比注入到浮體224內之空穴數量要少，復位操作比恢復操作慢。負電壓也可作用於埋井終端276上，以保證沒有空穴積累在帶正電荷浮動柵260之記憶體單元1550內，而正電壓也可作用於位元線終端274上，以阻止電流流經單元1550之溝道區。
圖225B通過電子從浮動柵260隧穿到選擇柵264之方式介紹了重定操作。一個正電壓作用於WL終端270上，一個負電壓作用於CG終端280上，而零電壓作用於BL終端274上，而SL終端272則浮動，零電壓或正電壓可作用於BW終端276上，零電壓作用於襯底終端278上。施加在選擇柵264上之正電壓(通過WL終端270)和施加在控制柵240上之負電壓(通過CG終端280)，會經過選擇柵264和浮動柵260產生高磁場，使得電子從浮動柵260隧穿到選擇柵264。
在一個特定之無限制之實施例中，約+1.2伏特之電壓作用於WL終端270上，約-12.0伏特之電壓作用於CG終端280上，約0.0伏特之電壓作用於BL終端274上，SL終端272浮動，約0.0伏特或+1.2伏特之電壓作用於BW終端276上，約0.0伏特之電壓作用於襯底終端278上。 從設計選擇角度來看，這些電壓值只為示範用，會因為實施例之改變發生變化。例如，BL終端274也可能浮動。因此，所述之示範性實施例、特徵、偏壓值等在任何情況下都不構成限制。
圖226有關記憶體元件1550操作200之另一實施例。單元1550之控制柵240可用來阻擋存在浮動柵260內之電荷。因此，易失性操作104可在不用初始重定浮動柵260狀態之情況下執行。停電時，復位操作110首次執行，接著為遮蔽操作，將浮體224狀態轉移到浮動柵260。一旦在事件108中恢復電源，不易失性記憶體中之內容恢復到易失性記憶體中，而記憶體元件能立即進入易失性記憶體操作104。這減少了記憶體元件1550之啟動時間，即加電和通過移動復位操作110到停電操作進行記憶體元件1550動態記憶體操作之間之時間。
為了阻擋浮動柵260內所存之電荷，在易失模式操作下在控制柵240上施加了一個正偏壓(通過CG終端280)，例如運用碰撞電離原理進行易失讀取操作和寫入邏輯值-1操作時。
圖227介紹了在選定之記憶體單元1550a上執行讀出操作之偏壓條件例子。讀出操作可通過施加以下偏壓條件執行：一個正電壓作用於選定之WL終端270a上，一個正電壓作用於選定之BL終端274a上，一個正電壓作用於CG終端280a上，零電壓作用於SL終端272上，一個正電壓作用於BW終端276上，而零電壓作用於襯底終端 278上。
在一個示範性實施例中，約+1.2伏特之電壓作用於選定之WL終端270a上，約0.0伏特之電壓作用於選定之SL終端272a上，約+0.4伏特之電壓作用於選定之位元線終端274a上，約+5.0伏特之電壓作用於選定之CG終端280a上，約+1.2伏特之電壓作用於選定之埋井終端276上，約0.0伏特之電壓作用於襯底終端278上。所有未選定之字線終端270b至270n施加了0.0伏特之電壓，位元線終端274b至274p施加了0.0伏特之電壓，未選定之SL終端272b至272p施加了0.0伏特之電壓，未選定之CG終端280b至280n施加了0.0伏特之電壓，而未選定之BW終端276b至276n可接地或施加+1.2伏特之電壓來維持未選定單元1550之狀態，約0.0伏特之電壓作用於襯底終端278上。本領域所屬普通技術人員應知會，本發明之其它實施例從設計選擇角度會採用施加偏壓之其它組合。這些技術人員同時也應意識到，在其它實施例中第一和第二種傳導率類型可進行互換，而相對偏壓可進行轉換。
施加在選定之CG終端280上之正電壓會在浮動柵260下面產生一個反轉區，不管浮動柵260內所存之電荷。因此，MOS元件220b處於開啟狀態，而記憶體單元1550電導率取決於MOS元件220a。MOS元件220a之閾值電壓反而由浮體224內所存之電荷進行調節。帶正電荷之浮體224會產生一個較低之MOS元件220a閾值電壓， 相對於浮體為中性時之情況。
圖228介紹了運用碰撞電離方法之另一寫入邏輯值-1操作。在這種情況下，一個正電壓施加在控制柵240上(通過CG終端280)，使得碰撞電離電流流動將浮體224充電至邏輯值-1狀態，而不管浮動柵260內所存之電荷。
圖228所示之示範性實施例中，選定之字線終端270a在+1.2伏特時偏壓，而未選定之字線終端270b至270n則在0.0伏特時偏壓；選定之位元線終端274a也在+1.2伏特時偏壓，而未選定之位元線終端274b至274p在0.0伏特時偏壓，選定之源極線272a和未選定之源極線終端272b至272n在0.0伏特時偏壓，控制柵終端280a在+5.0伏特時偏壓，而未選定之控制柵終端280b至280n在0.0伏特時偏壓，埋井終端276在0.0或+1.2伏特時偏壓(來維持未選定單元之狀態)，而襯底終端278則在0.0伏特時偏壓。這些偏壓值只為示範目之，會根據實施例變化而變化，因此不會構成限制。
在記憶體單元1550上執行之其它易失模式操作，與浮動柵260內所存之電荷是相對獨立之。例如，寫入邏輯值-0操作很大程度上取決於浮體224和位線區216(或源極線區218)之間之壓差。在這些操作中，控制柵可接地，或一個正偏壓也可類似地分別施加在圖227和228中所述之讀出和寫入邏輯值-1操作上
在記憶體單元1550之另一實施例中，可使用替代之 易失性記憶體材料。上述描述採用浮動柵多晶矽作為不動態記憶體材料。例如納米晶矽或氮化矽製成之電荷收集材料，也可作為不易失性記憶體材料。不管是採用浮動柵260還是阻擋層160，功能都是一樣之，因為他們都是在缺電之情況下保持資料，而上述操作方式也可執行。浮動柵260和阻擋層260之間之主要區別在於浮動柵260是一個導體，而阻擋層260則是一個絕緣層。
上述記憶體單元1350、1450和1550也可在絕緣體上外延矽(SOI)襯底上裝配。圖229A至229C介紹了單元1350S、1450S和1550S，其中浮體之底部分別由絕緣體區22S、122S和222S包圍。
圖229A為記憶體單元1350S之橫截面圖。記憶體單元1350S包括第一種傳導率類型，例如p-型之絕緣體上外延矽(SOI)襯底12。襯底12是由矽特殊製成，但也可由例如鍺、鍺矽、砷化鎵、碳納米管等半導體材料組成。而襯底12中則有埋置絕緣體層22S，例如埋置氧化物(BOX)。
第一種傳導率類型如p-型之浮體區24，打比方說，在上方是由位線區16、源極線區18和絕緣層62包圍，底部由埋置層22S包圍。
具有n-型等第二種傳導率類型之位線區16，打比方說，存在於浮體區24中並暴露在表面14。根據任何已知和所屬技術領域特殊使用之注入工藝，位線區16通過注入工藝形成在構成襯底12之材料上面。或者，借助固態 擴散工藝形成位線區16。
具有n-型等第二種傳導率類型之源極線區18，打比方說，也存在於浮體區24中並暴露在表面14。根據任何已知和所屬技術領域特殊使用之注入工藝，源極線區18通過注入工藝形成在構成襯底12之材料上面。或者，借助固態擴散工藝形成源極線區18。
一個完全耗盡之SOI襯底，如圖229A所示，在多個單元1350S集合在一個陣列中形成一個記憶體元件時，使得絕緣層沒必要將單元1350S與鄰近之單元1350S隔離開來。位線區16和源極線區18與鄰近之單元1350S一起共用。在一個不完全耗盡之SOI表面中(未有所示)，比如淺溝槽隔離(STI)，可用來將單元1350S與鄰近單元1350S隔離開來。
記憶體單元1350S之操作與記憶體單元1350之操作類似。儘管如此，由於單元1350S中缺少埋井區，而不能進行保持操作(在單元1350之埋井終端上施加正偏壓)。一個用來更新單元1350S之定期更新操作可通過在源極線區18施加正偏壓得以執行，如全部併入本文作為參考引用之《浮體單元之自動更新》中所述，作者T.Ohsawa等人，1-4頁，1997年舉行之IEEE國際電子元件會議)(以下簡稱“Ohsawa-2”)。
圖229B和229C介紹了在絕緣體上外延矽襯底上裝配之單元1450S和1550S，其中，埋置絕緣體122S/222S，例如埋置氧化物(BOX)，從底部將浮體襯 底124/224包圍。有關單元1450/1550之大多數描述也適用於單元1450S/1550S。同樣地，由於單元1450S/1550S中缺少埋井區，而不能進行保持操作(在單元1450/1550之埋井終端上施加正偏壓)。一個用來更新單元1450S/1550S之定期更新操作可通過在源極線區118/228施加正偏壓得以執行。
記憶體單元1350、1450和1550也可構成圖230A至230C中所示之翅片結構。同樣地，記憶體單元1350S、1450S和1550S也可選擇性地構成翅片結構。
圖230A為記憶體單元1350V之橫截面圖。單元1350V有一個翅片結構52，裝配在襯底12上，從而從襯底表面延展而形成一個三維結構，翅片52延展大致上垂直並位於襯底12之上表面。翅片結構252可導電並位於埋井層222上。翅片結構52可導電，建立在埋井層22上，其自身則位於襯底12上方。或者，埋井22可為襯底12內之擴散物，其餘翅片52位於上方，或埋井22可為連接至所有其它翅片52結構(以與上述記憶體單元1350同樣之方式)襯底12上方之導電層。翅片52由矽典型製成，但也包含鍺、鍺矽、砷化鎵、碳納米管等本領域已知之半導體材料。
埋井層22可通過離子注入工藝形成在襯底12之材料上。或者，埋井層22可外延生長在襯底22上方。具有第二種傳導率類型(比如n型傳導率類型)之埋井層22將具有第一種傳導率類型(比如p型傳導率類型)之浮體區 24，與具有第一種傳導率類型之大塊襯底12隔離開來。翅片結構52包括具有第二種傳導率類型(比如n型傳導率類型)之位線區16和源極線區18。類似於記憶體單元1350，單元1350V也是不對稱之，例如從源極線區18到浮動柵60具有較高之電容耦合。記憶體單元1350V還包括浮動襯底區24兩對邊之浮動柵60，通過絕緣層62與浮體24隔離。浮動柵60位於位線區16和源極線區18之間，浮體24附近。
因此，浮體區24由翅片52之上表面、位線區16之正面和底部、埋井區22和絕緣層26上部(見圖230B有關單元1350V之頂視圖)包圍。當多個單元1350V集合形成一個記憶體陣列時，絕緣層26會將單元1350V與鄰近之單元1350V隔離開來。
圖230C所示，一個替換之翅片結構1350V可以建立。在這個實施例中，浮動柵60和絕緣層62可圍起浮動襯底區24之三邊。三邊上浮動柵60之存在允許浮體區24內電荷之更好控制。
記憶體單元1350V可用來替換一個與在單元和陣列控制信號終端之間，具有相同連線性之陣列1380類似陣列中之記憶體單元1350。在這樣一種情況下，保持、讀出和寫入操作與早前陣列1380中記憶體單元1350所述之橫向元件實施例中之相似。與其他實施例一起，第一種和第二種傳導率類型，可根據設計選擇進行轉換。與其他實施例一起，很多元件之其他變化和組合是可能之，而所述之 例子決不能限制本發明。此外，記憶體單元1350V也可在絕緣體上外延矽(SOI)襯底上裝配。
圖230D和230E介紹構成翅片152/252之單元1450V和1550V。有關單元1450/1550之大多數描述也適用於單元1450V/1550V。先前圖紙中涉及之參考號與前述實施例中之具有相同、相似或類似之作用。單元1450V/1550V上之選擇柵、浮動柵和控制柵也可圍起浮動襯底區124/224之所有邊。此外，記憶體單元1450V/1550V也可在絕緣體上外延矽(SOI)上裝配。
完成了一個具有易失和不易失功能之新型半導體記憶體。本發明之很多實施例都有描述。本領域所屬普通技術人員應知會，這些實施例是為示範目之，來闡釋本發明之原理。很多其他實施例應提及在閱讀本說明書時這些技術人員也應結合所圖紙。例如： 第一種和第二種傳導率類型可轉換，施加之電壓極性可逆轉，但都應保持在本發明範圍內。
當很多不同之示範性電壓值用於不同操作和實施例時，從設計選擇角度看，會因為實施例不同而有所變化，但必須保持在本發明範圍內。
在任何工藝幾何結構或技術結點下，本發明可運用任何工藝進行製造，但必須屬於本發明範圍。此外，需要理解之是：圖紙繪製目之不是為了方便理解和清晰閱讀，且任意層組成、厚度、摻雜水準、材料等可在本發明範圍內使用。
雖然示範性實施例特別給出了以簡單為目之之單個記憶體陣列，來解釋本文中不同記憶體單元之操作，但是採用記憶體單元之記憶體元件從設計選擇角度來看，在結構和組織方面等很多具體細節方面有不同之處，但卻始終在本發明範圍內。這些實施例可能，但不限於，包括諸如多個記憶體陣列，有或沒有多層次解碼之不同控制線分割，在記憶體陣列或同一陣列中同步執行多個操作，採用許多不同電壓或電流感應電路執行讀出操作，使用各種解碼方案，採用不止一種類型之記憶體單元，使用任意類型之介面與其他電路聯繫，和/或採用本領域已知之很多不同之類比電路，來產生電壓或電流從而在記憶體陣列上進行各種操作。這種類比電路可能沒有限制為，例如，數位到類比轉換器(DACs)、類比到數位轉換器(ADCs)、運算放大器(Op Amps)、比較器、電壓基準電路、電流反射鏡、模擬緩衝器等等。
因此，本發明在任何情況下都不應受限制，所附權利要求書中主張之除外。
12‧‧‧基板
14‧‧‧半導體表面
16‧‧‧SL區
18‧‧‧BL區
24‧‧‧浮體區域
26‧‧‧絕緣層
50‧‧‧晶片
60‧‧‧門
62‧‧‧絕緣層
70‧‧‧WL終端
72‧‧‧SL終端
74‧‧‧BL終端
78‧‧‧襯底終端

Claims (10)

  1. 一種維持記憶體單元的狀態而不中斷對該記憶體單元存取的方法，該方法包括：施加反向偏壓至該單元，其中對該單元施加該反向偏壓造成至少兩個穩定浮體電荷位準。
  2. 一種操作記憶體陣列的方法，該記憶體陣列具有被組合為一陣列記憶體單元的列記憶體單元與行記憶體單元，各個該記憶體單元具有用以儲存資料的浮體區，該方法包括：刷新所述記憶體單元的至少一記憶體單元的狀態，包含將至少一反向偏壓輸入至所述記憶體單元的該至少一記憶體單元的終端；及存取所述記憶體單元的至少另一記憶體單元，其中對所述記憶體單元的該至少另一記憶體單元的存取並未為該刷新所中斷，及其中該刷新係被執行而不改變讀取及寫入操作。
  3. 一種半導體記憶體單元，包括：浮體區，被組態以予以充電至表示該記憶體單元的狀態的位準；第一區，與該浮體區電接觸，並位在該浮體區的表面處；及第二區，與該浮體區電接觸，並位在該浮體區之下，且被組態以將電荷注入至該浮體區或將電荷自該浮體區抽出，以維持該記憶體單元的該狀態； 其中由電荷注入該浮體區或電荷自該浮體區抽出所造成的電荷流的量係由儲存在該浮體區中的該記憶體單元的該狀態所決定；其中該浮體具有由p-型導電類型與n-型導電類型選出的第一導電類型；該第一區具有由該p-型導電類型與該n-型導電類型選出的第二導電類型，該第二導電類型與該第一導電類型不同；及該第二區具有該第二導電類型。
  4. 一種半導體記憶體單元，包括：浮體區；第一區，與該浮體區作電接觸；第二區，與該浮體區作電接觸並與該第一區分隔開；閘極，定位於該第一區與該第二區之間；及反向偏壓區；其中施加電壓至該反向偏壓區造成至少兩個穩定浮體電荷位準。
  5. 一種半導體記憶體陣列，包括：多數記憶體單元，排列成有列與行的矩陣，其中各個所述半導體記憶體單元包括：浮體區，被組態以予以充電至表示該記憶體單元的狀態的位準；第一區，與該浮體區電接觸；第二區，與該浮體區電接觸並與該第一區分隔開 ；及閘極，定位於該第一區與該第二區之間；及其中反向偏壓區係共同連接至所述記憶體單元的至少兩記憶體單元，並被組態以將電荷注入所連接的各個所述記憶體單元的該浮體區或將電荷自所連接的各個所述記憶體單元的該浮體區抽出，以並行維持所述記憶體單元的所述狀態。
  6. 一種半導體記憶體陣列，包括：多數半導體記憶體單元，被排列成有列與行的矩陣，其中各個所述半導體記憶體單元包括：浮體區，被組態以予以充電至表示該記憶體單元的狀態的位準；第一區，與該浮體區電接觸；第二區，與該浮體區電接觸並與該第一區分隔開；及閘極，定位於該第一區與該第二區之間；其中反向偏壓區共同連接至所述記憶體單元的至少兩記憶體單元，及當所述記憶體單元的該至少兩記憶體單元的第一記憶體單元於第一狀態以及所述記憶體單元的該至少兩記憶體單元的第二記憶體單元於第二狀態時，經由該反向偏壓區施加偏壓維持該第一記憶體單元於該第一狀態及該第二記憶體單元於該第二狀態。
  7. 一種半導體記憶體單元，包括： 一雙極性裝置，具有浮動基極區、集極、及射極，其中：該記憶體單元的狀態係被儲存於該浮動基極區，該集極係位於該浮動基極區之下；該記憶體單元的該狀態係透過施加至該集極的反向偏壓加以維持。
  8. 一種積體電路，包括：一陣列的記憶體單元，被形成在具有至少一表面的半導體中，該陣列包含：多數記憶體單元，被排列為多數的列與多數的行，各個所述記憶體單元包括：浮體區；第一區，與該浮體區作電接觸；第二區，與該浮體區作電接觸，並與該第一區分隔開；閘極，定位於該第一區與該第二區之間；及反向偏壓區；其中施加電壓至該反向偏壓區造成至少兩個穩定浮體電荷位準；及控制電路，被組態以提供電信號給該反向偏壓區與該第一區或該第二區的至少之一。
  9. 一種半導體記憶體單元，包括：第一雙極性裝置，具有浮動基極區、集極、及射極，及 第二雙極性裝置，具有浮動基極區、集極、及射極，其中該第一雙極性裝置的該浮動基極區係共同於該第二雙極性裝置的該浮動基極區，其中該第一雙極性裝置的該集極係共同於該第二雙極性裝置的該集極，及其中該記憶體單元的狀態透過反向偏壓施加至該集極加以維持。
  10. 一種半導體記憶體單元，包括：第一雙極性裝置，具有浮動基極區、集極、及射極，及第二雙極性裝置，具有浮動基極區、集極、及射極，其中該第一雙極性裝置的該浮動基極區係共同於該第二雙極性裝置的該浮動基極區，及其中該第一雙極性裝置的該集極係共同於該第二雙極性裝置的該集極，及其中該第一雙極裝置或該第二雙極性裝置的至少之一維持該記憶體單元的狀態。
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