CN114078852A - 半导体结构及半导体结构的制造方法 - Google Patents

Abstract

本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制造方法。半导体结构包括衬底、沟槽以及字线，衬底包括隔离结构和有源区，有源区包括第一类型的离子；沟槽位于有源区内，沟槽的内表面包括相邻设置的反型掺杂层和氧化层，反型掺杂层位于氧化层的上方；字线位于沟槽内；其中，反型掺杂层包括第二类型的离子，第一类型与第二类型相反。通过在沟槽的槽壁内形成有与有源区掺杂类型相反的反型掺杂层，从而形成浅结(即PN结)来固定有源区，抵消部分漏端电压，改善了漏端耗尽区的峰值电场，进而改善热载流子隧穿，以此改善半导体结构的性能。

Description

半导体结构及半导体结构的制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制造方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，包括用于存储数据的存储单元阵列，以及位于存储单元阵列外围的外围电路组成。每个存储单元通常包括晶体管(字线)、位线和电容器。晶体管(字线)上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

随着制造工艺的不断发展，MOS特征尺寸不断缩小，MOS器件的沟道横向电场强度是不断增强的。在半导体字线晶体管(NMOS)工作时，因为存在漏端电压(Vdd)和栅极电压(Vg)综合作用，导致在靠近漏极附近形成强电场，因此热载流子对器件的损伤主要发生在靠近漏极的氧化层中，会导致晶体管开关特性漂移以及器件可靠性严重下降。

发明内容

本发明提供一种半导体结构及半导体结构的制造方法，以改善半导体结构的性能。

根据本发明的第一个方面，提供了一种半导体结构，包括：

衬底，衬底包括隔离结构和有源区，有源区包括第一类型的离子；

沟槽，沟槽位于有源区内，沟槽的内表面包括相邻设置的反型掺杂层和氧化层，反型掺杂层位于氧化层的上方；

字线，字线位于沟槽内；

其中，反型掺杂层包括第二类型的离子，第一类型与第二类型相反。

在本发明的一个实施例中，沟槽的内表面还包括：

保护层，保护层与反型掺杂层相贴合，保护层的底端与氧化层的顶端之间夹持有反型掺杂层。

在本发明的一个实施例中，反型掺杂层包括：

侧壁段，保护层与侧壁段相贴合；

底壁段，保护层的底端与氧化层的顶端之间夹持有底壁段，侧壁段与底壁段相垂直；

其中，保护层、底壁段以及氧化层构成沟槽的内表面。

在本发明的一个实施例中，保护层的底端与底壁段相贴合，氧化层的顶端与底壁段相贴合。

在本发明的一个实施例中，字线包括：

阻挡层，阻挡层位于氧化层的表面；

导电层，导电层位于阻挡层的表面。

在本发明的一个实施例中，半导体结构还包括：

绝缘层，绝缘层位于阻挡层和导电层的上方，阻挡层的顶端以及导电层的顶端均与绝缘层的底端相贴合；

其中，阻挡层覆盖氧化层的侧壁与底壁，且阻挡层的顶端所在平面低于保护层的底端所在平面。

在本发明的一个实施例中，阻挡层的顶端所在平面低于保护层的底端所在平面10nm～20nm。

在本发明的一个实施例中，阻挡层的顶端与导电层的顶端相平齐。

根据本发明的第二个方面，提供了一种半导体结构的制造方法，包括：

提供具有隔离结构和有源区的衬底，有源区掺杂有第一类型的离子；

在有源区内形成沟槽，沟槽中形成有反型掺杂层和氧化层，反型掺杂层位于氧化层的上方；

在沟槽内形成字线；

其中，反型掺杂层掺杂有第二类型的离子，第一类型与第二类型相反。

在本发明的一个实施例中，在有源区内形成沟槽，包括：

在有源区内形成第一凹槽；

对第一凹槽的内表面进行第二类型的离子注入，以形成离子注入区；

使保护材料层覆盖离子注入区的表面；

蚀刻保护材料层的底部、离子注入区的底部以及第一凹槽的底部，以形成第二凹槽，剩余的离子注入区作为反型掺杂层，剩余的保护材料层作为保护层；

在第二凹槽的内表面形成氧化层；

其中，保护层、反型掺杂层以及氧化层构成沟槽的内表面。

在本发明的一个实施例中，第一凹槽的深度为30nm～80nm，和/或，第二凹槽的深度为50nm～100nm。

在本发明的一个实施例中，在形成离子注入区之后以及在形成第二凹槽之前，还包括：

形成保护材料层覆盖第一凹槽的内表面和衬底的表面；

蚀刻位于衬底表面和第一凹槽底部的保护材料层，以露出衬底和离子注入区。

在本发明的一个实施例中，在沟槽内形成字线，包括：

形成阻挡材料层覆盖沟槽的内表面；

在阻挡材料层的表面形成导电材料层，并填充沟槽；

蚀刻导电材料层以及阻挡材料层，依次露出保护层和位于保护层和氧化层之间的反型掺杂层，以形成第三凹槽，剩余的导电材料层和阻挡材料层分别作为导电层和阻挡层；

在第三凹槽的内表面以及衬底的表面上形成绝缘材料层；

蚀刻位于衬底表面上的绝缘材料层，以露出反型掺杂层和保护层的顶端，剩余的绝缘材料层作为绝缘层；

其中，阻挡层和导电层构成字线，绝缘层位于字线上方。

在本发明的一个实施例中，第三凹槽的深度大于第一凹槽的深度10nm～20nm。

在本发明的一个实施例中，第二类型的离子的注入剂量为5E13每平方厘米～1.5E14每平方厘米，第二类型的离子的注入能量为0.5KeV～5KeV。

本发明的半导体结构通过在沟槽的槽壁内形成有与有源区掺杂类型相反的反型掺杂层，从而形成浅结(即PN结)来固定有源区，抵消部分漏端电压，改善了漏端耗尽区的峰值电场，进而改善热载流子隧穿，以此改善半导体结构的性能。

附图说明

通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：

图1是根据一示例性实施方式示出的一种半导体结构的结构示意图；

图2是图1中A-A处的结构示意图；

图3是根据一示例性实施方式示出的一种半导体结构的制造方法的流程示意图；

图4是根据一示例性实施方式示出的一种半导体结构的制造方法提供的衬底的结构示意图；

图5是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一凹槽后的结构示意图；

图6是根据一示例性实施方式示出的一种半导体结构的制造方法形成离子注入区后的结构示意图；

图7是根据一示例性实施方式示出的一种半导体结构的制造方法覆盖保护材料层后的结构示意图；

图8是根据一示例性实施方式示出的一种半导体结构的制造方法形成第二凹槽后的结构示意图；

图9是根据一示例性实施方式示出的一种半导体结构的制造方法形成氧化层后的结构示意图；

图10是根据一示例性实施方式示出的一种半导体结构的制造方法覆盖阻挡材料层后的结构示意图；

图11是根据一示例性实施方式示出的一种半导体结构的制造方法覆盖导电材料层后的结构示意图；

图12是根据一示例性实施方式示出的一种半导体结构的制造方法形成第三凹槽后的结构示意图；

图13是根据一示例性实施方式示出的一种半导体结构的制造方法覆盖绝缘材料层的结构示意图。

附图标记说明如下：

10、衬底；11、隔离结构；12、有源区；20、沟槽；30、反型掺杂层；31、侧壁段；32、底壁段；40、氧化层；50、字线；51、阻挡层；52、导电层；53、绝缘层；60、保护层；70、第一凹槽；71、离子注入区；72、第二凹槽；73、阻挡材料层；74、导电材料层；75、第三凹槽；77、保护材料层；76、绝缘材料层。

具体实施方式

体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。

在对本发明的不同示例性实施方式的下面描述中，参照附图进行，附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。

本发明的一个实施例提供了一种半导体结构，请参考图1，半导体结构包括：衬底10，衬底10包括隔离结构11和有源区12，有源区12包括第一类型的离子；沟槽20，沟槽20位于有源区12内，沟槽20的内表面包括相邻设置的反型掺杂层30和氧化层40，反型掺杂层30位于氧化层40的上方；字线50，字线50位于沟槽20内；其中，反型掺杂层30包括第二类型的离子，第一类型与第二类型相反。

本发明一个实施例的半导体结构通过在沟槽20的槽壁内形成有与有源区12掺杂类型相反的反型掺杂层30，从而形成浅结(即PN结)来固定有源区12，抵消部分漏端电压，改善了漏端耗尽区的峰值电场，进而改善热载流子隧穿，以此改善半导体结构的性能。

需要说明的是，反型掺杂层30用于形成沟槽20的侧壁，而氧化层40用于形成沟槽20的侧壁以及底壁，字线50填充在沟槽20内，以此形成埋入式字线50。

需要注意的是，掺杂类型相反可以理解为分别掺杂P型离子和N型离子，即掺杂Ⅲ族元素和Ⅴ族元素对应的P型离子和N型离子，对于第一类型的离子是P型离子还是N型离子，这与MOSFET的性质保持一致，即NMOS的第一类型就是N型离子，PMOS的第一类型就是P型离子。

具体的，衬底10可以为P型硅衬底或者N型硅衬底。

例如，在衬底10为N型时，即在硅衬底内注入N型离子(磷P或砷As等Ⅴ族元素离子)形成有源区12，第一类型的离子为N型离子，则第二类型的离子为P型离子(硼B或镓Ga等Ⅲ族元素离子)，即在沟槽20的槽壁内注入P型离子形成反型掺杂层30，P型离子也可以是二氟化硼BF2。

或者，在衬底10为P型时，即在硅衬底内注入P型离子(硼B或镓Ga等Ⅲ族元素离子)形成有源区12，第一类型的离子为P型离子，则第二类型的离子为N型离子(磷P或砷As等Ⅴ族元素离子)，即在沟槽20的槽壁内注入N型离子形成反型掺杂层30。

在一个实施例中，如图1和图2所示，衬底10内设置有多个有源区12，相邻两个隔离结构11之间填充有源区12，各个隔离结构11的深度可以均相同，也可以不同；结合图1可知，字线50跨过多个有源区12。其中，字线50为多个。

在一个实施例中，结合图1，多个有源区12排布成多排，且各排平行设置，而字线50跨过多排有源区12，相邻两排的相邻两个有源区12的侧部之间的距离较近，而一排中相邻两个有源区12的端部之间的距离较远。

在一个实施例中，有源区12包括源区和漏区，结合图2，相邻两个字线50之间为漏区，隔离结构11和字线50之间为源区。

在一个实施例中，隔离结构11可以包括氧化硅，如SIO₂。

在一个实施例中，氧化层40可以包括SIO₂。

在一个实施例中，氧化层40的厚度为3nm～8nm。

在一个实施例中，如图2所示，沟槽20的内表面还包括：保护层60，保护层60与反型掺杂层30相贴合，保护层60的底端与氧化层40的顶端之间夹持有反型掺杂层30。保护层60用于保护反型掺杂层30，防止在半导体结构的制造过程中对反型掺杂层30造成损伤。

需要说明的是，保护层60形成了沟槽20的侧壁，即保护层60覆盖反型掺杂层30的部分，从而使得未被覆盖的反型掺杂层30夹持于保护层60的底端与氧化层40的顶端之间，从而形成了沟槽20的侧壁。

在一个实施例中，保护层60可以是SIO₂、SIN或二者的组合。

在一个实施例中，保护层60的厚度为3nm～10nm。

在一个实施例中，如图2所示，反型掺杂层30包括：侧壁段31，保护层60与侧壁段31相贴合；底壁段32，保护层60的底端与氧化层40的顶端之间夹持有底壁段32，侧壁段31与底壁段32相垂直；其中，保护层60、底壁段32以及氧化层40构成沟槽20的内表面。

反型掺杂层30由侧壁段31和底壁段32组成，保护层60完全覆盖侧壁段31，且保护层60的底端与底壁段32相贴合，从而使得保护层60、底壁段32以及氧化层40共同构成了沟槽20的内表面。

需要说明的是，反型掺杂层30以及氧化层40可以是形成于衬底10内，即反型掺杂层30可以通过向衬底10内注入第二类型的离子(第二类型的离子的注入剂量为5E13每平方厘米～1.5E14每平方厘米，第二类型的离子的注入能量为0.5KeV～5KeV)形成，而氧化层40可以是通过原位水汽生成(In-Situ Steam Generation，ISSG)方法形成于衬底10内，而保护层60形成于衬底10表面，例如，保护层60可以通过采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成于衬底10上。

或者，反型掺杂层30可以通过向衬底10内注入第二类型的离子形成，而氧化层40形成于衬底10表面，例如，氧化层40可以通过采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成于衬底10上，相应的，保护层60形成于衬底10表面，例如，保护层60可以通过采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成于衬底10上。

在一个实施例中，保护层60的底端与底壁段32相贴合，氧化层40的顶端与底壁段32相贴合，从而使得保护层60、底壁段32以及氧化层40完整地构成了沟槽20的内表面。

在一个实施例中，保护层60的侧壁、底壁段32的侧壁以及氧化层40的侧壁朝向衬底10的投影相重合，即位于沟槽20内的字线50是一个截面积固定的结构。

具体的，例如，沟槽20为圆孔时，则沿圆孔的延伸方向，圆孔的直径保持不变，以此方便半导体结构的制造。

在一个实施例中，如图2所示，字线50包括：阻挡层51，阻挡层51位于氧化层40的表面；导电层52，导电层52位于阻挡层51的表面。阻挡层51的设置可以防止形成导电层52的导电材料的扩散。

在一个实施例中，如图2所示，半导体结构还包括：绝缘层53，绝缘层53位于阻挡层51和导电层52的上方，阻挡层51的顶端以及导电层52的顶端均与绝缘层53的底端相贴合。绝缘层53用于形成良好的绝缘结构。

在一个实施例中，阻挡层51可以包括Ta、Ti、Ru、TaN、TiN、RuTa、RuTaN、W或Ir等。阻挡层51可以是防止导电材料层扩散通过的任何其它材料。

在一个实施例中，阻挡层51的厚度可以为2nm～7nm。

在一个实施例中，导电层52可以是金属材料，例如，Cu、Al、W或其合金。

在一个实施例中，绝缘层53可以由包括氧化硅、氮化硅或其组合的材料形成，例如，绝缘层53可以是SIN、SION或SIO₂。

在一个实施例中，阻挡层51覆盖氧化层40的侧壁与底壁，且阻挡层51的顶端所在平面低于保护层60的底端所在平面。

具体的，阻挡层51的顶端所在平面低于保护层60的底端所在平面10nm～20nm。

在一个实施例中，阻挡层51完全包覆导电层52的侧表面和底面，以此保证有效的阻挡作用。

在衣蛾实施例中，导电层52的顶端和阻挡层51的顶端不在同一个平面内，例如，导电层52的顶端高于阻挡层51的顶端。

在一个实施例中，阻挡层51的顶端与导电层52的顶端相平齐，即绝缘层53的底端为平面，以此与阻挡层51的顶端与导电层52的顶端可靠贴合。

具体的，结合图2进行分析，阻挡层51均设置在氧化层40上，即阻挡层51位于反型掺杂层30的下方，阻挡层51的顶端可以与氧化层40的顶端平齐，或者，阻挡层51的顶端低于氧化层40的顶端，因此，绝缘层53完全覆盖反型掺杂层30的底壁段32以及保护层60。

本发明的一个实施例还提供了一种半导体结构的制造方法，请参考图3，半导体结构的制造方法包括：

S101，提供具有隔离结构11和有源区12的衬底10，有源区12掺杂有第一类型的离子；

S103，在有源区12内形成沟槽20，沟槽20中形成有反型掺杂层30和氧化层40，反型掺杂层30位于氧化层40的上方；

S105，在沟槽20内形成字线50；

其中，反型掺杂层30掺杂有第二类型的离子，第一类型与第二类型相反。

本发明一个实施例的半导体结构的制造方法通过在沟槽20的槽壁内形成有与有源区12掺杂类型相反的反型掺杂层30，从而形成浅结(即PN结)来固定有源区12，抵消部分漏端电压，改善了漏端耗尽区的峰值电场，进而改善热载流子隧穿，以此改善半导体结构的性能。

需要说明的是，如图4所示，提供的衬底10为具有隔离结构11和有源区12的衬底10，即不考虑隔离结构11和有源区12的具体成型方法，直接在衬底10上形成沟槽20，并形成字线50。在形成沟槽20之前，可采用干法蚀刻或者化学机械研磨(Chemical MechanicalPolishing，CMP)平坦化衬底10。其中，衬底10的上表面可设置有一层保护结构，例如氧化层。

需要注意的是，字线50为埋入式字线。

在一个实施例中，在有源区12内形成沟槽20，包括：在有源区12内形成第一凹槽70；对第一凹槽70的内表面进行第二类型的离子注入，以形成离子注入区71；使保护材料层77覆盖离子注入区71的表面；蚀刻保护材料层77的底部、离子注入区71的底部以及第一凹槽70的底部，以形成第二凹槽72，剩余的离子注入区71作为反型掺杂层30，剩余的保护材料层77作为保护层60；在第二凹槽72的内表面形成氧化层40；其中，保护层60、反型掺杂层30以及氧化层40构成沟槽20的内表面。

对于沟槽20的形成，需要依次形成第一凹槽70和第二凹槽72，且利用第二类型的离子和保护材料层77处理第一凹槽70的内表面，并且在第二凹槽72的内表面形成氧化层40，从而形成沟槽20的内表面。

在一个实施例中，第一凹槽70的深度为30nm～80nm，和/或，第二凹槽72的深度50nm～100nm。

在一个实施例中，在形成离子注入区71之后以及在形成第二凹槽72之前，还包括：形成保护材料层77覆盖第一凹槽70的内表面和衬底10的表面；蚀刻位于衬底10表面和第一凹槽70底部的保护材料层77，以露出衬底10和离子注入区71。

具体的，结合图4至图9对沟槽20的形成进行说明。

如图4所示，提供一具有隔离结构11和有源区12的衬底10。

如图5所示，在衬底10上形成了第一凹槽70，即有源区12内形成有第一凹槽70，第一凹槽70的深度可以为30nm～80nm，宽度为30nm～60nm，对于第一凹槽70的工艺形成不作限定，可以采用相关技术中的适合工艺，例如蚀刻。

如图6所示，通过第一凹槽70后向衬底10内注入第二类型的离子，以在衬底10内形成了离子注入区71，且离子注入区71构成了第一凹槽70的内表面。其中，在衬底10为N型时，第二类型的离子为P型离子，例如，硼B、镓Ga、二氟化硼BF2等。或者，在衬底10为P型时，第二类型的离子为N型离子，例如，磷P或砷As等。

如图7所示，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成保护材料层77，保护材料层77覆盖第一凹槽70的内表面以及衬底10的上表面。其中，保护材料层77可以是SIO₂、SIN或二者的组合，保护材料层77的厚度为3nm～10nm。

如图8所示，蚀刻覆盖在衬底10的上表面的保护材料层77，以露出衬底10的上表面，且沿第一凹槽70的延伸方向蚀刻保护材料层77，即仅保留沿竖直方向延伸的保护材料层77，在露出处于水平方向的离子注入区71后，持续向下蚀刻，直至形成了第二凹槽72，此时，剩余的离子注入区71作为反型掺杂层30。其中，第二凹槽72形成于第一凹槽70的下方，第二凹槽72的深度可以为50nm～100nm，宽度可以为15nm～50nm。

如图9所示，采用原位水汽生成方法在第二凹槽72的内表面内形成了氧化层40，此时形成了沟槽20。其中，氧化层40包括SIO₂，氧化层40的厚度可以为3nm～8nm。

在一个实施例中，第二类型的离子的注入剂量为5E13每平方厘米～1.5E14每平方厘米，第二类型的离子的注入能量为0.5KeV～5KeV。

在一个实施例中，在沟槽20内形成字线50，包括：形成阻挡材料层73覆盖沟槽20的内表面；在阻挡材料层73的表面形成导电材料层74，并填充沟槽20；蚀刻导电材料层74以及阻挡材料层73，依次露出保护层60和位于保护层60和氧化层40之间的反型掺杂层30，以形成第三凹槽75，剩余的导电材料层74和阻挡材料层73分别作为导电层52和阻挡层51；在第三凹槽75的内表面以及衬底10的表面上形成绝缘材料层76；蚀刻位于衬底10表面上的绝缘材料层76，以露出反型掺杂层30和保护层60的顶端，剩余的绝缘材料层76作为绝缘层53；其中，阻挡层51和导电层52构成字线50，绝缘层53位于字线50上方。

对于字线50的形成过程，需要依次形成阻挡层51、导电层52以及绝缘层53。

在一个实施例中，第三凹槽75的深度大于第一凹槽70的深度10nm～20nm。

在一个实施例中，第三凹槽75的深度为40nm～80nm。

具体的，结合图10至图13对字线50的形成过程进行说明。

如图10所示，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成阻挡材料层73，阻挡材料层73覆盖沟槽20的内表面以及衬底10的上表面。其中，阻挡材料层73可以包括Ta、Ti、Ru、TaN、TiN、RuTa、RuTaN、W或Ir等。阻挡材料层73可以是防止导电材料层扩散通过的任何其它材料。阻挡材料层73的厚度可以为2nm～7nm。

如图11所示，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成导电材料层74，导电材料层74填充在阻挡材料层73形成的空间内，且覆盖位于衬底10上表面的阻挡材料层73，采用干法蚀刻或者化学机械研磨(Chemical Mechanical Polishing，CMP)平坦化导电材料层74的上表面。其中，导电层52可以是金属材料，例如，Cu、Al、W或其合金。

如图12所示，蚀刻位于衬底10上表面的导电材料层74和阻挡材料层73，并蚀刻位于沟槽20内的导电材料层74和阻挡材料层73，露出反型掺杂层30的底壁段32，此时，剩余的导电材料层74和阻挡材料层73分别作为导电层52和阻挡层51，在导电层52和阻挡层51的上方形成了第三凹槽75。第三凹槽75的深度可以为40nm～80nm，即第三凹槽75的底端需要低于第一凹槽70的底端，第三凹槽75的深度大于第一凹槽70的深度10nm～20nm。

如图13所示，采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成绝缘材料层76，绝缘材料层76填充第三凹槽75，且覆盖衬底10的上表面。其中，绝缘材料层76可以是SIN、SION或SIO₂。

采用干法蚀刻或者化学机械研磨平坦化绝缘材料层76，最后刻蚀绝缘材料层76，剩余后的绝缘材料层76作为绝缘层53，并形成如图2所示的半导体结构。

需要说明的是，衬底10的上表面可以设置有保护结构，故在最后形成过程时，需要将保护结构进行去除，故在去除位于衬底10的上表面的绝缘材料层76时，也需要将保护结构、以及位于保护结构内部的保护材料层77和绝缘材料层76去除。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本发明的真正范围和精神由前面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (15)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括隔离结构和有源区，所述有源区包括第一类型的离子；

沟槽，所述沟槽位于所述有源区内，所述沟槽的内表面包括相邻设置的反型掺杂层和氧化层，所述反型掺杂层位于所述氧化层的上方；

字线，所述字线位于所述沟槽内；

其中，所述反型掺杂层包括第二类型的离子，所述第一类型与所述第二类型相反。

2.根据权利要求1所述的半导体结构，其特征在于，所述沟槽的内表面还包括：

保护层，所述保护层与所述反型掺杂层相贴合，所述保护层的底端与所述氧化层的顶端之间夹持有所述反型掺杂层。

3.根据权利要求2所述的半导体结构，其特征在于，所述反型掺杂层包括：

侧壁段，所述保护层与所述侧壁段相贴合；

底壁段，所述保护层的底端与所述氧化层的顶端之间夹持有所述底壁段，所述侧壁段与所述底壁段相垂直；

其中，所述保护层、所述底壁段以及所述氧化层构成所述沟槽的内表面。

4.根据权利要求3所述的半导体结构，其特征在于，所述保护层的底端与所述底壁段相贴合，所述氧化层的顶端与所述底壁段相贴合。

5.根据权利要求2至4中任一项所述的半导体结构，其特征在于，所述字线包括：

阻挡层，所述阻挡层位于所述氧化层的表面；

导电层，所述导电层位于所述阻挡层的表面。

6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：

绝缘层，所述绝缘层位于所述阻挡层和所述导电层的上方，所述阻挡层的顶端以及所述导电层的顶端均与所述绝缘层的底端相贴合；

其中，所述阻挡层覆盖所述氧化层的侧壁与底壁，且所述阻挡层的顶端所在平面低于所述保护层的底端所在平面。

7.根据权利要求6所述的半导体结构，其特征在于，所述阻挡层的顶端所在平面低于所述保护层的底端所在平面10nm～20nm。

8.根据权利要求5所述的半导体结构，其特征在于，所述阻挡层的顶端与所述导电层的顶端相平齐。

9.一种半导体结构的制造方法，其特征在于，包括：

提供具有隔离结构和有源区的衬底，所述有源区掺杂有第一类型的离子；

在所述有源区内形成沟槽，所述沟槽中形成有反型掺杂层和氧化层，所述反型掺杂层位于所述氧化层的上方；

在所述沟槽内形成字线；

其中，所述反型掺杂层掺杂有第二类型的离子，所述第一类型与所述第二类型相反。

10.根据权利要求9所述的半导体结构的制造方法，其特征在于，在所述有源区内形成沟槽，包括：

在所述有源区内形成第一凹槽；

对所述第一凹槽的内表面进行第二类型的离子注入，以形成离子注入区；

使保护材料层覆盖所述离子注入区的表面；

蚀刻所述保护材料层的底部、所述离子注入区的底部以及所述第一凹槽的底部，以形成第二凹槽，剩余的所述离子注入区作为所述反型掺杂层，剩余的所述保护材料层作为保护层；

在所述第二凹槽的内表面形成所述氧化层；

其中，所述保护层、所述反型掺杂层以及所述氧化层构成所述沟槽的内表面。

11.根据权利要求10所述的半导体结构的制造方法，其特征在于，所述第一凹槽的深度为30nm～80nm，和/或，所述第二凹槽的深度为50nm～100nm。

12.根据权利要求10所述的半导体结构的制造方法，其特征在于，在形成所述离子注入区之后以及在形成所述第二凹槽之前，还包括：

形成所述保护材料层覆盖所述第一凹槽的内表面和所述衬底的表面；

蚀刻位于所述衬底表面和所述第一凹槽底部的所述保护材料层，以露出所述衬底和所述离子注入区。

13.根据权利要求10所述的半导体结构的制造方法，其特征在于，在所述沟槽内形成字线，包括：

形成阻挡材料层覆盖所述沟槽的内表面；

在所述阻挡材料层的表面形成导电材料层，并填充所述沟槽；

蚀刻所述导电材料层以及所述阻挡材料层，依次露出所述保护层和位于所述保护层和所述氧化层之间的所述反型掺杂层，以形成第三凹槽，剩余的所述导电材料层和所述阻挡材料层分别作为导电层和阻挡层；

在所述第三凹槽的内表面以及所述衬底的表面上形成绝缘材料层；

蚀刻位于所述衬底表面上的所述绝缘材料层，以露出所述反型掺杂层和所述保护层的顶端，剩余的所述绝缘材料层作为绝缘层；

其中，所述阻挡层和所述导电层构成所述字线，所述绝缘层位于所述字线上方。

14.根据权利要求13所述的半导体结构的制造方法，其特征在于，所述第三凹槽的深度大于所述第一凹槽的深度10nm～20nm。

15.根据权利要求10所述的半导体结构的制造方法，其特征在于，所述第二类型的离子的注入剂量为5E13每平方厘米～1.5E14每平方厘米，所述第二类型的离子的注入能量为0.5KeV～5KeV。

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