CN104241523A - 三维半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种3D半导体器件及其制造方法。所述方法包括以下步骤：在半导体衬底上形成包括公共源极节点的第一半导体层；在第一半导体层上形成晶体管区，其中，晶体管区包括与半导体衬底的表面大体平行的水平沟道区、和从水平沟道区向与半导体衬底的表面大体垂直的方向分支出的源极区和漏极区；处理第一半导体层以对应于源极区而定位公共源极节点；在源极区与漏极区之间的空间中形成栅极；在源极区和漏极区上形成加热电极；以及在暴露出的加热电极上形成电阻可变材料层。

Description

三维半导体器件及其制造方法
相关申请的交叉引用
本申请要求2013年6月5日向韩国知识产权局提交的申请号为10-2013-0064578的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
本发明构思涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有三维（3D）结构的电阻可变存储器件及其制造方法。
背景技术
随着移动和数字信息通信以及消费电子产业的快速发展，对现有的电子电荷控制的器件的研究会遇到局限。因而，需要研发除了现有的电子电荷器件之外的新功能的存储器件。具体地，需要研发具有大容量、超高速度以及超低功率的下一代存储器件。
目前，已经提出了利用电阻器件作为存储媒介的电阻可变存储器件作为下一代存储器件。电阻可变存储器件的典型实例是：相变随机存取存储器（PCRAM）、电阻随机存取存储器（ReRAM）、以及磁阻随机存取存储器（MRAM）。
每个电阻可变存储器件可以由开关器件和电阻器件形成，并且根据电阻器件的状态来储存数据“0”或“1”。
即使在可变电阻存储器件中，首先要提高集成密度，并且在有限的和小的区域中集成尽可能多的存储器单元。
目前，提出了将电阻可变存储器件形成为3D结构的方法，并且对以窄的临界尺寸稳定地层叠多个存储器单元的方法的需求正在增加。
作为一种典型的3D结构的电阻可变存储器件的制造方法，存在一种利用垂直柱体来制造开关器件的方法。然而，利用垂直柱体来制造开关器件的方法可能具有的问题在于开关器件的制造工艺复杂，并且高宽比由于垂直柱体的高度而增大。
为了克服3D垂直柱体结构的问题，提出了3D水平沟道结构。3D水平沟道结构是具有水平沟道的有源区由公共源极区来支撑的一种结构，不同于现有的掩埋类型。
然而，3D水平沟道半导体器件的制造工艺会伴随着将有源区的沟道与公共源极节点对准的工艺、以及将栅极（字线）与有源区的沟道对准的工艺。因此，诸如未对准的工艺缺陷会出现在制造工艺中。
发明内容
根据本发明的一个示例性实施例，提供了一种制造半导体器件的方法。所述方法可以包括以下步骤：在半导体衬底上形成包括公共源极节点的第一半导体层；在第一半导体层上形成晶体管区，其中，晶体管区包括与半导体衬底的表面大体平行的水平沟道区、和从水平沟道区向与半导体衬底的表面大体垂直的方向分支出的源极区和漏极区；处理第一半导体层以对应于源极区而定位公共源极节点；在源极区与漏极区之间的空间中形成栅极；在源极区和漏极区上形成加热电极；以及在加热电极上形成电阻可变材料层。
根据本发明的另一个示例性实施例，提供了一种制造半导体器件的方法。所述方法可以包括以下步骤：在半导体衬底上顺序层叠第一半导体层和第二半导体层，所述第二半导体层具有与第一半导体层不同的刻蚀选择性；通过将与栅极形成区相对应的第二半导体层的一部分刻蚀预定的厚度来限定源极形成区和漏极形成区；在栅极形成区的表面上形成栅绝缘层并且在第一半导体层中形成氧化物半导体层；通过刻蚀漏极形成区的外侧中的第二半导体层和氧化物半导体层来限定晶体管区；通过选择性地去除暴露出的第一半导体层来形成公共源极节点；在栅极形成区中形成栅极，分别在源极形成区和漏极形成区中形成源极区和漏极区；在源极区和漏极区上形成加热电极；以及在加热电极上形成电阻可变材料层。
根据本发明的另一个示例性实施例，提供了一种半导体器件。所述半导体器件可以包括：半导体衬底；公共源极节点，其形成在半导体衬底上；晶体管区，其包括水平沟道区以及源极区和漏极区，所述水平沟道区形成在公共源极节点上并且与半导体衬底的表面大体平行，所述源极区和所述漏极区从水平沟道区向与半导体衬底的表面大体垂直的方向分支出；栅极，其形成在源极区与漏极区之间的空间中；加热电极，其形成在源极区与漏极区之间；以及电阻可变材料层，其形成在加热电极上。在漏极区上的电阻可变材料层与其下面的加热电极电耦接，并且在源极区上的电阻可变材料层与其下面的加热电极电断开。
例如，公共源极节点可以形成在与源极区相对应的位置上。例如，源极区和漏极区可以被布置成以一定间隔分隔开，并且源极区位于漏极区对之间。另外，栅绝缘层可以形成在源极区与栅极之间、漏极区与栅极之间以及水平沟道区与栅极之间。栅极可以位于源极区与漏极区之间的空间的下端部中，并且栅密封绝缘层还形成在栅极上。例如，半导体器件还包括：间隔件，其形成在漏极区上电阻可变材料层的侧壁上；以及间隔件绝缘层，其位于源极区上电阻可变材料层的侧壁上并且处于源极区上的电阻可变材料层与位于电阻可变材料层之下的加热电极之间。
在以下标题为“具体实施方式”的部分描述这些和其它的特点、方面以及实施例。附图说明
从如下结合附图的详细描述中将更加清楚地理解本公开的主题的以上和其它的方面、特征和其它的优点，其中：
图1A至图1J是说明一种制造根据本发明构思的一个实施例的3D半导体器件的方法的平面图；
图2A至图2J是沿着图1A至图1J的线II-II’截取的截面图，其说明图1A至图1J中所示的制造3D半导体器件的方法；
图3是根据本发明构思的一个实施例制造的半导体器件的立体图；
图4是说明根据本发明构思的一个实施例的微处理器的框图；
图5是说明根据本发明构思的一个实施例的处理器的框图；以及
图6是说明根据本发明构思的一个实施例的系统的框图。
具体实施方式
在下文中，将参照附图更详细地描述示例性实施例。
本文参照截面图描述示例性实施例，截面图是示例性实施例（以及中间结构）的示意性图示。照此，可以预料到图示的形状变化是缘于例如制造技术和/或公差。因而，示例性实施例不应被解释为局限于本文所说明的区域的特定形状、而是可以包括例如缘于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。附图中相同的附图标记表示相同的元件。还要理解当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上、或者还可以存在中间层。也应当注意的是，在说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示一个部件经由中间部件与另一个部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。
在实施例中，将半导体器件之中的电阻可变存储器件作为一个实例来描述。
参见图1A和图2A，可以在半导体衬底105上顺序形成第一半导体层110和第二半导体层115。第一半导体层110和第二半导体层115可以由彼此具有不同的刻蚀选择性的材料形成。第一半导体层110可以用作公共源极节点，并且可以包括例如硅锗（SiGe）层。第二半导体层115可以用作有源层，并且可以包括例如硅（Si）层。第二半导体层115可以被形成为比第一半导体层110厚。第一半导体层110和第二半导体层115可以经由外延生长方法来形成以具有理想的晶态。硬掩模层120可以形成在半导体层115上。硬掩模层120可以包括例如氮化硅（Si3N4）层。可以在硬掩模层120上形成第一硬掩模图案（未示出），并且第二半导体层115和第一半导体层110可以被图案化成第一掩模图案的形状以限定鳍型有源区A。有源区A可以被以一定的间隔布置，并且沿着图1A的x方向延伸。在图1A中，PG表示要在后续工艺中形成的栅极形成区，而PS表示公共源极模式形成区。图1中的x方向可以对应于例如电阻可变存储器件的位线延伸方向，而y方向可以对应于例如电阻可变存储器件的字线延伸方向。
参见图1B和图2B，第一层间绝缘层125可以形成在限定有有源区A的半导体衬底105上。第一层间绝缘层125可以减小鳍型有源区A和半导体衬底105之间的台阶。用于限定源极区和漏极区的第二掩模图案130可以形成在经第一层间绝缘层125平坦化的半导体衬底上。第二掩模图案130可以由大体与硬掩模层120相同的材料形成，并且例如可以形成在栅极形成区PG之间的空间中。第二掩模图案130可以向图1B的y方向延伸。由于图2B说明了形成有有源区的部分的截面，所以未示出第一层间绝缘层125。
参见图1C和图2C，通过按第二掩模图案130的形式刻蚀硬掩模层120、和第二半导体层115的一部分来限定开关晶体管的源极形成区Sa和漏极形成区Da。源极形成区Sa可以形成在与公共源极节点形成区PS相对应的位置中，并且漏极形成区Da可以位于源极形成区Sa的两侧。因而，一个源极形成区Sa可以位于成对的相邻漏极形成区Da之间。
参见图1D和图2D，通过将源极形成区Sa和漏极形成区Da的暴露出的侧壁（即第二半导体层115的暴露出的表面）氧化来形成栅绝缘层135。在形成栅绝缘层135的过程中，向外暴露出的第一半导体层110也可以被部分氧化。附图标记137表示氧化的第一半导体层（在下文中，被称作为氧化物半导体层）。当第一半导体层110可以是SiGe、而第二半导体层115可以是Si时，由于SiGe的氧化速率大于Si的氧化速率，所以当栅绝缘层135形成时，暴露出的第一半导体层110的整个厚度可以被全部氧化。
参见图1E和图2E，牺牲栅层140可以掩埋在覆盖有栅绝缘层135的栅极形成区PG中。牺牲栅层140可以包括刻蚀选择性不同于硬掩模层120和第二掩模图案130的刻蚀选择性的层。例如，牺牲栅层140可以包括多晶硅层，但是不局限于此。用于限定晶体管区的第三掩模图案145形成在第二掩模图案130和牺牲栅层140的预定部分上。第三掩模图案145可以被形成为遮蔽公共源极节点形成区PS和位于公共源极节点形成区PS的两侧的牺牲栅层140对。即，由于第三掩模图案145形成在形成有第二掩模图案130的所得结构上，所以用于限定晶体管区的精确对准可以不是必须的。可以选择性地去除通过第三掩模图案145暴露出的牺牲栅层140。对牺牲栅层140的选择性去除可以利用湿法刻蚀工艺。
参见图1F和图2F，按第三掩模图案145和第二掩模图案130的形式刻蚀暴露出的栅绝缘层135、第二半导体层115、以及氧化物半导体层137，以限定单位晶体管区TRA。
参见图1G和图2G，可以选择性地去除经由单位晶体管区TRA的侧壁暴露出的第一半导体层110。因此，与源极形成区Sa相对应的第一半导体层110保留下来，且因而保留下来的第一半导体层110变成用于将源极形成区Sa和公共源极（例如，可以形成在半导体衬底中）电耦接的公共源极节点CS。此时，公共源极节点CS可以通过对第一半导体层110的选择性氧化和去除以自对准的方式来限定，而不是单独的掩模对准工艺。
参见图1H和图2H，保护层150可以形成在单位晶体管区TRA的侧表面上和半导体衬底105的暴露出的表面上。保护层150可以通过对半导体衬底105执行氧化来形成。间隙填充绝缘层155形成在覆盖有保护层150的半导体衬底105上。间隙填充绝缘层155可以被形成为具有足够的厚度以填充相邻的单位晶体管区TRA之间的空间。间隙填充绝缘层155可以大体包括与第二掩模图案130和硬掩模层120的材料相同的材料。例如，间隙填充绝缘层155可以包括氮化硅层。
间隙填充绝缘层155、第二掩模图案130以及牺牲栅层140可以被平坦化直到暴露出硬掩模层120的表面。因此，可以通过间隙填充绝缘层155来获得相邻的单位晶体管区TRA之间的完全绝缘隔离。
可以选择性地去除暴露出的牺牲栅层140以限定栅极形成区PG。由于牺牲栅层140的刻蚀选择性不同于间隙填充绝缘层155和第二掩模图案130的刻蚀选择性，所以可以选择性地刻蚀牺牲栅层140。随后，可以清洗栅极形成区PG以去除由于牺牲栅层140的去除而引起的刻蚀损失。在清洗过程中，可以去除栅绝缘层135，并且可以再次形成新的栅绝缘层。栅极形成区PG可以通过之前形成的间隙填充绝缘层155和第二掩模图案130以自对准的方式来限定，而不是单独的掩模对准工艺。
参见图1I和图2I，栅极160（即，字线）形成在清洗的栅极形成区PG的底部中。栅极160可以包括导电材料，例如选自如下一种或多种材料：掺杂的多晶硅、钨（W）、铜（Cu）、氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）、氮化钼（MoN）、氮化铌（NbN）、氮化钛硅（TiSiN）、氮化钛铝（TiAlN）、氮化钛硼（TiBN）、氮化锆硅（ZrSiN）、氮化钨硅（WSiN）、氮化钨硼（WBN）、氮化锆铝（ZrAlN）、氮化钼硅（MoSiN）、氮化钼铝（MoAlN）、氮化钽硅（TaSiN）、氮化钽铝（TaAlN）、钛（Ti）、钼（Mo）、钽（Ta）、硅化钛（TiSi）、硅化钽（TaSi）、钛钨（TiW）、氧氮化钛（TiON）、氧氮化钛铝（TiAlON）、氧氮化钨（WON）、以及氧氮化钽（TaON）。可以通过沉积导电材料以填充在栅极形成区PG中、并且利用诸如回蚀工艺的凹陷工艺将导电材料保留在栅极形成区PG的底部中来形成栅极160。
接着，栅密封绝缘层165可以被形成为掩埋在栅极形成区PG中位于栅极160上。栅密封绝缘层165可以包括大体与间隙填充绝缘层155的材料相同的材料，诸如氮化硅层。栅密封绝缘层165可以通过沉积氮化硅层以填充在栅极形成区PG中、然后对氮化硅层执行平坦化工艺来获得。在栅密封绝缘层165的平坦化过程中，可以去除在源极形成区Sa和漏极形成区Da上的硬掩模层120。
参见图1J和图2J，可以利用间隙填充绝缘层155和栅密封绝缘层165作为掩模图案来将暴露出的源极形成区Sa和漏极形成区Da刻蚀预定的深度，以限定可变电阻形成区。杂质被注入到经由可变电阻形成区暴露出的源极形成区Sa和漏极形成区Da中，以形成源极区S和漏极区D。
加热电极170可以形成在源极区S和漏极区D上的可变电阻形成区上。加热电极170可以通过如下步骤来形成：形成导电层以掩埋在可变电阻形成区中，并且将导电层凹陷以在可变电阻形成区的下部中形成加热电极170。
用于间隔件的绝缘层175a可以形成在形成有加热电极170的源极区S和漏极区D上。用于间隔件的绝缘层175a可以包括具有热电阻特性的氮化硅层。
掩模图案（未示出）可以被形成为遮蔽源极区S上的用于间隔件的绝缘层175a。可以利用一般的间隔件刻蚀工艺（例如各向异性刻蚀工艺）来刻蚀漏极区D上的暴露出的用于间隔件的绝缘层175a，以在漏极区D上可变电阻形成区的侧壁上形成间隔件175b。
在漏极区D上的加热电极170可以被间隔件175b暴露出。然而，由于源极区S上的用于间隔件的绝缘层175a在间隔件形成过程中被掩模图案遮蔽，所以在源极区S上的用于间隔件的绝缘层175a不经受间隔件刻蚀工艺。因此，源极区S的加热电极170被用于间隔件的绝缘层175a来覆盖。即使加热电极170形成在源极区S上，由于位于源极区S上的加热电极170被用于间隔件的绝缘层175a遮蔽，所以加热电极170不用作实质的加热电极。
电阻可变材料层180可以被形成以填充在可变电阻形成区。由于电阻可变材料层180可以包括用于ReRAM的PCMO层、用于PCRAM的硫族化物层、用于MRAM的磁性层、用于自旋转移力矩磁阻随机存取存储器（STTMRAM）的反磁化器件层、或者用于聚合物随机存取存储器（PoRAM）的聚合物层。
在漏极区D上的电阻可变材料层180与加热电极170电耦接，且因而电阻可变材料层180的电阻可以根据来自加热电极170的电流和电压供应来改变。由于在源极区S上的电阻可变材料层180因用于间隔件的绝缘层175而与加热电极170电隔离，所以电阻可变材料层180的电阻不改变。
随后，尽管未示出，但是位线可以形成在电阻可变材料层180上。位线可以沿着与栅极160的延伸方向大体垂直的方向形成。
因此，可以获得公共源极节点和栅极以自对准的方式形成于其中的水平沟道晶体管。
参见图3，具有水平沟道的晶体管区TRA设置在半导体衬底105上，公共源极节点CS插入在晶体管TRA与半导体衬底105之间。
具有水平沟道的晶体管区TRA包括：水平沟道区200、以及从水平沟道区200向z方向分支出的源极区S和漏极区D。
晶体管区TRA被形成为：使得源极区S被定位成与公共源极节点CS相对应，并且漏极区D被定位在源极区S的两侧。因而，晶体管区TRA具有漏极区D对共享一个源极区S的结构。源极区S和漏极区D以一定的间隔分隔开。
栅极160可以位于源极区S与漏极区D之间的空间中，并且保护层150可以设置在源极区S与栅极160之间、以及漏极区D与栅极160之间。
加热电极170可以被设置在源极区S和漏极区D上，并且电阻可变材料层180位于加热电极170上。
此时，暴露出加热电极170的间隔件175b可以形成在位于漏极区D上的电阻可变材料层180的侧壁上，且因而该电阻可变材料层180可以与在漏极区D上的加热电极170直接接触。
用于间隔件的绝缘层175a可以保留在位于源极区S上的电阻可变材料层180的侧壁和底部中，且因而在源极区S上的加热电极170和电阻可变材料层180可以电断开。
因此，电阻可变材料层与晶体管的漏极区电耦接以执行存储操作。
在具有上述结构的3D半导体器件中，适用于将具有水平沟道区200的晶体管区TRA与半导体衬底105耦接的公共源极节点CS、和栅极160可以采用自对准方式形成，由此防止复杂的对准工艺中的工艺错误。
另外，可以利用水平沟道结构来改善半导体器件的高宽比。
面积效率可以通过漏极区对共享一个源极区的配置来改善。
如图4中所示，应用了根据该实施例的半导体器件的微处理器1000可以控制并调整一系列处理：从各种外部装置接收数据、处理所述数据并将处理的结果传送至外部装置。微处理器1000可以包括：储存单元1010、运算单元1020、以及控制单元1030。微处理器1000可以是诸如中央处理单元（CPU）、图形处理单元（GPU）、数字信号处理器（DSP）或者应用处理器（AP）的各种处理装置。
储存单元1010可以是处理器寄存器或者寄存器，并且储存单元可以是将数据储存在微处理器1000中的单元，并且包括数据寄存器、地址寄存器、以及浮点寄存器。储存单元1010可以包括不同于上述寄存器的各种寄存器。储存单元1010可以暂时储存要在运算单元1020中运算的数据、在运算单元1020中执行的所得数据、以及储存要运算的数据的地址。
储存单元1010可以包括根据实施例的半导体器件的一种。包括根据上述实施例的半导体器件的储存单元1010可以包括半导体器件，该半导体器件包括垂直沟道结构，栅极和公共源极以自对准方式形成在垂直沟道结构中。该半导体器件的详细配置可以与图3的结构相同。
运算单元1020可以在微处理器1000中执行运算，并且根据控制单元1030中的命令的解码结果执行算术运算或逻辑运算的各种四则运算。运算单元1020可以包括一个或多个算术逻辑单元（ALU）。
控制单元1030接收来自微处理器1000的储存单元1010、运算单元1020或者外部装置的信号，执行命令的提取或解码、或者输入或输出控制，以及以编程的形式执行处理。
根据实施例的微处理器1000还可以包括高速缓冲存储单元1040，适用于暂时储存从外部装置而不是储存单元1010输入的数据或者要输出至外部装置的数据。此时，高速缓冲存储单元1040可以经由总线接口1050交换来自储存单元1010、运算单元1020以及控制单元1030的数据。
如图5中所示，根据该实施例的处理器1100可以包括各种功能以实施性能改善和多功能，该多功能不同于可以控制和调整一系列处理（从各种外部装置接收数据、处理数据以及将处理结果传送至外部装置）的微处理器的功能。处理器1100可以包括：核心单元1110、高速缓冲存储单元1120、以及总线接口1130。在实施例中的核心单元1110是可以对从外部装置输入的数据执行算术与逻辑运算的单元，并且可以包括储存单元1111、运算单元1112以及控制单元1113。处理器1110可以是各种芯片上系统（SoC），诸如多核处理器（MCP）、GPU以及AP。
储存单元1111可以是处理器寄存器或者寄存器，并且储存单元1111可以是可以将数据存储在处理器1100中的单元，并且包括数据寄存器、地址寄存器以及浮点寄存器。储存单元1111可以包括不同于上述寄存器之外的各种寄存器。储存单元1111可以暂时存储要在运算单元1112中运算的数据、在运算单元1112中执行的所得数据、以及存储要运算的数据的地址。运算单元1112可以是可以在处理器1100内部执行运算的单元，并且可以根据控制单元1113中的命令的解码结果执行算术运算或逻辑运算的各种四则运算。运算单元1112可以包括一个或多个算术逻辑单元（ALU）。控制单元1113接收来自处理器1100的储存单元1111、运算单元1112以及外部装置的信号，执行命令的提取或解码、或者输入或输出控制，以及以编程的形式执行处理。
不同于高速核心单元1110，高速缓冲存储单元1120可以暂时储存数据以补充低速外部装置的数据处理速率。高速缓冲存储单元1120可以包括主储存单元1121、二级储存单元1122、以及三级储存单元1123。一般地，高度缓冲储存单元1120可以包括主储存单元1121和二级储存单元1122。当需要高容量的储存单元时，高速缓冲存储单元1120可以包括三级储存单元1123。如果必要的话，高速缓冲存储器1120可以包括多个储存单元。即，包括在高速缓冲存储单元1120中的储存单元的数目可以根据设计而改变。这里，主储存单元1121、二级储存单元1122以及三级储存单元1123的数据储存的处理速率和差别可以相同或不同。当储存单元的处理速率不同时，主储存单元的处理速率最大。高速缓冲存储单元中的主储存单元1121、二级储存单元1122以及三级储存单元1123中的一个或多个可以包括根据实施例的半导体器件中的一种。包括根据上述实施例的半导体器件的高速缓冲存储单元1120可以包括如下半导体器件，该半导体器件包括垂直沟道结构，栅极和公共源极以自对准的方式形成于该垂直沟道结构中。半导体器件的详细配置可以与图3的结构相同。
图5已经说明了主储存单元1121、二级储存单元1122以及三级储存单元1123全部都形成在高速缓冲存储单元1120中。然而，主储存单元1121、二级储存单元1122以及三级储存单元1123全部都可以形成在高速缓冲存储单元1120的外部，并且可以补充核心单元1110的处理速率与外部装置的处理速率之间的差。另外，高速缓冲存储单元1120的主储存单元1121可以位于核心单元1110中，而二级储存单元1122和三级储存单元1123可以形成在核心单元1110的外部以加强补偿处理速率的功能。
总线接口1130是可以将核心单元1110与高速缓冲存储单元1120耦接的单元，以有效地传送数据。
根据实施例的处理器单元1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。核心单元1110和高速缓冲存储单元1120可以经由总线接口1130耦接。核心单元1110可以具有与上述核心单元1110的配置相同的配置。当提供了多个核心单元1110时，可以对应于核心单元1110的数目而在每个核心单元1110中形成高速缓冲存储单元1120的主储存单元1121，并且二级储存单元1122和三级储存单元1123可以在核心单元1110的外部被形成为一体，以经由总线接口1130被共享。这里，主储存单元1121的处理速率可以大于二级储存单元1122和三级储存单元1123的处理速率。
根据实施例的处理器1100还可以包括：嵌入式存储单元1140，其可以储存数据；通信模块单元1150，其可以采用有线方式或无线方式传送和接收来自外部装置的数据；存储器控制单元1160，其可以驱动外部存储器件；媒体处理单元1170，其可以处理在处理器1100中处理的数据或者从外部装置输入的数据，并且将处理的结果输出至外部接口设备；以及多个模块。此时，所述模块可以经由总线接口1130向/从核心单元1110和高速缓冲存储单元1120传送/接收数据、以及在模块之间传送和接收数据。
嵌入式存储单元1140可以包括易失性存储器或非易失性存储器。易失性存储器可以包括：动态随机存取存储器（DRAM）、移动DRAM、静态随机存取存储器（SRAM）等，而非易失性存储器可以包括：只读存储器（ROM）、或非（NOR）快闪存储器、与非（NAND）快闪存储器、相变随机存取存储器（PRAM）、阻变随机存取存储器（RRAM）、自旋转移力矩随机存取存储器（STTRAM）以及磁性随机存取存储器（MRAM）等。根据实施例的半导体器件可以被应用于嵌入式存储单元1140。
通信模块单元1150可以包括诸如与有线网络耦接的模块和与无线网络耦接的模块的全部模块。有线网络模块可以包括：局域网（LAN）、通用串行总线（USB）、以太网、电力线通信（PLC）等，而无线网络模块可以包括：红外线数据协会（IrDA）、码分多址（CDMA）、时分多址（TDMA）、频分多址（FDMA）、无线局域网、Zigbee、泛在传感器网络（USN）、蓝牙、射频识别（RFID）、长期演进（LTE）、近场通信（NFC）、无线宽带因特网（Wibro）、高速下行链路分组接入（HSDPA）、宽带CDMA（WCDMA）以及超宽带（UWB）等。
存储器控制单元1160可以是可以管理在处理器1100与外部装置之间传送的数据的一种单元，可以根据来自处理器1100的不同的通信标准来操作。存储器控制单元1160可以包括各种存储器控制器、或者可以控制如下器件的控制器：集成设备电路（IDE）、串行高级技术附件（SATA）、小型计算机系统接口（SCSI）、独立磁盘的冗余阵列（RAID）、固态盘（SSD）、外部串行高级技术附件（eSATA）、个人计算机存储卡国际协会（PCMCIA）、USB、安全数字（SD）卡、迷你安全数字（mSD）卡、微型SD卡、安全数字高容量（SDHC）卡、记忆棒卡、智能媒体卡（SM）、多媒体卡（MMC）、嵌入式MMC（eMMC）、或紧凑闪存（CF）卡等。
媒体处理单元1170可以是如下这种单元：可以处理在处理器1100中处理的数据或者外部的输入设备输入的数据，并且将处理的结果输出至外部接口设备，使得处理结果可以采用视频、音频以及其它类型被传送。媒体处理单元1170可以包括：GPU、DSP、HD音频或高清晰多媒体接口（HDMI）控制器等。
如图6中所示，应用了根据本发明构思的一个实施例的半导体器件的系统1200是数据处理装置。系统1200可以执行输入、处理、输出、通信以及储存等以对数据执行一系列运算，并且包括：处理器1210、主储存器件1220、辅助储存器件1230以及接口器件1240。根据实施例的系统可以是可以利用处理器来操作的各种电子系统，诸如计算机、服务器、个人数字助理（PDA）、便携式计算机、平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器（PMP）、照相机、全球定位系统（GPS）、视频摄像机、语音记录器、远程信息处理、音频视频（AV）系统、或者智能电视。
处理器1210是系统的核心配置，可以控制输入命令的解释，并处理储存在系统中的数据的运算、比较等，并且可以由MPU、CPU、单/多核处理器、GPU、AP或DSP等形成。
主储存单元1220是可以接收来自辅助储存器件1230的程序或数据、并且执行该程序或数据的储存位置。主存储设备1220即使断电也能保持储存的内容，并且可以包括根据上述实施例的半导体器件。主储存器件1220可以使用如下这种包括垂直沟道结构的半导体器件，栅极和公共源极以自对准的方式形成于该垂直沟道结构中。半导体器件的详细配置可以与图3中的结构相同。
根据实施例的主储存器件1220还可以包括在断电的情况下全部的内容都被擦除的易失性存储器类型的SRAM或DRAM。可替选地，主储存器件1220可以不包括根据实施例的半导体器件，但是可以包括在断电的情况下全部内容都被擦除的易失性存储器类型的SRAM或DRAM。
辅助储存器件1230是可以储存编程码或数据的储存器件。辅助储存器件1230可以具有比主储存器件1220低的数据处理速率，但是可以储存大量的数据，并且包括根据上述实施例的半导体器件。辅助储存单元1230也可以使用如下这种包括垂直沟道结构的半导体器件，其中栅极和公共源极以自对准方式形成于该垂直沟道结构中。半导体器件的详细配置可以与图3中的结构相同。
根据实施例的辅助储存器件1230的面积可以减小，以减小系统1200的尺寸并增大系统1200的便携性。另外，辅助储存器件1230还可以包括数据储存系统，诸如利用磁性的磁带和磁盘、利用光的激光盘、利用磁性和光的磁光盘、SSD、USB存储器、SD卡、mSD卡、微型SD卡、SDHC卡、记忆棒卡、智能媒体卡、MMC卡、eMMC、或者CF卡。与此不同，辅助储存器件1230可以不包括根据上述实施例的半导体器件，但是可以包括数据储存系统，诸如利用磁性的磁带和磁盘、利用光的激光盘、利用磁性和光的磁光盘、SSD、USB存储器、SD卡、mSD卡、微型SD卡、SDHC卡、记忆棒卡、智能媒体卡、MMC卡、eMMC、或者CF卡。
接口器件1240可以与实施例的系统交换外部装置的命令和数据，并且可以是按键、键盘、鼠标、扬声器、麦克风、显示器、各种各样的人机接口设备（HID）、或通信设备。通信设备可以包括诸如与有线网络耦接的模块或者与无线网络耦接的模块的所有模块。有源网络可以包括：LAN、USB、以太网或电力线通信（PLC）等，而无线网络模块可以包括：红外线数据协会（IrDA）、码分多址（CDMA）、时分多址（TDMA）、频分多址（FDMA）、无线LAN、Zigbee、泛在传感器网络（USN）、蓝牙、射频识别（RFID）、长期演进（LTE）、近场通信（NFC）、无线宽带因特网（Wibro）、高速下行链路分组接入（HSDPA）、宽带CDMA（WCDMA）或超宽带（UWB）等。
如以上所具体描述的，根据实施例的存储器件可以采用自对准的方式形成栅极和公共源极，以减少复杂的对准工艺并防止工艺缺陷。
本发明的以上实施例是说明性的，而不是限制性的。各种替换和等同形式是可以的。本发明不限于本文描述的实施例。本发明也不限于任何特定类型的半导体器件。考虑到本公开内容，其他增加、删减或修改是明显的，并且意在落入所附权利要求的范围内。
根据以上实施例可以看出，本申请提供了如下的技术方案。
技术方案1.一种制造半导体器件的方法，所述方法包括以下步骤：
在半导体衬底上形成包括公共源极节点的第一半导体层；
在所述第一半导体层上形成晶体管区，其中，所述晶体管区包括与所述半导体衬底的表面大体平行的水平沟道区、和从所述水平沟道区向与所述半导体衬底的表面大体垂直的方向分支出的源极区和漏极区；
处理所述第一半导体层以对应于所述源极区而定位所述公共源极节点；
在所述源极区与所述漏极区之间的空间中形成栅极；
在所述源极区和所述漏极区上形成加热电极；以及
在所述加热电极上形成电阻可变材料层。
技术方案2.如技术方案1所述的方法，其中，形成所述晶体管区的步骤包括以下步骤：
在所述第一半导体层上形成第二半导体层，所述第二半导体层具有与所述第一半导体层不同的刻蚀选择性；以及
通过刻蚀所述第二半导体层的预定的部分来限定所述源极区和所述漏极区、以及与所述源极区和所述漏极区耦接的所述水平沟道区。
技术方案3.如技术方案2所述的方法，其中，限定所述源极区和所述漏极区以及所述水平沟道区的步骤包括以下步骤：
在所述第二半导体层上形成硬掩模层；
通过刻蚀所述硬掩模层、和所述第二半导体层的一部分来限定源极形成区和漏极形成区；
将牺牲栅层掩埋在所述源极形成区与所述漏极形成区之间的空间中；
形成用于晶体管限定的掩模图案，以包括所述源极形成区和位于所述源极形成区两侧的牺牲栅层；
利用用于晶体管限定的所述掩模图案和所述硬掩模层来将所述第二半导体层和所述第一半导体层图案化；以及
去除用于晶体管限定的所述掩模图案和所述牺牲栅层。
技术方案4.如权利要3所述的方法，其中，定位所述公共源极节点的步骤包括以下步骤：
在限定所述源极形成区和所述漏极形成区的步骤与形成所述牺牲栅层的步骤之间，通过将所述第二半导体层的暴露出的表面和暴露出的第一半导体层氧化来形成栅绝缘层和氧化物半导体层；以及
去除所述暴露出的第一半导体层，使得去除用于晶体管限定的所述掩模图案之后被所述氧化物半导体层包围的所述公共源极节点保留下来。
技术方案5.如技术方案4所述的方法，其中，在所述源极区与所述漏极区之间的空间中形成所述栅极的步骤包括以下步骤：
在所述晶体管区的暴露出的表面上形成保护层；
在晶体管区之间的空间中形成间隙填充绝缘层；
在所述源极形成区与所述漏极形成区之间的空间中填充导电材料；
将填充的导电材料凹陷一定厚度；以及
在凹陷的导电材料层上所述源极形成区与所述漏极形成区之间的空间中填充栅密封绝缘层。
技术方案6.如技术方案5所述的方法，其中，形成所述加热电极的步骤包括以下步骤：
通过将所述源极形成区和所述漏极形成区凹陷预定的厚度来限定可变电阻形成区；
沉积导电材料以填充在所述可变电阻形成区中；以及
将所述导电材料凹陷。
技术方案7.如技术方案6所述的方法，还包括：在形成所述可变电阻形成区的步骤与沉积所述导电材料的步骤之间，通过将杂质注入到暴露出的源极形成区和漏极形成区之中来限定所述源极区和所述漏极区。
技术方案8.如权利要7所述的方法，其中，遮蔽所述源极区上的所述加热电极的步骤和敞开所述漏极区上的所述加热电极的步骤包括以下步骤：
在形成有所述加热电极的所述可变电阻形成区中沉积间隔件绝缘层；以及
在所述源极区上的所述间隔件绝缘层被遮蔽的状态下，通过刻蚀所述间隔件绝缘层而在所述漏极区上形成暴露出所述加热电极的间隔件。
技术方案9.一种制造半导体器件的方法，所述方法包括以下步骤：
在半导体衬底上顺序层叠第一半导体层和第二半导体层，所述第二半导体层具有与所述第一半导体层不同的刻蚀选择性；
通过将对应于栅极形成区的所述第二半导体层刻蚀预定的厚度来限定源极形成区和漏极形成区；
在所述栅极形成区的表面上形成栅绝缘层并且在所述第一半导体层中形成氧化物半导体层；
通过刻蚀在所述漏极形成区的外侧中的所述第二半导体层和所述氧化物半导体层来限定晶体管区；
通过选择性地去除暴露出的第一半导体层来形成公共源极节点；
在所述栅极形成区中形成栅极；
分别在所述源极形成区和所述漏极形成区中形成源极区和漏极区；
在所述源极区和所述漏极区上形成加热电极；以及
在所述加热电极上形成电阻可变材料层。
技术方案10.如技术方案9所述的方法，其中，所述第一半导体层包括氧化速率大于所述第二半导体层的材料。
技术方案11.如技术方案9所述的方法，其中，限定所述源极形成区和所述漏极形成区的步骤包括以下步骤：
在所述第二半导体层上形成硬掩模层；
在所述硬掩模层上形成第一掩模图案以暴露出所述栅极形成区；以及
以所述第一掩模图案的形式来刻蚀所述第二半导体层的一部分和所述硬掩模层，
其中，适用于耦接所述源极形成区和所述漏极形成的留下的第二半导体层对应于与所述半导体衬底的表面大体平行的水平沟道区。
技术方案12.如技术方案11所述的方法，还包括如下步骤：在形成所述栅绝缘层和所述氧化物半导体层的步骤与限定所述晶体管区的步骤之间，将牺牲栅层掩埋在所述栅极形成区中。
技术方案13.如技术方案12所述的方法，其中，限定所述晶体管区的步骤包括以下步骤：
形成第二掩模图案，以包括牺牲栅层对和位于所述牺牲栅层之间的源极形成区；
利用所述第一掩模图案和所述第二掩模图案来刻蚀所述第二半导体层和所述氧化物半导体层；以及
去除所述第二掩模图案。
技术方案14.如技术方案13所述的方法，还包括以下步骤：在形成所述公共源极节点的步骤和形成所述栅极的步骤之间：
在所述晶体管区的暴露出的表面上形成保护层；以及
在晶体管区之间的空间中形成间隙填充绝缘层。
技术方案15.如技术方案9所述的方法，其中，形成所述栅极的步骤包括以下步骤：
在所述栅极形成区中填充导电材料；以及
将填充的导电材料凹陷一定厚度。
技术方案16.如技术方案15所述的方法，还包括如下步骤：在形成所述栅的步骤和形成所述源极区和所述漏极区的步骤之间，在所述栅极上所述栅极形成区中形成栅密封绝缘层。
技术方案17.如技术方案16所述的方法，其中，形成所述源极区和所述漏极区的步骤包括以下步骤：
利用所述栅密封绝缘层和所述间隙填充绝缘层作为掩模，通过将所述源极形成区和所述漏极形成区凹陷预定的厚度来限定可变电阻形成区；以及
将杂质注入到暴露出的源极形成区和漏极形成区中。
技术方案18.如技术方案17所述的方法，其中，形成所述加热电极的步骤包括以下步骤：
将导电材料填充在所述源极区和所述漏极区上所述可变电阻形成区中；以及
将所述导电材料凹陷以保留在所述可变电阻形成区中。
技术方案19.如技术方案17所述的方法，其中，形成所述电阻可变材料层的步骤包括以下步骤：
在形成有所述加热电极的所述可变电阻形成区中沉积间隔件绝缘层；
在所述源极区上的所述间隔件绝缘层被遮蔽的状态下，通过刻蚀所述间隔件绝缘层来在所述漏极区上形成暴露出所述加热电极的间隔件；以及
将电阻可变材料层填充在所述可变电阻形成区中，
其中，所述漏极区与加热电极电耦接，并且所述源极区通过遮蔽的间隔件绝缘层而与所述电阻可变材料层电断开。
技术方案20.一种半导体器件，包括：
半导体衬底；
公共源极节点，所述公共源极节点形成在所述半导体衬底上；
晶体管区，所述晶体管区包括水平沟道区以及源极区和漏极区，所述水平沟道区形成在所述公共源极节点上并且与所述半导体衬底的表面大体平行，所述源极区和漏极区从所述水平沟道区向与所述半导体衬底的表面大体垂直的方向分支出；
栅极，所述栅极形成在所述源极区与所述漏极区之间的空间中；
加热电极，所述加热电极形成在所述源极区和所述漏极区上；以及
可变电阻材料层，所述可变电阻材料层形成在所述加热电极上，
其中，在所述漏极区上的电阻可变材料层与其下的加热电极电耦接，而在所述源极区上的电阻可变材料层与其下的加热电极电断开。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括以下步骤：
在半导体衬底上形成包括公共源极节点的第一半导体层；
在所述第一半导体层上形成晶体管区，其中，所述晶体管区包括与所述半导体衬底的表面大体平行的水平沟道区、和从所述水平沟道区向与所述半导体衬底的表面大体垂直的方向分支出的源极区和漏极区；
处理所述第一半导体层以对应于所述源极区而定位所述公共源极节点；
在所述源极区与所述漏极区之间的空间中形成栅极；
在所述源极区和所述漏极区上形成加热电极；以及
在所述加热电极上形成电阻可变材料层。
2.如权利要求1所述的方法，其中，形成所述晶体管区的步骤包括以下步骤：
在所述第一半导体层上形成第二半导体层，所述第二半导体层具有与所述第一半导体层不同的刻蚀选择性；以及
通过刻蚀所述第二半导体层的预定的部分来限定所述源极区和所述漏极区、以及与所述源极区和所述漏极区耦接的所述水平沟道区。
3.如权利要求2所述的方法，其中，限定所述源极区和所述漏极区以及所述水平沟道区的步骤包括以下步骤：
在所述第二半导体层上形成硬掩模层；
通过刻蚀所述硬掩模层、和所述第二半导体层的一部分来限定源极形成区和漏极形成区；
将牺牲栅层掩埋在所述源极形成区与所述漏极形成区之间的空间中；
形成用于晶体管限定的掩模图案，以包括所述源极形成区和位于所述源极形成区两侧的牺牲栅层；
利用用于晶体管限定的所述掩模图案和所述硬掩模层来将所述第二半导体层和所述第一半导体层图案化；以及
去除用于晶体管限定的所述掩模图案和所述牺牲栅层。
4.如权利要3所述的方法，其中，定位所述公共源极节点的步骤包括以下步骤：
在限定所述源极形成区和所述漏极形成区的步骤与形成所述牺牲栅层的步骤之间，通过将所述第二半导体层的暴露出的表面和暴露出的第一半导体层氧化来形成栅绝缘层和氧化物半导体层；以及
去除所述暴露出的第一半导体层，使得去除用于晶体管限定的所述掩模图案之后被所述氧化物半导体层包围的所述公共源极节点保留下来。
5.如权利要求4所述的方法，其中，在所述源极区与所述漏极区之间的空间中形成所述栅极的步骤包括以下步骤：
在所述晶体管区的暴露出的表面上形成保护层；
在晶体管区之间的空间中形成间隙填充绝缘层；
在所述源极形成区与所述漏极形成区之间的空间中填充导电材料；
将填充的导电材料凹陷一定厚度；以及
在凹陷的导电材料层上所述源极形成区与所述漏极形成区之间的空间中填充栅密封绝缘层。
6.如权利要求5所述的方法，其中，形成所述加热电极的步骤包括以下步骤：
通过将所述源极形成区和所述漏极形成区凹陷预定的厚度来限定可变电阻形成区；
沉积导电材料以填充在所述可变电阻形成区中；以及
将所述导电材料凹陷。
7.如权利要求6所述的方法，还包括：在形成所述可变电阻形成区的步骤与沉积所述导电材料的步骤之间，通过将杂质注入到暴露出的源极形成区和漏极形成区之中来限定所述源极区和所述漏极区。
8.如权利要7所述的方法，其中，遮蔽所述源极区上的所述加热电极的步骤和敞开所述漏极区上的所述加热电极的步骤包括以下步骤：
在形成有所述加热电极的所述可变电阻形成区中沉积间隔件绝缘层；以及
在所述源极区上的所述间隔件绝缘层被遮蔽的状态下，通过刻蚀所述间隔件绝缘层而在所述漏极区上形成暴露出所述加热电极的间隔件。
9.一种制造半导体器件的方法，所述方法包括以下步骤：
在半导体衬底上顺序层叠第一半导体层和第二半导体层，所述第二半导体层具有与所述第一半导体层不同的刻蚀选择性；
通过将对应于栅极形成区的所述第二半导体层刻蚀预定的厚度来限定源极形成区和漏极形成区；
在所述栅极形成区的表面上形成栅绝缘层并且在所述第一半导体层中形成氧化物半导体层；
通过刻蚀在所述漏极形成区的外侧中的所述第二半导体层和所述氧化物半导体层来限定晶体管区；
通过选择性地去除暴露出的第一半导体层来形成公共源极节点；
在所述栅极形成区中形成栅极；
分别在所述源极形成区和所述漏极形成区中形成源极区和漏极区；
在所述源极区和所述漏极区上形成加热电极；以及
在所述加热电极上形成电阻可变材料层。
10.如权利要求9所述的方法，其中，所述第一半导体层包括氧化速率大于所述第二半导体层的材料。
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