CN114695360B - Sram及其制作方法 - Google Patents
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Abstract
本发明提供一种SRAM及其制作方法，对应多晶硅层中的间隙的开口图形，经光阻层、SHB层和ODL层叠加而成的多层膜层结构传递到硬掩模层，多层膜层结构依次传递图形及尺寸，提高开口图形的解析度和保真度。实现间隙对应的开口图形的关键尺寸的精确控制，从而能对间隙的关键尺寸进行精确控制。以硬掩模层为掩膜干法刻蚀多晶硅层，在多晶硅层中形成间隙，得到栅极。多晶硅层图形规则，避免过多刻蚀形成较尖形状；而且以硬掩模层为掩膜干法刻蚀多晶硅层，有硬掩模层的保护以及多晶硅层图形规则的情况下，避免了STI经湿法刻蚀造成深度方向的凹陷。降低了SRAM的阈值电压波动范围以及失调电压，提高了良率。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及一种SRAM及其制作方法。
背景技术
随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30％的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读取速度高等优点而广泛应用于数据的存储。
一种SRAM包括若干晶体管，所述晶体管包括多晶硅栅极。在实际制作工艺中，形成的多晶硅栅极的图形解析度和保真度较差，多晶硅栅极沿长度方向的端部容易被过多刻蚀，形成比较尖的形状，导致SRAM的阈值电压波动较大，相应的失调电压较大，降低了SRAM的良率。
发明内容
本发明的目的在于提供一种SRAM及其制作方法，提高形成的多晶硅层图形的解析度和保真度，使最终的多晶硅层图形规则，避免过多刻蚀形成较尖形状；降低了SRAM的阈值电压波动范围，降低了失调电压，提高了SRAM的良率。
本发明提供一种SRAM的制作方法，包括：提供衬底，所述衬底包括依次排列的第一有源区、第二有源区、第三有源区和第四有源区；所述衬底上依次层叠形成有栅氧化层和多晶硅层；在所述多晶硅层上形成硬掩模层，所述硬掩模层包括间隔分布的条状图形；形成覆盖所述硬掩模层和所述多晶硅层的ODL层；在所述ODL层上依次形成SHB层和图案化的光阻层，所述图案化的光阻层具有多个开口；逐层刻蚀所述SHB层，所述ODL层和部分所述硬掩模层，将所述开口的图形传递，形成位于所述硬掩模层中的开口；以形成开口后的硬掩模层为掩膜刻蚀所述多晶硅层，在所述多晶硅层中形成间隙，由所述间隙隔开的所述多晶硅层形成栅极。
进一步的，逐层刻蚀所述SHB层，所述ODL层和部分所述硬掩模层，具体包括：以所述图案化的光阻层为掩模刻蚀所述SHB层，将所述开口延伸至所述SHB层，暴露所述ODL层；去除所述图案化的光阻层，以图形化后的所述SHB层为掩膜刻蚀所述ODL层，将所述开口延伸至所述ODL层；以图形化后的所述SHB层和图形化后的所述ODL层为掩模刻蚀所述硬掩模层，将所述开口延伸至所述硬掩模层，暴露所述多晶硅层；刻蚀部分所述硬掩模层的过程中，所述SHB层被刻蚀完，所述ODL层部分被刻蚀；去除剩余的所述ODL层。
进一步的，所述硬掩模层包括依次形成在所述多晶硅层上的第一氧化层、氮化硅层和第二氧化层。
进一步的，还包括：在所述第一有源区中形成第一下拉晶体管和第一控制晶体管，在所述第二有源区中形成第一上拉晶体管，在所述第三有源区中形成第二上拉晶体管，在所述第四有源区中形成第二控制晶体管和第二下拉晶体管。
进一步的，所述多晶硅层包括：间隔分布的第一多晶硅层和第二多晶硅层；多个间隔分布的条状硬掩模层分别用于形成所述第一多晶硅层和所述第二多晶硅层。
进一步的，所述间隙包括第一间隙、第二间隙、第三间隙和第四间隙；所述第一间隙用于将相邻的两个SRAM单元之间的所述第一多晶硅层断开；所述第二间隙用于将横跨所述第一控制晶体管和所述第二上拉晶体管的所述第二多晶硅层断开，以分别形成多晶硅二和多晶硅三；所述第一控制晶体管的栅极由所述多晶硅二形成，所述第二下拉晶体管和所述第二上拉晶体管的栅极由所述多晶硅三形成；所述第三间隙用于将相邻的两个SRAM单元之间的所述第二多晶硅层断开；所述第四间隙用于将横跨所述第一上拉晶体管和所述第二控制晶体管的所述第一多晶硅层断开，以分别形成多晶硅一和多晶硅四，所述第一下拉晶体管和所述第一上拉晶体管的栅极由所述多晶硅一形成，所述第二控制晶体管的栅极由所述多晶硅四形成。
进一步的，以形成开口后的硬掩模层为掩膜刻蚀所述多晶硅层，具体包括：执行主刻蚀步骤，刻蚀暴露出的部分厚度的所述多晶硅层；执行主刻蚀完后修饰刻蚀的步骤，将所述多晶硅层继续向下刻蚀至暴露出所述栅氧化层；执行所述多晶硅层的过刻蚀步骤，使所述间隙底部的所述多晶硅层全部被刻蚀。
进一步的，所述主刻蚀的刻蚀工艺包括：采用以SF6气体为主的刻蚀气体，加入辅助气体Cl2、He，压力为10毫托～30毫托，功率为450 W～700W。
进一步的，所述过刻蚀的刻蚀工艺包括：采用以Cl2、HBr和O2为主的刻蚀气体，压力为10毫托～30毫托，功率为150 W～400W。
本发明还提供一种SRAM，包括：依次排布的第一有源区、第二有源区、第三有源区和第四有源区；所述第一有源区中形成有第一下拉晶体管和第一控制晶体管，所述第二有源区中形成有第一上拉晶体管，所述第三有源区中形成有第二上拉晶体管，所述第四有源区中形成有第二控制晶体管和第二下拉晶体管；所述第一下拉晶体管和所述第一上拉晶体管的栅极由多晶硅一形成，所述第一控制晶体管的栅极由多晶硅二形成，所述第二下拉晶体管和第二上拉晶体管的栅极由多晶硅三形成，所述第二控制晶体管的栅极由多晶硅四形成。
与现有技术相比，本发明具有如下有益效果：本发明提供一种SRAM及其制作方法，对应多晶硅层中的间隙的开口图形，经光阻层、SHB层和ODL层叠加而成的多层膜层结构传递到硬掩模层，多层膜层结构依次传递图形及尺寸，提高开口图形的解析度和保真度。实现间隙对应的开口图形的关键尺寸的精确控制，从而能对间隙的关键尺寸进行精确控制。以硬掩模层为掩膜干法刻蚀多晶硅层，在多晶硅层中形成间隙，得到最终的多晶硅层。通过精确控制得到的最终的多晶硅层图形规则，避免过多刻蚀形成较尖形状；而且以硬掩模层为掩膜干法刻蚀多晶硅层，有硬掩模层的保护以及多晶硅层图形规则的情况下，避免浅沟槽隔离区STI经湿法刻蚀造成深度方向的凹陷。相应的，降低了SRAM的阈值电压波动范围，降低了失调电压，提高了SRAM的良率。
附图说明
图1为一种SRAM的俯视图。
图2为图1中SRAM沿深度方向的剖面图。
图3为本发明实施例的SRAM的制作方法流程示意图。
图4为本发明实施例的SRAM的电路原理示意图。
图5为图4对应的SRAM的版图示意图。
图6为对应图5的版图图形化多晶硅层后的俯视示意图。
图7、图9、图11、图13、图15、图17、图19、图21、图23和图25为SRAM的制作方法各步骤中对应图5沿X1X2的剖面示意图。
图8、图10、图12、图14、图16、图18、图20、图22、图24和图26为SRAM的制作方法各步骤中对应图5沿Y1Y2的剖面示意图。
其中，附图标记如下：
11-衬底；12-栅氧化层；13-多晶硅层；13a-第一多晶硅层；13b-第二多晶硅层；131-多晶硅一；132-多晶硅二；133-多晶硅三；134-多晶硅四；14-第一氧化层；15-氮化硅层；16-第二氧化层； 17-ODL层；18-SHB层；19-光阻层；21-第一有源区；22-第二有源区；23-第三有源区；24-第四有源区；V-间隙；41-第一间隙；42-第二间隙；43-第三间隙；44-第四间隙；
PU1-第一上拉晶体管；PD1-第一下拉晶体管；PG1-第一控制晶体管；
PU2-第二上拉晶体管；PD2-第二下拉晶体管；PG2-第二控制晶体管。
具体实施方式
为了引用和清楚起见，下文中使用的技术名词的说明、简写或缩写总结如下：
BARC：Bottom Anti Reflection Coating，底部抗反射涂层；
ODL：Organic Dielectric Layer，有机介电层；
SHB：Si-O-based Hard Mask，硅氧基硬掩模中间层结构层。
如背景技术所述，SRAM单元的多晶硅栅极沿长度方向的端部容易被过多刻蚀，形成比较尖的形状，导致SRAM的阈值电压波动较大，相应的失调电压较大，降低了SRAM的良率。
具体的，图1为一种SRAM的俯视图；图2为图1中SRAM沿深度方向的剖面图。如图1和图2所示，一种SRAM单元包括若干晶体管，所述晶体管包括形成于衬底中的有源区AA和浅沟槽隔离区STI，以及位于有源区AA上方的栅极氧化层01和位于栅极氧化层01上方的多晶硅栅极G。研究发现，以不定性碳膜（APF）和光阻层为掩膜形成多晶硅栅极G，形成的多晶硅栅极G的图形解析度和保真度较差，多晶硅栅极G沿长度方向的端部容易被过多刻蚀，形成比较尖的形状（圆圈内所示部分），而且深度方向上STI为氧化层，经各道工艺的湿法刻蚀造成凹陷，尤其有源区AA附近的凹陷较多；导致SRAM的阈值电压波动较大，相应的失调电压较大，降低了SRAM的良率。而且，相邻的多晶硅栅极G之间形成尖头对尖头的形状，使相邻的多晶硅栅极G之间的工艺窗口变得更小，加大工艺难度。
基于上述研究，本发明实施例提供了一种SRAM及其制作方法。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了便于描述，本申请一些实施例可以使用诸如“在…上方”、“在…之下”、“顶部”、“下方”等空间相对术语，以描述如实施例各附图所示的一个元件或部件与另一个（或另一些）元件或部件之间的关系。应当理解的是，除了附图中描述的方位之外，空间相对术语还旨在包括装置在使用或操作中的不同方位。例如若附图中的装置被翻转，则被描述为在其它元件或部件“下方”或“之下”的元件或部件，随后将被定位为在其它元件或部件“上方”或“之上”。下文中的术语“第一”、“第二”、等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。
本发明实施例提供了一种SRAM的制作方法，如图3所示，包括：
S1、提供衬底，所述衬底包括依次排列的第一有源区、第二有源区、第三有源区和第四有源区；所述衬底上依次层叠形成有栅氧化层和多晶硅层；
S2、在所述多晶硅层上形成硬掩模层，所述硬掩模层包括间隔分布的条状图形；
S3、形成覆盖所述硬掩模层和所述多晶硅层的ODL层；
S4、在所述ODL层上依次形成SHB层和图案化的光阻层，所述图案化的光阻层具有多个开口；
S5、逐层刻蚀所述SHB层、所述ODL层和部分所述硬掩模层，将所述开口的图形传递，形成位于所述硬掩模层中的开口；
S6、以形成开口后的硬掩模层为掩膜刻蚀所述多晶硅层，在所述多晶硅层中形成所述间隙，由所述间隙隔开的所述多晶硅层形成栅极。
图4为本发明实施例的SRAM的电路原理示意图。图5为图4对应的SRAM的版图示意图。图6为对应图5的版图图形化多晶硅层后的俯视示意图。
本发明实施例的SRAM以六管SRAM为例进行说明。六管SRAM单元包括六个MOS晶体管，因此，简称为6T-SRAM。6T-SRAM基本地由两个交叉耦合的CMOS反相器和两个存取晶体管构成。如图4所示，6T-SRAM单元具有对称性，其基本地包括六个MOS晶体管；其中，第一上拉晶体管PU1、第二上拉晶体管PU2为PMOS晶体管。第一下拉晶体管PD1、第二下拉晶体管PD2、第一控制晶体管PG1和第二控制晶体管PG2例如为NMOS晶体管。
第一上拉晶体管PU1与第一下拉晶体管PD1构成一个CMOS反相器，第二上拉晶体管PU2与第二下拉晶体管PD2构成另一个CMOS反相器，两个CMOS反相器相互交叉耦合，构成双稳态电路，用来锁存1位数字信号；第一控制晶体管PG1和第二控制晶体管PG2也可以称为传输晶体管，其在对6T-SRAM单元进行读/写操作时完成将该存储单元与外围电路连接或断开的功能。对存储单元的存取时，通过字线WL（Word Line）使能，字线WL为高电平时PG1和PG2导通，使存储单元的存储信息传递到位线BL（Bit Line）和BLB，外围电路通过两位线BL和BLB读取信息。写操作时，存储单元的外围电路将写电压传递到BL上作为输入，字线WL使能后，信息写入存储单元。以上多个6T-SRAM单元可以按行和列排列形成6T-SRAM阵列。
如图5和图6所示，本发明提供的SRAM，包括：依次排布的第一有源区21、第二有源区22、第三有源区23、第四有源区24。第一有源区21中形成有SRAM的第一下拉晶体管PD1和第一控制晶体管PG1，第二有源区22中形成有SRAM的第一上拉晶体管PU1，第三有源区23中形成有SRAM的第二上拉晶体管PU2，第四有源区24中形成有SRAM的第二控制晶体管PG2和第二下拉晶体管PD2；第一下拉晶体管PD1和第一上拉晶体管PU1的栅极由多晶硅一131形成，第一控制晶体管PG1的栅极由多晶硅二132形成，第二下拉晶体管PD2和第二上拉晶体管PU2的栅极由多晶硅三133形成，第二控制晶体管PG2的栅极由多晶硅四134形成。
图7、图9、图11、图13、图15、图17、图19、图21、图23和图25为SRAM的制作方法各步骤中对应图5沿X1X2的剖面示意图。图8、图10、图12、图14、图16、图18、图20、图22、图24和图26为SRAM的制作方法各步骤中对应图5沿Y1Y2的剖面示意图。下面结合图7至图26详细介绍本发明实施例的SRAM的制作方法的各步骤。
如图4至图8所示，提供一衬底11，该衬底为半导体衬底，在该衬底11上由多个STI（浅沟槽隔离区）隔离出的依次排列的第一有源区21、第二有源区22、第三有源区23和第四有源区24。
形成覆盖衬底11的栅氧化层12；形成覆盖栅氧化层12的多晶硅层13。在多晶硅层13上形成硬掩模层。硬掩模层包括依次形成在多晶硅层13上的第一氧化层14、氮化硅层15和第二氧化层16。在平行于衬底11上表面的平面内定义相互垂直的第一方向（例如X方向）和第二方向（例如Y方向）。硬掩模层D包括沿第二方向（例如Y方向）平行间隔分布的条状图形，硬掩模层D用于作为后续工艺图形化多晶硅层13的掩膜层。后续工艺图形化后的多晶硅层13包括沿第二方向（例如Y方向）平行间隔分布的第一多晶硅层13a和第二多晶硅层13b。
第一多晶硅层13a依次通过第一有源区21、第二有源区22和第四有源区24，并在第一有源区21中形成SRAM的第一下拉晶体管PD1的栅极，在第二有源区22中形成SRAM的第一上拉晶体管PU1的栅极，在第四有源区24中形成SRAM的第二控制晶体管PG2的栅极。
第二多晶硅层13b依次通过第一有源区21、第三有源区23和第四有源区24，并在第一有源区21中形成SRAM的第一控制晶体管PG1的栅极，在第三有源区23中形成第二上拉晶体管PU2的栅极，以及在第四有源区24中形成SRAM的第二下拉晶体管PD2的栅极。
如图9和图10所示，形成覆盖硬掩模层D的ODL层17，并通过化学机械研磨（CMP）工艺使ODL层17的上表面平坦化。具体的，涂敷ODL层17， ODL层17覆盖硬掩模层D和多晶硅层13。ODL层17可采用碳涂层，碳涂层（Spin-On-Carbon，SOC）是高碳含量的聚合物。接着，烘烤ODL层17，工艺参数包括：烘烤温度300℃~400℃，烘烤时间：60分钟~120分钟。烘烤所述ODL层17，使ODL层17更致密，具有更好的抗等离子体的特性，使ODL层17侧向刻蚀速率减弱，后续刻蚀以图形化ODL层17时，在ODL层17中形成的对应间隙的开口不外扩，不侧向刻蚀，有效控制间隙对应开口的关键尺寸。
接着，形成覆盖ODL层17的SHB层18，形成覆盖SHB层18的光阻层19。可选的，SHB层18和光阻层19之间还可形成有BARC层。ODL层17、SHB层18和光阻层19依次层叠设置。ODL层17的厚度h例如为2500Å ~3500Å，SHB层18的厚度例如为300Å ~600Å，光阻层19的厚度例如为900Å ~1500Å。逐层刻蚀以图形化所述光阻层19、所述SHB层18和所述ODL层17，将对应间隙V的开口图形从所述光阻层19依次传递到所述ODL17层。示例性的，一个SRAM单元内，间隙V包括第一间隙41、第二间隙42、第三间隙43和第四间隙44。第一间隙41用于将相邻的两个SRAM单元之间的第一多晶硅层13a断开。第二间隙42用于将横跨第一控制晶体管PG1和第二上拉晶体管PU2的第二多晶硅层13b断开，以分别形成多晶硅二132和多晶硅三133。第一控制晶体管PG1的栅极由多晶硅二132形成，第二下拉晶体管PD2和第二上拉晶体管PU2的栅极由多晶硅三133形成。第三间隙43用于将相邻的两个SRAM单元之间的第二多晶硅层13b断开。第四间隙44用于将横跨第一上拉晶体管PU1和第二控制晶体管PG2的第一多晶硅层13a断开，以分别形成多晶硅一131和多晶硅四134，第一下拉晶体管PD1和第一上拉晶体管PU1的栅极由多晶硅一131形成，第二控制管PG2的栅极由多晶硅四134形成。
采用光刻工艺对光阻层19进行图形化，图形化后的光阻层19具有对应间隙的开口K。
如图11和图12所示，以图形化后的光阻层19为掩膜对SHB层18进行刻蚀从而将光阻层19的图形转移到SHB层18上。示例性的，采用干法刻蚀对SHB层18进行刻蚀，暴露所述ODL层17。
如图13和图14所示，去除图案化的光阻层19，以图形化后的SHB层18为掩膜对ODL层17进行刻蚀，将SHB层18的图形转移到ODL层17上，SHB层18中的开口暴露出的ODL层17全部被去除，示例性的，采用干法刻蚀对ODL层17进行刻蚀。刻蚀以图形化ODL层17的工艺参数包括：刻蚀气压<10 mTorr；功率：300W~600W；偏置电压：100V~220V；刻蚀气体包括氩气和氧气，刻蚀气体流量为1000sccm～2500sccm，其中所述氩气和所述氧气的流量比为5:1~12:1。本实施例可采用烘烤工艺使ODL层17更致密，具有更好的抗等离子体的特性，其侧向刻蚀速率明显减弱，有效控制ODL层中的开口关键尺寸（CD）不外扩，同时采用大流量氩气（Ar）与小流量氧气（O2）的组合可以更好的控制开口关键尺寸（CD）扩大，从而得到更小线宽的间隙。
本实施例能实现图形的依次转移，图形化后的ODL层17打开区域的开口的关键尺寸保持为图形化后的光阻层19的打开区域的开口的关键尺寸。对应多晶硅层中的间隙的开口图形，经光阻层、SHB层和ODL层叠加而成的多层膜层结构传递到硬掩模层，多层膜层结构依次传递图形及尺寸，提高开口图形的解析度和保真度。实现间隙对应的开口图形的关键尺寸的精确控制，从而能对间隙的关键尺寸进行精确控制。
如图15至图20所示，在对应间隙的位置，刻蚀硬掩模层D，在硬掩模层D内形成对应位于间隙V正上方的开口。具体的，如图15和图16所示，以ODL层17和SHB层18为掩膜层，刻蚀ODL层17中的开口K暴露出的第二氧化层16。如图17和图18所示，刻蚀第二氧化层16中的开口暴露出的氮化硅层15；如图19和图20所示，刻蚀氮化硅层15中的开口暴露出的第一氧化层14，暴露所述多晶硅层13，并去除ODL层17。
如图19至图26所示，以形成所述开口K后的硬掩模层（包括：第一氧化层14、氮化硅层15和第二氧化层16）为掩膜干法刻蚀所述多晶硅层13，在所述多晶硅层中形成所述间隙V，得到图形化的多晶硅层。图形化的多晶硅层（刻蚀剩余的多晶硅层13）包括多晶硅一131、多晶硅二132、多晶硅三133和多晶硅四134。以硬掩模层为掩膜干法刻蚀多晶硅层，在多晶硅层中形成间隙，得到最终的多晶硅层。通过精确控制得到的最终的多晶硅层图形规则，避免过多刻蚀形成较尖形状；而且以硬掩模层为掩膜干法刻蚀多晶硅层，有硬掩模层的保护以及多晶硅层图形规则的情况下，避免了浅间隙隔离区STI经湿法刻蚀造成深度方向的凹陷。降低了SRAM的阈值电压波动范围，降低了失调电压，提高了SRAM的良率。
具体的，如图21和图22所示，执行主刻蚀多晶硅层13步骤，以形成所述开口K后的硬掩模层为掩膜，刻蚀暴露出的部分厚度的多晶硅层13，在该步骤中第二氧化层16也被刻蚀消耗。刻蚀条件为：采用以SF6气体为主的刻蚀气体，可以加入辅助气体Cl2、He （氦气）等，压力为10毫托～30毫托，功率为450 W～700W。
如图23和图24所示，执行多晶硅层13主刻蚀完修饰的步骤，将多晶硅层13继续向下刻蚀一定深度，借助光波可以进行刻蚀终点的检测，当光波接触到栅氧化层12时停止刻蚀。
如图25和图26所示，执行多晶硅层13过刻蚀步骤，确保刻蚀干净。刻蚀条件为：采用以Cl2、HBr（溴化氢）和O2等气体为主的刻蚀气体，压力为10毫托～30毫托，功率为150 W～400W，采用终点检测的方法控制多晶硅层13过刻蚀的结束条件。最后，可以视需要加入O2清理步骤，以去除残留的聚合物，同时冷却硅片，并去除SF6 留下的异味。
得到图形化的多晶硅层之后，如图6所示，通过离子注入，在第一有源区21上形成第一下拉晶体管PD1和第一控制晶体管PG1的源/漏端，在第二有源区22上形成第一上拉晶体管PU1的源/漏端，在第三有源区23上形成第二上拉晶体管PU2的源/漏端，在第四有源区24上形成第二控制晶体管PG2的源/漏端和第二下拉晶体管PD2的源/漏端。
综上所述，本发明提供一种SRAM及其制作方法，对应多晶硅层中间隙V的开口图形，经光阻层、SHB层和ODL层叠加而成的多层膜层结构传递到硬掩模层，多层膜层结构依次传递图形及尺寸，提高开口图形的解析度和保真度。通过硬掩模层各层重复曝光刻蚀的方法，实现间隙对应的开口图形的关键尺寸的精确控制，从而能对间隙的关键尺寸进行精确控制。再以硬掩模层为掩膜干法刻蚀多晶硅层，在多晶硅层中形成间隙，得到栅极。精确控制得到的最终的多晶硅层图形规则，避免过多刻蚀形成较尖形状；而且以硬掩模层为掩膜干法刻蚀多晶硅层，有硬掩模层的保护以及多晶硅层图形规则的情况下，避免了浅沟槽隔离区STI经湿法刻蚀造成深度方向的凹陷。相应的，降低了SRAM的阈值电压波动范围，降低了失调电压，提高了SRAM的良率。
在多晶硅层中形成间隙，多晶硅层由间隙断开，形成端部规则的图形，避免了相邻的多晶硅栅极之间形成尖头对尖头的形状，使相邻的多晶硅栅极之间的工艺窗口变大，降低工艺难度。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (8)
1.一种SRAM的制作方法，其特征在于，包括：
提供衬底，所述衬底包括依次排列的第一有源区、第二有源区、第三有源区和第四有源区；所述衬底上依次层叠形成有栅氧化层和多晶硅层；
在所述多晶硅层上形成硬掩模层，所述硬掩模层包括间隔分布的条状图形；
形成覆盖所述硬掩模层和所述多晶硅层的ODL层；
在所述ODL层上依次形成SHB层和图案化的光阻层，所述图案化的光阻层具有多个开口；
逐层刻蚀所述SHB层，所述ODL层和部分所述硬掩模层，将所述开口的图形传递，形成位于所述硬掩模层中的开口；
以形成开口后的硬掩模层为掩膜刻蚀所述多晶硅层，在所述多晶硅层中形成间隙，由所述间隙隔开的所述多晶硅层形成栅极；
其中，以形成所述开口后的所述硬掩模层为掩膜刻蚀所述多晶硅层，具体包括：
执行主刻蚀步骤，刻蚀暴露出的部分厚度的所述多晶硅层；
执行主刻蚀完后修饰刻蚀的步骤，将所述多晶硅层继续向下刻蚀至暴露出所述栅氧化层；
执行所述多晶硅层的过刻蚀步骤，使所述间隙底部的所述多晶硅层全部被刻蚀。
2.如权利要求1所述的SRAM的制作方法，其特征在于，逐层刻蚀所述SHB层，所述ODL层和部分所述硬掩模层，具体包括：
以所述图案化的光阻层为掩模刻蚀所述SHB层，将所述开口延伸至所述SHB层，暴露所述ODL层；
去除所述图案化的光阻层，以图形化后的所述SHB层为掩膜刻蚀所述ODL层，将所述开口延伸至所述ODL层；
以图形化后的所述SHB层和图形化后的所述ODL层为掩模刻蚀所述硬掩模层，将所述开口延伸至所述硬掩模层，暴露所述多晶硅层；刻蚀部分所述硬掩模层的过程中，所述SHB层被刻蚀完，所述ODL层部分被刻蚀；
去除剩余的所述ODL层。
3.如权利要求1所述的SRAM的制作方法，其特征在于，所述硬掩模层包括依次形成在所述多晶硅层上的第一氧化层、氮化硅层和第二氧化层。
4.如权利要求1所述的SRAM的制作方法，其特征在于，还包括：在所述第一有源区中形成第一下拉晶体管和第一控制晶体管，在所述第二有源区中形成第一上拉晶体管，在所述第三有源区中形成第二上拉晶体管，在所述第四有源区中形成第二控制晶体管和第二下拉晶体管。
5.如权利要求4所述的SRAM的制作方法，其特征在于，所述多晶硅层包括：间隔分布的第一多晶硅层和第二多晶硅层；多个间隔分布的条状硬掩模层分别用于形成所述第一多晶硅层和所述第二多晶硅层。
6.如权利要求5所述的SRAM的制作方法，其特征在于，所述间隙包括第一间隙、第二间隙、第三间隙和第四间隙；所述第一间隙用于将相邻的两个SRAM单元之间的所述第一多晶硅层断开；所述第二间隙用于将横跨所述第一控制晶体管和所述第二上拉晶体管的所述第二多晶硅层断开，以分别形成多晶硅二和多晶硅三；所述第一控制晶体管的栅极由所述多晶硅二形成，所述第二下拉晶体管和所述第二上拉晶体管的栅极由所述多晶硅三形成；所述第三间隙用于将相邻的两个SRAM单元之间的所述第二多晶硅层断开；所述第四间隙用于将横跨所述第一上拉晶体管和所述第二控制晶体管的所述第一多晶硅层断开，以分别形成多晶硅一和多晶硅四，所述第一下拉晶体管和所述第一上拉晶体管的栅极由所述多晶硅一形成，所述第二控制晶体管的栅极由所述多晶硅四形成。
7.如权利要求1所述的SRAM的制作方法，其特征在于，所述主刻蚀的刻蚀工艺包括：采用以SF6气体为主的刻蚀气体，加入辅助气体Cl2、He，压力为10毫托～30毫托，功率：450W～700W。
8.如权利要求1所述的SRAM的制作方法，其特征在于，所述过刻蚀的刻蚀工艺包括：采用以Cl2、HBr和O2为主的刻蚀气体，压力为10毫托～30毫托，功率：150 W～400W。
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