CN114420547B - 一种光阻层移除方法及半导体器件的制作方法 - Google Patents
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Abstract
本发明提供一种光阻层移除方法及半导体器件的制作方法，所述光阻层移除方法包括以下步骤：提供一半导体层；形成抗反射层于所述半导体层上；形成光阻层于所述抗反射层上；蚀刻所述光阻层和所述抗反射层，形成图案化的所述光阻层和所述抗反射层；以所述光阻层和所述抗反射层为掩膜，向所述半导体层植入离子；以及移除所述光阻层和所述抗反射层。通过本发明提供的一种光阻层移除方法及半导体器件的制作方法，能够解决光阻残留问题。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种光阻层移除方法及半导体器件的制作方法。
背景技术
静态随机存取存储器（Static Random-Access Memory，SRAM）是一种集成半导体器件，在SRAM的制作过程中，进行N型离子和P型离子植入后或者蚀刻后，需要移除光阻时，在光阻底部会由于拐角结构，出现光阻残留。残留的光阻会影响有源区，从而影响离子植入的效果。且在植入N型离子和P型离子后，在NMOS和PMOS相邻区域会存在交叉扩散。若直接调整光阻层中的特征尺寸，或者调整曝光条件，会使植入区域的特征尺寸产生非预设的增大，使得NMOS和PMOS相邻区域的交叉扩散更加严重，从而影响静态随机存取存储器的电学性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种光阻层移除方法及半导体器件的制作方法，以减少光阻残留，提升半导体器件的电学性能。
为实现上述目的及其他相关目的，本发明提供了一种光阻层移除方法，包括以下步骤：
一种光阻层移除方法，包括以下步骤：
提供一半导体层；
形成抗反射层于所述半导体层上；
形成光阻层于所述抗反射层上；
蚀刻所述光阻层和所述抗反射层，形成图案化的所述光阻层和所述抗反射层；
以所述光阻层和所述抗反射层为掩膜，向所述半导体层植入离子；以及
移除所述光阻层和所述抗反射层。
在本发明一实施例中，应用于设置在静态随机存取存储器中的多种光阻层布局结构。
一种半导体器件的制作方法，包括以下步骤：
提供一衬底；
所述衬底包括并排设置的多个类型不同的阱区，且每个所述阱区内包括至少一个有源区；
形成多晶硅层于所述有源区上；
在不同的所述阱区上，形成抗反射层于所述多晶硅层上；
形成光阻层于所述抗反射层上；
蚀刻位于不同的所述阱区上的所述光阻层和所述抗反射层；
向所述有源区植入离子；以及
移除所述光阻层和所述抗反射层。
在本发明一实施例中，所述半导体器件的制作方法还包括：
在形成所述多晶硅层前，在所述衬底上形成多个沟槽隔离结构；以及
在形成所述多晶硅层后，形成抗反射层于所述沟槽隔离结构上与所述多晶硅层上。
在本发明一实施例中，所述衬底上包括并排设置的第一阱区、第二阱区和第三阱区，所述第二阱区位于所述第一阱区和所述第三阱区之间，且所述第一阱区和第三阱区为第一类型阱区，所述第二阱区为第二类型阱区，其中，所述第一类型阱区与第二类型阱区的类型不同。
在本发明一实施例中，在蚀刻光阻层和所述抗反射层时，所述光阻层的宽度与所述抗反射层的宽度相等。
在本发明一实施例中，所述半导体器件的制作方法包括：在所述第二阱区上，形成光阻层于所述多晶硅层上，且所述光阻层的一侧延伸至所述第一阱区上，所述光阻层的另一侧延伸至所述第三阱区上。
在本发明一实施例中，所述光阻层一侧的延伸宽度为第一宽度，所述光阻层另一侧的延伸宽度为第二宽度，其中，所述第一宽度为所述第一阱区宽度的1/5~1/4，所述第二宽度所述第三阱区宽度的1/5~1/4，且所述第一宽度和所述第二宽度相等。
在本发明一实施例中，所述半导体器件的制作方法包括：蚀刻去除位于所述第一阱区上和所述第三阱区上的所述光阻层和所述抗反射层。
在本发明一实施例中，在蚀刻所述光阻层和所述抗反射层时，减薄所述光阻层至预设厚度。
在本发明一实施例中，所述抗反射层的厚度为50~100埃。
如上，本发明提供一种光阻层移除方法及半导体器件的制作方法，在多晶硅层和光阻层之间形成抗反射层，以消除光阻层的底部和多晶硅层的侧面区域的光阻残留。本发明增加光阻层的厚度和两侧的宽度，并结合电浆刻蚀，将光阻层增加的厚度和宽度去除，在消除多晶硅层和有源区上光阻残留的同时，还避免了光阻层对应特征尺寸的非预设增大，进而提升了设备的性能。本发明能够解决光阻残留问题，且不会影响离子注入有源区的浓度，改善了半导体器件的电学性能，且方法操作简单，容易推广至其他产品和工艺平台，并且还可以通过控制刻蚀时间，控制刻蚀光阻层的厚度和宽度，提高工作效率。
附图说明
图1显示为一种集成半导体器件的等效电路图。
图2显示为一种衬底布局图。
图3显示为一实施例中抗反射层和光阻层的示意图。
图4显示为一实施例中隔离沟槽的示意图。
图5显示为一实施例中另一隔离沟槽的示意图。
图6显示为一实施例中多晶硅层的示意图。
图7显示为一种半导体器件示意图。
图8显示为图7的A-A截面示意图。
图9显示为图7的B-B截面示意图。
图10显示为图7的C-C截面示意图。
图11显示为一种光阻层的示意图。
图12显示为另一种光阻层的示意图。
图13显示为植入离子示意图。
图14显示为去除光阻层和抗反射层的A-A处示意图。
图15显示为去除光阻层和抗反射层的C-C处示意图。
元件标号说明：
第一通道1；第二通道2；衬底100；第一阱区101；第二阱区102；第三阱区103；第一有源区201；第二有源区202；第三有源区203；第四有源区204；第一隔离沟槽110；第二隔离沟槽120；第三隔离沟槽130；第四隔离沟槽140；第五隔离沟槽150；填充体115；第一沟槽隔离结构110a；第二沟槽隔离结构120a；第三沟槽隔离结构130a；第四沟槽隔离结构140a；第五沟槽隔离结构150a；第一多晶硅层301；第二多晶硅层302；第三多晶硅层303；第四多晶硅层304；抗反射层400；抗反射层400a；抗反射层400b；光阻层500；光阻层500a；预设宽度W；预设厚度h；厚度h1；宽度W1；光阻层500b；第一宽度W21；第二宽度W22；增加厚度h2；PG1第一传输晶体管；PG2第二传输晶体管；PD1第一驱动晶体管；PD2第二驱动晶体管；PU1第一负载晶体管；PU2第二负载晶体管；BL读端口位线；BLB互补读端口位线；WL写端口字线；Vcc电源线；Vss接地线。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局也可能更为复杂。
请参阅图1和图2所示，本发明提供一种集成半导体器件，所述半导体集成器件例如为静态随机存取存储器，所述静态随机存取存储器的等效电路图如图1所示，包括驱动晶体管、负载晶体管、传输晶体管。其中，在本实施例中，驱动晶体管为例如2个，即第一驱动晶体管PD1和第二驱动晶体管PD2。负载晶体管为例如2个，即第一负载晶体管PU1和第二负载晶体管PU2。传输晶体管为例如2个，即第一传输晶体管PG1和第二传输晶体管PG2。
请参阅图1和图2所示，在本发明一实施例中，负载晶体管可以是PMOS晶体管，驱动晶体管可以是NMOS晶体管。负载晶体管和驱动晶体管电性连接，从而形成两个交叉锁存 互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，简称CMOS）反相器的触发器电路，使所述静态随机存取存储器的存储单元具有用于表示“0”和“1”的两个稳定状态。传输晶体管可以是NMOS晶体管，用于在读和写操作期间控制对所述存储单元的存取。其中，负载晶体管可以是电性连接在供电电压（Volt Current Condenser，简称Vcc）端和公共接地电压（Voltage Source Series，简称Vss）端之间的晶体管。在本实施例中，所述存储器包括例如2个负载晶体管，即第一负载晶体管PU1和第二负载晶体管PU2，且负载晶体管电性连接在供电电压端和公共接地电压端之间，以保障所述存储器的运行。
请参阅图1和图2所示，在本发明一实施中，第一负载晶体管PU1和第二负载晶体管PU2的源极电性连接于Vcc端，第一驱动晶体管PD1和第二驱动晶体管PD2的漏极电性连接于Vss端。第一负载晶体管PU1的漏极电性连接于第一传输晶体管PG1的源极、第一驱动晶体管PD1的源极，以及第二负载晶体管PU2的栅极。第二负载晶体管PU2的漏极电性连接于第二传输晶体管PG2的源极、第二驱动晶体管PD2的源极，以及第一负载晶体管PU1的栅极。其中，第一负载晶体管PU1的栅极和第一驱动晶体管PD1的栅极电性连接，第二负载晶体管PU2的栅极和第二驱动晶体管PD2的栅极电性连接。
请参阅图1和图2所示，在本发明一实施例中，第一传输晶体管PG1的漏极电性连接于读端口位线BL，第二传输晶体管PG2的漏极电性连接于互补读端口位线BLB。并且，第一传输晶体管PG1和第二传输晶体管PG2的栅极电性连接于写端口字线WL。其中，读端口位线BL、互补读端口位线BLB和写端口字线WL可以延伸到其他静态随机存取存储器（Static RandomAccess Memory，简称SRAM）单元和/或其他元件。
请参阅图3所示，在本发明的一个实施例中，提供一半导体层，所述半导体层包括衬底100。衬底100的材料可以为例如硅、锗、锗化硅、碳化硅、砷化镓、镓化铟或者其它III/V族化合物半导体。衬底100还可以包括半导体构成的多层结构，例如为绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅或者绝缘体上锗等。在本发明的一个实施例中，衬底100的材料为硅。
请参阅图3和图4所示，在本发明的一实施例中，在衬底100上依次形成抗反射层400和光阻层500，具体的，光阻层500形成于抗反射层400上，且抗反射层400和光阻层500的厚度比例可以是例如25:1。将通过曝光、显影后的抗反射层400和光阻层50作为掩膜，经过光刻，蚀刻衬底100，在衬底100上形成多个隔离沟槽。本发明不限定所述隔离沟槽的数量。在本实施例中，多个所述隔离沟槽包括第一隔离沟槽110、第二隔离沟槽120、第三隔离沟槽130、第四隔离沟槽140和第五隔离沟槽150。形成所述隔离沟槽后，去除抗反射层400和光阻层500。再通过气相沉积，在第一隔离沟槽110、第二隔离沟槽120、第三隔离沟槽130、第四隔离沟槽140和第五隔离沟槽150内沉积填充体115，以形成多个沟槽隔离结构。所述多个沟槽隔离结构包括第一沟槽隔离结构110a、第二沟槽隔离结构120a、第三沟槽隔离结构130a、第四沟槽隔离结构140a和第五沟槽隔离结构150a。其中，填充体115的材料可以是为二氧化硅、氮化硅、氮氧化硅、氟硅玻璃、未掺杂的硅盐酸玻璃、正硅酸四乙酯等等。
请参阅图5所示，在本发明的一个实施例中，向衬底100内注入不同的掺杂，形成多个阱区，且多个所述阱区呈并排设置。本发明不限定所述阱区的数量。在本实施例中，所述阱区为例如3个，即第一阱区101、第二阱区102和第三阱区103。在其他实施例中，所述阱区的数量也允许是例如4个、例如5个等等。在本实施例中，第一阱区101、第二阱区102和第三阱区103并排设置，且第二阱区102位于第一阱区101和第三阱区103之间。其中，相邻的所述阱区的类型不同。在本实施例中，第一阱区101和第三阱区103为相同类型的阱区，例如为P型阱区，第二阱区102为另一类型的阱区，例如为N型阱区。在其他实施例中，第一阱区101和第三阱区103也可以是N型阱区，而第二阱区102为P型阱区。
请参阅图2和图5所示，在本发明一实施例中，在所述阱区上，于相邻的所述沟槽隔离结构之间形成有源区。本发明不限定所述阱区上的有源区数量，在单一阱区内，所述有源区可以是例如1个、例如2个，也可以是例如3个等等。在本实施例中，第一阱区101上设置有第一有源区201、第二阱区102上设置有第二有源区202和第三有源区203，第三阱区103上设置有第四有源区204。第一有源区201、第二有源区202、第三有源区203和第四有源区204依次且并排设置。其中，第一有源区201位于第一沟槽隔离结构110a和第二沟槽隔离结构120a之间，第二有源区202位于第二沟槽隔离结构120a和第三沟槽隔离结构130a之间，第三有源区203位于第三沟槽隔离结构130a和第四沟槽隔离结构140a之间，第四有源区204位于第四沟槽隔离结构140a和第五隔沟槽隔离结构150a之间。其中，如图2所示，衬底100表面的几何中心点为Q点。第一有源区201和第四有源区204关于所述Q点呈中心对称。第二有源区202和第三有源区203关于所述Q点呈中心对称。
请参阅图2和图6所示，在发明的一个实施例中，所述半导体层还包括多晶硅层。于衬底100上沉积多晶硅，并蚀刻沉积的多晶硅，形成多个多晶硅层。其中，多个所述多晶硅层并排设置，且所述多晶硅层设置在所述有源区上。在本实施例中，所述多晶硅层包括第一多晶硅层301、第二多晶硅层302、第三多晶硅层303和第四多晶硅层304。其中，第一多晶硅层301形成于第一有源区201、第二有源区202和第三有源区203上，第二多晶硅层302形成于第四有源区204上，第三多晶硅层303形成于第一有源区201上，第四多晶硅层304形成于第二有源区202、第三有源区203和第四有源区204上。其中，如图2所示，衬底100表面的几何中心点为Q点。第一多晶硅层301和第四多晶硅层304关于所述Q点呈中心对称。第二多晶硅层302和第三多晶硅层303关于所述Q点呈中心对称。
请参阅图7和图8所示，在本发明的一实施例中，在第二阱区102上，沉积形成抗反射层400a于所述多晶硅层上，且抗反射层400a的一侧延伸至所述第一阱区101上，抗反射层400a的另一侧延伸至第三阱区103上。其中，抗反射层400a为可显影材质。在本发明中，抗反射层400a的厚度为固定值，以便于提升工艺的一致性，或抗反射层400a的厚度根据所述多晶硅层的厚度设置，以便于抗反射层400a的厚度既不会过大亦不会过小。抗反射层400a的厚度过大不易被显影掉，抗反射层400a的厚度过小则不能阻挡光阻残留。在本实施例中，抗反射层400a的厚度为例如50~100埃。在其他实施例中，抗反射层400a的厚度可以与所述多晶硅层的厚度相等，且不限于此。
请参阅图6-图8所示，在本发明的一实施例中，以A-A处的剖视图为例，抗反射层400a的一侧设置于第一多晶硅层301上，且向第一阱区101延伸。抗反射层400a的另一侧设置于第四沟槽隔离结构140a上，并且连接于第一多晶硅层301的侧壁和第二多晶硅层302的侧壁。其中，在第一多晶硅层301和第二多晶硅层302之间形成有第一通道1，且第一通道1的截面宽度小于第四沟槽隔离结构140a的截面宽度。抗反射层400a的一侧设置于第一通道1内，且覆盖第一通道1的壁面。
请参阅图7和图9所示，在本发明的一实施例中，以B-B处的剖视图为例，抗反射层400a设置于第二有源区202和第三有源区203上。抗反射层400a的一侧向第一阱区101延伸，且与第一有源区201不干涉。抗反射层400a的另一侧向第三阱区101延伸，且与第四有源区204不干涉。
请参阅图7和图10所示，在本发明的一实施例中，以C-C处的剖视图为例，抗反射层400a的一侧设置于第四多晶硅层304上，且向第三阱区103延伸。抗反射层400的另一侧设置于第二沟槽隔离结构120a上，并且连接于第三多晶硅层303的侧壁和第四多晶硅层304的侧壁。在本实施例中，C-C处的剖视图与A-A处的剖视图为对称结构。其中，如图2所示，第三多晶硅层303和第四多晶硅层304之间形成有第二通道2（图10中未标注），第二通道2与第一通道1关于所述Q点呈中心对称。第二通道2的截面宽度小于第二沟槽隔离结构120a的截面宽度。其中，抗反射层400a的一侧设置于第二通道2内，且覆盖第二通道2的壁面。
请参阅图11和图12所示，在本发明的一实施例中，于抗反射层400a上沉积或旋涂光阻材料例如光刻胶，再对所述光刻胶进行抛光平坦，并通过曝光设备和显影液依次处理所述光刻胶，以形成光阻层500a于抗反射层400a上。其中，光阻层500a的一侧延伸于第一通道1和第二通道2（图中未标注）内。在光阻层500a和有源区之间，以及光阻层500a和所述多晶硅层之间设置抗反射层400a，能够避免在所述多晶硅层的侧壁上形成光阻残留。其中，以A-A处的剖视图为例，形成的光阻层500a的厚度为h1，宽度为W1。根据要进行的工艺步骤，例如向所述有源区内注入离子，预先设定刻蚀光阻层的预设厚度h和预设宽度W，以便于调整离子注入的角度、深度等，以提高离子注入的效率及质量。其中，形成的光阻层500a的厚度大于预设厚度h，即h1＞h。并且，光阻层500a的厚度相较于预设厚度h，增加的厚度为第一厚度h2，即h2=h1-h。第一厚度h2大于等于光阻层500a在后续宽度刻蚀过程中的减薄量。其中，形成的光阻层500a的宽度W1大于预设宽度W，即W1＞W。本发明调整光阻层500a的宽度，以解决在NMOS和PMOS相邻区域发生交叉扩散时，器件的特征尺寸产生非预设性增大的问题，进而提升静态随机存取存储器的电学性能。因此，本发明所提供的光阻层移除方法，能降低半导体的特征尺寸非预设性增大对半导体器件性能的影响，其中的半导体器件例如是静态随机存取存储器。
请参阅图11-图13所示，在本发明的一实施例中，在本实施例中，形成光阻层500a时，在预设宽度W的基础上，延伸光阻层500a的一侧至第一阱区101上，此延伸部分的宽度设置为第一宽度W21。延伸光阻层500a的另一侧至第三阱区103上，此延伸部分的宽度设置为第二宽度W22。在本实施例中，光阻层500a的涂覆宽度W1为光阻层的预设宽度W和两侧的延伸宽度之和，即W1=W+W21+W22。其中，光阻层500a的预设宽度W小于等于第二阱区102的宽度。在本实施例中，第一宽度W21可以是第一阱区101宽度的1/5~1/4，第二宽度W22可以是第三阱区103宽度的1/5~1/4，并且第一宽度W21与第二宽度W22相等，即W21=W22。以C-C处的剖视图为例，在C-C处的刻蚀图案与A-A处的刻蚀图案为关于Q点（图2示出）的对称结构。光阻层500a和厚度和宽度均大于预设尺寸。以B-B处的剖视图为例，在B-B处虽不设置所述多晶硅层，但光阻层500a和厚度和宽度均大于预设尺寸。
请参阅图11和图12所示，在本发明的一个实施例中，刻蚀光阻层500a和抗反射层400a，并减薄光阻层500a，使W21=0、W22=0，h2=0，从而形成光阻层500b和抗反射层400b。其中，光阻层500b的厚度为h，宽度为W。蚀刻光阻层500a和抗反射层400a，以形成适合离子注入的掩膜结构。光阻层500a和抗反射层400a的减宽，以及光阻层500a的减薄，也有利于解决分步提前处理部分光阻，例如第二多晶硅层302的侧壁上的光阻，以减少光阻残留。通过刻蚀工艺，刻蚀光阻层500a以及抗反射层400a。具体的所述刻蚀工艺为干法刻蚀，利用气态中产生的等离子体，通过经光刻而开出的掩蔽层窗口，与暴露于等离子中的晶圆进行的物理和化学反应，刻蚀掉晶圆上暴露的表面材料。具体的，例如为电浆刻蚀，以抗反射层400a作为刻蚀停止层，以保护半导体中的硅和二氧化硅。
请参阅图11和图12所示，在本发明的一实施例中，在整个制程中，抗反射层400a的宽度与光阻层500a的宽度始终保持一致，以便于消除所述多晶硅表层和所述多晶硅层的侧壁上的光阻残留。即，抗反射层400a的宽度与光阻层500a的宽度相等，且同步变化。在沉积光阻层500a后，需要对光阻层500a进行刻蚀，以形成光阻层500b。光阻层500b的尺寸要与预设尺寸一致，以便于后续注入离子。因此，本实施例中，提升光阻层500a的宽度和厚度，以降低在形成光阻层500b中的光刻胶损耗。并且，形成覆盖第一通道1壁面的抗反射层400b也有利于减少多晶硅层侧壁上的光阻残留。在本实施例中，第一宽度W21和第二宽度W22也可以理解为，在预先设定抗反射层400宽度的基础上，通过在抗反射层400的两侧，增加第一宽度W21的抗反射层400和第二宽度W22的抗反射层400，以弥补在刻蚀时的抗反射层400a的宽度减小。其中，在其他实施例中，光阻层500b和抗反射层400b的设置，也可应用于光刻过程。
请参阅图11和图12所示，在本发明一实施例中，利用例如电浆刻蚀，蚀刻光阻层500a的表面，蚀刻厚度为h2。并利用例如电浆刻蚀，刻蚀光阻层500a的两侧，一侧刻蚀宽度为第一宽度W21，另一侧的刻蚀宽度为第二宽度W22。电浆刻蚀以第一多晶硅301和第四沟槽隔离结构140a为蚀刻停止层，从而形成光阻层500b和抗反射层400b。更具体的，通过控制电浆刻蚀的时间，以准确刻蚀调整光阻层500a的厚度和宽度。为了准确通过控制电浆刻蚀的时间，可以通过大量的验证实验获取刻蚀光阻层500a的最佳参数。实验验证可以是改变光阻层500a的厚度，并通过电浆刻蚀，改变蚀刻的时间，对刻蚀得到的光阻层500a进行检测，以获得电浆刻蚀的最佳参数。其中，刻蚀时间可以是例如10s、例如20s和例如30s，且不限于此。在完成刻蚀后，可以对光阻层500a直接检测和切片检测，并对光阻层500a进行光学深度测量以及特征尺寸测量，将与光阻层500a厚度相关的数据进行收集整理。最后将数据进行对比分析验证，以达到通过控制电浆刻蚀的时间，调整光阻层500a的厚度和宽度。
请参阅图1、图2和图13所示，在本发明的一个实施例中，以光阻层500b和抗反射层400b为掩膜，向所述有源区植入离子，以形成漏极和源极，再去除光阻层500b和抗反射层400b。并且，以光阻层500b和抗反射层400b为掩膜，也可以将光阻层500b转移至例如第一多晶硅层301上，形成栅极，从而形成例如第一负载晶体管PU1。进一步的，通过上述方法还可以获取第一驱动晶体管PD1、第二驱动晶体管PD2、第二负载晶体管PU2、第一传输晶体管PG1和第二传输晶体管PG2等等。形成半导体器件后，于所述多晶硅层上继续设置金属互连结构，以连接所述驱动晶体管、所述负载晶体管和所述传输晶体管，从而形成图1中的电路结构。
请参阅图11和图12、图14和图15所示，在本发明一实施例中，去除光阻层500b和抗反射层400b时，可以先去除光阻层500b再去除抗反射层400b，其他实施例中，光阻层500b和抗反射层400b可以一同去除。以光阻层500b和抗反射层400b为掩膜，刻蚀半导体层，完成刻蚀后，去除光阻层500b和抗反射层400b，在所述多晶硅层的表层和侧壁，不会存在光阻残留。
请参阅图2、图14和图15所示，本发明提供的光阻层移除方法和形成半导体器件的制作方法不限于本实施例图2所提供的布局方式。本发明所提供的光阻层移除方法也适用于其他本发明相似的布局方式。其中，如图8和图14所示，以A-A处的剖视图为例，移除光阻层500b和抗反射层400b后的多晶硅层结构如图14所示。以C-C处的剖视图为例，移除光阻层500b和抗反射层400b后的多晶硅层结构如图15所示。其中，在第一通道1内，第一多晶硅层301和第二多晶硅层302的侧壁上无光阻残留。在第二通道2内，第三多晶硅层303和第四多晶硅层304的侧壁上无光阻残留。并且，所述多晶硅层的表面也不会有光阻残留。
本发明提供了一种光阻层的移除方法以及一种半导体器件的制作方法，解决了在进行离子注入和进行多晶硅刻蚀等过程后，光阻存在残留的问题。本发明在光阻层上形成一种抗反射的涂层，即抗反射层400b。若是直接进行光阻刻蚀以及在光阻顶部设置抗反射涂覆材料，光阻层500b的底部，即多晶硅层表面与栅极侧面等较特别的区域，可能存在刻蚀也无法去除干净的状况，依然会有光阻残留。而在本发明中，设置的抗反射层400b较光阻层500b更易去除，通过显影加刻蚀能够将抗反射层400b去除干净，从而更好地将NMOS和PMOS相邻区域的交叉扩散控制在安全区间，并增加半导体器件量产的可控可调节窗口。且本发明提供的光阻层移除方法，应用于设置在静态随机存取存储器中的多种光阻层布局结构，例如是本发明中与图8-图10对应的A-A处剖视图的布局类型，也可以是本发明中B-B处剖视图的布局类型、本发明中C-C处剖视图的布局类型。以上布局方式也可组合设置于同一器件中。其中，图8-图10仅为示意图，与本发明所提供的上述布局相似的布局类型也适用于本方法。
综上所述，本发明能够解决光阻残留问题，且不会影响离子注入有源区的浓度，能够改善半导体器件的电学性能，且方法操作简单，容易推广至其他产品和工艺平台，并且还可以通过控制刻蚀时间，控制刻蚀光阻层的厚度和宽度，提高光刻的工作效率。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种光阻层移除方法，其特征在于，包括以下步骤：
提供一半导体层，所述半导体层包括衬底，所述衬底包括并排设置的多个类型不同的阱区，且每个所述阱区上包括至少一个有源区，所述衬底上包括并排设置的第一阱区、第二阱区和第三阱区，所述第二阱区位于所述第一阱区和所述第三阱区之间，且所述第一阱区和第三阱区为第一类型阱区，所述第二阱区为第二类型阱区，其中，所述第一类型阱区与第二类型阱区的类型不同；
形成抗反射层于所述半导体层上；
形成光阻层于所述抗反射层上；
蚀刻所述光阻层和所述抗反射层，形成图案化的所述光阻层和所述抗反射层；
以所述光阻层和所述抗反射层为掩膜，向所述半导体层植入离子；以及
移除所述光阻层和所述抗反射层；
其中，所述半导体层包括多晶硅层，在所述第二阱区内，形成光阻层于所述多晶硅层上，且所述光阻层的一侧延伸至所述第一阱区内，所述光阻层的另一侧延伸至所述第三阱区内；
其中，所述光阻层一侧的延伸宽度为第一宽度，所述光阻层另一侧的延伸宽度为第二宽度，其中，所述第一宽度为所述第一阱区宽度的1/5~1/4，所述第二宽度为所述第三阱区宽度的1/5~1/4，且所述第一宽度和所述第二宽度相等。
2.根据权利要求1所述的一种光阻层移除方法，其特征在于，应用于设置在静态随机存取存储器中的多种光阻层布局结构。
3.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供一衬底；
所述衬底包括并排设置的多个类型不同的阱区，且每个所述阱区上包括至少一个有源区，所述衬底上包括并排设置的第一阱区、第二阱区和第三阱区，所述第二阱区位于所述第一阱区和所述第三阱区之间，且所述第一阱区和第三阱区为第一类型阱区，所述第二阱区为第二类型阱区，其中，所述第一类型阱区与第二类型阱区的类型不同；
形成多晶硅层于所述有源区上；
在不同的所述阱区内，形成抗反射层于所述多晶硅层上；
形成光阻层于所述抗反射层上；
蚀刻位于不同的所述阱区内的所述光阻层和所述抗反射层；
向所述有源区植入离子；以及
移除所述光阻层和所述抗反射层；
其中，所述半导体器件的制作方法包括：在所述第二阱区内，形成光阻层于所述多晶硅层上，且所述光阻层的一侧延伸至所述第一阱区内，所述光阻层的另一侧延伸至所述第三阱区内，所述光阻层一侧的延伸宽度为第一宽度，所述光阻层另一侧的延伸宽度为第二宽度，其中，所述第一宽度为所述第一阱区宽度的1/5~1/4，所述第二宽度为所述第三阱区宽度的1/5~1/4，且所述第一宽度和所述第二宽度相等。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述半导体器件的制作方法还包括：
在形成所述多晶硅层前，在所述衬底上形成多个沟槽隔离结构；以及
在形成所述多晶硅层后，形成抗反射层于所述沟槽隔离结构上与所述多晶硅层上。
5.根据权利要求3所述的半导体器件的制作方法，其特征在于，在蚀刻光阻层和所述抗反射层时，所述光阻层的宽度与所述抗反射层的宽度相等。
6.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：蚀刻去除位于所述第一阱区内和所述第三阱区内的所述光阻层和所述抗反射层。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，在蚀刻所述光阻层和所述抗反射层时，减薄所述光阻层至预设厚度。
8.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述抗反射层的厚度为50~100埃。
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