CN115020226B - 一种半导体结构的制造方法及半导体结构 - Google Patents

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Abstract

本发明公开了一种半导体结构的制造方法及半导体结构，属于半导体技术领域，且所述半导体结构的制造方法包括以下步骤：提供一衬底，且所述衬底中包括第一类型掺杂区和第二类型掺杂区；在所述衬底上形成多晶硅层；向所述多晶硅层中植入第一离子，在所述多晶硅层内形成阻挡层，且所述阻挡层位于所述多晶硅层靠近所述衬底的一侧；在所述多晶硅层上形成光阻层，且所述光阻层覆盖所述第一类型掺杂区上的所述多晶硅层；以所述光阻层为掩膜，向所述多晶硅层中植入第一离子，在所述多晶硅层内形成阻挡区；以所述光阻层为掩膜，向所述阻挡区中植入第二离子。通过本发明提供的一种半导体结构的制造方法，可提高半导体结构的性能。

Description

一种半导体结构的制造方法及半导体结构
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构的制造方法及半导体结构。
背景技术
在形成半导体器件或半导体集成器件时，会对衬底上的多晶硅层进行同类型的离子掺杂，形成掺杂的栅极，用于增加半导体器件的导电性能。
但是在多晶硅层中植入离子时，由于离子植入浓度和同类型离子聚集的影响，会导致多晶硅层的晶粒增大，进而导致晶格同向及顺向。在后续形成源极掺杂区和漏极掺杂区，需要进行离子植入时，离子易打进栅极下方的沟道中，造成器件失效。且在后续的制程工艺中，会经过多次高温炉管处理，易导致打入的离子产生严重的交叉扩散现象，进而影响半导体结构的电性能。
发明内容
本发明的目的在于提供一种半导体结构的制造方法及半导体结构，通过本发明提供的一种半导体结构的制造方法及半导体结构，可减小掺杂的离子对多晶硅的影响，进而提高半导体器件的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构的制造方法，至少包括以下步骤：
提供一衬底，且所述衬底中包括第一类型掺杂区和第二类型掺杂区；
在所述衬底上形成多晶硅层；
向所述多晶硅层中植入第一离子，在所述多晶硅层内形成阻挡层，且所述阻挡层位于所述多晶硅层靠近所述衬底的一侧；
在所述多晶硅层上形成光阻层，且所述光阻层覆盖所述第一类型掺杂区上的所述多晶硅层；
以所述光阻层为掩膜，向所述多晶硅层中植入第一离子，在所述多晶硅层内形成阻挡区；以及
以所述光阻层为掩膜，向所述阻挡区中植入第二离子。
在本发明一实施例中，所述第一离子为硅离子。
在本发明一实施例中，在形成所述阻挡层时，所述第一离子的注入方向与所述多晶硅层表面垂直。
在本发明一实施例中，形成所述阻挡区的方法包括以下步骤：
以所述光阻层为掩膜，以第一角度向所述多晶硅层中植入第一离子；以及
以第二角度向所述多晶硅层中植入第一离子。
在本发明一实施例中，所述第一角度与所述第二角度互补，且所述第一角度的范围为30˚~60˚，对应所述第二角度的范围为150˚~120˚。
在本发明一实施例中，所述阻挡区横向延伸至所述光阻层底部的所述多晶硅层中。
在本发明一实施例中，所述第二离子为磷离子。
在本发明一实施例中，在向所述阻挡区植入所述第二离子后，所述半导体结构的制造方法还包括：对所述多晶硅层进行高温退火。
在本发明一实施例中，所述半导体结构的制造方法还包括：在所述衬底上形成第一浅沟槽隔离结构和第二浅沟槽隔离结构，其中，所述第一浅沟槽结构位于所述第一类型掺杂区和所述第二类型掺杂区之间，所述第二浅沟槽结构位于相邻的所述第一类型掺杂区或相邻的所述第二类型掺杂区之间。
在本发明一实施例中，所述第一浅沟槽隔离结构的宽度大于所述第二浅沟槽隔离结构的宽度。
本发明还提供一种半导体结构，使用如上所述任意一项所述半导体结构的制造方法制成，且所述半导体结构包括：两个驱动晶体管、两个负载晶体管和两个传输晶体管，且所述两个驱动晶体管、两个负载晶体管和两个传输晶体管的栅极由所述多晶硅层蚀刻而成。
如上所述，通过本发明提供的一种半导体结构的制造方法及半导体结构，在预非晶植入形成阻挡区后，预掺杂离子将被包裹在阻挡区内，经过高温退火工艺后，使得预掺杂的离子与硅离子重组，分布更均匀，所打入的离子已与硅重组固定在多晶硅结构中。同时预非晶植入效应会消失，在进行后续涉及高温的工艺时，所植入预掺杂离子的交叉扩散效应会大大降低，使得相邻区域的半导体器件电性能不受到影响，从而使得版图对称的半导体结构更加优化，进而提升产品的稳定性及良率。且由于预非晶植入所植入的硅离子会在一定程度上将晶粒进行冲击破坏，再经高温退火，使得打入掺杂离子及硅离子活化以及离子重组并修复晶格，不仅使得掺杂分布更加均匀，将掺杂离子锁定在多晶硅结构中，而且使得原有多晶硅层中的晶粒优化，从而在后续的离子植入中，能够起到防止离子隧穿，进入沟道的问题，确保器件的可靠性，大大改善器件的良率。且本发明提供的半导体器件的制造方法能够利用现有量产设备即可完成，工艺流程可靠易操作执行，成本经济节约，能够很好的提升产品整体性能及良率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为在衬底上形成垫氧化层和垫氮化层的结构示意图。
图2为形成浅沟槽的结构示意图。
图3为形成浅沟槽隔离结构的结构示意图。
图4为形成掺杂区的结构示意图。
图5为形成多晶硅层的结构示意图。
图6为形成阻挡层的结构示意图。
图7为形成光阻层的示意图。
图8为以第一角度A向多晶硅层植入第一离子的结构示意图。
图9为以第二角度B向多晶硅层植入第一离子的结构示意图。
图10为向多晶硅层植入第二离子的结构示意图。
图11为掺杂的多晶硅层的结构示意图。
图12为一种集成半导体器件等效线路图。
图13为一种集成半导体器件的结构示意图。
标号说明：
100衬底；101垫氧化层；102垫氮化层；1031第一浅沟槽；1032第二浅沟槽；1041第一浅沟槽隔离结构；1042第二浅沟槽隔离结构；1051第一类型掺杂区；1052第二类型掺杂区；110栅氧化层；106多晶硅层；107阻挡层；108光阻层；109阻挡区，A第一角度；B第二角度；W1第一宽度；W2第二宽度；PD1第一驱动晶体管；PD2第二驱动晶体管；PG1第一传输晶体管；PG2第二传输晶体管；PU1第一负载晶体管；PU2第二负载晶体管；Vcc电源线；Vss接地线；BL读端口位线；BLB互补读端口位线；WL写端口字线。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
一些半导体结构，例如半导体集成器件具有高度对称的版图结构。在这些半导体结构中，衬底上设置有多个半导体器件。依据版图设计，同一类型的器件可以位于同一的掺杂区上，也可位于同一类型的不同掺杂区上。在衬底上，相邻的掺杂区之间使用浅沟槽隔离结构隔离。在衬底上设置有图案化的多晶硅层，以形成栅极结构。栅极结构可为单个半导体器件的栅极，也可为多个相互连接的半导体器件的栅极。
在半导体结构的多晶硅层中，需要进行离子掺杂，以增加半导体结构的导电性能。但在高度对称的半导体集成器件制程中，工艺精度易影响半导体集成器件中每个半导体器件的性能，例如包括温度、离子植入量等。易出现两个对称的半导体器件差异较大，进而影响半导体集成器件的良率。且在离子植入过程中，植入离子的分部，植入离子与多晶硅层中原子的结合程度，以及离子交叉扩散的现象都会影响到半导体结构的性能。在本发明一实施例中，提供一种半导体结构的制作方法，可提高半导体器件和半导体集成器件的性能及良率。
请参阅图1所示，在本发明一实施例中，在制作所述半导体结构时，首先提供一衬底100。本发明并不限制衬底100的材料以及厚度。该衬底100可以为单晶硅（Si）、单晶锗（Ge）、硅锗（GeSi）或碳化硅（SiC），也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）。或者还可以为其它的材料，例如砷化镓等III~V族化合物。根据器件的实际需求，可以选择合适的半导体材料作为衬底。在本实施例中，衬底100例如为单晶硅衬底。
请参阅图1和图2所示，在本发明一实施例中，在获取衬底100后，在衬底100上形成多个浅沟槽隔离结构，以隔离相邻的掺杂区。在本实施例中，可在本实施例中，在形成浅沟槽前，还可以在衬底100上形成垫氧化层101和垫氮化层102。
请参阅图1所示，在本发明一实施例中，可先对衬底100表面进行清洗，以去除衬底100表面的杂质，再在衬底100上形成垫氧化层101。垫氧化层101例如为致密的氧化硅等材料，例如可以通过热氧化法、原位水汽生长法或化学气相沉积等方法在衬底100上形成垫氧化层101。在本实施例中，将清洗后的衬底100放入例如为900℃～1150℃温度下的炉管内，向炉管内通入氧气，衬底100与氧气在高温下反应，生成致密的垫氧化层101。且垫氧化层101的厚度例如为5nm~15nm，具体例如6nm、8nm、10nm或14nm等。
请参阅图1所示，在本发明一实施例中，在垫氧化层101形成后，在垫氧化层101上形成垫氮化层102，垫氮化层102例如为氮化硅或氮化硅和氧化硅的混合物等，在本实施例中，垫氮化层102例如为氮化硅。其中，垫氧化层101作为缓冲层可以改善衬底100与垫氮化层102之间的应力。其中，垫氮化层102的厚度例如为40nm~120nm，具体例如为60nm、80nm、100nm或120nm等。垫氮化层102可以在刻蚀浅沟槽的过程中，保护衬底100不受损害。
请参阅图1至图4所示，在本发明一实施例中，在形成垫氧化层101和垫氮化层102后，在衬底100上形成浅沟槽。具体地，可在垫氮化层102形成光阻层（图中未显示），通过曝光显影等工艺，形成图案化光阻层，以用于定义浅沟槽的位置。以该图案化光阻层为掩模，利用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合等刻蚀方式定量地去除位于图案化光阻层下的垫氮化层102、垫氧化层101和部分衬底100，得到浅沟槽。在本实施例中，浅沟槽包括位于第一类型掺杂区1051和第二类型掺杂区1052之间的第一浅沟槽1031，以及位于同类型掺杂区之间(相邻的第一类型掺杂区1051之间和相邻的第二类型掺杂区1052之间)的第二浅沟槽1032，且第一浅沟槽1031的第一宽度W1大于第二浅沟槽1032的第二宽度W2。
请参阅图2和图3所示，在本发明一实施例中，在形成浅沟槽隔离后，移除垫氮化层102和垫氧化层101。因垫氮化层102和垫氧化层101的材质不同，去除垫氮化层102和垫氧化层101的工艺可分一次或两次进行。在本实施例中，可以采用干法刻蚀，利用CF4和CHF3的混合气体通过一次刻蚀工艺去除垫氮化层102和垫氧化层101。在其他实施例中，也可以采用湿法刻蚀分两次进行，比如采用温度范围在140℃～200℃之间的热磷酸刻蚀垫氮化层102，采用浓度在1％～10％之间的氢氟酸刻蚀垫氧化层101。
请参阅图2和图3所示，在本发明一实施例中，在形成浅沟槽后，可在浅沟槽内沉积隔离介质，且隔离介质例如为氧化硅等绝缘物质。具体可将衬底100放在腔体内，然后向腔体内通入含硅前驱体和含氧前驱体，然后进行退火，使得含硅前驱体和含氧前驱体形成等离子体，然后进行反应，在沟槽105内形成介质层。在本实施例中，含硅前驱体可以为正硅酸乙酯，含氧前驱体可以为臭氧，含氧前躯体和含硅前驱体的流量比例可以大于20：1。
请参阅图2至图4所示，在本发明一实施例中，在隔离介质沉积完成后，可先对隔离介质和垫氮化层102和垫氧化层101进行刻蚀，再通过化学机械抛光（Chemical MechanicalPolishing，CMP）等平坦化工艺以将隔离介质和衬底100的顶部位于同一平面，进而形成多个浅沟槽隔离结构，且浅沟槽隔离结构与衬底100的表面齐平。在本实施例中，浅沟槽隔离结构包括位于第一浅沟槽1031内的第一浅沟槽隔离结构1041，以及位于第二浅沟槽1032内的第二浅沟槽隔离结构1042。较宽的第一浅沟槽隔离结构1041用于隔离第一类型掺杂区1051和第二类型掺杂区1052，较窄的第二浅沟槽隔离结构1042用于隔离同类型的第一类型掺杂区1051或第二类型掺杂区1052。
请参阅图3和图4所示，在本发明一实施例中，在形成浅沟槽隔离结构后，在衬底100中植入离子，以形成第一类型掺杂区1051和第二类型掺杂区1052。其中，第一类型掺杂区1051和第二类型掺杂区1052的排布以具体半导体集成器件的需求排布，在此不多做限定。在本发明一实施例中，例如2个第一类型掺杂区1051和例如2个第二类型掺杂区1052交替排列。
请参阅图4所示，在本发明一实施例中，第一类型掺杂区1051例如为P型掺杂区，第二类型掺杂区1052例如为N型掺杂区。在本实施例中，在形成第一类型掺杂区1051时，可在第二类型掺杂区1052上形成图案化光阻层（图中未显示）。并以该图案化光阻层为掩膜，向衬底100中植入第一类型离子，以形成第一类型掺杂区1051。第一类型离子为具有三个价电子的离子，例如可以为硼离子。当硼离子替换硅原子时，向晶体的价带提供一个带正电的空穴，从而形成P型掺杂区。在形成第二类型掺杂区1052时，可在第一类型掺杂区1051上形成图案化光阻层（图中未显示）。并以该图案化光阻层为掩膜，向衬底100中植入第二类型离子，以形成第二类型掺杂区1052。第二类型离子为具有五个价电子的离子，例如可以为磷离子或砷离子。当磷离子替换硅原子时，向晶体的价带提供一个带负电的电子，从而形成N型掺杂区。
请参阅图3和图4所示，在其他实施例中，第一类型掺杂区1051也可以为N型掺杂区，第二类型掺杂区1052也可为P型掺杂区，本发明对此不多做限定。
请参阅图4和图5所示，在本发明一实施例中，在形成第一类型掺杂区1051和第二类型掺杂区1052后，在衬底100上形成栅氧化层110。该栅氧化层110覆盖衬底100，栅氧化层110的材料可以包括但不仅限于氧化硅或氮氧化硅。在本实施例中，可例如通过热氧化生长法形成栅氧化层110，例如在热氧化环境下氧化亚氮对衬底100进行氧化，在衬底100上形成栅氧化层110。其中，栅氧化层110的厚度可以根据实际需要进行设定，例如为2nm~18nm。
请参阅图5所示，在本发明一实施例中，在形成栅氧化层110后，在栅氧化层110上形成多晶硅层106。在本实施例中，例如通过低压化学气相沉积法沉积多晶硅层106，且反应气体包括SiH4或Si2H6。在形成多晶硅层106的过程中，为提高形成的多晶硅层106的均匀性，还可以在反应气体中加入N2。在本申请一具体实施例中，形成多晶硅层106时的反应温度为700℃~740℃，反应腔室的压力为200T~300T，反应时间为10S~50S。且可通过调整反应的时间，控制形成的多晶硅层106的厚度。
请参阅图6所示，在本发明一实施例中，在形成多晶硅层106后，向多晶硅层106中植入第一离子，在多晶硅层106内形成阻挡层107。其中，阻挡层107位于多晶硅层106内，且位于多晶硅层106靠近衬底100的一侧。具体的，第一离子为硅离子，且硅离子的植入剂量的范围例如为8×1014atoms/cm2~8×1015atoms/cm2，又例如为1.5×1015atoms/cm2，2×1015atoms/cm2或3×1015atoms/cm2。硅离子植入时的加速能量为例如12KeV~18KeV，又例如为14KeV、15KeV或16KeV。
请参阅图6所示，在本发明一实施例中，第一离子的植入方向垂直于多晶硅层106表面，第一离子的植入方向具体可如图6中的箭头所示。此时，植入的硅离子穿过多晶硅层106，在多晶硅层106靠近衬底100的一侧形成硅的预非晶层，即形成阻挡层107。阻挡层107可防止后期植入的离子扩散至衬底100中。且在离子由多晶硅层106的表面运动至多晶硅层106靠近衬底100一侧时，植入的第一离子会撞击多晶硅层106中的晶粒，使得多晶硅层106中的晶粒变小，进而使得晶粒之间的间隙变小。进一步的，晶粒之间较小的间隙可防止后期植入的离子进入衬底100。故在多晶硅层106中植入硅离子，并在多晶硅层106中形成阻挡层107，以改善半导体结构的电学性能，提升可靠性和良率。
请参阅图4、图6、图7和图9所示，在本发明一实施例中，在多晶硅层106中形成阻挡层107后，在多晶硅层106上形成光阻层108，且光阻层108覆盖第一类型掺杂区1051。具体的，通过在多晶硅层106上涂覆光刻胶，并采用碱性溶液湿法去除或采用干法的灰化工艺(ashing)去除需要形成的沟槽隔离结构上方的光刻胶，使涂覆的光刻胶图案化，以形成图案化的光阻层108，图案化的光阻层108用于定义阻挡区109的位置。
请一并参阅图4和图7所示，在本发明一实施例中，光阻层108覆盖第一类型掺杂区1051，以及靠近第一类型掺杂区1051的部分第一浅沟槽隔离结构1041，而开口暴露出第二类型掺杂区1052，以及靠近第二类型掺杂区1052的部分第一浅沟槽隔离结构1041。具体的，光阻层108覆盖靠近第一类型掺杂区1051例如二分之一宽度的第一浅沟槽隔离结构1041，开口暴露出靠近第二类型掺杂区1052例如二分之一宽度的第二浅沟槽隔离结构1042。可保证第第一类型掺杂区1051上的多晶硅层106被完全覆盖，且第二类型掺杂区1052上的多晶硅层106在后续的离子植入过程中被植入第二离子。
请参阅图8和图9所示，在本发明一实施例中，在形成阻挡层107后，以光阻层108为掩膜，向多晶硅层106中预非晶植入第一离子，在多晶硅层106中形成阻挡区109。在本实施例中，阻挡区109位于第一类型掺杂区1051上的多晶硅层106上，且部分阻挡区109横向延伸至光阻层108的底部的多晶硅层106中，形成袋状阻挡区109。形成的阻挡区109可防止后续植入的离子横向交叉扩散，影响半导体器件的电性能，进而影响半导体器件的良率与可靠性。
请参阅图8和图9所示，在本发明一具体实施例中，以光阻层108为掩膜，先以第一角度A向多晶硅层106中植入第一离子，再以第二角度B向多晶硅层106中植入第一离子，形成阻挡区109。其中，第一角度A与第二角度B互补，且第一角度A的范围为30˚~60˚。具体的，形成阻挡区109时，可先以第一角度A向多晶硅层106中植入第一离子，再将半导体结构水平旋转180˚，即可实现以第二角度B向多晶硅层106中第一植入离子。在本实施例中，第一离子例如为硅离子，且形成阻挡区109时第一离子的植入剂量为例如1×1015atoms/cm2~9×1015atoms/cm2，又例如为5×1015atoms/cm2，6×1015atoms/cm2或7×1015atoms/cm2。硅离子植入时的加速能量为例如5KeV~10KeV，又例如为5KeV、7KeV或9KeV。
请参阅图9所示，本发明通过三次的预非晶植入，形成袋状的阻挡区109以及设置在多晶硅层106底部的阻挡层107。在后续进行改善电性能的预掺杂离子植入时，可以完全包裹住预掺杂离子，使得预掺杂离子不会被打入栅氧化层以及侧向扩散。
请参阅图4和图10所示，在本发明一实施例中，在形成阻挡区109后，以光阻层108为掩膜，向阻挡区109中植入第二离子。即向第二类型掺杂区1052上的多晶硅层106中植入第二离子，以增加多晶硅层106的导电性。在本实施例中，第二类型掺杂区1052为N型掺杂区，则向第二类型掺杂区1052上的多晶硅层106植入的第二离子为第二类型离子，例如为磷离子，且第二离子的植入方向与多晶硅层106表面垂直。在其他实施例中，例如当第二类型掺杂区1052为P型掺杂区时，第二离子为第二类型离子。
请参阅图10和图11所示，在本发明一实施例中，在向阻挡区109中植入离子后，移除光阻层108并清洗，再对多晶硅层106进行高温退火，使得植入的第二离子与多晶硅离子重组。在本实施例中，退火过程中的温度为800℃~1200℃，退火时间例如为60s~120s。
请参阅图1至图11所示，在进行三次的预非晶植入时，第一离子对已形成的晶粒进行冲击破坏，可阻止第二离子交叉扩散。在完成第二离子的植入后，再执行一道高温退火，使得植入的第二离子活化，打入的第二离子与硅离子进行重组并修复晶格。不仅使得掺杂分布更加均匀，将掺杂离子锁定在多晶硅结构中，而且使得原有的晶粒尺寸更更小更优。从而在后续的离子植入工艺中，阻挡层107和阻挡区109能够防止离子隧穿多晶硅层106与栅氧化层进入沟道中以及使得栅氧化层退化的问题，保证了半导体器件的质量，确保器件的可靠性，大大改善器件的良率。且高温退火时此时也会存在一定的交叉扩散，但是由于阻挡层107和阻挡区109的作用，高温退火引起的交叉扩散问题被消除，同时预非晶植入的效应也会随着高温退火的进行而基本消除。同时，多晶硅层106中晶粒的大小随着晶格修复和硅离子的重组而得以大大优化。在后续器件需要进行栅氧化层或氮化层高温炉管以及掺杂区的高温退火等工艺的中，多晶硅层106中的预掺杂离子的交叉扩散效应会大大降低，使得相邻区PMOS电性能不会受到影响，从而使得SRAM这种左右版图大对称的器件性能得到较大改善，提升产品的稳定性及良率。
请参阅图11所示，在本发明一实施例中，在形成导电性良好且不易发生交叉扩散的多晶硅层106后，依据实际需求蚀刻多晶硅层106，形成栅极结构。以形成半导体集成器件。
请参阅图12和图13所示，在本发明一具体实施例中，所述半导体结构例如为半导体集成器件，且所述半导体器件为静态随机存取存储器，所述静态随机存取存储器的等效电路图如图12所示，包括两个驱动晶体管，第一驱动晶体管PD1和第二驱动晶体管PD2，两个负载晶体管，第一负载晶体管PU1和第二负载晶体管PU2，两个传输晶体管，第一传输晶体管PG1和第二传输晶体管PG2。
进一步地，两个负载晶体管为PMOS晶体管，两个驱动晶体管为NMOS晶体管，从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管为拉向电源线Vcc或接地线Vss的晶体管，所述存储器通过两个负载晶体管拉向电源线Vcc而运行。
请参阅图11和图12所示，在本发明一具体实施例中，两个负载晶体管的源极电连接到电源线Vcc。第一负载晶体管PU1的漏极电连接到第一传输晶体管PG1的源极、第一驱动晶体管PD1的源极以及第二负载晶体管PU2的栅极。第二负载晶体管PU2的漏极电连接到第二传输晶体管PG2的源极、第二驱动晶体管PD2的源极以及第一负载晶体管PU1的栅极。两个驱动晶体管的漏极电连接到接地线Vss。另外，第一负载晶体管PU1和第一驱动晶体管PD1的栅极和第二负载晶体管PU2和第二驱动晶体管PD2的栅极分别电连接。
进一步的，两个传输晶体管的漏极分别电连接到读端口位线BL和互补读端口位线BLB。两个传输晶体管的栅极电连接到写端口字线WL。读端口位线BL和互补读端口位线BLB和写端口字线WL可以延伸到其他SRAM单元和/或其他元件。
请参阅图12至图13所示，在本发明一具体实施例中，静态随机存取存储器包括衬底100上的第一类型掺杂区1051和第二类型掺杂区1052。如图13所示，第一类型掺杂区1051和第二类型掺杂区1052之间被第一浅沟槽隔离结构1041隔离，相邻的第二类型掺杂区1052被第二浅沟槽隔离结构1042隔离。其中，第一类型掺杂区1051用于形成第一驱动晶体管PD1、第二驱动晶体管PD2、第一传输晶体管PG1和第二传输晶体管PG2的掺杂区，第二类型掺杂区1052第一负载晶体管PU1和第二负载晶体管PU2的掺杂区。之后可依据本发明提供的半导体结构的制造方法形成多晶硅层106，再对第二类型掺杂区1052上的多晶硅层106进行离子掺杂。并对多晶硅层106进行蚀刻，形成多个晶体管的栅极结构。
本发明提供的一种半导体结构的制造方法，首先在衬底上形成浅沟槽隔离结构，以隔离不同类型的掺杂区。再在衬底上形成不同类型的掺杂区，并在衬底上沉积多晶硅层。进而在多晶硅层内形成阻挡层和阻挡区，再对预定的多晶硅层进行离子掺杂，防止离子交叉扩散。最后对多晶硅层进行退火，并蚀刻多晶硅层形成栅极结构。通过本发明提供的一种半导体结构的制造方法，可形成电性良好、且高良率的半导体结构。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种半导体结构的制造方法，其特征在于，至少包括以下步骤：
提供一衬底，且所述衬底中包括第一类型掺杂区和第二类型掺杂区；
在所述衬底上形成多晶硅层；
向所述多晶硅层中植入第一离子，在所述多晶硅层内形成阻挡层，且所述阻挡层位于所述多晶硅层靠近所述衬底的一侧；
在所述多晶硅层上形成光阻层，且所述光阻层覆盖所述第一类型掺杂区上的所述多晶硅层；
以所述光阻层为掩膜，向所述多晶硅层中植入第一离子，在所述多晶硅层内形成阻挡区；以及
以所述光阻层为掩膜，向所述阻挡区中植入第二离子；
其中，形成所述阻挡区的方法包括以下步骤：
以所述光阻层为掩膜，以第一角度向所述多晶硅层中植入第一离子；以及
以第二角度向所述多晶硅层中植入第一离子，所述第一角度与所述第二角度互补，且所述第一角度的范围为30˚~60˚，对应所述第二角度的范围为150˚~120˚。
2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述第一离子为硅离子。
3.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在形成所述阻挡层时，所述第一离子的注入方向与所述多晶硅层表面垂直。
4.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述阻挡区横向延伸至所述光阻层底部的所述多晶硅层中。
5.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述第二离子为磷离子。
6.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，在向所述阻挡区植入所述第二离子后，所述半导体结构的制造方法还包括：对所述多晶硅层进行高温退火。
7.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述半导体结构的制造方法还包括：在所述衬底上形成第一浅沟槽隔离结构和第二浅沟槽隔离结构，其中，所述第一浅沟槽隔离 结构位于所述第一类型掺杂区和所述第二类型掺杂区之间，所述第二浅沟槽隔离 结构位于相邻的所述第一类型掺杂区或相邻的所述第二类型掺杂区之间。
8.根据权利要求7所述的一种半导体结构的制造方法，其特征在于，所述第一浅沟槽隔离结构的宽度大于所述第二浅沟槽隔离结构的宽度。
9.一种半导体结构，其特征在于，使用如权利要求1至权利要求8任意一项所述半导体结构的制造方法制成，且所述半导体结构包括：两个驱动晶体管、两个负载晶体管和两个传输晶体管，且所述两个驱动晶体管、两个负载晶体管和两个传输晶体管的栅极由所述多晶硅层蚀刻而成。
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