CN103715145A - Nor快闪存储器的形成方法 - Google Patents
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Abstract
一种NOR快闪存储器的形成方法，包括：提供衬底，所述衬底上形成有若干存储单元，所述存储单元之间通过隔离结构进行隔离，其中，每个存储单元包括相邻的两个栅极结构、位于两个栅极结构之间衬底内的源极以及分别位于两个栅极结构另一侧衬底内的漏极；去除各存储单元源极之间的隔离结构，形成若干凹槽；对所述凹槽的底部和侧壁进行第一离子注入，所述第一离子注入的方向与衬底上表面垂直；对所述凹槽的侧壁进行第二离子注入，所述第二离子注入的方向与衬底上表面的法线呈预定夹角。本发明所形成的NOR快闪存储器能够在尺寸减小时保证其具有原有的擦除功能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及NOR快闪存储器的形成方法。
背景技术
快闪存储器（Flash）已经成为非挥发性存储器的主流。根据结构不同，快闪存储器可分为或非快闪存储器（NOR Flash）和与非快闪存储器（NANDFlash）两种。其中，或非快闪存储器因为读取速度快，被广泛应用于手机或主板等需要记录系统编码的领域。
在NOR快闪存储器的形成过程中，采用了自对准共源极（Self-AlignSource，简称为SAS）结构。如图1所示，为一待形成NOR快闪存储器中自对准共源极的衬底的俯视图，所述衬底中形成有若干条间隔排列的隔离结构300，所述隔离结构300用于对存储单元20进行隔离，其中，每个存储单元20包括相邻的两个栅极结构10、位于两个栅极结构10之间衬底内的源极204以及分别位于两个栅极结构10另一侧衬底内的漏极202。
图2和图3分别为图1沿AA方向和BB方向的剖面结构示意图。如图2所示，所述衬底100中形成有若干隔离结构300，所述隔离结构300用于隔离衬底100中的存储单元，即所述衬底100表面交替形成有隔离结构300和存储单元。如图3所示，所述衬底100上形成有若干栅极结构10，所述栅极结构10由下至上依次包括氧化层101、第一多晶层103、介电层105和第二多晶层107，所述栅极结构10的侧壁还覆盖有侧墙109，相邻两个栅极结构10之间衬底100内形成有源极204，两个栅极结构10另一侧衬底100内形成有漏极202；相邻两个栅极结构10、位于所述相邻两个栅极结构10侧壁上的侧墙109、相邻两个栅极结构10之间衬底100内的源极204以及相邻两个栅极结构10另一侧衬底100内的漏极202构成一个存储单元20。
现有工艺在图1所示衬底中形成自对准共源极时，包括如下步骤：形成覆盖衬底100、衬底100上栅极结构10以及侧墙109的光刻胶层，并对所述光刻胶层进行曝光、显影工艺，在所述光刻胶层中形成暴露出源极204之间的隔离结构300；以所述光刻胶层为掩模，沿开口刻蚀所述源极204之间的隔离结构300，至暴露出衬底100，形成若干凹槽；去除所述光刻胶层；对所述凹槽的底部和侧壁进行离子注入，所述离子注入的方向与衬底100上表面垂直。上述工艺通过对源极204之间的凹槽进行离子注入，使各个源极204连通，形成自对准共源极。
更过NOR快闪存储器的形成方法请参考公开号为CN102024762A的中国专利申请。
为了提高所形成NOR快闪存储器的擦除性能，需保证NOR快闪存储器中自对准共源极的阻值低于特定阈值。然而，随着NOR快闪存储器特征尺寸的不断变小，NOR快闪存储器中自对准共源极的特征尺寸也相应减小，在通过现有工艺形成自对准共源极过程中，当离子束以垂直于衬底上表面注入所述凹槽的底部和侧壁时，会导致自对准共源极的电阻突然增加，在减小所形成NOR快闪存储器尺寸的同时无法保持其原有的擦除性能。
发明内容
本发明解决的问题是提供一种NOR快闪存储器的形成方法，在减小所形成NOR快闪存储器尺寸的同时保障其原有的擦除性能。
为解决上述问题，本发明提供了一种NOR快闪存储器的形成方法，包括：
提供衬底，所述衬底上形成有若干存储单元，所述存储单元之间通过隔离结构进行隔离，其中，每个存储单元包括相邻的两个栅极结构、位于两个栅极结构之间衬底内的源极以及分别位于两个栅极结构另一侧衬底内的漏极；
去除各存储单元源极之间的隔离结构，形成若干凹槽；
对所述凹槽的底部和侧壁进行第一离子注入，所述第一离子注入的方向与衬底上表面垂直；
对所述凹槽的侧壁进行第二离子注入，所述第二离子注入的方向与衬底上表面的法线呈预定夹角。
可选的，所述预定夹角为5°～35°。
可选的，所述第二离子注入分2步完成，包括：沿与衬底上表面的法线呈预定夹角方向对源极一侧的凹槽侧壁进行第二离子注入；将所述衬底沿水平方向旋转180°，并沿与衬底上表面的法线呈预定夹角方向对源极另一侧的凹槽侧壁进行第二离子注入。
可选的，在形成若干凹槽之后，还包括：对所述凹槽的底部和侧壁进行第三离子注入。
与现有技术相比，本发明技术方案具有以下优点：
在去除源极之间的隔离结构，形成凹槽后，对凹槽的底部和侧壁进行离子注入方向与衬底上表面垂直的第一离子注入，以及对位于源极两侧的凹槽侧壁进行离子注入方向与衬底上表面法线呈预定夹角的第二离子注入，使位于源极两侧的凹槽侧壁下方衬底中的离子浓度显著增加，降低自对准共源极的电阻，在减小NOR快闪存储器尺寸的同时保持原有的擦除性能；另外，通过降低自对准共源极的电阻，能够减少NOR快闪存储器中与自对准共源极连接的源极端接触的数量，简化了NOR快闪存储器的制作工艺，利于NOR快闪存储器尺寸的减小，以及为设计者提供更大的设计空间。
进一步的，在所述凹槽形成之后，对凹槽的底部和侧壁进行第三离子注入，以避免凹槽底部和侧壁下方衬底中离子向衬底扩散太深，改善NOR快闪存储器的短沟道效应和击穿效应，提高所形成NOR快闪存储器的稳定性。
附图说明
图1为现有技术中待形成自对准共源极的NOR快闪存储器的俯视图；
图2为图1中NOR快闪存储器沿AA方向的剖视图；
图3为图1中NOR快闪存储器沿BB方向的剖视图；
图4至图11为本发明NOR快闪存储器的形成方法一个实施例中NOR快闪存储器的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，随着NOR快闪存储器特征尺寸的不断变小，NOR快闪存储器中自对准共源极的特征尺寸也相应减小，以垂直于衬底上表面方向对源极之间凹槽的底部和侧壁进行离子注入，形成自对准共源极时，会导致自对准共源极的电阻突然增加，在减小所形成NOR快闪存储器尺寸的同时无法保持其原有的擦除性能。
针对上述缺陷，本发明提供了一种NOR快闪存储器的形成方法，在去除位于源极之间的隔离结构，形成凹槽后，沿与衬底上表面垂直的方向对凹槽的底部和侧壁进行第一离子注入，以及沿与衬底上表面法线的夹角为预定角度的方向对位于源极两侧的凹槽侧壁进行第二离子注入，形成NOR快闪存储器中的自对准共源极。本发明NOR快闪存储器的形成方法通过对位于源极两侧的凹槽侧壁进行第二离子注入，提高了凹槽侧壁下方衬底中的离子浓度，在自对准共源极线宽减小时，使自对准共源极的电阻不变或者减小，进而使NOR快闪存储器在尺寸减小时保证其具有原有的擦除功能或者具有更好的擦除功能。
下面结合附图进行详细说明。
参考图4和图5，其中图4为本实施例中待形成自对准共源极的NOR快闪存储器的俯视图，图5为图4中NOR快闪存储器沿CC方向的剖视图。
首先，提供衬底500，所述衬底500中形成有若干条间隔排列的隔离结构700，所述隔离结构700用于隔离衬底500中的存储单元60，所述存储单元60包括相邻的两个栅极结构50、位于两个栅极结构50之间衬底500内的源极604以及分别位于两个栅极结构50另一侧衬底500内的漏极602。
本实施例中，所述衬底500的材质为硅、锗硅或者绝缘体上硅，其导电类型为P型，可通过对衬底500注入导电类型为P型的离子（如：硼离子、二氟化硼离子等）形成。
所述隔离结构700的材质为氧化硅，其可通过先在衬底500中形成若干间隔排列的凹槽，再在所述凹槽内填充氧化硅形成，用于隔离NOR快闪存储器中的存储单元60。
接着，参考图6，形成覆盖图4中隔离结构700和存储单元60的光刻胶层900，并在所述光刻胶层900中形成暴露出源极604之间隔离结构700的开口901。
再接着，参考图7，以图6中所述光刻胶层900为掩模，沿所述开口901刻蚀图6中隔离结构700至暴露出衬底500，形成若干凹槽701。
本实施例中，去除源极604之间隔离结构700的方法为干法刻蚀，其具体刻蚀工艺作为本领域技术人员的公知技术，在此不做赘述。
继续参考图7，去除图6中所述光刻胶层900。
本实施例中，可通过灰化工艺去除所述光刻胶层900，其具体去除方法作为本领域技术人员的公知技术，在此不做赘述。
参考图8，对所述凹槽701的底部和侧壁进行第一离子注入，所述第一离子注入的方向与衬底500上表面垂直。
需要说明的是，所述凹槽701由底部、位于栅极结构50两侧的侧壁以及位于源极604两侧的侧壁M和N围合而成，所述第一离子注入对凹槽701的底部和侧壁均进行离子注入。
具体的，第一离子注入的离子的导电类型为N型，如磷离子、砷离子或者锑离子。
本实施例中，所述第一离子注入的离子为砷离子，所述第一离子注入能量为10KeV～30KeV，剂量为1×1014cm-2～5×1015cm-2。
参考图9和图10，对位于源极两侧的凹槽侧壁M和N进行第二离子注入，所述第二离子注入的方向与衬底500上表面的法线呈预定夹角θ。
具体的，所述第二离子注入的离子的导电类型为N型，如磷离子、砷离子或者锑离子。
本实施例中，所述第二离子注入的离子为砷离子，所述第二离子注入的能量为10KeV～50KeV，剂量为1×1014cm-2～9×1015cm-2。所述预定夹角θ为5°～35°，如5°、7°、10°、13°、21°、27°、32°、35°等。
在具体实施例中，所述第二离子注入可分2步完成：首先，如图9所示，沿与衬底500上表面的法线呈预定夹角θ方向，对位于源极一侧的凹槽侧壁N进行第二离子注入；然后，如图10所示，将所述衬底500沿水平方向旋转180°，并沿与衬底500上表面的法线呈预定夹角θ的方向，对位于源极另一侧的凹槽侧壁M进行第二离子注入。
在其他实施例中，还可以先对侧壁M进行第二离子注入，再将所述衬底500沿水平方向旋转180°，并对侧壁N进行第二离子注入；或者分别对侧壁M和N进行多次第二离子注入，以提高位于侧壁M和N下方衬底500中的离子浓度。对侧壁M和N进行第二离子注入的顺序以及次数可根据实际需要进行选择，其不限制不发明的保护范围。
通过对源极604两侧的凹槽侧壁M和N进行第二离子注入，提高了位于侧壁M和N下方衬底500中的离子浓度，从而在源极604尺寸减小的情况下，使自对准共源极的电阻与源极604尺寸减小前自对准共源极的电阻相同，或者使自对准共源极的电阻比源极604尺寸减小前自对准共源极的电阻更小，使NOR快闪存储器在尺寸减小时保证其具有原有的擦除功能或者使其擦除功能更好。
另外，通过降低自对准共源极的电阻，能够减少NOR快闪存储器中与自对准共源极连接的源极端接触的数量，进而可以简化了NOR快闪存储器的制作工艺，利于NOR快闪存储器尺寸的减小，以及为设计者提供更大的设计空间。
参考图11，对所述凹槽701的底部和侧壁进行第三离子注入。
具体的，所述第三离子注入的离子的导电类型为P型，如硼离子或者二氟化硼离子。
本实施例中，所述第三离子注入的离子为硼离子，所述第三离子注入的能量为20KeV～50KeV，剂量为1×1013cm-2～9×1014cm-2。所述第三离子注入的方向与衬底500上表面垂直。
通过对所述凹槽701的底部和侧壁进行第三离子注入，以抑制凹槽701底部和侧壁下方衬底500中离子向衬底500中继续扩散，能够改善NOR快闪存储器的短沟道效应和击穿效应，提高所形成NOR快闪存储器的稳定性。
需要说明的是，在每次离子注入或者所有离子注入完成之后，还可以进行退火处理（如进行快速热退火或者高温退火），以激活衬底500中掺杂离子以及修复离子注入对衬底500造成的损伤，以进一步降低自对准共源极的电阻，提高所形成NOR快闪存储器的擦除性能。
本实施例在形成NOR快闪存储器时，先沿与衬底上表面垂直的方向对凹槽的底部和侧壁进行第一离子注入，再沿与衬底上表面法线的夹角为预定角度的方向对位于源极区域两侧的凹槽的侧壁进行第二离子注入，最后对所述凹槽的底部和侧壁进行第三离子注入。需要说明的是，本发明并不限制第一离子注入、第二离子注入和第三离子注入的注入顺序，在其他实施例中，所述第一离子注入、第二离子注入和第三离子注入的顺序还可以互换；或者，还可以省略第三离子注入，只进行第一离子注入和第二离子注入，且第一离子注入和第二离子注入的注入顺序可以互换。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (13)
1.一种NOR快闪存储器的形成方法，其特征在于，包括:
提供衬底，所述衬底上形成有若干存储单元，所述存储单元之间通过隔离结构进行隔离，其中，每个存储单元包括相邻的两个栅极结构、位于两个栅极结构之间衬底内的源极以及分别位于两个栅极结构另一侧衬底内的漏极；
去除各存储单元源极之间的隔离结构，形成若干凹槽；
对所述凹槽的底部和侧壁进行第一离子注入，所述第一离子注入的方向与衬底上表面垂直；
对所述凹槽的侧壁进行第二离子注入，所述第二离子注入的方向与衬底上表面的法线呈预定夹角。
2.如权利要求1所述的NOR快闪存储器的形成方法，其特征在于，所述预定夹角为5°～35°。
3.如权利要求1所述的NOR快闪存储器的形成方法，其特征在于，所述第一离子注入的离子的导电类型为N型。
4.如权利要求3所述的NOR快闪存储器的形成方法，其特征在于，所述第一离子注入的离子为砷离子，所述第一离子注入能量为10KeV～30KeV，剂量为1×1014cm-2～5×1015cm-2。
5.如权利要求1所述的NOR快闪存储器的形成方法，其特征在于，所述第二离子注入分2步完成，包括：
沿与衬底上表面的法线呈预定夹角方向对源极一侧的凹槽侧壁进行第二离子注入；
将所述衬底沿水平方向旋转180°，并沿与衬底上表面的法线呈预定夹角方向对源极另一侧的凹槽侧壁进行第二离子注入。
6.如权利要求1所述的NOR快闪存储器的形成方法，其特征在于，所述第二离子注入的离子的导电类型为N型。
7.如权利要求6所述的NOR快闪存储器的形成方法，其特征在于，所述第二离子注入的离子为砷离子，所述第二离子注入的能量为10KeV～50KeV，剂量为1×1014cm-2～9×1015cm-2。
8.如权利要求1所述的NOR快闪存储器的形成方法，其特征在于，在形成若干凹槽之后，还包括：对所述凹槽的底部和侧壁进行第三离子注入。
9.如权利要求8所述的NOR快闪存储器的形成方法，其特征在于，所述第三离子注入的方向与衬底上表面垂直。
10.如权利要求8所述的NOR快闪存储器的形成方法，其特征在于，所述第三离子注入的离子的导电类型为P型。
11.如权利要求10所述的NOR快闪存储器的形成方法，其特征在于，所述第三离子注入的离子为硼离子，所述第三离子注入的能量为20KeV～50KeV，剂量为1×1013cm-2～9×1014cm-2。
12.如权利要求1所述的NOR快闪存储器的形成方法，其特征在于，所述衬底的导电类型为P型。
13.如权利要求1所述的NOR快闪存储器的形成方法，其特征在于，在所述第一离子注入或/和第二离子注入之后，还包括：进行退火处理。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189980A (ja) * | 1996-12-24 | 1998-07-21 | Sharp Corp | 半導体装置の製造方法 |
| US20060006452A1 (en) * | 2004-07-06 | 2006-01-12 | Samsung Electronics Co., Ltd. | EEPROM device and manufacturing method thereof |
| CN101383354A (zh) * | 2007-09-07 | 2009-03-11 | 东部高科股份有限公司 | 闪存及其制造方法 |
| CN101330056B (zh) * | 2007-06-19 | 2010-05-19 | 中芯国际集成电路制造(上海)有限公司 | 用于在存储器结构中形成自对准共源极的方法和装置 |
| US20100317169A1 (en) * | 2009-06-12 | 2010-12-16 | Samsung Electronics Co., Ltd. | Methods of fabricating non-volatile memory devices using inclined ion implantation |
| CN102024762A (zh) * | 2009-09-16 | 2011-04-20 | 宜扬科技股份有限公司 | Nor型半导体存储结构的制作方法 |
| CN102184896A (zh) * | 2011-04-06 | 2011-09-14 | 北京大学 | 一种抑制闪存编程干扰的工艺方法 |
-
2012
- 2012-09-29 CN CN201210378745.2A patent/CN103715145B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189980A (ja) * | 1996-12-24 | 1998-07-21 | Sharp Corp | 半導体装置の製造方法 |
| US20060006452A1 (en) * | 2004-07-06 | 2006-01-12 | Samsung Electronics Co., Ltd. | EEPROM device and manufacturing method thereof |
| CN101330056B (zh) * | 2007-06-19 | 2010-05-19 | 中芯国际集成电路制造(上海)有限公司 | 用于在存储器结构中形成自对准共源极的方法和装置 |
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| US20100317169A1 (en) * | 2009-06-12 | 2010-12-16 | Samsung Electronics Co., Ltd. | Methods of fabricating non-volatile memory devices using inclined ion implantation |
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