TW417256B - Semiconductor MOS device and its manufacturing method - Google Patents

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TW417256B TW087101157A TW87101157A TW417256B TW 417256 B TW417256 B TW 417256B TW 087101157 A TW087101157 A TW 087101157A TW 87101157 A TW87101157 A TW 87101157A TW 417256 B TW417256 B TW 417256B
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Tomoyuki Furuhata
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Description

經滴部中次#準扃另工消贽合作社印來 A7 417256_ b7__ 五、發明説明（1 ) 〔技術領域〕 本發明係關於半導體裝置及其製造方法’特別是關於 防止在半導體裝置之源極形成領域或汲極形成領域’將不 純物離子植入之際所產生之.充雩而引起之品質劣化之技術 〔技術背景〕 一般，在MO S型半導體裝置之製造，於矽基板上形 成場氧化膜（L 0 C ◦ S膜）後’在活性面積層通道氧化 膜以及浮置閘（floating gate),再者在浮置閘在經由絕緣 膜形成控制閘，之後，在源極及汲極形成領域進行砷等之 I ， 不舖植入工程。 在上述之MO S型半導體裝置或具有浮置閘型之不揮 發性半導體記憶裝置等之多層構造之閘電極之半導體裝置 之其中一種之場合，於半導體基板植入離子之際，製作覆 蓋晶圓全體之光阻層，只使對應源極或汲極形成領域之植 入領域部份開口，使其之外之部分爲幕罩之狀態，經由上 述開口進行離子植入。 但是，在以往之製造方法中，於源極或汲極形成領域 植入離子之際，因充電有閘絕緣膜劣化之問題。即，由於 \ λ離子植入，1荷敷隹光麗麗之-龃工|_端__緣噩里流於閜J色緣膜 產生.絕緣.膜破壞，在絕緣膜中大量產生電氣中性之電子陷 m ( trap )，而產生臨界値高之問題等。此問題在閘絕緣 膜薄之情形，成爲特別顯著。而且，這些問題雖經由離子 本纸浓尺度適用中闼1¾家標卑（CNS ) Λ4規格（210X 297公滟） ---------,4------訂------妗 - (請先閲讀背面之注意事項再填寫本頁) • 4 - 417^58 A7 ____B7 五、發明説明¢2 ) 植Λ後之高溫退火處理，被指出有回復之可能性，但是使 製程溫度高.成爲L S I之高性能化之障礙。 又’以多層構造之E P R Ο Μ、E E P R〇Μ等爲代 表之快閃記憶體由於離子植入時之充電，有可能發生資料 保持特性之不良（例如，單位元充電流失），品質之信賴 性成爲問題。即，於不揮發性記憶體中，通道氧化膜之壽 命’即通道氧化膜至破壞之通過電荷量Q b d，較以氧化 膜之形成方法等被決定之本徵電荷量Q i還低相當於在通 道氧化膜之形成後之製造工程，通過通道氧化膜之電荷量 Q p ( Process -Induced Charge)，其結果，與上述通過 電荷量Q b d之大小有關之不揮發性記億體之可以寫入/ 消除次數有界限，又，有可能發生資料保持特性之劣化（ 單位元充電流失）。 對於此種起因於離子植入時之充電之品質劣化之問題 ，被提案者有：在源極側之浮置閘側壁部份形成絕緣膜後 以植入離子（參考日本國特開平7 _ 2 0 2 0 4 6號公報 )。但是，在此種技術中|必須另外進行側壁絕緣層之形 成工程，於工程處理上增加繁雜。 〔發明之公開揭露〕 本發明之目地在於提供：經由不會導致工程數之增加 且簡易之處理，不至因離子植入時之充電產生閘絕緣膜之 品質劣化，資料保持特性優異之半導體裝置及其製造方法 (靖先閑讀背面之注意事項再填寫本頁〕 訂 線 技漭部屮央標-:9-局只工消贽合作社印氣 本紙浓尺度適用屮國1¾家標準KNS ) Λ4規格（2)0>< 297公釐） -5- ___^117253__B7__ 五、發明説明¢3 ) 包含本發明之Μ 0 S元件之半導體裝置之製造方法， 包含：在半導體基板上形成閘絕綠膜之工程，在此閘絕緣 膜上形成閘電極之工程、以及在源極形成領域及汲極形成 領域將不純物離子植入之工程，而且，上述對源極形成領 域及上述汲極形成領域之離子植入係經過不同之離子植入 工程以進行之， 在對上述源極形成領域之離子植入及對上述汲極形成 領域之離子植入工程之其中至少一方，在爲了阻止不純物 之導入所使用之光阻層，於與上述閘電極分離之位置形成 到達上述閘絕緣膜之壁面。 又，包含本發明之M〇 S元件之半導體裝置之製造方 法，包含以下之工程（a )至（h )。 (a )在半導體基板上形成閘絕緣膜之工程、 (b)在上述閘絕緣膜上形成閘電極之工程、 (c )形成將包含源極形成領域或汲極形成領域之 第1離子植入領域以外之領域遮蔽用之第1之光阻層之工 程•在上述第1之光阻層形成到達上述閘絕緣膜之壁面之 工程' (d )在上述第1離子植入領域經由植入不純物離 子，形成源極領域或汲極領域之工程、 (e )去除上述第1光阻層之工程、 (f)形成將包含汲極形成領域或源極形成領域之 第2離子植入領域以外之領域遮蔽用之第2之光阻層之工 程' ---------於------------千 丨 "- (請先閱讀背面之注意事項再填iig本頁) 本紙烺尺度適用中阒國家標卒（CNS ) Λ4現格（2!〇X 297公1 ) -6- 4172CS μ B7五、發明説明（4 ) (g )在上述第2離子植入領域經由植入不純物離 子1形成汲極領域或源極領域之工程' (h )去除上述第2光阻層之工程。 依據這些製造方法，經在遮蔽用__之.^01麗之一部..分，.形 成到達閘絕緣膜之壁面，可以防止起因於在離子植入工程 _^ ---- 時所被誘起之電荷之閘絕緣膜的劣化。上述壁面例如可以 經由形成在光阻層之開口部以構成。即，在光阻層例如經 由設置開口部，第1 :積存在光阻層之表面之電荷經由構 成上述開口部之壁面而流於基板側，可以抑制在閘電mm 觅之閘絕緣曙彳色存電荷，第2 :光阻層之面積與不設上述 開口部之情形比較，可以較小，在作爲電介質機能之光阻 層之表面積存之電荷量可以降低。其結果，可以防止絕緣 破壞或在絕緣膜中大量產生電氣之中性電子陷阱而使得臨 界値變高，以及使通道氧化膜到達破壞之通過電荷量 Q b d之値降低等起因於充電之閘絕緣膜之劣化。 上述光阻層可以在每個單元（c e 1 1 )單位或由複 數單元形成之每個塊單位成不連續狀態地形成。而且，在 使上述光阻層之開口部成縫隙狀連續地形成之情形，結果 構成被分割成複數之光阻層。又，上述光阻層之開口部也 可以部份地形成。總之，不要因離子植入之充電·對閘電 極附近之閘絕緣膜帶來壞影響之故，經由在離開閘電極之 位置形成於光阻層之開口部之壁面，使電荷移動即可。只 要可以達成此機能，並不特別限定開α部之位置或形狀。 又，開口部並不限定於形成在光阻層之內側者，也包含去 (請先閱讀背而之注意事項再填寫本I) 本紙张尺度適州中國國家標準（CNS ) Λ4規格（2ΙΟΧ 297公徒）
41725S A7 B7 經濟部中央樘卑妁負工消资合作it印奴 五、發明説明) 除光阻層之外側之型態。 本發明在上述閘絕緣膜之膜厚小時，特別有效，例如 ，適合於具有閘絕緣膜（閘氧化膜、通道氧化膜）爲5〜 1 5 n m之膜厚之Μ 0 S元件。 本發明當然適用於上述閘電極爲具有單一之導電層之 一般之Μ ◦ S元件，也可以適用於具有：具有浮置閘及控 制閘之多層構造之閘電極之Μ 0 S元件，或包含：具有由 單一之導電層形成之閘電極之Μ 0 S元件，及具有包含浮 置閘與控制閘之多層構造之閘電極之MO S元件之半導體 裝置等|包含各種之MO S元件之半導體裝置之製造方法 〇 包含本發明之M〇S元件之半導體裝置係依據申請專 利範圍第1項至第1 2項之其中一項記載之製造方法而被 製造成。具體而言，這些之半導體裝置包含：半導體基板 由形成在上述半導體基板之不純物擴散層形成之源極領 域及汲極領域，形成在上數半導體基板之表面之閘絕緣膜 ，及形成在上述閘絕緣膜之表面之閘電極， 上述源極領域及上述汲極領域經由不同離子植入工程 而形成之不純物擴散層而形成，上述源極領域及上述汲極 領域之至少其中一方，具有：佔有該源極領域或汲極領域 之幾乎全體之第1不純物擴散層，及在與上述閘電極分離 之位置部份存在之第2不純物擴散層。 上述第2不純物領域爲在本發明之製造方法中，例如 經由：在以具有開口部之光阻層作爲光罩使用之離子植入 (請先閱讀背而之注意事項再填商本頁) ,ιτ -線 本紙張尺度適用中國國家標辛（CNS ) Λ4規格（210X297公釐） -8- 417:^6 at • B7 五、發明説明) 工程，由上述開口部導入不純物於半導體基板而形成者= 本發明之半導體裝置很適合於包含具有膜厚薄之閘絕 緣膜之Μ 0 S元件之半導體裝置，代表性之用途可以舉出 :可程式消除讀取專用記憶體（E P R Ο Μ )、電氣的可 程式消除讀取專用記憶體（E E P R Ο Μ )、快閃 E E P R Ο Μ、具有這些不揮發性記憶體之埋置記憶體、 P L D ( Programable Logic Device )等。 〔圖面之簡單說明〕 圖1 A < B爲顯示第1實施例之在源極形成領域離子 植入時之光阻層之構成之平面圖及剖面圖。 圖2 A〜E顯示第1實施例之製造方法之主要工程圖 ΰ 圖3 A，Β爲顯示第2實施例之在源極形成領域離子 植入時之光阻層之構成之平面圖及剖面圖。 圖4 A〜E顯示第2實施例之製造方法之主要工程圖 〇 圖5 A，B爲顯示比較例之製造方法之在源極形成領 域離子植入時之光阻層之構成之平面圖及剖面圖。 圖6 A〜C顯示光阻層之形態之平面圖。 v 圖7 A，B爲顯示第3實施例之在源極形成領域離子 植入時之光阻層之構成之平面圖及剖面圖，圖7 C爲第3 實施例之快閃記億體單元之剖面圖。 圖8爲顯示第4實施例之快閃計亦體單元之等價電路 (請先閱讀背而之注意事項#"寫本頁)
*1T 腺 本紙張尺度適用屮國國家標準（（'NS } Λ4规格（210X297公漦） -9- A7 A7 經滴部屮央標準局貝工消费合作社印裝 B7 _ 五、發明説明& ) 圖。 圖9爲圖8所示之快閃記憶體單元之剖面圖 圖1 0爲使用圖8及圖9所示之快閃記憶體單元之陣 列之槪略圖。 圖1 1爲圖8及圖9所示之快閃記億體單元之佈置圖 0 圖1 2 A〜G顯示圖8及圖9所示之快閃記憶體單元 之製造工程圖。 圖1 3顯示比較用之快閃記億體單元之製造工程之光 阻層之平面圖。 圖1 4爲顯示圖8及圖9所示之快閃記憶體單元之實 施例以及比較例所進行之各記憶體單元之資料保持特性曲 線圖。 圖1 5A，B爲顯示第5實施例之在源極形成領域離 子植入時之光阻層之構成之平面圖及剖面圖，圖1 5 C爲 第5實施例之快閃記憶體單元之剖面圖。 主要元件對照： 10 矽基板 12 場氧化膜 1 4 a 通道氧化膜 18 層間絕緣膜 20-25 閘電極 2 2 源極形成領域 ---------------1T------0 - . (請先閱讀背面之注項再塽本寊) 本紙张尺度適州中國闽家樣聲（（:NS > Λ4規格（210X 297公釐） -10- 417256 A7 B7 經湞部中央榡準局負工消贽合作.社印製 五 、， 發明説明fe ) 1 1 2 3 不 純 物 擴 散 層 . ! 1 2 4 第 1 光 阻 層 1 1 2 6 汲 極 形 成 領 域 請 1 先 1 3 2 第 2 光 阻 層 閱 讀 1 背 1 3 4 記 憶 電 晶 體 領 域 \ij 之 1 注 3 6 ^ee m 擇 電 晶 體 領 域 意 事 1 項 4 0 0 快 閃記 憶 體 單 元 再 填 1 4 0 1 選 擇 電 晶 體 本 页 1 4 〇 2 記 憶 電 晶 體 Γΐϋ 1 I 4 0 3 浮 置 閘 1 1 4 0 4 8 0 5 控 制 閘 1 1 5 2 0 字 元 線 訂 1 6 3 0 金 屬 源 極 位 元 線 1 I 8 0 3 多 晶 矽 層 1 1 1 I [ 實 施 發 明 用 之 最 佳 形 態 [ 線 ( 第 1 實 施 例 ) 1 1 首 先 說 明 本 發 明 適 用 於 由 單 閘 電 極 形成 之 Μ 0 S 1 I 型 之 半 導 體 裝 置 之 實 施 例 〇 圖 1 A 及 B 爲 顯 示 在 源 極 形成 丨 I 領 域 離 子 植 入 時 之 光 阻 層 之 構 成平 面 圖 以 及 圖 1 A 之X 1 — X 線 之 剖 面 圖 > 圖 2 A E 爲 顯 示 本 實 施 例 之 製 造方 1 1 法 之 主 要 工 程 圖 0 圖 1 A > B 相 當 於 圖 2 13 之 工 程 0 1 I 依 據 圖 2 A Ε 9 以 工 程 順 序 說 明 製 造 方 法 0 1 1 ! 首 先 » 預 先 在 Ρ 型 矽 基 板 1 0 上 之 規 定 領 域 形 成 場氧 1 1 1 本紙乐尺度通用t國國家標率（CNS ) Λ4現格（2!0Χ297公釐） -11 - Λ I 五、發明説明& ) A7 B7 化膜1 2，接著在矽基板1 0之活性表面形成5〜1 5 n m程度之閘氧化膜1 4。而且，在閘氧化膜1 4上形成 多結晶矽層，進一步在此多結晶矽層上覆上成爲規定圖案 形狀之光阻層，將此當成光罩施以蝕刻後，經由去除光阻 層以形成閘電極2 0 (圖2 A )。 如此爲之，在P型矽基板1 0上每單元單位形成閘電 極2 0，之後，進行對源極形成領域2 2之砷（A s )或 磷（P )之離子植入。先於此對於源極領域2 2之離子植 入工程，至少在對應源極形成領域2 2之部分，製作成具 有開口領域之第1光阻層2 4 (圓2 B ) ^ 經滴部中次拧肀局負工消贽合作社印焚 (請先閱讀f而之注意事項再填寫本S ) 訂 在本實施例中，對源極領域2 2之離子植入之際所形 成之第1光阻層2 4係形成爲每個單元爲孤立之圖案。具 體而言，如圖1 A，B所示般地，光阻層2 4被設定爲應 離子植入之源極形成領域2 2全面成爲開口，同時，在汲 極形成領域2 6，鄰接單元之間形成由到達閘絕緣膜1 4 之壁面構成之開口部3 0。即，此光阻層2 4於汲極領域 2 6，經由到達上述閘氧化膜1 4之開口部3 0，在每個 單元形成爲：被分割成光阻層2 4 a及光阻層2 4 b之狀 m = 以此光阻層2 4爲光罩，經由將不純物例如爲N型不 \ 純物之砷或磷等離子植入，形成源極領域2 2 a (圖2 C )。而且，在此工程中，同時地經由上述開口部3 0，不 純物被植入矽基板1 0內之故，與源極領域2 2 a —同地 ，在汲極形承領欲2 6之一部份形成不純物擴散層2 3 ( 本纸张尺度適用中阄围家標莩（CNS ) Λ4况格（2IOX297公楚) -12- 經滴部屮央標準局負工消泠合作社印浪 A7_ 41725S_EZ__ 五、發明説明（10 ) 第2不純物擴散層）。而且，在離子植入工程後，上述光 阻層2 4被去除。 接著，形成在汲極形承領欲2 6具有開口領域之第2 光阻層32 (圖2D)。形成第2光阻層32後，經由將 不純物例如砷或磷等之N型不純物予與離子植入，可以形 成汲極領域26a。在此汲極領域26a中，如圖2E所 示般地*經由上述光阻層2 4之開口部，被摻雜之不純物 擴散層2 3以重疊狀態而被形成。其結果，汲極領域之擴 散電阻被降低。而且，此不純物擴散層2 3經由形成在與 上述閘電極2 0十分分開之位置，不會對電晶體特性帶來 壞影響。 之後，經由去除上述第2光阻層3 2，可以形成本實 施例之半導體裝置1 0 0 (圖2 E )。 依據本實施例，在源極領域2 2進行離子植入之際， 每單元單位形成孤立型光阻層2 4 ( 2 4 a ，2 4 b )。 因此，與將光阻層在晶圓全面連續地形成之情形相比，光 阻層之面積相當地小。因此，在光阻層2 4上被感應之電 荷之積存相對地減少，可以使流過於閘電極2 0正下面之 閘氧化膜1 4之電荷量少。又，光阻層2 4 a、2 4 b具 有分別連接於閘電極2 0之端部壁面A，及構成開口部 3 0之端部壁面B之故，電荷易集中之部分變分散。其結 果，抑制了閘氧化膜1 4之絕緣破壞或通道氧化膜到達破 壞之通過電荷量Qbd(以下，稱爲「電荷量Qbd」） 之降低等之品質劣化。又，在圖2 D之工程中，也可以在 ---------〆.------ίτ------.^ - I (諳先閱讀背而之注意事項再填寫本頁) 本紙诙尺度適用中國1¾家標準（CNS ) Λ4規格（2〗ΟΧ：297公釐） -13- 經濟部中央枒率局負工消合作社印^ A 741TS58_b7___ 五、發明説明（11 ) 不純物擴散層2 3上也形成光阻層3 2，以避免在不純物 擴散層2 3導入過多之不純物。 (光阻層之形態例） 圖6 A〜C爲顯示對源極形成領域2 2之離子植入之 際，被形成之第1光阻層之平面圖案之例。即，同圖A之 光阻層2 4 A爲在閘電極2 0之長度方向（Y )係連續圖 案之構造。相對於此，同圖B所示之第1光阻層2 4 B在 閘電極2 0之長度方向（Y)，被設定爲與閘氧化膜14 之寬幾乎相同程度或稍大之長度。 圖6 A及B所示之光阻層構造在構成開口部3 0之端 部壁面B之電容皆小，由於離子植入時之電荷集中之分散 效果，可以抑制單元部分之閘氧化膜或通道氧化膜之劣化 。比較同圖A及B之情形，同圖B之光阻層2 4 B與同圖 A之光阻層2 4 A相比，面積相對變小，由於被感應之電 荷之積存量變少，抑制閘氧化膜或通道氧化膜之劣化效果 更高。因此，期望每個單元形成孤立型光阻層。又|也可 以以複數單元爲一區塊，以形成塊單位之光阻層。 再者，如圖6 C所示般地，形成在第1光阻層2 4 C 之開口部3 0，其平面形狀具有圓形或矩形等之任意形狀 ( ，對於汲極領域之長度方向也可以爲不連續開口部。 光阻層之圖案依據裝置之種類或設計事項，可以採取 各種之形態。 (請先閲讀背面之注意事項再填寫本頁)
、1T 腺 本紙张尺度適用中國國家標洋（CNS )八4*見格（2丨OX 297公漦） -14 - A7 A7 經漬部屮央掠蜱局只工消资合忭杜印製 B7 五、4½説崎(|2 ) (第2實施例） 接著1佐以圖面詳細說明本發明適用於具有多層構造 之Μ 0 S元件之快閃記憶體之製造之實施例。圖3 A及B 顯示在源極形成領域離子植入時之光阻層之構造之平面圖 以及顯示圖3 A之X - X <線之剖面圖，圖4A〜E顯示 製造方法之主要工程圖。 於製造多層構造之快閃記憶體，如圖4 A所示般地， 首先，預先對於P型矽基板1 0形成場氧化膜1 2，接著 ，在矽基板1 0之活性表面形成5 0〜1 2 0 n m程度之 通道氧化膜1 4 a 。在此通道氧化膜1 4 a及上述場氧化 膜1 2上積層形成浮置閘1 6用之第1多晶矽層，再者， 在此多晶矽層之表面經由化學氣相沈積法（C V D法）或 熱氧化法等形成單層之氧化膜、或由氧化膜，氮化膜及氧 化膜形成之3層構造之層間絕緣膜（◦ N 0膜）1 8。上 述氧化膜有矽氧化膜、矽氧氮化膜等。 接著，在層間絕緣膜1 8之表面積層形成控制閘 2 ◦ a用之第2多晶矽層。而且，覆上爲規定之圖案形狀 之光阻層，將其當成光罩施以触刻後，經由去除光阻層， 形成多層構造之閘電極2 5 (圖4 A )。 如此爲之，在P型矽基板1 0上每個單元單位，形成 由浮置閘1 6、層間絕原膜i 8以及控制閘2 0 a所形成 之閘電極2 5。之後，在源極形成領域2 2進行砷（A s )或磷（P )等之不純物之離子植入。先於對於此源極形 成領域2 2之離子植入工程，至少做成對應源極形成領域 本紙张尺度適用中國阄家標準（（:NS ) Λ4規格（210 X 297公犛} ---------/-------ΐτ------ • · (请先閱讀背而之注意事項再填寫本頁) 4172^6 A7 B7 經滴部中央榡準局貝工消合作社印絮 五、發明説明（13 ) 2 2之部分，具有開口領域之第1光阻層2 4。在本實施 例中，如圖3 A，B所示般地，此光阻層2 4在每個單元 單位孤立地形成著。如此爲了使光阻層分割形成之理由更 爲明白之故，說明比較例之圖5 A，B所示之離子植入法 。在此比較例中，在晶圓全面形成光阻層1 ，之後，經由 圖案形成使之成爲只有源極形成領域爲開口之構成，其它 部位作爲離子遮蔽膜之機能。在此構造中，具有由通道氧 化膜1 4 a及層間絕緣膜1 8串聯結合之電容之故，離子 照射之際，積存在大面積之光阻層1之表面之電荷通過光 阻層1之開口部之端部壁面A而容易被積存在浮置閘1 6 及控制閘2 0 a上。而且，此電荷流過浮置閘1 6正下方 之通道氧化膜1 4 a ，成爲引起通道氧化膜1 4 a之電荷 量Q b d之降低或絕緣破壞之要因。其結果《快閃記憶體 之可能的寫入/抹去次數減少，又|資料保持特性劣化， 例如產生單位元通電流失等之不良。 此處，在本實施例中，對源極領域2 2之離子植入之 際所形成之光阻層2 4係形成爲每個單元爲孤立之圖案。 具體而言，如圖dx3A，B所示般地，光阻層24被設 定爲應離子植入之源極形成領域2 2全面成爲開口，同時 ，在汲極形成領域2 6，鄰接單元之間形成由到達閘絕緣 膜1 4 a之壁面構成之縫隙狀之開口部3 0。即，此光阻 層2 4於汲極領域2 6，經由到達上述閘氧化膜1 4 a之 開口部3 0，在每個單元形成爲：被分離成光阻層2 4 a 及光阻層2 4 b之狀態。 ---------i------ΪΤ------.^1 • ' (請先閱讀背而之注意事項再填寫本頁) 本紙达尺度適用中阁西家標準（) Λ4規狢（2Ι0'Χ 297公釐） -16- 經滴部中央榜隼局一^工消费合作.τί·印製 417258 A7 _____B7_________五、發明説明（14 ) 上述光阻層2 4 ( 2 4 a ，2 4 b )其平面形狀形成 爲矩形，對應應離子植入之源極形承領欲2 2之開口領域 之端部壁面A，及與通道氧化膜1 4 a相接之開口部3 0 之端部壁面B成爲平行，其它之一對之端部成爲連接場氧 化膜1 2之形狀。 接著，對於矽基板1 0，如圓4 B所示般地，爲了形 成源極領域之故，進行砷（A s )或磷（P )之離子植入 。植入條件例如爲加速能量3 5〜1 0 0 k e V、劑量爲 1X1014 〜5xl015/cm2。 而且，由矽基板1 0上去除光阻層2 4後，經由進行 熱處理，如圖4 C所示般地，形成N型擴散層之源極領域 2 2 a。値此離子植入之際，經由上述開口部3 0，不純 物被導入矽基板1 0之故，在汲極形成領域2 6也部份形 成^<不純物擴散層2 3 (第2不純物擴散層）。接著，積 層在汲極形成領域2 6具有開口領域之第2光阻層3 2。 此光阻層3 2與上述第1實施例不同，其之外周不延伸到 場氧化膜1 2上（圖4 D )，外側之側壁（端部壁面B ) 形成爲到達源極領域2 2 a之通道氧化膜1 4 a之狀態。 構成此種第2光阻層3 2之端部壁面B，可以達成與圖 4 B所示之第1光阻層2 4之開口部之端部壁面B相同之 機能，因此，可以視爲形成在通道氧化膜1 4 a上之第2 光阻層3 2之開口部4 0。 而且，對於矽基板1 0 1爲了汲極領域2 6 a之形成 之故，進行砷（A s )或磷（P )之離子植入°植入條件 ---------,------iT------i'. (請先閱讀背而之注意事項再填湾本頁) 本紙张尺度適用中因國家標準（CNS ) Λ4現格（2丨OX297公焚） -17- is满部屮央準局貝工消费合作社印裝 A7 4mSB_—-Ξ'__ 五 '發明説明（15 ) 例如爲：加速能量3 5〜5 0 k e V、劑量1 X 1 0 1 5〜 lx!〇16/cm2 (圖 4D)。 接著，對汲極形成領域2 6之離子植入後，由矽基板 1 〇上去除第2光阻層3 2後，經由進行熱處理，如圖 4 E所示般地，形成N 1型擴散層之汲極領域2 6 a。在此 汲極領域2 6 a ，經由上述第1光阻層2 4之開口部3 0 ，被摻雜之不純物擴散層2 3成爲重疊狀態地被形成著。 又，在源極領域2 2 a同樣地經由第2光阻層3 2之開口 部40，被摻雜之不純物擴散層22b被形成著。其結果 ，汲極領域及源極領域之擴散電阻被降低。而且，此不純 物擴散層2 3，2 2 b由於形成在與閘電極2 5充分分離 之位置，不會對電晶體特性帶來壞影響。以後之處理可以 採用以往相同之工程。 在圖4 D之工程中，也可以在N +型不純物擴散層2 3 上設有光阻層3 2，以防止在N _h型擴散層2 3上被植入過 多離子。 經由以上工程|可以獲得包含如圖4 E所示之多層構 造之Μ 0 S元件之快閃記憶體等之半導體裝置2 0 0。 依據此實施例•在源極形成領域2 2進行離子植入之際， 在每單元單位形成第1光阻層2 4，因此，光阻層不在晶 圓全面連續，可以將光阻層面積設定小。因此，光阻層 2 4上被感應之電荷之積存相對地減少，可以使流過浮置 岡1 6正下方之通道氧化膜1 4 a之電荷量減少。經由如 此，抑制了通道氧化膜1 4 a之絕緣破壞或電荷量Q b d I I I I i 線 - . (請先閱讀背而之注意事項再填寫本頁) 本纸认尺度適)*1屮阂®家標準（C’NS ) Λ4規格（210Χ297公f ) -18- 417256 a7 ___B7 ,___ 五、發明説明（16 ) (讀先閱讀背面之注意事項再填、％本頁) 之降低等之品質劣化。又，第1光阻層2 4 a ' 2 4 b具 有與控制閘2 0 a相接之端部壁面A，及構成開口部3 0 之端部壁面B之故，電荷容易集中之部位變分散。 更詳細而言，在第1光阻層2 4 a、2 4 b之其中一 方之端部壁面A ’相對於因爲多層構造之閘電極2 5而成 爲串聯連接型之電容’另一方之端部壁面B成爲單一型之 電容之故，在端部壁面B之絕緣耐力較上述端部壁面A小 。因此，在第1光阻層2 4 a、2 4 b上產生之電荷，較 端部壁面A容易沿著構成開口部3 0之端部壁面B流，可 以使通過浮置閘1 6之正下方之通道氧化膜1 4 a之電荷 量相對變小。因此，値此對源極形成領域2 2之離子植入 之際|可以防止電荷量Q b d之降低，可以抑制通道氧化 膜1 4 a之劣化。其結果，可以使可以寫入/抹去次數提 昇及資料保持特性變好’改善快閃記憶體之信賴性。 以上如圖4 D所示般地，被使用於對汲極形成領域 2 6之離子植入之第2光阻層3 2也相同。在本實施例中 ，在第1及第2光阻層適用本發明之方法之點，與上述第 1實施例不同。如此，在對源極形成領域及汲極形成領域 之離子植入工程適用本發明之方法時，較在其中之一方之 植入工程適用本發明之情形，確實可以抑制伴隨離子植入 之充電之壞影響。 又，在本實施例中，與第1實施例相同地，只在第1 光阻層設開口部3 0 ’不在第2光阻層設開口部以構成之 也可以。即，在形成源極領域或汲極領域之至少其中一方 本纸張尺度適用屮因國家標準（CNS > Λ4規格（210Χ 297公釐） -19-
經滴部中央標準局貝J-消资合竹社印¾ 五、發明説明（17 ) 時，設開口部3 0或開口部4 0 ’在電荷量Q b d之降低 防止有效果。在只形成其中一方之領域時設置開口部之情 形，特別是，如第2實施例之構成’於源極側經由福勒通 道（F 〇 w I e r t u η n e I )進行電子交換之快閃記憶體中，在源 極領域形成時設有開口部3 0比較好。如此爲之，係由於 離子植入時之充電損壞之影響在源極領域與浮置閘端之通 道氧化膜之電荷量Q b d之降低可以被避免。 (第3實施例） 接著，在圖7 A〜C顯示第3實施例。此實施例爲將 本發明應用於單一單元內具有2個之電晶體之2電晶體快 閃記憶體單元例。圖7 A，B爲顯示在源極形成領域離子 植入時之光阻層之構成之平面圖及剖面圖，圖7 C爲顯示 快閃記憶體單元之剖面圖。 此快閃記憶體單元具有記憶電晶體領域3 4與選擇電 晶體領域3 6。圖7 A〜C中，與上述第2實施例實質上 相同之部分賦予相同之標號，省略其詳細說明。 此實失利在源極形成領域2 2離子植入之情形，如圖 7 A，B所示般地，在多層構造之記憶電晶體領域3 4至 少汲極形成領域2 6之一部份，在選擇電晶體領域3 6幾 乎全體，係經由光阻層38(38a ,38b)遮蔽以進 行。即，在記憶電晶體領域3 4中，經由孤立型光阻層 3 8 a，應離子植入之源極形成領域2 2全面開口地被設 定之同時，於汲極形成領域2 6，形成在與鄰接之選擇電 本紙张尺度適用巾闽阀家標率（CNS ) Λ4規格（210X 297公焚） -20- ' 訂 線 e - (請先閲讀背而之注意事項再填寫本頁〕 經滴部中央標準扃貝工消费合作杜印^ 4I7：;5S at B7 五、發明説明（18 ) 晶體領域3 6之間之開口部3 0以外之領域被遮蔽。而且 ，在選擇電晶體領域3 6上述開口部3 0以外之領域經由 光阻層3 8 b而被遮蔽。 此第3實施例也與上述第2實施例相同地，離子植入 之際，多層構造之記憶電晶體領域3 4之對通道氧化膜 1 4 a之電荷集中所致之電荷量Qb d之降低或絕緣破壞 等之發生得以被抑制，可以提昇可以寫入/抹序次數及資 料保持特性等之特性。 (第4實施例） 接著，說明使用與圖7 C所示之2電晶體快閃記憶體 單元相同形式之記憶體單元之半導體裝置。此半導體裝置 之主要技術內容爲依據本專利申請人等已經申請之特許協 力條約之國1¾祭申請（國際申請號碼P C T / U S 9 7/1 0448 )記載者。佐以圖8〜圖1 2在以下記 載其之主要部份。而且，此半導體裝置之製程|如之後詳 細說明般地，本發明之製造方法可被適用，因此可以達成 與上述相同之作用效果。 圖8顯示侬據本實施例之快閃記憶體單元4 0 0之槪略圖 。快閃記憶體單元4 0 0具有選擇電晶體4 0 1與記億電 晶體4 0 2。 選擇電晶體4 0 1具有閘電極4 0 1 A，記億電晶體 具有浮置閘4 0 3與控制閘4 0 4。此實失利中，選擇電 晶體40 1即N通道MOSFET，具有約〇 · 7V之臨 本紙张尺度適用中1國家標準（CNS )八4規格（2IOX297公釐） -21 - ---------^-- fc- (請先閱讀背,6之注意事項*填寫本頁)
*1T I. S濟部中决標枣局負工消费合作社印" A74172^S____j7五、發明説明（|9 ) 界値電壓。 程式記億體單元4 ◦ 0時’可藉由：將正之程式用高 電壓V p p，例如1 2 V施加於選擇電晶體4 0 1之閘電 極4 0 1 A與記億電晶體4 0 2之控制閘4 0 4，同時保 持記憶電晶體4 0 2之源極4 0 8爲接地電壓V s s ’在 選擇電晶體4 0 1之汲極4 0 6施加正之程式用脈衝以達 成。例如將約5 V之程式用脈衝施加1 〇 〇微秒。於圖9 ，記憶電晶體4 0 2之汲極領域4 0 7 (亦爲選擇電晶體 4 0 1之源極領域）係經由基板之高濃度擴散層5 1 0而 形成（於圖1 2 F詳細說明之）。對此汲極領域之離子植 入係強化汲極領域4 0 7附近之通道領域5 1 1之部分電 場。經由如此，加速傳導電子，通過薄氧化層移往浮置閘 4 0 3，產生充分活潑高能量電子分佈（例如熱電子植入 )以克服電位能壁障。將此汲極領域經由高濃度摻雜離子 植入，程式之速度增加一位數。與記憶用電晶體4 0 2之 寬爲0 · 5至1 · 5# m相比，選擇電晶體40 1之寬典 型爲2 . 0至5 · 0 # m之故，選擇電晶體4 0 1使用被 施加之汲極領域之脈衝電壓之微小部份。 記億體單元4 0 0之消除，經由：在記憶電晶體 402之源極領域408施加正之高電壓Vpp，另一方 又 面’將控制閘4 0 4保持於接地電壓V s s而被達成。在 薄膜氧化層（閘氧化膜）4 0 5 (圖9 )生成高電場，經 由如此’集中在浮置閘4 〇 3之電子克服電位能，脫離薄 膜氧化層4 0 5 (例如，經由福勒通道）往記憶電晶體 ---------"------.1T------線， . - {諳先Μ讀背面之注意事項再填寫本頁) 本紙张尺度適用中國阀家標準（CNS ) Λ4現格（210X 297公釐） -22- 經滴部中央標率局π;_χ·消费合作社印製 A7 B7 五、發明说明k)) 402之源極領域408移動。消除中，閘電極40 1A 被接地，汲極領域4 0 6被保持在浮游狀態。 記憶電晶體4 0 2之源極領域4 0 8又經由基板之高 濃度擴散層5 1 2而被形成（於圖1 2 E詳細說明之）。 此基板之高濃度擴散層使連接之絕緣破壞增加，經由如此 ，在消去中，由浮置閘來之傳導電子之移動顯著加速。如 此，消去動作中，記憶電晶體4 0 2其臨界値電壓成爲負 之程度止地，消去進行著。因此，記億電晶體4 0 2無法 經由控制閘4 0 4被關閉。但是，選擇電晶體4 0 1防止 此過剩消去對單元之差動產生影響。具體而言，選擇電晶 體4 0 1之臨界値電壓被維持在約0 · 7 V。 圖1 0顯示包含記憶體單元40 0A — 400D之記 憶體陣列6 0 0之槪略圖。其各別之記憶體單元與記憶體 單元4 0 0 (圖8 )爲相同。選擇電晶體4 0 1之汲極領 域4 0 6 (單元4 0 0 A與4 0 0 B之汲極領域）被結合 於金屬之汲極位元線6 3 1，記憶電晶體4 0 2之源極領 域（單元4 0 0 A與4 0 0 B之源極領域）被結合於金屬 源極位元線6 30。單元400A與400D之選擇電晶 體4 0 1之閘電極4 0 1 A被結合於字元線5 2 0 ·單元 4 0 0A與4 0 0 D之控制閘4 0 4被結合於控制線 5 2 1。 於圖9，進行單元4 0 0例如單元4 0 0 A之讀出， 可以經由：經由字元線5 2 0而對閘電極4 0 1 A，經由 控制線5 2 1而對控制閘4 0 4分別施加標準電壓（一般 本紙張尺度適丨{]中國國家標率（CNS ) Λ4規格（210Χ 297公釐} (請先閲讀背而之注^^項再填艿本頁) '11 線 -23- 五、發明説明（21 ) 爲5 V )，與此同時地，經由與汲極領域之位元線6 3 1 連接之以往之讀出放大器（未圖示出），以檢測流經單元 4 〇 Ο A之讀出電流以達成。假如單元4 Ο Ο A被消去之 情形（即浮置閘4 0 3之電荷爲0或總體成爲正之狀態） ，電晶體4 0 1與4 0 2兩方皆被關閉，流過經由讀出放 大器而可被檢測之電流。假如，單元4 Ο Ο A被程式之情 形（即浮置閘4 0 2總體具有負之電荷之情形）記憶電晶 體4 0 2之臨界値電壓上昇至超過供給電壓V c c ，經由 如此，防止在單元4 Ο Ο A中流過電流。 經由此構成，接受汲極領域之位元線之電壓之讀出放 大器產生對源極領域之位元線6 3 0之反饋電壓。經由如 此，增加讀取差動中之源極領域之位元線6 3 0上之電壓 。如此，汲極領域之位元線6 3 1之電壓降低被減速。因 此，依據本實施例，與以往之記憶體單元陣列比較，在接 氧之邏輯狀態循環中，檢測可以進行地，位元線回復成原 來之狀態之時間顯著減少。 經洧部屮央標隼局負工消资合作社印- (請先閱讀背而之注意事項再填寫本頁) 在定標記憶電晶體4 0 2上，主要之限制爲對於穿通 之要求。經由汲極領域4 0 7與浮置閘4 0 3之電榮接合 ，記億電晶體4 0 2典型的經由與汲極領域4 ◦ 7之結合 被關閉。此電容接合限制通道長5 1 1 (圖9 )之定標能 力，經由如此，5 V程式性能所需要之程式速度被限制爲 無法提昇。具體而言，由汲極領域4 0 7對浮置閘4 0 3 之電容接合使對於記憶電晶體4 0 2之穿通容許度惡化， 因此，限制處理記憶電晶體4 0 2之汲極領域電壓。經由 冬紙张尺度適用中囡阀家標準（CNS ) Λ4現格（210 X 297公楚）.24- S洎部屮央標準局員工消费合作社印3i A7 —m 9--—--—-- 五説明) 邊緣電容即平行面電容以外之電容之強之效果’電容接合 之效果與記憶電晶體4 0 2之閘線寬不成比例。因此’此 汲極接合之效果在構造愈小時，愈成爲支配要素’於無存 取閘之以往之E E P R Ο Μ或快閃記憶體’成爲重大之定 標上之限制。程式之速度，對於有效通道長之倒數成爲指 數般的增加。 本實施例經由在單元4 0 0中插入選擇電晶體4 ◦ 1 (圖9 )解決此定標之問題。依據本實施例，去除程式模 式之記憶電晶體4 0 2之穿通之故，可以定標通道長 5 1 1。經由此定標，可以使通道長5 1 1變短，經由如 此，與以往比較，可以顯著提昇記憶體單元之程式速度。 再者，經由在汲極領域4 0 7實施摻雜，單元4 0 0在 5 V之程式性能可以充分達成。 圖1 1顯示具有被隔離領域7 0 2包圍之活性擴散領 域7 0 1之記憶體單元4 0 0之構成之一實施例。隔離領 域7 0 2由典型上阻止接近記憶體單元間之導電用之厚的 隔離氧化層所形成。浮置閘4 0 3與控制閘4 0 4自己整 合（圖1 2 Ε詳細說明）。閛電極4 0 1 Α由與形成控制 閘4 0 4而使用者相同導電層所形成。閘電極4 0 1 A， 4 0 3及4 0 4被確定後，在其接合領域離子植入摻雜物 ，形成以往之N型接合|同時形成依據本實施例之被離子 植入之源極領域、汲極接合（圖1 2 E、圖1 2 F詳細說 明之）最後，以往之氧化處理後，接觸孔7 0 6經由蝕刻 被形成，堆積金屬源極線6 3 0與金屬汲極線6 3 1 ，蝕 木紙浪尺度適用中國國家標苹（CNS ) Λ4規格（210'X 297公釐） ---------------1T------^ , - - (請先閱請背面之注意事項再填寫本頁) -25- 經滴部中次標卒局員工消费合作社印聚 A7 _—_B7__ 五、發明説明泛3 ) 刻之。 由圖1 2 A至圖1 2 G顯示提供本實施例之記憶體單 元之步驟。關於以往知步驟及方法，對該業者爲習知，其 之說明省略。如圖1 2 A所示般地，在基板8 0 0中形成 場隔離領域8 0 2。接著，在基板8 0 0之露出部上，8 〜1 3 n m之厚度範圍使通道氧化層8 0 1成長。圖 1 2 B顯示多晶矽層8 0 3堆積、被圖案化，形成記憶電 晶體之浮置閘之樣子。多晶矽層8 0 3典型上被堆積爲 8 0〜1 7 0 n m之厚度，摻雜N型摻雜物，例如含氧化 磷（P 0 C L 3 )。 其它之方法爲：將其它之磷或砷離子之植入以2 0〜 40keV 之能量，5E14/cm2 〜5E15/cm2 之照射量進行。接著，氧化層一氮化層一氧化層（〇 N〇 層）被設於上述之構造上。具體而言，將氧化層於上述構 造上’經由熱氧化法使成長1 〇〜2 0 nm之厚度。接著 ’在氧化層上堆積氮化矽層1 〇〜2 0 nm之厚度。最後 之氧化層在此氮化矽層上經由濕式氧化法，使成長爲3〜 5 n m之厚度。光阻層（未圖示出）被使用於：被形成之 Ο N 0層8 0 4除了記憶電晶體領域外被去除，即，只在 如圖1 2 B所示之層8 0 3上ΟΝΟ層被形成用。此去除 處理爲了減少因對基板之蝕刻所致損傷，典型上經由濕蝕 刻、等方性蝕刻、濕蝕刻之一連串步驟而進行。 接著，在基板之露出部分使選擇電晶體之閘氧化膜成 長爲5〜2 5 nm之厚度。 ^〆 ^ 11 ~~ 線' (請先閱讀背而之注意事項再填寫本莧) 本紙张尺度適用中國國家標準（CNS ) A4C格（2IOX 297公嫠） -26- ______________________B7 _ 五、發明説明匕） (請先閱讀背面之注項再填寫本頁} 如圖1 2 D所示般地，記憶電晶體之控制閊8 〇 5與 閘8 0 5 A爲將多晶矽或多矽化物堆積爲2 5 〇〜4 ◦ 〇 n m之厚度者。多矽化物爲在多晶矽（1 〇 〇〜2 〇 0 n m )組合矽化鎢（W S i 2 )，矽化鉬（Μ o S i 2 )、 矽化鈦（T i S i )或矽化鈷（c〇s i2) (100〜 2 0 0 n m )之矽化物之中之一個者。閘電極8 0 5與 8 0 5 A接著以N型摻雜物例如含氧化磷（p ◦ c 1 8 )摻 雜，或進行其它之磷或砷離子植入，以2 0〜4 0 k e V 之能量、2E 1 2/cm2〜6 E 1 5/cm2之照射量摻 雜之 接著’閘電極8 0 5與8 0 5 A如圖1 2 E所示般地 被圖案化。使用以往之異方性蝕刻法與光阻，層8 0 3與 8 0 4被蝕刻。依據其它實施例時，在閘電極8 0 5與 805A之上部形成氧化層厚度200〜300n m，接 著，進行以往之異方性蝕刻。使用氧化膜座爲蝕刻光罩， 減少臨界尺、j ( C D )之損失，容易做電極之端部形狀之 控制。於哪一種之方法，應形成之記異電晶體之控制閘 8 0 5與浮置閘皆如圖1 2所示般地*被自己整合。依據 本實施例自己整合時，可以消除以往之記憶體單元可見之 基於製程之偏差。
I 接著，圖案化第1光阻層8 0 6，使應被形成之源極 領域選擇性地露出。此光阻層8 0 6如圖1 2 E所示般地 ，經由使用被分離之光阻層8 0 6 a及8 0 6 b ’如上述 般地，可以防止在接下來之工程之離子植入工程引起之充 本紙张尺度適用中_围家標莩（（，NS ) Λ4規格（210X297公漦〉 -27- A7 五、發明説明h ) ®而導致之通道氧化膜之絕緣破壞或電荷量Q b d之降低 等。 於形成源極領域，第1之N型離子植入8 0 8例如以 50 〜l〇〇keV 之能量、2E14/cm2 〜8E14 / c m 2之照射量進行磷離子植入，而且，第2之N型離子 植入8 〇 7例如以4 0〜6 0 k e V之能量、2 E 1 5 / c m 2〜6 E 1 5 / c m 2之照射量進行砷離子植入《兩離 子植入皆依據以往之時間與方法以實施之。 經由此2次之離子植入，經由光阻層8 0 6之開口部 3 0，在基板被摻雜不純物（磷，砷），不純物擴散層 23a，23b被形成。 第2之光阻層8 0 9被圖案化，記憶電晶體之汲極領 域（及選擇電晶體之源極領域亦同）被選擇性地露出。在 形成汲極領域，第1之P型離子植入8 1 1例如以2 ◦〜 40keV 之能量、lE13/cm2 〜3E13/cm2 之照射量進行硼離子植入，第2之N型離子植入8 1 0例 如以40〜6 0k eV之能量、2E 15/ cm2〜 M-滴部中央標準局負工消f合作it印製 (請先閱讀f面之注意事項再填寫本頁} 線 6 E 1 5 / c m 2之照射量進行砷離子植入。 最後，第3光阻層8 1 2被圖案化，選擇電晶體之汲 極領域被選擇性地露出。在形成汲極領域8 1 3，標準之 N型離子植入，例如以4 0〜6 0 k e V之能量、 2 E 1 5 / c m 2〜6 E 1 5 / c m 2之照射量進行砷離子 植入。依據包含選擇電晶體4 0 1 (圖8 )與記亦電晶體 4 0 2之兩方之本實施例，可以獲得很多之利益。第1 : 本紙張尺度適用屮國圃家標率（CNS } Μ規格（210X297公釐） -28- .ί! Α7 Β7 i、發明説明匕6 ) 消去記憶電晶體4 Ο 2之下，在記憶體單元4 Ο 0殘留負 之臨界値，經由如此，產生漏電，最終電路成爲無法動作 。由於有選擇電晶體4 Ο 1之故，即使記憶電晶體4 0 2 之消去臨界値電壓成爲負，記憶體單元4 0 0不使通過電 流。對於同業者，雖爲周知者，消去臨界値電壓在裝置之 壽命期間中，又，因裝置中之記憶體單元之數量而變化， 不容易控制。因此，消去臨界値電壓之控制對於高密度快 閃記憶體裝置，成爲大之問題。經由本實施例之選擇電晶 體4 Ο 1 ，此問題完全被去除。 第2 :在各別之記憶體單元包含選擇電晶體之故，各 別之位元線具有各別之源極金屬連接部。讀出放大器在檢 測中提供控制汲極位元線之電壓降低之源極偏壓電壓，可 以有效利用此連接構造。此讀出放大器之反饋在多數之記 憶體單元爲導通狀態時，成爲有效的，因此，汲極位元線 被電源電壓V s s (接地）強力吸引。在新的檢測循環時 ，由低位元線汲極電壓回復至原來之位元線電壓止之時間 ，被檢測後之位元線之電壓所左右。經由使用此源極反饋 之技術，在本實施例中，在讀出動作中，有效之記憶體單 元之數目即使大幅變化，可以顯著限制復歸時間。 第3 :由源極領域向著汲極領域之記憶體單元中所引 起之穿通，於程式中未被選擇之記憶體單元引起漏電。由 被連接在同一條位元線之全部的記億體單元來之漏電累積 時，將選擇之記一體單元程式用之可以使用之汲極電壓， 由於位元線選擇邏輯輸入線之電壓效果而被限制，經由如 本紙ft尺度適用中国阀家標準（CNS ) Λ4规格（210Χ297公楚）_四 ^^^1 I— -- ^^^1 .^1^1 ^^1 ! - - (诸先閲讀背而之注意事項再填驾本頁) 、?τ .線_ 經濟部中夾標準局另.!..消贽合竹社印裝 A7 A7 經闭部中央標涞局負工消费合作·ΐ印装 ____B7 五、發明説明b ) 此，被選擇單元之程式時間增加。對於無存取閘之 E P R Ο Μ或快閃記憶體單元起因於穿通之問題，一般是 此限制了最小單元閘長。穿通電壓與一般之Μ 0 S裝置相 比，浮置閘裝置一方比較低。此係對於單元之浮置閘而言 ，高汲極電壓電容性的結合之故。經由此電容結合，有效 之浮置閘電壓上昇，由於如此，並非普通之Μ 0 S電晶體 可見導之表面下穿通，而係由於裝置之正規之反轉通道之 接通，電晶體開始導通。電容接合不與閘通道長之定標成 比例之故，對於浮置閘裝置之定標，變成限制。 如本實施例般地，在記憶體單元包含選擇電晶體時|穿通 電壓被存取閘所佔之故，記憶電晶體之通道長可以縮小至 讀出干擾之限度。此意味記憶電晶體之靶通道長可以縮短 ，經由如此，（I )邏輯運算中之更高之讀取電流與更高 速之檢測成爲可能，又，（i i )可以使程式速度更高速 。使通道長減少下，程式速度成指數增大。 第4 :依據本實施例，控制閘與存取閘爲互相依存關 係。讀取模式中，全部之控制閘被設定爲5 V，被選擇之 存取閘由0V被升至5V。如此之下，記憶體位元之電容 與對於其之位元線無法良好結合。 第5 :依據本實施例，在離子植入工程，使流經浮置 < 閘正下方之通道氧化膜之電荷量減少，可以防止通道氧化 膜之絕緣破壞或電荷量Q b d値之降低。其結果’可以提 昇快閃記憶體之可以寫入/抹去次數以及資料保持特性。 I I I J"衣 n - - (讀先閱讀背面之注^^項再填寫本頁) 本紙張尺度適用中Κ國家標举(CNS ) Λ4規格（210X 297公釐） -30- .¾¾-部中央#卑局貝工iiif合作社印製 A7 B7 五、發明説明fes ) (實驗例） 使用本發明之製造方法而被形成1使用圖1 0所示之 記一體陣列之快閃E E P R ◦ Μ，求取各記憶體單元之資 料保持特性。實驗中，做成1 Μ位元之快閃E E P R Ο Μ ，使用其作爲樣本。實驗爲在樣本寫入資料後，在2 5 0 t之恆溫槽使樣本溫度保持一定，求取對於放置時間之資 料保持率。 又，爲了做比較，在製造工程被使用之第1光阻層， 使用圖1 3所示構造之光阻層代替圖1 2 E所示構造以形 成比較用樣本。於圖1 3中，標號2 2表示源極形成領域 ，標號2 6表示汲極形成領域，標號2 5表示記憶電晶體 之閘電極，標號2 0表示選擇電晶體之閘電極2 0。而且 ，光阻層2 7在源極形成領域2 2以外之領域全面第被形 成。使用此種第1光阻層2 7而被形成之比較用樣本，與 上述實施例之樣本同樣地求取各記憶體單元之資料保持特 性。 圖1 4顯示實施例以及比較例之樣本所求得之資料保 持特性。於圖1 4中，橫軸顯示放置時間，縱軸顯示資料 保持率。而且，資料保持率以放置時間爲〇時之資料保持 量爲1 0 0%而求得。由圖1 4可以明白地，依據本發明 之實施例，確認約經5 0 0小時後，資料保持率幾乎可以 保持一定。相對於此，比較例之樣本，可以了解到放置時 間5 0 0小時時，資料保持率約降爲9 0 %。 本紙張尺度適川中國國家榡準（CNS } Λ4規格（2!0Χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 .鯓丨· -31 - 4mra A7 _B7__________ 五、發明説明如） (第5實施例） 圖1 5A〜C顯示第5實施例。圖1 5A，B顯示在 源極形成領域離子植入時之光阻層之構成之平面圖及剖面 圖，圖1 5 C顯示快閃記憶體單元之剖面圖。 此實施形態爲使本發明適用於對開閘（split gate )型 之快閃記憶體之例。對開閘型之快閃記億體如圖1 5 C所 示般地，在單一單元之中，閘絕緣膜1 4、浮置閘1 6、 層間絕緣膜1 8及控制閘2 0 a被積層，在浮置閘1 6與 控制閘2 0 a之間形成通道氧化膜1 4 a。 經濟部中央標準局負工消合忭枉印紮 •^^1 ^^^^1 ^^^^1 ^^^^1 ^^—^1 ^^^^1 ^ • - (請先閲讀背而之注意事項再填舄本頁) 此對開閘型之快閃記憶體也可以適用本發明之製造方 法。即，如圖1 5 A及B所示般地，光阻層2 4在源極形 成領域2 2具有進行不純物之離子植入用之開口領域之同 時，在汲極形成領域2 6形成開口部3 0。經由設置此開 口部3 0，與上述實施例相同地，在離子植入工程中，積 存在光阻層2 4之表面之電荷經由構成開口部3 0之端部 壁面B，使往閘形成領域移動，可以防止通道氧化膜 1 4 a及浮置閘1 6正下方之閘氧化膜1 4之絕緣破壞或 電荷量Q b d値之降低等之發生，其結果，具有可以寫入 /抹去次數之提昇及高資料保持特性等。 在上述實施例中，雖以多層構造或對開構造之Μ ◦ S 元件爲例顯示之，但本發明對於具有其它之多層構造之閘 電極之半導體裝置，也同樣可以適用。多層構造之閘電極 屮，在複數之導電膜之間形成絕緣膜之情形，閘氧化膜或 通道氧化膜等之絕緣膜以及層間絕緣膜之中，最弱之膜容 本紙張尺度適用中國围家榡卑（C-NS ) Λ4規格（210X 297公釐） -32 - 五、發明説明) A7 B7 易引起絕緣破壞。即，即使具有多層構造之閘電極之情形 ，與單層構造之閘電極同樣地，有上述之類之問題’即， 因爲不純物之離子植入所生之電賀，經由光阻層之開口端 部在絕緣膜產生電位差，引起絕緣破壞或電荷量Q b d値 之降低，在絕緣膜中產生多數之電氣中性之電子陷阱，臨 界値變高之問題。 此處所謂弱膜爲最容易引起絕緣破壞或電荷量Q b d 之降低之膜。是否爲絕緣破壞或電荷量Q b d之降低之容 易引起之膜，則取決於膜厚或膜質等之膜特性。浮置閘或 控制閘等之閘電極爲2層以上之多層之情形，在閘電極間 形成層間絕原膜。而且，在某種構造中，因離子植入工程 ，在閘氧化膜或其它之層間絕緣膜會產生絕緣破壞= 因此，不單是具有單一閘電極之半導體裝置之情形， 即使具有多層構造閘電極之半導體裝置之情形，本發明也 有效。又，這些之組合，即使具有單一閘電極及多層構造 之閘電極之半導體裝置之情形，本發明也有效。 钟.湞部中央標卑’局負工消於合竹社印裝 ---------J衣— • ^ (請先閱讀背而之注意事項再填疼本頁} *-& 又，本發明特別是對於具有電容大小爲5〜1 5 n m 之薄膜閘氧化膜或通道氧化膜之Μ 0 S元件最有效。再者 ，本發明在第2實施例以外之實施例中，雖顯示對源極形 成領域之離子植入時之例，但是對於汲極形成領域之離子 植入之際，也同樣可以適用。 本紙张尺度適川中阀围家標準（CNS ) Λ4現格（2ΙΟχ2ί>7公釐） -33-

Claims (1)

  1. 六、申請專利範圍 第8 7 1 0 1 1 5 7號專利申請案 中文申請專利範圍修正本 民國88年1 2月修正 1 種包含M 0S元件之半導體裝置之製造方法’ 其特徵爲：包含在半導體基板上形成閘絕緣膜之工程，以 及在源極形成領域及汲極形成領域將不純物離子植入之工 程，而且，上述對源極形成領域及上述汲極形成領域之離 子植入係經過不同之離子植入工程以進行之， 在對上述源極形成領域之離子植入及對上述汲極形成 領域之離子植入工程之其中至少一方，在爲了阻止不純物 之導入所使用之光阻層’於與上述閘電極分離之位置形成 到達上述閘絕緣膜之壁面，經由該壁面，可以使電荷流經 該基板側。 2 , —種包含MO S元件之半導體裝置之製造方法’ 其特徵爲包含以下之工程（a)至（h): (a )在半導體基板上形成閘絕緣膜之工程、. (b )在上述閘絕緣膜上形成閘電極之工程、 (c )形成將包含源極形成領域或汲極形成領域之 第1離子植入領域以外之領域遮蔽用之第1.之光阻層之工 程，在上述第1之光阻層形成到達上述閘絕緣膜之壁面之 工程、 (d )在上述第1離子植入領域經由植入不純物離 子|形成源極領域或汲極領域之工程、 (e )去除上述第1光阻層之工程、 本紙張尺度逍用中困國家標準（CNS ) A4规格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消骨合作社印製 裝------,~-訂------泉.—------ 經濟部智慧財產局員工消骨合作社印製 AS 1I7£^0 cl D8 六、申請專利範圍 (f )形成將包含汲極形成領域或源極形成領域之 第2次元離散餘弦變換子植入領域以外之領域遮蔽用之第 2之光阻層之工程、 (g )在上述第2次元離散餘弦變換子植入領域經 由植入不純物離子，形成汲極領域或源極領域之工程、以 及 ί h )去除上述第2光阻層之工程。 3 ,如申請專利範圍第2項記載之包含Μ 0 S元件之 半導體裝置之製造方法，其中進一步附加在上述第2光阻 層，形成到達上述閘絕緣膜之壁面之工程。 4 .如申請專利範圍第1項至第3項之其中一項記載 之包含Μ 0 S元件之半導體裝置之製造方法，其中上述光 阻層於各單元單位或由複數單元形成之塊單位，成不連續 狀地形成著。 5 .如申請專利範圍第1項至第3項之其中一項記載 之包含MO S元件之半導體裝置之製造方法，其中到達上 述閘絕緣膜之壁面係經由形成在上述光阻層之開口部以構 成。 . 6 .如申請專利範圍第5項記載之包含Μ 0 S元件之 半導體裝置之製造方法’其中上述開口部係在上述光阻層 成縫隙狀而連續地形成著。 7 .如申請專利範圍第5項記載之包含Μ 0 S元件之 半導體裝置之製造方法，其中上述開口部係在上述光阻層 部分而且不連續地形成著。 本紙浪尺度逍用中國闽家梂率（CNS ) Μ規格U10X297公釐） 裝 ---訂------—泉 (請先閔讀背面之注意事項再填寫本頁) -2 - 經濟部智慧財產局員工消費合作社印製 Ή7;^δ α« Β8 C8 _______D8 六、申請專利範圍 8 .如申請專利範圍第1項至第3項之其中一項記載 之包含Μ 0 S元件之半導體裝置之製造方法，其中上述閘 絕緣膜之膜厚爲5〜1 5 nm。 9 .如申請專利範圍第1項至第3項之其中一項記載 之包含Μ 0 S元件之半導體裝置之製造方法，其中上述閘 電極具有單一之導電層。 1 0 .如申請專利範圍第1項至第3項之其中一項記 載之包含MO S元件之半導體裝置之製造方法，·其中上述 閘電極具有複數之導電層，這些之導電層經由絕緣層而被 電氣地分離著。 1 1 .如申請專利範圍第1 〇項記載之包含Μ ◦ S元 件之半導體裝置之製造方法|其中上述閘電極包含浮置閘 及控制閘。 1 2 .如申請專利範圍第1項至第3項之其中一項記 載之包含MO S元件之半導體裝置之製造方法，其中具有 由單一之導電層形成之第1閘電極，以及包含浮置閘及控 制閛之第2閘電極。 1 3 . —種經由申請專利範圍第1項至第3項記載之 製造方法而被製造之包含Μ 0 S元件之半導.體裝置，其特 徵爲：包含半導體基板、由形成在上述半導體基板之不純 物擴散層形成之源極領域及汲極領域 '形成在上述半導體 基板之表面之閘絕緣膜、及形成在上述閘絕緣膜之表面之 閘電極* 上述源極領域及上述汲極領域係經由不同離子植入工 本紙張尺度通用中國國家揉準（CNS ) Α4規格（210Χ297公釐） 装------訂------Λ (請先Μ讀背面之注意事項再填寫本頁) -3 - 4I72C8 C8 D8 六、申請專利範圍 程而形成之不純物擴散層所形成，上述源極領域及上述汲 極領域之至少其中一方具有：佔有該源極領域或汲及領域 之幾乎全部之第1不純物擴散層|及在與上述閘電極分離 之位置部分存在之第2不純物擴散層。 1 4 .如申請專利範圍第1 3項記載之包含Μ 0 S元 件之半導體裝置，其中上述源極領域及上述汲極領域任一 個皆具有第1不純物擴散層及第2不純物擴散層》 (锖先閲讀背面之注意事項再填寫本頁) -裝· 訂 泉 經濟部智慧財產局員工消費合作社印製 本紙張尺度逋用中圃國家梯準（CNS ) Α4規格（210X297公釐） -4 -
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