JP2013058795A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 238000009792 diffusion process Methods 0.000 claims abstract description 42
- 238000009413 insulation Methods 0.000 claims abstract 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 42
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- 230000015654 memory Effects 0.000 claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 15
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 2
- YKTSYUJCYHOUJP-UHFFFAOYSA-N [O--].[Al+3].[Al+3].[O-][Si]([O-])([O-])[O-] Chemical compound [O--].[Al+3].[Al+3].[O-][Si]([O-])([O-])[O-] YKTSYUJCYHOUJP-UHFFFAOYSA-N 0.000 claims description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 238000005036 potential barrier Methods 0.000 abstract description 17
- 239000010410 layer Substances 0.000 description 93
- 238000004519 manufacturing process Methods 0.000 description 45
- 238000000034 method Methods 0.000 description 42
- 230000008569 process Effects 0.000 description 34
- 238000003860 storage Methods 0.000 description 27
- 238000001312 dry etching Methods 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 18
- 238000007254 oxidation reaction Methods 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 16
- 230000005684 electric field Effects 0.000 description 14
- 238000005530 etching Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000001590 oxidative effect Effects 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- -1 Metal Oxide Nitride Chemical class 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
【解決手段】基体8上に絶縁膜を介して第一のゲート電極1、第二のゲート電極2が形成され、両ゲート電極1、2を挟んで第一の拡散層5と第二の拡散層6が形成され、両拡散層5、6の間にチャネル層が形成されている。前記絶縁膜は、第一の拡散層5から第二の拡散層6の方向に第一の絶縁領域3、第二の絶縁領域4が配設された、両絶縁領域3、4のうち第二の絶縁領域4が電荷トラップを含み、第一の絶縁領域3を介して第一のゲート電極1が、第二の絶縁領域4を介して第二のゲート電極2が形成され、両ゲート電極1、2底部下に形成されるチャネル層の高さが相互に異なり、第二の拡散層6の先端部は、第二のゲート電極2直下の領域にまで到達している。
【選択図】図17
Description
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、前記第二の絶縁領域を介して前記第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする。
少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極と第二のゲート電極とが互いに隣接して第一の方向に延在するように形成され、前記第一、第二のゲート電極が、前記第一の方向と直交する第二の方向に並べられて複数形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層がそれぞれ前記第一の方向に列をなして複数形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成され、前記第二の方向に延在する素子分離層が前記第一の方向に並べられて複数形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して第一のゲート電極が形成され、前記第二の絶縁領域を介して第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする。
図7は、本発明の実施例1の半導体記憶装置の平面図である。これはTwinMONOS型記憶装置に係るものである。
図10は、本発明の実施例2の半導体記憶装置の平面図である。本実施例は、TwinMONOS型記憶装置に係る他の実施例である。
図13は、本発明の実施例3の半導体記憶装置の平面図である。図13に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域7が配置されてソース・ドレイン領域5、6およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極1およびコントロールゲート2が横切っている。そして、ワードゲート電極1と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜3が介在し、コントロールゲート2と活性領域の間に電荷蓄積層を含むトラップ絶縁膜4が介在して、いわゆるスプリットゲート型の半導体記憶装置が構成されている。
図16は、本発明の実施例4の半導体記憶装置の平面図である。図16に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域7が配置されてソース・ドレイン領域5、6およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極1およびコントロールゲート2が横切っている。そして、ワードゲート電極1と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜3が介在し、コントロールゲート2と活性領域の間に電荷蓄積層を含むトラップ絶縁膜4が介在している。
図18は、本発明の実施例5の半導体記憶装置の平面図である。図18に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域7が配置されてソース・ドレイン領域5、6およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極1およびコントロールゲート2が横切っている。そしてワードゲート1と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜3が介在し、コントロールゲート2と活性領域の間に電荷蓄積層を含むトラップ絶縁膜4が介在して、いわゆるスプリットゲート型の半導体記憶装置が構成されている。
図20は、本発明の実施例6の半導体記憶装置の平面図である。図20に示すように、本実施例の記憶装置では、半導体基板の所定の領域に素子分離領域7が配置されてソース・ドレイン領域5、6およびチャネル領域を含む活性領域を限定する。この活性領域を複数のワードゲート電極1およびコントロールゲート2が横切っている。そして、ワードゲート1と活性領域の間に電荷蓄積層を含まないワードゲート絶縁膜3が介在し、コントロールゲート2と活性領域の間に電荷蓄積層を含むトラップ絶縁膜4が介在している。
Claims (16)
- 少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極、第二のゲート電極が形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層が形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、前記第二の絶縁領域を介して前記第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする半導体装置。 - 少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲート電極と第二のゲート電極とが互いに隣接して第一の方向に延在するように形成され、前記第一、第二のゲート電極が、前記第一の方向と直交する第二の方向に並べられて複数形成され、前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層がそれぞれ前記第一の方向に列をなして複数形成され、前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成され、前記第二の方向に延在する素子分離層が前記第一の方向に並べられて複数形成されている半導体装置において、
前記絶縁膜は、前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡散層の方向に向かって第一の絶縁領域、第二の絶縁領域がこの順に配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、
前記基体上に前記第一の絶縁領域を介して第一のゲート電極が形成され、前記第二の絶縁領域を介して第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが相互に異なり、
前記第二の拡散層の先端部は、前記第二のゲート電極直下の領域にまで到達していることを特徴とする半導体装置。 - 前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さが、前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さよりも低いことを特徴とする、請求項1または2に記載の半導体装置。
- 前記電荷トラップを含まない前記絶縁領域に接する前記チャネル層の任意の点と、前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極との最短距離が、前記電荷トラップを含まない前記絶縁領域の物理膜厚の√2倍未満である、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記電荷トラップを含まない絶縁領域に近い側の前記拡散層のチャネル側の先端部は、その位置での半導体層表面から前記電荷トラップを含まない絶縁領域上に形成された前記ゲート電極までの最短距離が、前記電荷トラップを含まない絶縁領域の物理膜厚より大きくなる領域にまで到達していることを特徴とする、請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記第一および第二のゲート電極は、前記電荷トラップを含まない前記絶縁領域と一体的に形成された絶縁膜により絶縁されていることを特徴とする、請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さが、前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネル層の高さよりも低いことを特徴とする、請求項1又は2に記載の半導体装置。
- 前記電荷トラップを含む前記絶縁領域に接する前記チャネル層の任意の点と、前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極との最短距離が、前記電荷トラップを含む前記絶縁領域の物理膜厚の√2倍未満である、ことを特徴とする請求項7に記載の半導体装置。
- 前記電荷トラップを含む絶縁領域に近い側の前記拡散層のチャネル側の先端部は、その位置での半導体層表面から前記電荷トラップを含む絶縁領域上に形成された前記ゲート電極までの最短距離が、前記電荷トラップを含む絶縁領域の物理膜厚より大きくなる領域にまで到達していることを特徴とする、請求項7又は8のいずれか1項に記載の半導体装置。
- 前記第一および第二のゲート電極は、前記電荷トラップを含む前記絶縁領域と一体的に形成された絶縁膜により絶縁されていることを特徴とする、請求項1乃至9のいずれか1項に記載の半導体装置。
- 前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さの差が、前記チャネル層の高さが低い方の前記ゲート電極と前記チャネル層との間の前記絶縁領域の物理膜厚よりも大きいことを特徴とする、請求項1乃至10のいずれか1項に記載の半導体装置。
- 請求項1乃至11のいずれか1項に記載の前記半導体装置において規定されるセル構造を1つのメモリ素子とし、二つの前記メモリ素子が隣接して左右対称に形成されていることを特徴とする半導体装置。
- 前記絶縁膜が、前記第一の拡散層の一部と前記第二の拡散層の一部にも形成されていることを特徴とする、請求項1乃至12のいずれか1項に記載の半導体装置。
- 前記電荷トラップを含む絶縁領域は、チャネル領域側から第一、第二、第三の層、または第一、第二の層からなり、
前記第一の層および前記第三の層は酸化シリコンまたは酸窒化シリコンであり、
前記第二の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウム、アルミニウムシリケート、のいずれかである、ことを特徴とする請求項1乃至13のいずれか1項に記載の半導体装置。 - 前記半導体層がシリコンであることを特徴とする、請求項1乃至14のいずれか1項に記載の半導体装置。
- 前記電荷トラップを含む絶縁領域に接する前記チャネル層の少なくとも一部は、半導体層主面と垂直方向の面に形成され、その面の結晶方位は実質的に(100)面または(311)面(結晶学的に等価な面を含む)であることを特徴とする、請求項1乃至15のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012257367A JP5590353B2 (ja) | 2006-11-14 | 2012-11-26 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006307373 | 2006-11-14 | ||
JP2006307373 | 2006-11-14 | ||
JP2012257367A JP5590353B2 (ja) | 2006-11-14 | 2012-11-26 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008544123A Division JP5376122B2 (ja) | 2006-11-14 | 2007-11-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013058795A true JP2013058795A (ja) | 2013-03-28 |
JP5590353B2 JP5590353B2 (ja) | 2014-09-17 |
Family
ID=39401575
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008544123A Expired - Fee Related JP5376122B2 (ja) | 2006-11-14 | 2007-11-05 | 半導体装置 |
JP2012257367A Expired - Fee Related JP5590353B2 (ja) | 2006-11-14 | 2012-11-26 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008544123A Expired - Fee Related JP5376122B2 (ja) | 2006-11-14 | 2007-11-05 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8106444B2 (ja) |
JP (2) | JP5376122B2 (ja) |
WO (1) | WO2008059768A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015041774A (ja) * | 2013-08-21 | 2015-03-02 | フリースケール セミコンダクター インコーポレイテッド | 集積されたスプリットゲート不揮発性メモリセルおよび論理構造 |
JP2016192451A (ja) * | 2015-03-30 | 2016-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
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- 2007-11-05 US US12/514,647 patent/US8106444B2/en not_active Expired - Fee Related
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Legal Events
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