WO2008059768A1 - Dispositif à semi-conducteur - Google Patents

Dispositif à semi-conducteur Download PDF

Info

Publication number
WO2008059768A1
WO2008059768A1 PCT/JP2007/071860 JP2007071860W WO2008059768A1 WO 2008059768 A1 WO2008059768 A1 WO 2008059768A1 JP 2007071860 W JP2007071860 W JP 2007071860W WO 2008059768 A1 WO2008059768 A1 WO 2008059768A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
gate electrode
semiconductor device
insulating region
channel
Prior art date
Application number
PCT/JP2007/071860
Other languages
English (en)
French (fr)
Inventor
Masayuki Terai
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2008544123A priority Critical patent/JP5376122B2/ja
Priority to US12/514,647 priority patent/US8106444B2/en
Publication of WO2008059768A1 publication Critical patent/WO2008059768A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Definitions

  • the present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device including a rewritable nonvolatile semiconductor memory cell called a trap type.
  • Background technology a semiconductor device including a rewritable nonvolatile semiconductor memory cell called a trap type.
  • TinMONOS Metal Oxide Nitride Oxide Semiconductor
  • Patent Document 1 Japanese Patent Laid-Open No. 2 0 0 5-1 4 2 6 0 0 (Patent Document 1)
  • Figure 1 shows a plan view of a TwinMONOS storage device.
  • element isolation regions 7 are arranged in a predetermined region of a semiconductor substrate to limit active regions including source / drain regions 5 and 6.
  • a plurality of gate gate electrodes 1 traverse this active region, and control gates 21 and 2 2 (CG 1 and CG 2) are formed on both sides of the gate gate electrode 1 with a trap insulating film 4 interposed therebetween.
  • the trap insulating film 4 includes a charge trap layer, and is also formed continuously between the control gates 21 and 22 substrate.
  • a word gate insulating film 3 that does not include a charge trap layer is formed between the gate electrode 1 and the active region.
  • Figures 2A and 2B are cross-sectional views taken along the line I_I, line ⁇ - ⁇ in Fig. 1, respectively.
  • the control gate 2 1 and 2 2 are provided with three adjacent gate electrodes and source and drain regions on the silicon substrate 8, and the control gate 2 A trap insulating film 4 is formed between the word gate electrodes 1 and 2 2, and a gate gate insulating film 3 including no traps is formed under the node gate electrode 1.
  • TwinMONOS type memory devices are non-volatile with 2 bits per cell by injecting charges using channel hot electrons into the trap insulating film 4 under the control gate 2 1 or under the control gate 2 2 using channel hot electrons. Operates as a memory.
  • the left source 'drain region 6 is used as the drain, a positive voltage is applied, and the control gate 2 1, 2 2 and the word gate electrode 1 are also positive. Apply voltage.
  • the flat band of the control gate 22 fluctuates in the positive direction, so that it becomes difficult for electrons to flow under the control gate 22. Conversely, when no electrons are accumulated in the trap insulating film under the control gate 22, more current flows.
  • FIG. 3 shows the electron current Ie and the potential ⁇ felt by the electron when reading the charge accumulation state of the control gate 22.
  • the electric fields from the word gate electrode and control gate are indicated by arrows. In this case, for example, 2 V is applied to the word gate electrode 1 and the control gates 21 and 2 2, 1 V is applied to the source / drain region 6, and a ground potential is applied to the source / drain region 5 to perform reading. Do.
  • Patent Document 2 Japanese Patent Laid-Open No. 2 0 0 1-2 3 0 3 3 2
  • Patent Document 3 Japanese Patent Laid-Open No. 8 2 0 2 9
  • an insulating film 13 having no charge trap is interposed between the word gate electrode 1 / control gates 21 and 22.
  • the potential burrs are reduced and the on-current is increased.
  • the insulating film between the node gate electrode / control gate gate thinner, the capacitance C between the word gate electrode Z and the control gate increases, and the switching speed of the control gate and the node gate is lowered. Disclosure of the invention:
  • An object of the present invention is to solve the above-described problems of the prior art, and its purpose is to provide a gate electrode formed on a semiconductor substrate via a gate insulating film including a charge trap, In a semiconductor device having a gate electrode formed through a gate insulating film that does not include a charge trap, a potential barrier against electrons is not formed in a channel layer formed under both gate electrodes.
  • a plurality of goot electrodes are formed on a substrate having at least a surface formed of a semiconductor layer via an insulating film, and the plurality of gate electrodes are sandwiched between the gate electrodes.
  • the insulating film includes a structure in which a plurality of insulating regions are sequentially arranged from the first diffusion layer along the channel layer of the semiconductor layer toward the second diffusion layer, At least one of the plurality of insulating regions includes a charge trap, and at least one of the insulating regions does not include a charge trap, and the plurality of gates are respectively connected to the base via the plurality of insulating regions.
  • G electrode Or made is, the gate electrode of the plurality of Gut electrodes respectively adjacent
  • the semiconductor device is characterized in that the channel layers formed under the bottoms of the adjacent gate electrodes are different from each other in height.
  • a gate electrode comprising first to third gate electrodes arranged adjacent to each other in numerical order on a substrate having at least a surface constituted by a semiconductor layer.
  • a group is formed so as to extend in a first direction through an insulating film, and a plurality of the gate electrode groups are arranged in a second direction orthogonal to the first direction, and the gate electrode
  • a plurality of first diffusion layers and a plurality of second diffusion layers are formed in the semiconductor layer in a row in the first direction across a group, and the first diffusion layer and the first diffusion layer in the semiconductor layer are formed.
  • the insulating film includes: The first diffusion layer to the semiconductor layer A first insulating region including a charge trap, a second insulating region not including a charge trap, and a third insulating region including a charge trap are provided along the channel layer toward the second diffusion layer.
  • the first gate electrode is formed on the substrate through the first insulating region, and the second gate electrode is formed through the second insulating region.
  • the third gate electrode is formed through the third insulating region, and the first to third gate electrodes are insulated from the adjacent gate electrodes, respectively, and the adjacent gates.
  • a first gate electrode and a second gate electrode are formed on a substrate having at least a surface composed of a semiconductor layer via an insulating film, A first diffusion layer and a second diffusion layer are formed in the semiconductor layer across the first and second gate electrodes, and the first diffusion layer and the second diffusion layer in the semiconductor layer
  • the insulating film extends from the first diffusion layer along the channel layer of the semiconductor layer toward the second diffusion layer.
  • a second insulating region disposed in this order, and one insulating region of the first and second insulating regions includes a charge trap, and the first insulating region includes a charge trap.
  • the first gout electrode is formed through one insulating region
  • the second gate electrode is formed through the second insulating region, and the first and second gate electrodes are insulated from each other and formed below the bottoms of the first and second gate electrodes.
  • the semiconductor device is characterized in that the channel layers have different heights.
  • a step is formed in the channel region adjacent to the two gate electrodes, and the electric fields from both gate electrodes are applied to the step at the shortest distance. No potential barrier is formed in the adjacent portion of the. As a result, a decrease in read current can be suppressed.
  • FIG. 1 is a plan view for explaining a TwinMONOS type semiconductor memory device of related technology.
  • FIG. 2A is a cross-sectional view taken along line I—I ′ of FIG.
  • FIG. 2B is a cross-sectional view taken along the line II ⁇ ⁇ in FIG.
  • FIG. 3 is a diagram for explaining the operation of the related art.
  • Figure 4 is a cross-sectional view of another related technology.
  • 5A and 5B are cross-sectional views for explaining the embodiment of the present invention.
  • 6A to 6D are cross-sectional views for explaining the operation and the modification of the embodiment of the present invention.
  • FIG. 7 is a plan view of Embodiment 1 of the present invention.
  • Fig. 8A is a cross-sectional view along line 1-1 in Fig. 7.
  • FIG. 8B is a cross-sectional view along the line II- ⁇ in FIG.
  • FIG. 10 is a plan view of Embodiment 2 of the present invention.
  • FIG. 11A is a sectional view taken along line I_ in FIG.
  • FIG. 11B is a cross-sectional view taken along the line ⁇ - ⁇ in FIG.
  • FIG. 13 is a plan view of Embodiment 3 of the present invention.
  • Fig. 14 ⁇ is a cross-sectional view along the line I_ in Fig. 13.
  • 14B is a cross-sectional view taken along the line II— ⁇ in FIG.
  • 15A to 15H are cross-sectional views in the order of steps showing the manufacturing method of Example 3 of the present invention.
  • FIG. 16 is a plan view of Embodiment 4 of the present invention.
  • FIG. 17 is a cross-sectional view taken along the line VIII in FIG.
  • FIG. 18 is a plan view of Embodiment 5 of the present invention.
  • FIG. 19A is a cross-sectional view taken along line I_I ′ of FIG.
  • FIG. 19B is a cross-sectional view taken along the line ⁇ - ⁇ in FIG.
  • FIG. 20 is a plan view of Embodiment 6 of the present invention.
  • FIG. 21 is a cross-sectional view taken along line I—I ′ in FIG.
  • 22A to 22G are cross-sectional views in order of steps showing the manufacturing method of Example 6 of the present invention. Best Mode for Carrying Out the Invention:
  • FIG. 5A is a sectional view showing the first embodiment of the present invention.
  • source / drain regions 105 and 106 are formed in the surface region of the semiconductor substrate 108, and a charge storage layer is formed on the semiconductor substrate between the source and drain regions 105 and 106.
  • a control gate 102 is formed through a trap gate film 101 including a charge storage layer through a trap gate film 101 including a charge gate insulating film 103 which is not included.
  • the word gate electrode 101 and the control gate 102 are insulated by the word gate insulating film 103. ing.
  • the characteristic point of the present invention is that there is a difference in height between the channel layer formed under the word gate electrode 101 and the channel layer formed under the control gate 102.
  • the height of the bottom of the word gate electrode 1001 is made lower than the height of the bottom of the control gate 1002.
  • the height difference is made larger than the thickness of the trap insulating film 104.
  • the height of the channel layer formed below the bottom portion of the word gate electrode 10 1 is made lower than the height of the channel layer formed below the bottom portion of the control gate 1 0 2, It is made larger than the film thickness of 100.
  • FIG. 5B is a cross-sectional view showing a second embodiment of the present invention.
  • source / drain regions 1 0 5 and 1 0 6 are formed in the surface region of the semiconductor substrate 10 8, and between the source and drain regions 1 0 5 and 1 0 6
  • the word gate insulating film 10 0 3 without the charge storage layer is connected to the word gate electrode 10 1
  • the trap gate insulating film 10 4 including the charge storage layer is connected to the control gate 1 0 2.
  • the gate gate electrode 10 0 1 and the control gate 10 2 are insulated by a trap insulating film 10 4.
  • the bottom of the word gate electrode 1001 is made higher than the height of the bottom of the control gate 1002. The height difference is made larger than the film thickness of the word gate insulating film 103.
  • the height of the channel layer formed below the bottom portion of the word gate electrode 1 0 1 is made higher than the height of the channel layer formed below the bottom portion of the control gate 1 0 2. 0 greater than 4 film thickness.
  • the magnitude of the read current depends on the potential felt by the electrons. Since the potential felt by electrons is mainly determined by the physical film thickness and dielectric constant of each insulating film, there is a possibility that a discontinuous region may occur in the potential at the boundary between adjacent insulating films. Since the potential discontinuous region prevents the carrier from flowing smoothly and leads to a decrease in the read current, in order to fully enjoy the effects of the present invention, the physical film thickness and dielectric constant of the adjacent insulating film Therefore, it is necessary to decide so as not to cause a decrease in read current due to potential discontinuity. Also in the examples described later, the physical film thickness and the dielectric constant that satisfy this condition were determined.
  • FIGS. 6A and 6B show the application state of the electric field from the gate electrode to the channel region at the time of reading in the memory cells of the first and second embodiments.
  • an electric field is applied in the vertical direction from the bottom of the control gate 100 to the channel region.
  • an electric field is applied in the vertical direction from the bottom of the word gate electrode 101 toward the channel region, and an electric field is applied in the horizontal direction from the side surface of the node gate electrode 101.
  • the electric field from the two gate electrodes is applied in the vicinity of the region A indicated by the dotted circle, and the formation of the potential barrier that occurred near the boundary between the two gate electrodes in the related technology is prevented. Therefore, a large read current can be obtained for the memory cell in the stored charge erased state.
  • the electric field from the two gate electrodes is applied in the vicinity of the region A, and the formation of the potential barrier is A large read current can be obtained for the memory cell in the stored charge erased state.
  • the bottom corners of the word gate electrode 101 and the word gate insulating film 103 near the control gate are formed at right angles.
  • the distance from the gate electrode 10 1 to the channel region at the corner is twice as large as the film thickness of the word gate insulating film 10 3, and the electric field from the gate electrode here becomes weaker. . In other words, weak but new A potential paria will occur.
  • Another way to reduce the potential barrier is to extend the tip of the source and drain regions 10 5 closer to the control gate 10 2.
  • the potential barrier can be reduced by extending the source / drain region 10 5 beyond the position where the word gate insulating film 103 begins to bend upward.
  • the shortest distance between the semiconductor substrate surface at the tip of the source / drain region 105 and the gate gate electrode 101 is extended to a position where the film thickness of the gate gate insulating film 103 is equal to or greater. If the tip of the source and drain regions 1 0 5 is further extended to just below the control gate 1 0 2, the potential barrier even if the corner of the gate gate insulating film 1 0 3 is not rounded. Can be almost eliminated.
  • the corners facing the channel regions of the control gate 102 and the trap insulating film 104 are chamfered or rounded.
  • the potential barrier in the channel region in contact with the corner can be lowered.
  • the influence of the potential parallax can be reduced by extending the tip of the source / drain region 10 6 toward the gate gate electrode 1 0 1 beyond the position where the trap insulating film 1 0 4 starts to bend upward. it can.
  • the influence of the potential barrier can be reduced by extending the tip of the source / drain region 10 6 to a position immediately below the word gate electrode 10 1.
  • the corners of the trap insulating film 10 4 and the control gate 10 2 need not be rounded.
  • the source / drain regions 5 and 6 are extended to just below the control gate 10 0 2 or the word gate electrode 10 1, the leakage current between the source and drain regions 5 and 6 increases.
  • the impurity concentration between the source and drain regions 5 and 6 should be set to just below the control gate 1 0 2 It is desirable that the impurity concentration be higher than the impurity concentration of the channel formation region immediately below the cathode gate electrode 101.
  • the potential barrier generated in the memory cell of the related art is eliminated by providing a difference in height in the channel layer.
  • this cell structure has a channel current in the horizontal direction.
  • the channel In addition to flowing in the vertical direction, the channel is three-dimensionally formed, so the channel length is substantially increased and the possibility of punch-through that has become serious due to the miniaturization of the gate electrode length is reduced. can do. Therefore, the on-Z-off ratio of the read current that decreases due to the punch-through current can be maintained large.
  • the punch-through prevention effect increases as the step on the substrate surface increases.
  • the cell structure shown as an embodiment of the present invention is a so-called split gate type having two gate electrodes, but a three-gate electrode structure in which control gates are formed on both sides of the word gate electrode. (TwinMONOS) may be used, and the number of gate electrodes in the memory cell of the present invention is not particularly limited.
  • the important point in the memory cell of the present invention is that the substrate surface under the gate electrode formed through the gate insulating film not including the adjacent charge trap and the gate electrode formed through the gate insulating film including the charge trap are provided. There is a step between the substrate surface.
  • a silicon oxide film, a silicon oxynitride film, or a laminated film thereof is used for the guard gate insulating film 103 that does not include a charge trap.
  • the trap insulating film 10 4 is typically a three-layer film of an insulating film not including a charge trap / an insulating film including a charge trap / an insulating film not including a charge trap, and expressed as 0 / N / 0.
  • a silicon oxide film, a silicon nitride film, or a silicon oxide film is used, but the present invention is not limited thereto.
  • any one of the following films may be used: silicon oxynitride, alumina, aluminum-silicate, hafnium oxide, hafnium silicate.
  • the trap insulating film 104 may be a film in which a metal that becomes a charge trap, nanocrystal silicon, or the like is localized in an intermediate portion of a single-layer silicon oxide film.
  • the (1 0 0) plane or the (3 1 1) plane or a crystallographically equivalent plane should appear on the vertical plane of the substrate.
  • leakage of charges from the trap insulating film can be reduced, and the retention characteristics of accumulated charges can be maintained well.
  • the magnitude relation of the interface state density is (1 1 0)> (1 1 1) »(1 0 0)> (3 1 1). That is, leakage of accumulated charges can be reduced by modifying the lower layer film / substrate interface of the trap insulating film 10 4.
  • a positive voltage is applied to the word gate electrode 10 1 and the control gate 1 0 2, and a positive voltage is applied to the source / drain region 1 0 5 near the word gate electrode 1 0 1.
  • Is applied as a drain and is operated by applying a ground voltage to the source / drain region 106 near the control gate 10 2 and operating as a source.
  • a ground voltage is applied to the source / drain region 106 near the control gate 10 2 and operating as a source.
  • Writing is performed by applying positive voltage to the source and drain regions 1 0 6, control gate 1 0 2, and node gate electrode 1 0 1 to generate channel hot electrons under the control gate 1 0 2, and trap insulation film 1 0 This is done by injecting electrons into 4.
  • Erasing is performed by applying a positive voltage to the source / drain region 106, a negative voltage to the control gate 1002, and injecting the generated hot holes into the trap insulating film 104. Conversely, erasing can be performed by extracting electrons into the source / drain regions 106 or the substrate.
  • FIG. 7 is a plan view of the semiconductor memory device according to the first embodiment of the present invention. This relates to the TwinMONOS type storage device.
  • an element is formed in a predetermined region of the semiconductor substrate.
  • An isolation region 7 is disposed to limit the active region including the source and drain regions 5 and 6 and the channel region.
  • Multiple active gate electrodes 1 and control gates 2 1 and 2 2 cross the active region.
  • a word gate insulating film 3 that does not include a charge storage layer is interposed between the word gate electrode 1 and the active region, and a trap insulating film that includes a charge storage layer between the control gates 21 and 2 2 and the active region. 4 intervenes.
  • FIGS. 8A and 8B are cross-sectional views of the memory device of this embodiment, taken along the line I-I 'and the line II- ⁇ in FIG. 7, respectively.
  • n-conducting type source 'drain regions 5 and 6 are formed on a p-conducting type silicon substrate 8 having an element isolation region 7 with a channel forming region interposed therebetween.
  • a node gate electrode 1 is formed on the channel formation region between the drain regions 5 and 6 via the word gate insulating film 3.
  • a control gate 21 is formed on one side of the word gate electrode 1 via the trap insulating film 4 and on the silicon substrate 8 via the trap insulating film 4.
  • a control gate 22 is formed on the other side via the trap insulating film 4 and on the silicon substrate 8 via the trap insulating film 4.
  • the heights of the bottoms of the first gate electrode 1, the control gate 21 and the control gate 2 2 are different.
  • the bottom of the gate gate electrode 1 is made higher than the height of the bottoms of the control gate 21 and the control gate 22, and the height difference of the electrode bottom is larger than the physical thickness of the gate gate insulating film 3. Has been made.
  • the heights of the source and drain regions 5 and 6 are equal in manufacturing.
  • the height of the source and drain regions is different, the higher the height, the first the etching is completed, and the lower the height This is because the over-etching damage becomes larger than that.
  • the trap insulating film 4 has a three-layer structure of silicon oxide film / silicon nitride film Z silicon oxide film.
  • the word gate insulating film 3 is made of silicon oxide. Formed.
  • FIG. 9A to 9G are cross-sectional views showing the manufacturing method of Example 1 in the order of the steps taken along the line I-I 'in FIG.
  • a metal gate insulating film 3 made of a silicon oxide film is formed by thermal oxidation on a silicon substrate 8 having a (1 0 0) plane as a main surface, and phosphorus-doped polysilicon is deposited.
  • a gate electrode material layer 1a was formed.
  • a patterned resist mask 9 was formed, and the word gate electrode material layer la was processed into the word gate electrode 1 by performing dry etching. Further, the surface of the silicon substrate 8 was exposed by removing the exposed word gate insulating film 3.
  • a base oxide film of a trap insulating film is formed by oxidizing the entire surface of the substrate, and a silicon nitride film serving as a charge storage stack is formed thereon using a CVD (Chemical Vapor Deposition) method.
  • the trap insulating film 4 having a three-layer structure of silicon oxide film / silicon nitride film Z silicon oxide film was formed by depositing and oxidizing the surface of the silicon nitride film.
  • radical oxidation etc., which is less dependent on the plane orientation of the oxidation rate.
  • ISSG In Situ Steam Generation
  • phosphorus-doped polysilicon was deposited on the entire surface, and the control gates 2 1 and 2 2 were formed by performing an etch pack by a dry process. Subsequently, as shown in FIG. 9F, the exposed portion of the trap insulating film 4 was removed by dry etching.
  • the source / drain regions are formed by ion implantation. 5 and 6 were formed. After that, the wiring process including deposition of interlayer insulation film and opening of contact holes is performed.
  • FIG. 10 is a plan view of a semiconductor memory device according to Embodiment 2 of the present invention. This embodiment is another embodiment of the TwinMONOS type storage device.
  • the element isolation region 7 is arranged in a predetermined region of the semiconductor substrate to limit the active region including the source / drain regions 5 and 6 and the channel region. .
  • Several active gate electrodes 1 and control gates 2 1 and 2 2 cross this active region.
  • the gate gate insulating film 3 not including the charge storage layer is interposed between the word gate electrode 1 and the active region, and the trap insulating film including the charge storage layer is provided between the control gates 21 and 22 and the active region. 4 intervenes.
  • Figures 11A and 11B are cross-sectional views taken along lines I_ and II II, II, respectively, in Figure 10.
  • the source and drain regions 5 and 6, which are impurity diffusion layers, are formed, the gate gate electrode 1 is formed on the channel formation region via the gate gate insulating film 3 that does not include the charge storage layer, and one side portion of the node gate electrode 1 is formed.
  • a control gate 21 is formed on the side via a gate gate insulating film 3 and on the channel formation region via a trap insulating film 4, and the other side of the gate gate electrode 1 is interposed via a node gate insulating film 3.
  • a control gate 22 is formed on the channel formation region via a trap insulating film 4 including a charge storage layer.
  • the bottom height of the control gate 21 and the control gate 22 is higher than the bottom height of the gate gate electrode, and the channel from the electrode near the boundary between the gate gate 1 / control gate 2 1 and 2 2 is used.
  • the height difference is made larger than the physical thickness of the trap insulating film 4 in order to maximize the electric field applied to the trap insulating film 4.
  • the height of the source and drain regions should be the same for manufacturing. Yes.
  • the height of the source and drain regions is different, the higher the height, the first the etching is completed, and the lower the height This is because the over-etching damage will be larger than that.
  • the trap insulating film 4 has a three-layer structure of silicon oxide film Z silicon nitride film / silicon oxide film. A silicon oxide film was used for the word gate insulating film 3.
  • Example 2 of the present invention is a production method of Example 2 of the present invention.
  • 12 to 12 11 are cross-sectional views showing the manufacturing method of Example 2 in the order of the steps taken along the line I 1 I ′ in FIG.
  • the entire surface of the silicon substrate 8 is oxidized to form a base oxide film of a trap insulation film, and a charge storage layer is formed thereon using a CVD (Chemical Vapor Deposition) method.
  • a trap insulating film 4 having a three-layer structure of silicon oxide film / silicon nitride film / silicon oxide film was formed by depositing a silicon nitride film and oxidizing the surface of the silicon nitride film.
  • ISSG In Situ Steam Generation
  • phosphorus-doped polysilicon was deposited to form a control gate material layer 2a.
  • a paired patterned hard mask 10 is formed, and the control gate material layer 2 a is dry-etched using the patterned hard mask 10 as a mask. , 2 2 formed. Further, the trap insulating film was removed by dry etching to expose the surface of the silicon substrate 8.
  • a resist mask 9 was formed that covered at least the outside of the control gates 2 1 and 2 2 and was patterned to run over the control gates 2 1 and 2 2.
  • dry etching was performed using the resist mask 9 and the hard mask 10 as an etching blocking layer, and the silicon substrate 8 was dug down.
  • the amount of dug from the main surface of the silicon substrate 8 was set to be greater than the film thickness of the trap insulating film 4 and the film thickness of the word gate insulating film to be formed later.
  • cash register The strike mask 9 and the hard mask 10 were removed from the wet.
  • the surface was oxidized to form a word gate insulating film 3.
  • oxidation it is desirable to use radical oxidation, etc., which is less dependent on the plane orientation of the oxidation rate.
  • ISSG oxidation was used.
  • phosphorus-doped polysilicon was deposited on the entire surface to form a single gate material layer 1a.
  • source / drain regions 5 and 6 were formed by ion implantation. After that, the wiring process including deposition of interlayer insulation film and opening of contact holes is performed.
  • FIG. 13 is a plan view of a semiconductor memory device according to Embodiment 3 of the present invention.
  • the element isolation region 7 is arranged in a predetermined region of the semiconductor substrate to limit the active region including the source / drain regions 5 and 6 and the channel region.
  • a plurality of word gate electrodes 1 and control gates 2 cross this active region.
  • a word gate insulating film 3 not including a charge storage layer is interposed between the word gate electrode 1 and the active region, and a trap insulating film 4 including a charge storage layer is interposed between the control gate 2 and the active region,
  • a so-called split gate type semiconductor memory device is configured.
  • FIGS. 14A and 14B are cross-sectional views taken along lines I and II, respectively, of FIG. 13.
  • the active region is defined by the element isolation region 7 on the silicon substrate 8, and the source and drain regions 5 and 6, which are n conductivity type impurity diffusion layers, are formed in the active region.
  • the region between 5 and 6 is the p conductivity type In the channel forming region. Source / drain region on this channel formation region
  • the control gate 2 is formed near the trap insulating film 4 on the side of 6.
  • the control gate 2 is self-aligned to the control gate 2 on one side of the control gate 2, and a step portion is formed on the silicon substrate 8. .
  • the word gate electrode 1 is formed on the side surface and the bottom surface of the step portion of the silicon substrate through the gate gate insulating film 3 so as to run on the control gate 2 through the gate gate insulating film 3.
  • the feature of the semiconductor memory device of the present invention is that the height of the bottom of the control gate 2 is higher than the height of the bottom of the gate gate electrode 1. This height difference is made larger than the physical film thickness of the trap insulating film 4.
  • the trap insulating film 4 has a three-layer structure of a silicon oxide film Z a silicon nitride film and a silicon oxide film.
  • a silicon oxide film was used for the gate gate insulating film 3.
  • 15A to 15 H are cross-sectional views showing the manufacturing method of Example 3 in the order of the steps taken along the line I— in FIG.
  • the entire surface of the silicon substrate 8 is oxidized to form a base oxide film as a trap insulation film, and a silicon nitride layer serving as a charge storage layer is formed thereon using a CVD (Chemical Vapor Deposition) method.
  • a trap insulating film 4 having a three-layer structure of silicon oxide film / silicon nitride film Z silicon oxide film was formed by depositing a film and further oxidizing the surface of the silicon nitride film.
  • ISSG In Situ Steam Generation
  • phosphorus-doped polysilicon as a control gate material was deposited on the trap insulating film 4 to form a control gate material layer 2a.
  • a hard mask 10 patterned in the shape of the control gate was formed, and the control gate material layer 2a was dry etched to form the control gate 2. Further, the surface of the silicon substrate 8 was exposed by dry etching the trap insulating film 4.
  • control gate 2 cover and control one side of control gate 2 as shown in Figure 15 C.
  • a resist mask 9 patterned so as to run over the gate 2 is formed, and dry etching is performed using the patterned resist mask 9 and the hard mask 10 as an etching blocking layer, so that one side of the control gate 2 is formed. Only the silicon substrate 8 was etched to form a groove. After forming the groove, the resist mask 9 and the hard mask 10 were removed by wet method.
  • the surface was oxidized to form a word gate insulating film 3.
  • oxidation it is desirable to use radical oxidation, etc., which is less dependent on the plane orientation of the oxidation rate.
  • ISSG oxidation was used.
  • phosphorus-doped polysilicon was deposited on the entire surface to form a node gate electrode material layer 1a.
  • a resist mask 11 patterned so as to overlap with a groove portion of the semiconductor substrate and a part of the control gate 2 was formed.
  • source and drain regions 5 and 6 were formed by ion implantation. After that, the wiring process including deposition of interlayer insulation film and opening of contact holes is performed.
  • FIG. 16 is a plan view of a semiconductor memory device according to Embodiment 4 of the present invention.
  • the element isolation region 7 is arranged in a predetermined region of the semiconductor substrate to limit the active region including the source / drain regions 5 and 6 and the channel region.
  • a plurality of gate gate electrodes 1 and control gates 2 cross this active region.
  • a word gate insulating film 3 that does not include a charge storage layer is interposed between the word gate electrode 1 and the active region, and a trap insulating film 4 that includes a charge storage layer is interposed between the control gate 2 and the active region. ing.
  • FIG. 17 is a cross-sectional view taken along line I— in FIG.
  • the source region is doped in the active region defined by the element isolation region 7 on the silicon substrate 8.
  • the rain regions 5 and 6 are formed, and the region sandwiched between the source and drain regions 5 and 6 is a channel forming region.
  • a control gate 2 is formed near the source / drain region 6 on the channel formation region via a trap insulating film 4, and a groove is formed in the silicon substrate 8 between the two control gates 2.
  • a node gate electrode 1 is formed on a part of the side surface and bottom surface of the silicon substrate groove so as to run over the control gate 2 via the node gate insulating film 3.
  • the word gate electrode 1 and the control gate 2 are insulated by a word gate insulating film 3.
  • Example 4 the memory elements of Example 3 shown in FIGS. 13 and 14 are arranged so as to be symmetric with respect to a plane S (see FIG. 16) perpendicular to the channel length direction. It is. By arranging in this way, the source and drain regions 5 and 6 formed in the trench and the main surface of the semiconductor substrate can be made common between adjacent memory cells as shown in FIG. Can be reduced.
  • the manufacturing method of Example 4 is the same as the manufacturing method of Example 3 shown in FIG.
  • FIG. 18 is a plan view of a semiconductor memory device according to Embodiment 5 of the present invention.
  • the element isolation region 7 is arranged in a predetermined region of the semiconductor substrate to limit the active region including the source / drain regions 5 and 6 and the channel region.
  • a plurality of word gate electrodes 1 and control gates 2 cross this active region.
  • a so-called split gate type is formed by interposing a gate gate insulating film 3 including no charge storage layer between the gate gate 1 and the active region, and interposing a trap insulating film 4 including a charge storage layer between the control gate 2 and the active region.
  • the semiconductor memory device is configured.
  • Fig. 19A and Fig. 19B are cross-sectional views taken along lines I-I and Line-Opi II- ⁇ in Fig. 18 respectively.
  • the active region is defined by the element isolation region 7 on the silicon substrate 8, and the source and drain regions 5 and 6, which are n conductivity type impurity diffusion layers, are formed in the active region. Sandwiched between areas 5 and 6 The region formed is a p-conductivity type channel formation region.
  • a node gate electrode 1 is formed near the source and drain regions 6 on the channel formation region via a node gate insulating film 3.
  • a step is formed.
  • a control gate 2 is formed on the side and bottom surfaces of the step portion of the silicon substrate so as to run over the gate gate electrode 1 via a trap insulating film 4.
  • the word gate electrode 1 and the control gate 2 are insulated by a trap insulating film 4.
  • the height of the bottom of the control gate 2 is lower than the height of the bottom of the word gate electrode.
  • the height difference between the electrode bottoms is made larger than the physical film thickness of the word gate insulating film 3. Yes.
  • the trap insulating film 4 has a three-layer structure of silicon oxide film / silicon nitride film / silicon oxide film.
  • a silicon oxide film was used for the gate gate insulating film 3.
  • the manufacturing method of Example 5 is the same as the manufacturing method of Example 6 shown in FIG.
  • FIG. 20 is a plan view of a semiconductor memory device according to Embodiment 6 of the present invention.
  • the element isolation region 7 is arranged in a predetermined region of the semiconductor substrate to limit the active region including the source / drain regions 5 and 6 and the channel region.
  • Multiple active gate electrodes 1 and control gates 2 cross this active region.
  • a word gate insulating film 3 including no charge storage layer is interposed between the word gate 1 and the active region, and a trap insulating film 4 including a charge storage layer is interposed between the control gate 2 and the active region.
  • FIG. 21 is a cross-sectional view taken along line I in FIG.
  • Example 6 an active region is defined on a silicon substrate 8 by an element isolation region, and source / drain regions 5 and 6 which are n-conductivity type impurity diffusion layers are formed in the active region.
  • the region between 5 and 6 is the p-conducting channel formation region Has been made.
  • a gate gate electrode 1 is formed near the source / drain region 6 on the channel forming region via a word gate insulating film 3, and a groove is formed in the silicon substrate 8 between the two gate electrodes 1. ing.
  • the control gate 2 is formed on the side surface and part of the bottom surface of the silicon substrate groove so as to run over the gate gate electrode 1 via the trap insulating film 4.
  • the gate gate electrode 1 and the control gate 2 are insulated by a trap insulating film 4.
  • the memory element of Example 5 shown in FIGS. 18 and 19 is symmetrical with respect to a plane S (see FIG. 20) perpendicular to the channel length direction. It is arranged. By arranging in this manner, the source and drain regions 5 and 6 formed in the groove and the semiconductor substrate main surface can be made common between adjacent memory cells as shown in FIGS. As a result, the memory area can be reduced.
  • 2 2 to 2 20 are cross-sectional views showing the manufacturing method of Example 6 in the order of the steps taken along the line I in FIG.
  • a word gate insulating film 3 made of a silicon oxide film is formed on a silicon substrate 8 by a thermal oxidation method, and phosphorus-doped polysilicon is deposited on the word gate insulating film 3 to form a gate gate electrode material.
  • Layer 1a was formed.
  • a patterned resist mask 9 is formed as shown in FIG. 22B, dry etching is performed to pattern the gate gate electrode material layer 1a, and the exposed word gate insulating film 3 is removed to form silicon.
  • the substrate 8 was exposed, and additional dry etching was performed using the resist mask 9 as a mask, and the silicon substrate 8 was dug down to form a groove in the substrate.
  • the silicon substrate 8 was dug more than the thickness of the gate gate insulating film 3 and the thickness of the trap insulating film to be formed later.
  • the resist mask 9 is wet-removed.
  • a patterned resist mask 11 is formed, and dry etching is performed to form the gate electrode material layer 1a as a gate gate. Processed to electrode 1. Furthermore, the surface of the silicon substrate 8 was exposed by removing the exposed word gate insulating film 3. Then, the resist mask 11 was removed by wet. Next, as shown in Fig. 2 2D, the entire surface of the substrate is acidified to form the underlying oxide film of the trap insulating film, which is then used as a charge storage layer using the CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • a trap insulating film 4 having a three-layer structure of silicon oxide film silicon nitride film / silicon oxide film was formed.
  • ISSG In Situ Steam Generation
  • control gate material layer 2 a phosphorus-doped polysilicon was deposited on the entire surface to form a control gate material layer 2 a.
  • a patterned resist mask 12 was formed, and the control gate material layer 2 a was processed into the control gate 2 by dry etching. Further, the silicon substrate 8 was exposed by removing the exposed trap insulating film 4.
  • source and drain regions 5 and 6 were formed by performing ion implantation as shown in FIG. 2 2 G. After that, the wiring process including deposition of interlayer insulation film and opening of contact holes is performed.
  • the present invention can be applied to a semiconductor device including a rewritable nonvolatile semiconductor memory cell called a trap type.
  • a trap type a rewritable nonvolatile semiconductor memory cell
  • it can be applied to a so-called split gate type having two gate electrodes or a three-gate electrode structure (TwinMONOS) in which a control gate is formed on both sides of a gate gate electrode.
  • TwinMONOS three-gate electrode structure

Description

明 細 書 半導体装置 技術分野：
本発明は、 半導体装置およびその製造技術に関し、 特に、 トラップ型と呼ばれ る書き換え可能な不揮発性半導体メモリセルを含む半導体装置に関するものであ る。 背景技術：
0.13 世代までの FLASHメモリの微細化では、 Floating Gate (FG) 型を 用いたセル面積縮小や絶縁膜の薄膜化が主流であった。 ところが、 90nm世代以 降では、 保持特性確保の観点から絶縁膜の薄膜ィヒが困難になったため、 電荷蓄積 層に絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。
トラップ型不揮発性メモリのひとつのタイプとして、 T inMONOS(Metal Oxide Nitride Oxide Semiconductor)型の記憶装置がある (例えば、 特開 2 0 0 5 - 1 4 2 6 0 0号公報 （特許文献 1 ) 参照）。
図 1に TwinMONOS型の記憶装置の平面図を示す。
図 1に示すように、 TwinMONOS型の記憶装置は半導体基板の所定の領域に素 子分離領域 7が配置されてソース ' ドレイン領域 5、 6を含む活性領域を限定す る。 この活性領域を複数のヮ一ドゲート電極 1が横切り、 前記ヮードゲート電極 1の両脇にはトラップ絶縁膜 4を挟んでコントロールゲート 2 1、 2 2 (CG 1、 CG2) が形成されている。 トラップ絶縁膜 4は電荷トラップ層を含み、 連続して コントロールゲート 2 1、 2 2ノ基板間にも形成されている。 ゲート電極 1と活 性領域の間には電荷トラップ層を含まないワードゲート絶縁膜 3が形成されてい る。
図 2 A及ぴ図 2 Bは、 それぞれ、 図 1の I _ I， 線おょぴ ΙΙ—ΙΓ 線に沿って 切断された断面図である。 図 2 A、 図 2 Bに示すように、 シリコン基板 8上に隣り合う 3つのゲート電極 とソース ' ドレイン領域を備え、 コントロールゲート 2 1、 2 2ノシリコン基板 8間おょぴ、 コントロールゲート 2 1、 2 2 /ワードゲート電極 1間にトラップ絶 縁膜 4が形成され、 ヮードゲート電極 1下にはトラップを含まないヮードゲート 絶縁膜 3が形成されている。
TwinMONOS 型の記憶装置はコント口一ルゲート 2 1下もしくはコント口一 ルゲート 2 2下のトラップ絶縁膜 4にチャネルホットエレクトロンを用いて電荷 を注入し、 蓄積させることで 1セル当たり 2ビットの不揮発性メモリとして動作 する。 コントロールゲート 2 2下の電荷状態を読み出す場合、 左側のソース ' ド レイン領域 6をドレインとして用い、 正の電圧を印加すると共に、 コントロール ゲート 2 1、 2 2、 およびワードゲート電極 1それぞれにも正電圧を印加する。 コントロールゲート 2 2下のトラップ絶縁膜 4に電子が蓄積されている場合、 コ ントロールゲート 2 2のフラットバンドが正方向に変動するためコントロールゲ ート 2 2下を電子が流れにくくなる。 逆にコントロールゲート 2 2下のトラップ 絶縁膜に電子が蓄積されていない場合、 より多くの電流が流れる。 メモリの動作 速度を上げるためには電荷消去時の読み取り電流が高い必要があるが、 TwinMONOS型構造を用いた場合、 読み取り電流が低くなるという問題がある。 図 3に、コント口一ルゲート 2 2の電荷蓄積状態読み取り時の電子電流 Ieと電 子の感じるポテンシャル φを示す。 また、 ワードゲート電極およびコントロール ゲートからの電界を矢印にて示す。 この場合、 例えば、 ワードゲート電極 1およ びコントロールゲート 2 1、 2 2に 2 Vを印加し、 ソース · ドレイン領域 6に 1 Vを、 ソース ' ドレイン領域 5に接地電位を印加して読み出しを行なう。
図 3に示すように、 ヮードゲート電極/コントロ一ルゲート間にはトラップ絶縁 膜の厚さ分だけギャップ Gが存在し、 ギャップに相当するチャネル領域にヮード ゲート電極およびコントロールゲートからの電界が届きにくくなる。 つまり、 ヮ 一ドゲート電極/コントロ一ルゲートギヤップ付近にポテンシャルのバリァがで きてしまい、 電子電流 Ieが小さくなつてしまう。
一方、 ヮードゲート電極/コントロールゲート間の絶縁膜厚をコントロールゲー ト下の絶縁膜とは独立に設定したセル構造も提案されている （例えば、 特開 2 0 0 1 - 2 3 0 3 3 2号公報（特許文献 2 )、特開 2 0 0 4— 2 8 2 0 2 9号公報（特 許文献 3 ) 参照)。
そのセル構造では、 図 4に示すように、 ワードゲート電極 1 /コントロールゲー ト 2 1、 2 2間に電荷トラップを有しない絶縁膜 1 3を介在させる。 この場合、 この絶縁膜 1 3を薄膜化することでポテンシャルバリ了を低減しオン電流が上昇 する。 しかし、 ヮードゲート電極/コント口一ルゲート間絶縁膜を薄膜化するこ とで、 ワードゲート電極 Zコントロールゲート間容量 Cが増大してしまい、 コン トロールゲートおよびヮードゲートのスィツチング速度を下げてしまう。 発明の開示：
発明が解決しょうとする課題
本発明の課題は、 上述した従来技術の問題点を解決することであって、 その目 的は、 半導体基板上に、 電荷トラップを含むゲート絶縁膜を介して形成されたゲ ート電極と、 電荷トラップを含まないゲート絶縁膜を介して形成されたゲート電 極とを有する半導体装置において、 両ゲート電極下に形成されるチャネル層に電 子に対するポテンシャルバリアが形成されないようにすることである。
課題を解決するための手段
上記の目的を達成するため、 本発明によれば、 少なくとも表面が半導体層で構 成された基体上に絶縁膜を介して複数のグート電極が形成され、 前記複数のゲー ト電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層が形成され、 前記 半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成さ れている半導体装置において、 前記絶縁膜は、 前記第一の拡散層から前記半導体 層の前記チヤネル層に沿って前記第二の拡散層の方向に向かつて複数の絶縁領域 が順に配設された構造を含み、 前記複数の絶縁領域のうち少なくとも一つの前記 絶縁領域が電荷トラップを含み、 少なくとも一つの前記絶縁領域が電荷トラップ を含まず、 前記基体上に前記複数の絶縁領域のそれぞれを介して前記複数のゲー ト電極が形成され、 前記複数のグート電極はそれぞれ隣接する前記ゲート電極か ら絶縁され、 隣接する前記ゲート電極底部下に形成される前記チャネル層の高さ が相互に異なる、 ことを特徴とする半導体装置、 が提供される。
また、 上記の目的を達成するため、 本発明によれば、 少なくとも表面が半導体 層で構成された基体上に、 互いに隣接し数字順に並べられた第一から第三のゲー ト電極からなるゲート電極群が、 絶縁膜を介して第一の方向に延在するように形 成され、 前記ゲート電極群が前記第一の方向に直交する第二の方向に並べられて 複数形成され、 前記ゲート電極群を挟んで前記半導体層内に前記第一の方向に列 をなして第一の拡散層と第二の拡散層がそれぞれ複数形成され、 前記半導体層内 の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形成され、 前記第 二の方向に延在する素子分離層が前記第一の方向に並べられて、 複数形成されて いる半導体装置において、 前記絶縁膜は、 前記第一の拡散層から前記半導体層の 前記チャネル層に沿って前記第二の拡散層の方向に向かって、 電荷トラップを含 む第一の絶縁領域、 電荷トラップを含まない第二の絶縁領域、 電荷トラップを含 む第三の絶縁領域が、 この順に配設された構造を含み、 前記基体上に前記第一の 絶縁領域を介して前記第一のゲート電極が形成され、 前記第二の絶縁領域を介し て前記第二のゲート電極が形成され、 前記第三の絶縁領域を介して前記第三のゲ 一ト電極が形成され、 前記第一から第三のゲート電極はそれぞれ隣接する前記ゲ 一ト電極から絶縁され、 隣接する前記ゲート電極底部下に形成される前記チヤネ ル層の高さが相互に異なる、 ことを特徴とする半導体装置、 が提供される。 また、 上記の目的を達成するため、 本発明によれば、 少なくとも表面が半導体 層で構成された基体上に絶縁膜を介して第一のゲート電極、 第二のゲート電極が 形成され、 前記第一および第二のゲート電極を挟んで前記半導体層内に第一の拡 散層と第二の拡散層が形成され、 前記半導体層内の前記第一の拡散層と前記第二 の拡散層との間にチャネル層が形成されている半導体装置において、 前記絶縁膜 は、 前記第一の拡散層から前記半導体層の前記チャネル層に沿って前記第二の拡 散層の方向に向かつて第一の絶縁領域、 第二の絶縁領域がこの順に配設された構 造を含み、 前記第一おょぴ第二の絶縁領域のうち一方の絶縁領域が電荷トラップ を含み、 前記基体上に前記第一の絶縁領域を介して前記第一のグート電極が形成 され、 前記第二の絶縁領域を介して前記第二のゲート電極が形成され、 前記第一 および第二のゲート電極は相互に絶縁され、 前記第一および第二のゲート電極底 部下に形成される前記チャネル層の高さが相互に異なる、 ことを特徴とする半導 体装置、 が提供される。
発明の効果
本発明によれば、二つのゲート電極の隣接部のチャネル領域に段差が形成され、 その段差部には両方のゲート電極からの電界が最短距離で印加されるようになる ため、 二つのグート電極の隣接部にポテンシャルバリアが形成されなくなる。 そ のため、 読み出し電流の低下を抑制することができる。
また、 実効的なチャネル長が延長されるため、 ゲート電極長の微細化を行った 際に生じるパンチスルー電流の増大を抑制することができる。 そのため、 読み出 し電流のオン Zオフ比を増大させることができる。 図面の簡単な説明：
図 1は、 関連技術の TwinMONOS型半導体記憶装置を説明するための平面図 である。
図 2 Aは、 図 1の I— I ' 線に沿う断面図である。
図 2 Bは、 図 1の II一 ΙΓ 線に沿う断面図である。
図 3は、 関連技術の動作説明図である。
図 4は、 他の関連技術の断面図である。
図 5 A及ぴ 5 Bは、 本発明の実施の形態を説明するための断面図である。
図 6 A〜6 Dは、 本発明の実施の形態の動作と変更例を説明するための断面図 である。
図 7は、 本発明の実施例 1の平面図である。
図 8 Aは、 図 7の 1— 1， 線に沿う断面図である。
図 8 Bは、 図 7の II一 ΙΓ 線に沿う断面図である。
図 9 A〜 9 Gは、 本発明の実施例 1の製造方法を示す工程順の断面図である。 図 1 0は、 本発明の実施例 2の平面図である。 図 11 Aは、 図 10の I _ 線に沿う断面図である。
図 11 Bは、 図 10の Π—ΙΓ 線に沿う断面図である。
図 12Α〜12Ηは、 本発明の実施例 2の製造方法を示す工程順の断面図であ る。
図 13は、 本発明の実施例 3の平面図である。
図 14 Αは、 図 13の I _ 線に沿う断面図である。
図 14Bは、 図 13の II— ΙΓ 線に沿う断面図である。
図 15A〜15Hは、 本発明の実施例 3の製造方法を示す工程順の断面図であ る。
図 16は、 本発明の実施例 4の平面図である。
図 17は、 図 16の Ι— 線に沿う断面図である。
図 18は、 本発明の実施例 5の平面図である。
図 19 Aは、 図 18の I _ I ' 線に沿う断面図である。
図 19Bは、 図 18の Π—ΙΓ 線に沿う断面図である。
図 20は、 本発明の実施例 6の平面図である。
図 21は、 図 20の I一 I ' 線に沿う断面図である。
図 22 A〜 22 Gは、 本発明の実施例 6の製造方法を示す工程順の断面図であ る。 発明を実施するための最良の形態：
次に、 本発明の実施の形態について図面を参照して詳細に説明する。
図 5 Aは、 本発明の第 1の実施の形態を示す断面図である。
図 5 Aに示すように、 半導体基板 108の表面領域内にはソース · ドレイン領 域 105、 106が形成されており、 ソース ' ドレイン領域 105、 106間の 半導体基板上には、 電荷蓄積層を含まないヮードゲート絶縁膜 103を介してヮ 一ドゲート電極 101力 また電荷蓄積層を含むトラップ絶縁膜 104を介して コントロールゲート 102が形成されている。 そして、 ワードゲート電極 101 とコントロールゲート 102との間はワードゲート絶縁膜 103により絶縁され ている。 本発明において特徴的な点は、 ワードゲート電極 1 0 1下に形成される チャネル層とコントロールゲート 1 0 2下に形成されるチャネル層との間に高低 差があることである。
図 5 Aに示される第 1の実施の形態では、 ワードゲート電極 1 0 1底部の高さ がコントロールゲート 1 0 2底部の高さより低くなされている。 そして、 その高 低差は、 トラップ絶縁膜 1 0 4の膜厚より大きくなされる。 換言すれば、 ワード ゲート電極 1 0 1底部下に形成されるチャネル層の高さがコントロールゲート 1 0 2底部下に形成されるチャネル層の高さより低くなされ、 その高低差は、 ヮー ドゲート絶縁膜 1 0 3の膜厚より大きくなされる。 そのようにすることにより、 半導体基板表面の段差の側面にヮードゲート電極 1 0 1の側面より電界が印加さ れるようになり、 チャネル領域に電子に対するポテンシャルパリァが形成されな いようにすることができる。
図 5 Bは、 本発明の第 2の実施の形態を示す断面図である。
図 5 Bに示すように、 半導体基板 1 0 8の表面領域内にはソース · ドレイン領 域 1 0 5、 1 0 6が形成されており、 ソース ' ドレイン領域 1 0 5、 1 0 6間の 半導体基板上には、 電荷蓄積層を含まないワードゲート絶縁膜 1 0 3を介してヮ ードゲート電極 1 0 1が、 また電荷蓄積層を含むトラップ絶縁膜 1 0 4を介して コントロールゲート 1 0 2が形成されている。 そして、 ヮードゲ一ト電極 1 0 1 とコントロールゲート 1 0 2との間はトラップ絶縁膜 1 0 4により絶縁されてい る。 本実施の形態では、 図 5 Aされる第 1の実施の形態とは逆に、 ワードゲート 電極 1 0 1底部の高さがコントロールゲート 1 0 2底部の高さより高くなされて いる。 そして、 その高低差は、 ワードゲート絶縁膜 1 0 3の膜厚より大きくなさ れる。
換言すれば、 ワードゲート電極 1 0 1底部下に形成されるチャネル層の高さが コントロールゲート 1 0 2底部下に形成されるチャネル層の高さより高くなされ、 その高低差は、 トラップ絶縁膜 1 0 4の膜厚より大きくなされる。 そのようにす ることにより、 半導体基板表面の段差の側面にコントロールゲート 1 0 2の側面 より電界が印加されるようになり、 チャネル領域に電子に対するポテンシャルパ リアが形成されないようにすることができる。
読み出し電流の大小は、 電子の感じるポテンシャルに依存する。 電子の感じる ポテンシャルは、 主に各絶縁膜の物理膜厚および誘電率により決まるため、 隣接 する絶縁膜の境界ではポテンシャルに不連続な領域が生じるおそれがある。 ポテ ンシャルの不連続な領域はキヤリァのスムーズな流れを妨げ、 読み出し電流の低 下を招くため、 本願発明の効果を十分に享受するためには、 隣接する絶縁膜の物 理膜厚および誘電率は、 ポテンシャルの不連続による読み出し電流の低下を招か ないように決める必要がある。 後述される実施例においても、 この条件を満足し うる物理膜厚および誘電率を決定した。
第 1、 第 2の実施の形態のメモリセルにおける読み出し時のゲート電極からチ ャネル領域への電界の印加状態を図 6 A、 図 6 Bに示す。
図 6 Aに示されるように、 第 1の実施の形態のメモリセルにおいては、 コント ロールゲート 1 0 2の底部よりチャネル領域に向けて垂直方向に電界が印加され る。 一方、 ワードゲート電極 1 0 1の底部からはチャネル領域に向けて垂直方向 に電界が印加されると共に、 ヮードゲート電極 1 0 1の側面より水平方向に電界 が印加される。 その結果、 点線丸にて示す領域 A付近においては、 二つのゲート 電極からの電界が印加されることになり、 関連技術で二つのゲート電極の境界付 近で生じていたポテンシャルバリアの形成は防止され、 蓄積電荷消去状態のメモ リセルについては大きな読み出し電流を得ることができる。
同様に、第 2の実施の形態のメモリセルについても、図 6 Bに示されるように、 領域 A付近においては、 二つのゲート電極からの電界が印加されることになり、 ポテンシャルバリアの形成は防止され、 蓄積電荷消去状態のメモリセルについて は大きな読み出し電流を得ることができる。
しかし、 本発明の第 1の実施の形態のメモリセル構造においては、 ワードゲー ト電極 1 0 1とワードゲート絶縁膜 1 0 3のコントロールゲート寄りの底部の角 部が直角に形成されている場合には、 角部においてゲート電極 1 0 1からチヤネ ル領域までの距離がワードゲート絶縁膜 1 0 3の膜厚の^ 2倍となってしまい、 ここでのゲート電極からの電界が弱くなつてしまう。 つまり、 弱いながらも新た にポテンシャルパリアが生じてしまう。 これを軽減するには角部を面取りするか 角部を丸めて、 ゲート電極一チャネル領域間の距離がヮードゲート絶縁膜 1 0 3 の膜厚の 2倍以下となるようにすることが望ましい。 ポテンシャルバリアを低 減するもう一つの方法は、 ソース ' ドレイン領域 1 0 5の先端部をコントロール ゲート 1 0 2寄りに引き延ばすことである。
図 6 Cに示されるように、 ワードゲート絶縁膜 1 0 3が上方に向って曲がり始 める位置以上にソース · ドレイン領域 1 0 5を引き延ばせばポテンシャルバリア を低減することができる。 つまり、 ソース · ドレイン領域 1 0 5の先端部の半導 体基板表面とヮードゲート電極 1 0 1までの最短距離がヮードゲート絶縁膜 1 0 3の膜厚以上となる位置まで引き延ばすことである。 ソース ' ドレイン領域 1 0 5の先端部を更にコントロールゲート 1 0 2直下まで引き延ばせば、 例えヮード ゲート絶縁膜 1 0 3ゃヮードゲート電極 1 0 1のコーナ部が丸められていなくて もポテンシャルバリァをほぼ解消することができる。
同様に、 図 5 Bに示される第 2の実施の形態のメモリセルにおいては、 コント ロールゲート 1 0 2とトラップ絶縁膜 1 0 4のチャネル領域に臨む角部を面取り したり丸めたりすることにより、 角部に接するチャネル領域でのポテンシャルバ リアを低めることができる。あるいは、ソース ' ドレイン領域 1 0 6の先端部を、 トラップ絶縁膜 1 0 4が上方に向って曲がり始める位置以上にヮードゲート電極 1 0 1寄りに引き延ばすことにより、 ポテンシャルパリアの影響を低減すること ができる。
若しくは、 図 6 Dに示されるように、 ソース ' ドレイン領域 1 0 6の先端部を ワードゲート電極 1 0 1直下の位置にまで引き延ばすことにより、 ポテンシャル バリアの影響を低減することができる。 この場合、 図 6 Dに示されるように、 ト ラップ絶縁膜 1 0 4やコントロールゲート 1 0 2のコーナ部を丸めなくてもよレヽ。 しかし、 このように、 ソース · ドレイン領域 5、 6をコントロールゲート 1 0 2 またはワードゲート電極 1 0 1直下まで引き延ばした場合には、 ソース ' ドレイ ン領域 5、 6間のリーク電流が増大してしまう恐れがあるため、 少なくともソー ス · ドレイン領域 5、 6間の不純物濃度をコントロ一ルゲート 1 0 2直下若しく はヮードゲート電極 1 0 1直下のチャネル形成領域の不純物濃度よりも高くして おくことが望ましい。
本発明のメモリセルにおいて、 関連技術のメモリセルにおいて生じていたポテ ンシャルバリアを、 チャネル層に高低差を設けることにより、 解消しているが、 一方で、 このセル構造は、 チャネル電流が水平方向のみならず垂直方向にも流れ ることになり、 チャネルが立体的に形成されるため、 実質的にチャネル長が長く なりゲート電極長微細化によって深刻化してきているパンチスルー発生の可能性 を軽減することができる。 したがって、 パンチスルー電流によって低下する読み 出し電流のオン Zオフ比を大きく維持することができる。 パンチスルー防止効果 については、 基板表面の段差を大きくするほどより大きくなる。
本発明の実施の形態として示したセル構造は、 二つのゲート電極を有するいわ ゆるスプリットゲート型と呼ばれるものであるが、 ワードゲート電極の両脇にコ ントロ一ルゲートが形成された 3ゲート電極構造 （TwinMONOS) のものでもよ く、 本発明のメモリセルにおいてはゲート電極の数は特に限定されない。 本発明 のメモリセルにおいて肝要な点は、 隣接する電荷トラップを含まないゲート絶縁 膜を介して形成されたゲート電極下の基板表面と電荷トラップを含むゲート絶縁 膜を介して形成されたゲート電極下の基板表面との間に段差があることである。 電荷トラップを含まないヮードゲート絶縁膜 1 0 3には、 シリコン酸化膜また はシリコン酸窒化膜若しくはそれらの積層膜が用いられる。 トラップ絶縁膜 1 0 4は、 代表的には、 電荷トラップを含まない絶縁膜/電荷トラップを含む絶縁膜/ 電荷トラップを含まない絶縁膜、 の 3層膜であり、 0/N/0と表記される、 シリコ ン酸化膜ンリコン窒化膜ンリコン酸ィ匕膜が用いられるが、 これに限定されない。 例えば、 0/N/Oのシリコン窒化膜に代えて、 酸窒化シリコン、 アルミナ、 アルミ -ゥムシリケート、 酸化ハフニウム、 ハフニウムシリケート、 の内のいずれかの 膜を用いてもよい。 また、 トラップ絶縁膜 1 0 4として単層のシリコン酸化膜の 中間部に電荷トラップとなる金属やナノクリスタルシリコン等を局在させたもの であってもよい。
トラップ絶縁膜 1 0 4に接して垂直方向のチャネルが、 形成される第 2の実施 の形態においては、基板の垂直な面に（1 0 0 )面もしくは（3 1 1 )面またはそれら と結晶学的に等価な面が現れるようにするのがよレ、。このようにすることにより、 トラップ絶縁膜からの電荷の漏洩を低減することができ、 蓄積電荷の保持特性を 良好に維持することができる。 これはウェハの面方位によってゥェハ表面に形成 された酸ィヒ膜の界面準位密度が異なるためであり、界面準位密度の大小関係は（1 1 0 )>( 1 1 1 )»( 1 0 0 )>( 3 1 1 )である。 つまり、 トラップ絶縁膜 1 0 4の下 層膜/基板界面の改質によって蓄積電荷の漏洩を減少させることができる。
本発明のメモリセルに対する読み出しは、 ワードゲート電極 1 0 1とコント口 ールゲート 1 0 2に正の電圧を印加すると共に、 ワードゲート電極 1 0 1寄りの ソース . ドレイン領域 1 0 5に正の電圧を印加してドレインとして動作させ、 コ ントロ一ルゲート 1 0 2寄りのソース . ドレイン領域 1 0 6に接地電圧を印加し てソースとして動作させて行う。 このとき、 トラップ絶縁膜 1 0 4に電子が蓄積 している場合、 ソース一ドレイン間に電子電流が流れにくくなる。 電子が蓄積し ていない場合、 ソース一ドレイン間にチャネルが形成されて大きな電子電流が流 れる。 よって、 ある所定の印加電圧における電子電流値を読み取ることでトラッ プ絶縁膜 1 0 4に対する書き込み状態を検出することができる。
書き込みは、 ソース ' ドレイン領域 1 0 6、 コントロールゲート 1 0 2、 ヮー ドゲート電極 1 0 1に正電圧を印加することでコントロールゲート 1 0 2下部に チャネルホットエレクトロンを発生させ、 トラップ絶縁膜 1 0 4に電子を注入す ることで行う。
消去は、 ソース ' ドレイン領域 1 0 6に正電圧、 コントロールゲート 1 0 2に 負電圧を印加し、 発生したホットホールをトラップ絶縁膜 1 0 4に注入すること によって行なう。 逆に、 ソース · ドレイン領域 1 0 6または基板に電子を引き抜 くことによって消去を行なうこともできる。
(実施例 1 )
図 7は、 本発明の実施例 1の半導体記憶装置の平面図である。 これは TwinMONOS型記憶装置に係るものである。
図 7に示すように、 本実施例の記憶装置では、 半導体基板の所定の領域に素子 分離領域 7が配置されてソース ' ドレイン領域 5、 6およびチャネル領域を含む 活性領域を限定する。 この活性領域を複数のヮードゲート電極 1およびコント口 ールゲート 2 1、 2 2が横切っている。 そして、 ワードゲート電極 1と活性領域 の間に電荷蓄積層を含まないワードゲート絶縁膜 3が介在しており、 コントロー ルゲート 2 1、 2 2と活性領域の間に電荷蓄積層を含むトラップ絶縁膜 4が介在 している。
図 8 A及び図 8 Bは、 それぞれ、 図 7の I一 I ' 線および II— ΙΓ 線に沿って 切断された本実施例の記憶装置の断面図である。
本実施例の記憶装置では、 素子分離領域 7を備えた p導電型のシリコン基板 8 上にチャネル形成領域を挟んで n導電型のソース ' ドレイン領域 5、 6が形成さ れており、 ソース ' ドレイン領域 5、 6間のチャネル形成領域上にワードゲート 絶縁膜 3を介してヮードゲート電極 1が形成されている。 そして、 ワードゲート 電極 1の一方の側部にトラップ絶縁膜 4を介して、 かつ、 シリコン基板 8上にト ラップ絶縁膜 4を介してコント口一ルゲート 2 1が形成され、 またヮードゲート 電極 1の他方の側部にトラップ絶縁膜 4を介して、 かつ、 シリコン基板 8上にト ラップ絶縁膜 4を介してコントロールゲート 2 2が形成されている。 ここで、 ヮ 一ドゲート電極 1とコントロールゲート 2 1およびコントロールゲート 2 2との 底部の高さが異なるようすることが本発明の記憶装置の特徴である。 ここでは、 ヮードゲート電極 1の底部がコントロールゲート 2 1およびコントロールゲート 2 2の底部の高さよりも高くなされており、 そして電極底部の高低差はヮードゲ ート絶縁膜 3の物理 S莫厚よりも大きくなされている。
さらに付け加えれば、 ソース ' ドレイン領域 5、 6の高さは製造上等しい方が 望ましい。 ソース ' ドレイン領域に配線層からのコンタクトホールを形成するた めのエッチングを行う際、 ソース . ドレイン領域の高さが異なると、 高さの高い 方が先にエッチングが終了し、 高さの低い方に比べてオーバーエッチングダメー ジが大きくなつてしまうからである。
トラップ絶縁膜 4は、 本実施例では、 シリコン酸化膜/シリコン窒化膜 Zシリ コン酸化膜の 3層積層構造とした。 また、 ワードゲート絶縁膜 3は、 酸化シリコ ンにより形成した。
以下、 本発明の実施例 1の製造方法を簡単に説明する。 図 9 A〜9 Gは、 図 7 の I一 I ' 線に沿って切断された断面での実施例 1の製造方法を工程順に示す断 面図である。
まず、 図 9 Aに示すように、 （1 0 0 ) 面を主面とするシリコン基板 8上に、 熱 酸化によりシリコン酸化膜からなるヮードゲート絶縁膜 3を形成し、 リンドープ ポリシリコンを堆積してヮ一ドゲート電極材料層 1 aを形成した。
次に、 図 9 Bに示すようにパターユングされたレジストマスク 9を形成し、 ド ライエッチングを行うことでワードゲート電極材料層 l aをワードゲート電極 1 に加工した。 さらに、 露出したワードゲート絶縁膜 3を除去することでシリコン 基板 8の表面を露出させた。
次に、 図 9 Cに示すようにレジストマスク 9をマスクにして追加ドライエッチ ングを行い、 シリコン基板 8を掘り下げ、 （0 1 0 ) 面を露出させた。 シリコン基 板 8の掘り下げ量はヮ一ドゲート絶縁膜 3の膜厚および後で形成するトラップ絶 縁膜の膜厚以上にした。 追加ドライエッチング後、 レジストマスク 9はゥエツト 除去した。
次に、 図 9 Dに示すように、 基板全面を酸化することでトラップ絶縁膜の下地 酸化膜を形成しその上に CVD (Chemical Vapor Deposition) 法を用いて電荷蓄 積層となるシリコン窒化膜を堆積し、 さらにシリコン窒化膜の表面を酸化するこ とでシリコン酸化膜/シリコン窒化膜 Zシリコン酸化膜の 3層構造からなるトラ ップ絶縁膜 4を形成した。 なお、 酸化には酸化レートの面方位依存性が少ないラ ジカル酸化等を用いることが望ましく、 ここでは ISSG ( In Situ Steam Generation) 酸化を用いた。
次に、 図 9 Eに示すように、 リンドープポリシリコンを全面に堆積し、 ドライ プロセスでエッチパックを行うことでコントロールゲート 2 1、 2 2を形成した。 続いて、 図 9 Fに示すように、 トラップ絶縁膜 4の露出部分をドライエツチン グで除去した。
最後に、 図 9 Gに示すように、 イオン注入を行うことでソース · ドレイン領域 5、 6を形成した。 その後、 層間絶縁膜の堆積、 コンタクトホールの開設を含む 配線工程を行う。
(実施例 2 )
図 1 0は、 本発明の実施例 2の半導体記憶装置の平面図である。 本実施例は、 TwinMONOS型記憶装置に係る他の実施例である。
図 1 0に示すように、 本実施例の記憶装置では、 半導体基板の所定の領域に素 子分離領域 7が配置されてソース ' ドレイン領域 5、 6およびチャネル領域を含 む活性領域を限定する。 この活性領域を複数のヮードゲート電極 1およびコント ロールゲート 2 1、 2 2が横切っている。 そして、 ワードゲート電極 1と活性領 域の間に電荷蓄積層を含まないヮードゲート絶縁膜 3が介在し、 コントロールゲ ート 2 1、 2 2と活性領域の間に電荷蓄積層を含むトラップ絶縁膜 4が介在して いる。
図 1 1 A及び図 1 1 Bは、 それぞれ図 1 0の I _ 線および II一 II， 線に沿 つて切断された断面図である。
本実施例の半導体記憶装置では、 図 1 1 A及び図 1 1 Bに示されるように、 素 子分離領域 7を備えた P導電型のシリコン基板 8上にチャネル形成領域を挟んで n導電型の不純物散層であるソース ' ドレイン領域 5、 6が形成され、 チャネル 形成領域上に電荷蓄積層を含まないヮードゲート絶縁膜 3を介してヮードゲート 電極 1が形成され、 ヮードゲート電極 1の一方の側部側にはヮードゲート絶縁膜 3を介し、 かつ、 チャネル形成領域上にトラップ絶縁膜 4を介してコントロール ゲート 2 1が形成され、 ヮードゲート電極 1の他方の側部側にはヮードゲート絶 縁膜 3を介し、 かつ、 チャネル形成領域上に電荷蓄積層を含むトラップ絶縁膜 4 を介してコントロールゲート 2 2が形成されている。 本実施例では、 コントロー ルゲート 2 1およびコントロールゲート 2 2の底部の高さがヮードゲート電極の 底部の高さよりも高くなされており、ヮードゲート 1 /コントロールゲート 2 1、 2 2の境界付近で電極からチャネルにかかる電界が最大となるようにするため、 高低差はトラップ絶縁膜 4の物理膜厚よりも大きくなされている。
さらに付け加えれば、 ソース ' ドレイン領域の高さは製造上等しい方が望まし い。 層間絶縁膜にソース ' ドレイン領域へのコンタクトホールを形成するための エッチングを行う際、 ソース ' ドレイン領域の高さが異なると、 高さの高い方が 先にエッチングが終了し、 高さの低い方に比べてオーバーエッチングダメージが 大きくなつてしまうからである。
トラップ絶縁膜 4は、 本実施例では、 シリコン酸化膜 Zシリコン窒化膜/シリ コン酸化膜の 3層積層構造とした。 また、 ワードゲート絶縁膜 3にはシリコン酸 化膜を用いた。
以下、 本発明の実施例 2の製造方法を簡単に説明する。 図1 2 〜1 2 11は、 図 1 0の I一 I ' 線に沿って切断された断面での実施例 2の製造方法を工程順に 示す断面図である。
まず、 図 1 2 Aに示すようにシリコン基板 8全面を酸化することでトラップ絶 縁膜の下地酸ィ匕膜を形成しその上に CVD (Chemical Vapor Deposition) 法を用 いて電荷蓄積層となるシリコン窒化膜を堆積し、 さらにシリコン窒化膜の表面を 酸化することでシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の 3層構造か らなるトラップ絶縁膜 4を形成した。 なお、 酸化には ISSG (In Situ Steam Generation) 酸化を用いた。 その後、 リンドープポリシリコンを成膜してコント ロールゲート材料層 2 aを形成した。
次に、 図 1 2 Bに示すように、 対を成すパターユングされたハードマスク 1 0 を形成し、 これをマスクにコントロールゲート材料層 2 aにドライエッチングを 行うことによりコント口一ルゲート 2 1、 2 2を形成した。 さらに、 トラップ絶 縁膜をドライエッチング除去し、 シリコン基板 8の表面を露出させた。
次に、 図 1 2 Cに示すようにコントロールゲート 2 1、 2 2の外側を少なくと も覆い、 かつ、 コントロールゲート 2 1、 2 2に乗り上げるようにパターニング されたレジストマスク 9を形成した。
次に、 図 1 2 Dに示すように、 レジストマスク 9およびハードマスク 1 0をェ ツチング阻止層として用いてドライエッチングを行い、 シリコン基板 8を掘り下 げた。 シリコン基板 8の主面からの掘り下げ量はトラップ絶縁膜 4の膜厚および 後で形成するワードゲート絶縁膜の膜厚以上にした。 ドライエッチング後、 レジ ストマスク 9およびハードマスク 1 0はゥエツト除去した。
次に、 図 1 2 Eに示すように、 表面を酸化してワードゲート絶縁膜 3を形成し た。 なお、 酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いる ことが望ましく、 ここでは ISSG酸化を用いた。
次に、 図 1 2 Fに示すように、 リンドープポリシリコンを全面に堆積して、 ヮ 一ドゲート材料層 1 aを形成した。
続いて、 図 1 2 Gに示すように、 パターユングされたレジストマスク 1 1をェ ツチング阻止層としてドライエッチングを行い、 対をなすコントロールゲート 2 1、 2 2に乗り上げ、 かつシリコン基板 8の溝部全体を覆うようにワードゲート 電極 1を形成し、 次いで露出したヮードゲート絶縁膜 3をドライエッチングで除 去した。
最後に、 図 1 2 Hに示すように、 イオン注入を行うことでソース · ドレイン領 域 5、 6を形成した。 その後、 層間絶縁膜の堆積、 コンタクトホールの開設を含 む配線工程を行う。
(実施例 3 )
図 1 3は、 本発明の実施例 3の半導体記憶装置の平面図である。 図 1 3に示す ように、 本実施例の記憶装置では、 半導体基板の所定の領域に素子分離領域 7が 配置されてソース ' ドレイン領域 5、 6およびチャネル領域を含む活性領域を限 定する。 この活性領域を複数のワードゲート電極 1およびコント口一ルゲート 2 が横切っている。 そして、 ワードゲート電極 1と活性領域の間に電荷蓄積層を含 まないヮードゲート絶縁膜 3が介在し、 コントロールゲート 2と活性領域の間に 電荷蓄積層を含むトラップ絶縁膜 4が介在して、 いわゆるスプリットゲート型の 半導体記憶装置が構成されている。
図 1 4 A及ぴ図 1 4 Bは、 それぞれ、 図 1 3の I一 線および II一 ΙΓ 線に 沿って切断された断面図である。
実施例 3では、 シリコン基板 8上に素子分離領域 7により活性領域が画定され おり、 その活性領域に n導電型の不純物拡散層であるソース ' ドレイン領域 5、 6が形成され、 ソース ' ドレイン領域 5、 6間に挟まれた領域が p導電型のチヤ ネル形成領域になされている。 このチャネル形成領域上のソース · ドレイン領域
6寄りにトラップ絶縁膜 4を介してコント口一ルゲート 2が形成されており、 コ ントロ一ルゲート 2の片側にはコントロールゲート 2にセルファラインされてシ リコン基板 8に段差部が形成されている。 そして、 シリコン基板段差部の側面お よび底面上にヮ一ドゲート絶縁膜 3を介してワードゲート電極 1が、 ヮードゲー ト絶縁膜 3を介してコント口一ルゲート 2に乗り上げるように形成されている。 ここで、 コントロールゲート 2の底部の高さがヮードゲート電極 1の底部の高さ よりも高いことが本発明の半導体記憶装置の特徴である。 この高低差はトラップ 絶縁膜 4の物理膜厚よりも大きくなされている。
トラップ絶縁膜 4は、 本実施例では、 シリコン酸化膜 Zシリコン窒化膜ノシリ コン酸化膜の 3層積層構造とした。 また、 ヮードゲート絶縁膜 3にはシリコン酸 化膜を用いた。
以下、 本発明の実施例 3の製造方法を簡単に説明する。 図 1 5 A〜 1 5 Hは、 図 1 3の I— 線に沿って切断された断面での実施例 3の製造方法を工程順に 示す断面図である。
まず、 図 1 5 Aに示すようにシリコン基板 8全面を酸化することでトラップ絶 縁膜の下地酸化膜を形成しその上に CVD (Chemical Vapor Deposition) 法を用 いて電荷蓄積層となるシリコン窒化膜を堆積し、 さらにシリコン窒化膜の表面を 酸化することでシリコン酸化膜/シリコン窒化膜 Zシリコン酸化膜の 3層構造か らなるトラップ絶縁膜 4を形成した。 なお、 酸化には ISSG (In Situ Steam Generation) 酸化を用いた。 さらに、 トラップ絶縁膜 4上にコントロールゲート 材料であるリンドープポリシリコンを堆積してコント口一ルゲート材料層 2 aを 形成した。
次に、 図 1 5 Bに示すように、 コントロールゲート形状にパターユングされた ハードマスク 1 0を形成し、 コント口一ルゲート材料層 2 aをドライエッチング することによりコントロールゲート 2を形成した。 さらに、 トラップ絶縁膜 4を ドライエッチングすることでシリコン基板 8の表面を露出させた。
次に、 図 1 5 Cに示すように、 コントロールゲート 2の一方を覆いかつコント 口一ルゲート 2に乗り上げるようにパター二ングされたレジストマスク 9を形成 し、 パターユングされたレジストマスク 9およびハードマスク 1 0をエッチング 阻止層として用いてドライエッチングすることでコントロールゲート 2の片側の みシリコン基板 8をエッチングして溝部を形成した。 溝部形成後、 レジストマス ク 9およびハードマスク 1 0はゥエツト法により除去した。
次に、 図 1 5 Dに示すように、 表面を酸化してワードゲート絶縁膜 3を形成し た。 なお、 酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いる ことが望ましく、 ここでは ISSG酸化を用いた。
次に、 図 1 5 Eに示すように、 リンドープポリシリコンを全面に堆積してヮー ドゲート電極材料層 1 aを形成した。
続いて、 図 1 5 Fに示すように、 半導体基板の溝部とコントロールゲート 2の 一部に重なるようにパターニングされたレジストマスク 1 1を形成した。
次に、 図 1 5 Gに示すように、 レジストマスク 1 1を用いてドライエッチング を行うことでヮードゲート電極 1を形成すると共に、 露出したヮードゲート絶縁 膜 3を除去し、 その後レジストマスク 1 1をゥエツト除去した。
最後に、 図 1 5 Hに示すように、 イオン注入を行うことでソース ' ドレイン領 域 5、 6を形成した。 その後、 層間絶縁膜の堆積、 コンタクトホールの開設を含 む配線工程を行う。
(実施例 4 )
図 1 6は、 本発明の実施例 4の半導体記憶装置の平面図である。 図 1 6に示す ように、 本実施例の記憶装置では、 半導体基板の所定の領域に素子分離領域 7が 配置されてソース ' ドレイン領域 5、 6およびチャネル領域を含む活性領域を限 定する。 この活性領域を複数のヮ一ドゲート電極 1およびコント口一ルゲート 2 が横切っている。 そして、 ワードゲート電極 1と活性領域の間に電荷蓄積層を含 まないヮードゲート絶縁膜 3が介在し、 コント口一ルゲート 2と活性領域の間に 電荷蓄積層を含むトラップ絶縁膜 4が介在している。
図 1 7は、 図 1 2の I— 線に沿って切断された断面図である。 実施例 4で は、 シリコン基板 8上の素子分離領域 7により画定された活性領域にソース ' ド レイン領域 5、 6が形成され、 ソース ' ドレイン領域 5、 6間に挟まれた領域は チャネル形成領域になされている。 このチャネル形成領域上のソース ' ドレイン 領域 6寄りにトラップ絶縁膜 4を介してコント口一ルゲート 2が形成されており、 二つのコントロールゲート 2間にはシリコン基板 8に溝部が形成されている。 そ して、 シリコン基板溝部の側面および底面の一部上にヮードゲート絶縁膜 3を介 してヮードゲート電極 1がコント口一ルゲート 2に乗り上げるように形成されて いる。 ワードゲート電極 1とコントロールゲート 2との間は、 ワードゲート絶縁 膜 3により絶縁されている。
なお、 実施例 4は、 図 1 3および図 1 4に示した実施例 3のメモリ素子を、 チ ャネル長方向と垂直な面 S (図 1 6参照） に対して対称になるように配置したも のである。 このように配置することで、 図 1 3に示すように溝部と半導体基板主 面に形成されたソース ' ドレイン領域 5、 6を隣接するメモリセル間で共通にす ることができるため、 メモリ面積の縮小化が可能となる。 また、 実施例 4の製造 方法は、 図 1 5に示される実施例 3の製造方法と同様であるのでその説明は省略 する。
(実施例 5 )
図 1 8は、 本発明の実施例 5の半導体記憶装置の平面図である。 図 1 8に示す ように、 本実施例の記憶装置では、 半導体基板の所定の領域に素子分離領域 7が 配置されてソース ' ドレイン領域 5、 6およびチャネル領域を含む活性領域を限 定する。 この活性領域を複数のワードゲート電極 1およびコントロールゲート 2 が横切っている。 そしてヮードゲート 1と活性領域の間に電荷蓄積層を含まない ヮードゲート絶縁膜 3が介在し、 コントロールゲート 2と活性領域の間に電荷蓄 積層を含むトラップ絶縁膜 4が介在して、 いわゆるスプリットゲート型の半導体 記憶装置が構成されている。
図 1 9 A及び図 1 9 Bは、 それぞれ図 1 8の I一 I， 線おょぴ II一 ΙΓ 線に沿 つて切断された断面図である。 実施例 5では、 シリコン基板 8上に素子分離領域 7により活性領域が画定されおり、 その活性領域に n導電型の不純物拡散層であ るソース ' ドレイン領域 5、 6が形成され、 ソース ' ドレイン領域 5、 6間に挟 まれた領域が p導電型のチャネル形成領域になされている。
このチヤネル形成領域上のソース ' ドレイン領域 6寄りにヮードゲート絶縁膜 3 を介してヮードゲート電極 1が形成されており、 ヮードゲート電極 1の片側には ヮ一ドゲート電極 1にセルファラインされてシリコン基板 8に段差部が形成され ている。 そして、 シリコン基板段差部の側面および底面上にトラップ絶縁膜 4を 介してコントロールゲート 2がヮードゲート電極 1に乗り上げるように形成され ている。 ワードゲート電極 1とコントロールゲート 2との間は、 トラップ絶縁膜 4により絶縁されている。 本実施例では、 コントロールゲート 2の底部の高さが ワードゲート電極の底部の高さよりも低くなされている。 そして、 ワードゲート 1 /コントロールゲート 2の境界付近で電極からチャネルにかかる電界が最大と なるようにするため、 電極底部間の高低差は、 ワードゲート絶縁膜 3の物理膜厚 よりも大きくなされている。
本実施例では、 トラップ絶縁膜 4は、 シリコン酸化膜/シリコン窒化膜/シリ コン酸化膜の 3層積層構造とした。 また、 ヮードゲート絶縁膜 3にはシリコン酸 化膜を用いた。 なお、 実施例 5の製造方法は、 後述の図 2 2に示される実施例 6 の製造方法と同様であるのでその説明は省略する。
(実施例 6 )
図 2 0は、 本発明の実施例 6の半導体記憶装置の平面図である。 図 2 0に示す ように、 本実施例の記憶装置では、 半導体基板の所定の領域に素子分離領域 7が 配置されてソース · ドレイン領域 5、 6およびチャネル領域を含む活性領域を限 定する。 この活性領域を複数のヮードゲート電極 1およびコントロールゲート 2 が横切っている。 そして、 ワードゲート 1と活性領域の間に電荷蓄積層を含まな ぃヮードゲート絶縁膜 3が介在し、 コントロールゲート 2と活性領域の間に電荷 蓄積層を含むトラップ絶縁膜 4が介在している。
図 2 1は、 図 2 0の I一 線に沿って切断された断面図である。 実施例 6で は、 シリコン基板 8上に素子分離領域により活性領域が画定されおり、 その活性 領域に n導電型の不純物拡散層であるソース . ドレイン領域 5、 6が形成され、 ソース ' ドレイン領域 5、 6間に挟まれた領域が p導電型のチャネル形成領域に なされている。 このチャネル形成領域上のソース ' ドレイン領域 6寄りにワード ゲート絶縁膜 3を介してヮードゲート電極 1が形成されており、 二つのヮ一ドゲ ート電極 1間にはシリコン基板 8に溝部が形成されている。 そして、 シリコン基 板溝部の側面およぴ底面の一部上にトラップ絶縁膜 4を介してコント口一ルゲー ト 2がヮードゲート電極 1に乗り上げるように形成されている。 ヮードゲート電 極 1とコントロールゲート 2との間はトラップ絶縁膜 4により絶縁されている。 なお、 実施例 6は、 図 1 8およぴ図 1 9に示した実施例 5のメモリ素子を、 チ ャネル長方向と垂直な面 S (図 2 0参照） に対して対称になるように配置したも のである。 このように配置することで、 図 2 0、 図 2 1に示すように溝部と半導 体基板主面に形成されたソース ' ドレイン領域 5、 6を隣接するメモリセル間で 共通にすることができるため、 メモリ面積の縮小化が可能となる。
以下、 本発明の実施例 6の製造方法を簡単に説明する。 図2 2 〜2 2 0は、 図 2 0の I一 線に沿って切断された断面での実施例 6の製造方法を工程順に 示す断面図である。
まず、 図 2 2 Aに示すように、 シリコン基板 8上に、 熱酸化法によりシリコン 酸化膜からなるワードゲート絶縁膜 3を形成し、 その上にリンドープポリシリコ ンを堆積してヮードゲート電極材料層 1 aを形成した。
さらに、図 2 2 Bに示すようにパターニングされたレジストマスク 9を形成し、 ドライエッチングを行うことでヮードゲート電極材料層 1 aをパターユングし、 露出したワードゲート絶縁膜 3を除去することでシリコン基板 8を露出させ、 レ ジストマスク 9をマスクにして追加ドライエッチングを行い、 シリコン基板 8を 掘り下げ、 基板に溝部を形成した。 シリコン基板 8の掘り下げ量はヮ一ドゲート 絶縁膜 3の膜厚および後で形成するトラップ絶縁膜の膜厚以上にした。
追加ドライエッチング後、 レジストマスク 9はウエット除去し、 続いて、 図 2 2 Cに示すように、 パターニングされたレジストマスク 1 1を形成し、 ドライエ ツチングを行うことでヮードゲート電極材料層 1 aをヮードゲート電極 1に加工 した。 さらに、 露出したワードゲート絶縁膜 3を除去することでシリコン基板 8 の表面を露出させた。 そして、 レジストマスク 1 1をウエット除去した。 次に、 図 2 2 Dに示すように、 基板全面を酸ィヒすることでトラップ絶縁膜の下 地酸化膜を形成しその上に CVD (Chemical Vapor Deposition) 法を用いて電荷 蓄積層となるシリコン窒化膜を堆積し、 さらにシリコン窒化膜の表面を酸化する ことでシリコン酸化膜 シリコン窒化膜/シリコン酸化膜の 3層構造からなるト ラップ絶縁膜 4を形成した。 なお、 酸化には酸ィヒレートの面方位依存性が少ない ISSG (In Situ Steam Generation) 酸化を用いた。
次に、 図 2 2 Eに示すように、 リンドープポリシリコンを全面に堆積し、 コン トロールゲート材料層 2 aを形成した。 続いて、 図 2 2 Fに示すように、 パター ニングされたレジストマスク 1 2を形成し、 ドライエッチングを行うことでコン トロールゲート材料層 2 aをコントロールゲート 2に加工した。 さらに、 露出し たトラップ絶縁膜 4を除去することでシリコン基板 8を露出させた。
最後に、 図 2 2 Gに示すようにイオン注入を行うことでソース ' ドレイン領域 5、 6を形成した。 その後、 層間絶縁膜の堆積、 コンタクトホールの開設を含む 配線工程を行う。
以上、 実施形態に基づき本発明を具体的に説明したが、 本発明は上述の実施形 態に制限されるものではなく、 その要旨を逸脱しない範囲で種々の変更を施すこ とができ、 これらの変更例も本願に含まれることはいうまでもない。 産業上の利用可能性：
本発明は、 トラップ型と呼ばれる書き換え可能な不揮発性半導体メモリセルを 含む半導体装置に適用可能である。 例えば、 二つのゲート電極を有するいわゆる スプリツトゲート型あるいはヮードゲート電極の両脇にコントロールゲートが形 成された 3ゲート電極構造 （TwinMONOS) に適用可能である。
この出願は、 2 0 0 6年 1 1月 1 4日に出願された日本出願特願第 2 0 0 6 - 3 0 7 3 7 3号を基礎とする優先権を主張し、 その開示のすべてをここに取り込 む。

Claims

請 求 の 範 囲
1 . 少なくとも表面が半導体層で構成された基体上に絶縁膜を介して複数のゲー ト電極が形成され、 前記複数のゲート電極を挟んで前記半導体層内に第一の拡散 層と第二の拡散層が形成され、 前記半導体層内の前記第一の拡散層と前記第二の 拡散層との間にチヤネル層力' S形成されている半導体装置において、
前記絶縁膜は、 前記第一の拡散層から前記半導体層の前記チャネル層に沿って 前記第二の拡散層の方向に向かって複数の絶縁領域が順に配設された構造を含み、 前記複数の絶縁領域のうち少なくとも一つの前記絶縁領域が電荷トラップを含 み、 少なくとも一つの前記絶縁領域が電荷トラップを含まず、
前記基体上に前記複数の絶縁領域のそれぞれを介して前記複数のグート電極が 形成され、
前記複数のゲート電極はそれぞれ隣接する前記ゲート電極から絶縁され、 隣接する前記ゲート電極底部下に形成される前記チャネル層の高さが相互に異 なる、 ことを特徴とする半導体装置。
2 . 少なくとも表面が半導体層で構成された基体上に絶縁膜を介して複数のゲー ト電極が第一の方向に延在するように形成され、 前記複数のゲート電極が前記第 一の方向と直交する第二の方向に並べられて複数形成され、 前記複数のゲート電 極を挟んで前記半導体層内に前記第一の方向に列をなして第一の拡散層と第二の 拡散層がそれぞれ複数形成され、 前記半導体層内の前記第一の拡散層と前記第二 の拡散層との間にチヤネル層が形成され、 前記第二の方向に延在する素子分離層 が前記第一の方向に並べられて複数形成されている半導体装置において、
前記絶縁膜は、 前記第一の拡散層から前記半導体層の前記チャネル層に沿つて 前記第二の拡散層の方向に向かって複数の絶縁領域が順に配設された構造を含み、 前記複数の絶縁領域のうち少なくとも一つの前記絶縁領域が電荷トラップを含 み、 少なくとも一つの前記絶縁領域が電荷トラップを含まず、
前記基体上に前記複数の絶縁領域のそれぞれを介して前記複数のゲート電極が 形成され、
前記複数のゲート電極はそれぞれ隣接する前記ゲート電極から絶縁され、 隣接する前記ゲート電極底部下に形成される前記チャネル層の高さが相互に異 なる、 ことを特徴とする半導体装置。
3 . 隣接する前記ゲート電極底部下に形成される前記チャネル層の高さの差が、 前記チャネル層の高さが低レ、方の前記グート電極と前記チャネル層との間の前記 絶縁領域の物理膜厚よりも大きいことを特徴とする、 請求項 1または 2に記載の 半導体装置。
4 . 少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲー ト電極、 第二のゲート電極、 第三のゲート電極が形成され、 前記第一から第三の ゲート電極を挟んで前記半導体層内に第一の拡散層と第二の拡散層が形成され、 前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチャネル層が形 成されている半導体装置において、
前記絶縁膜は、 前記第一の拡散層から前記半導体層の前記チャネル層に沿って 前記第二の拡散層の方向に向かって、 電荷トラップを含む第一の絶縁領域、 電荷 トラップを含まない第二の絶縁領域、 電荷トラップを含む第三の絶縁領域が、 こ の順に配設された構造を含み、
前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、 前記第二の絶縁領域を介して前記第二のゲート電極が形成され、 前記第三の絶縁 領域を介して前記第三のゲート電極が形成され、
前記第一から第三のグート電極はそれぞれ隣接する前記ゲート電極から絶縁さ れ、
隣接する前記ゲート電極底部下に形成される前記チャネル層の高さが相互に異 なる、 ことを特徴とする半導体装置。
5 . 少なくとも表面が半導体層で構成された基体上に、 互いに隣接し数字順に並 ベられた第一から第三のゲート電極からなるゲート電極群が、 絶縁膜を介して第 一の方向に延在するように形成され、 前記ゲート電極群が前記第一の方向に直交 する第二の方向に並べられて複数形成され、 前記ゲート電極群を挟んで前記半導 体層内に前記第一の方向に列をなして第一の拡散層と第二の拡散層がそれぞれ複 数形成され、 前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチ ャネル層が形成され、 前記第二の方向に延在する素子分離層が前記第一の方向に 並べられて複数形成されている半導体装置において、
前記絶縁膜は、 前記第一の拡散層から前記半導体層の前記チャネル層に沿つて 前記第二の拡散層の方向に向かって、 電荷トラップを含む第一の絶縁領域、 電荷 トラップを含まない第二の絶縁領域、 電荷トラップを含む第三の絶縁領域が、 こ の順に配設された構造を含み、
前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、 前記第二の絶縁領域を介して前記第二のゲート電極が形成され、 前記第三の絶縁 領域を介して前記第三のゲート電極が形成され、
前記第一から第三のゲート電極はそれぞれ隣接する前記ゲート電極から絶縁さ れ、
隣接する前記ゲート電極底部下に形成される前記チャネル層の高さが相互に異 なる、 ことを特徴とする半導体装置。
6 . 隣接する前記ゲート電極底部下に形成される前記チャネル層の高さの差が、 前記チャネル層の高さが低！/、方の前記ゲート電極と前記チャネル層との間の前記 絶縁領域の物理膜厚よりも大きいことを特徴とする、 請求項 4または 5に記載の 半導体装置。
7 .前記第一おょぴ前記第三のゲート電極底部下に形成される前記チャネル層が、 前記第二のゲート電極底部下に形成される前記チャネル層よりも低いことを特徴 とする、 請求項 4乃至 6のいずれか 1項に記載の.半導体装置。
8 . 前記第一の絶縁領域に接する前記チャネル層の任意の点と前記第一のゲート 電極との最短距離が、 前記第一の絶縁領域の物理膜厚の 2倍未満であり、 前記第三の絶縁領域に接する前記チャネル層の任意の点と前記第三のゲート電 極との最短距離が、 前記第三の絶縁領域の物理膜厚の " 2倍未満である、 ことを 特徴とする請求項 4乃至 7のいずれか 1項に記載の半導体装置。
9 . 前記第一の拡散層のチャネル側の先端部は、 その位置での半導体層表面から 前記第一のゲート電極までの最短距離が、 前記第一の絶縁領域の物理膜厚より大 きくなる領域にまで到達しており、
前記第二の拡散層のチャネル側の先端部は、 その位置での半導体層表面から前 記第三のゲート電極までの最短距離が、 前記第三の絶縁領域の物理膜厚より大き くなる領域にまで到達していることを特徴とする、 請求項 4乃至 8のいずれか 1 項に記載の半導体装置。
1 0 . 前記第一の拡散層および前記第二の拡散層のチャネル側の先端部は、 それ ぞれ前記第二のゲート電極の直下の領域にまで到達していることを特徴とする、 請求項 4乃至 8のいずれか 1項に記載の半導体装置。
1 1 . 前記第一と前記第二のゲート電極は、 前記第一の絶縁領域と一体的に形成 された絶縁膜により絶縁され、
前記第二と前記第三のゲート電極は、 前記第三の絶縁領域と一体的に形成され た絶縁膜により絶縁されていることを特徴とする請求項 4乃至 1 0のいずれか 1 項に記載の半導体装置。
1 2 . 前記第二のゲート電極底部下に形成される前記チャネル層が、 前記第一お よび前記第三のゲート底部下に形成される前記チャネル層よりも低いことを特徴 とする、 請求項 4乃至 6のいずれか 1項に記載の半導体装置。
1 3 . 前記第二の絶縁領域に接する前記チャネル層の任意の点と前記第二のゲー ト電極との最短距離が、 前記第二の絶縁領域の物理膜厚の 2倍未満である、 ことを特徴とする請求項 4乃至 6、 1 2のいずれか 1項に記載の半導体装置。
1 4 . 前記第一と第二のゲート電極、 および前記第二と第三のゲート電極は、 前 記第二の絶縁領域と一体的に形成された絶縁膜によりそれぞれ絶縁されている ことを特徴とする請求項 4乃至 6、 1 2、 1 3のいずれか 1項に記載の半導体装 置。
1 5 . 前記第一および前記第二の拡散層が形成されている基体主面の高さが等し いことを特徴とする、 請求項 4乃至 1 4のいずれか 1項に記載の半導体装置。
1 6 . 少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲ ート電極、 第二のゲート電極が形成され、 前記第一および第二のゲート電極を挟 んで前記半導体層内に第一の拡散層と第二の拡散層が形成され、 前記半導体層内 の前記第一の拡散層と前記第二の拡散層との間にチヤネル層が形成されている半 導体装置において、
前記絶縁膜は、 前記第一の拡散層から前記半導体層の前記チャネル層に沿って 前記第二の拡散層の方向に向かって第一の絶縁領域、 第二の絶縁領域がこの順に 配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、 前記基体上に前記第一の絶縁領域を介して前記第一のゲート電極が形成され、 前記第二の絶縁領域を介して前記第二のゲート電極が形成され、
前記第一およぴ第二のゲート電極は相互に絶縁され、
前記第一および第二のゲート電極底部下に形成される前記チャネル層の高さが 相互に異なる、 ことを特徴とする半導体装置。
1 7 . 少なくとも表面が半導体層で構成された基体上に絶縁膜を介して第一のゲ 一ト電極と第二のゲート電極とが互いに隣接して第一の方向に延在するように形 成され、 前記第一、 第二のゲート電極が、 前記第一の方向と直交する第二の方向 に並べられて複数形成され、 前記第一および第二のゲート電極を挟んで前記半導 体層内に第一の拡散層と第二の拡散層がそれぞれ前記第一の方向に列をなして複 数形成され、 前記半導体層内の前記第一の拡散層と前記第二の拡散層との間にチ ャネル層が形成され、 前記第二の方向に延在する素子分離層が前記第一の方向に 並べられて複数形成されている半導体装置において、
前記絶縁膜は、 前記第一の拡散層から前記半導体層の前記チャネル層に沿って 前記第二の拡散層の方向に向かって第一の絶縁領域、 第二の絶縁領域がこの順に 配設された構造を含み、
前記第一および第二の絶縁領域のうち一方の絶縁領域が電荷トラップを含み、 前記基体上に前記第一の絶縁領域を介して第一のゲート電極が形成され、 前記 第二の絶縁領域を介して第二のゲート電極が形成され、
前記第一および第二のゲート電極は相互に絶縁され、
前記第一およぴ第二のゲート電極底部下に形成される前記チャネル層の高さが 相互に異なる、 ことを特徴とする半導体装置。
1 8 . 前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲー ト電極底部下に形成される前記チャネル層の高さが、 前記電荷トラップを含む前 記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チヤネ ル層の高さよりも低いことを特徴とする、 請求項 1 6または 1 7に記載の半導体 装置。
1 9 . 前記電荷トラップを含まない前記絶縁領域に接する前記チャネル層の任意 の点と、 前記電荷トラップを含まない前記絶縁領域を前記基体上に介した前記ゲ 一ト電極との最短距離が、 前記電荷トラップを含まない前記絶縁領域の物理膜厚 の " 2倍未満である、 ことを特徴とする請求項 1 6乃至 1 8のいずれか 1項に記 載の半導体装置。
2 0 . 前記電荷トラップを含まない絶縁領域に近い側の前記拡散層のチャネル側 の先端部は、 その位置での半導体層表面から前記電荷トラップを含まない絶縁領 域上に形成された前記ゲート電極までの最短距離が、 前記電荷トラップを含まな い絶縁領域の物理膜厚より大きくなる領域にまで到達していることを特徴とする、 請求項 1 6乃至 1 9のいずれか 1項に記載の半導体装置。
2 1 . 前記電荷トラップを含まない絶縁領域に近い側の前記拡散層のチャネル側 の先端部は、 前記電荷トラップを含む絶縁領域上に形成された前記ゲート電極直 下の領域にまで到達していることを特徴とする、 請求項 1 6乃至 1 9のいずれか 1項に記載の半導体装置。
2 2 . 前記第一おょぴ第二のゲート電極は、 前記電荷トラップを含まない前記絶 縁領域と一体的に形成された絶縁膜により絶縁されていることを特徴とする、 請 求項 1 6乃至 2 1のいずれか 1項に記載の半導体装置。
2 3 . 前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電 極底部下に形成される前記チャネル層の高さが、 前記電荷トラップを含まない前 記絶縁領域を前記基体上に介した前記ゲート電極底部下に形成される前記チャネ ル層の高さよりも低いことを特徴とする、 請求項 1 6または 1 7に記載の半導体 装置。
2 4 . 前記電荷トラップを含む前記絶縁領域に接する前記チャネル層の任意の点 と、 前記電荷トラップを含む前記絶縁領域を前記基体上に介した前記ゲート電極 との最短距離が、 前記電荷トラップを含む前記絶縁領域の物理膜厚の 2倍未満 である、 ことを特徴とする請求項 1 6、 1 7、 2 3のいずれか 1項に記載の半導 体装置。
2 5 . 前記電荷トラップを含む絶縁領域に近い側の前記拡散層のチャネル側の先 端部は、 その位置での半導体層表面から前記電荷トラップを含む絶縁領域上に形 成された前記ゲート電極までの最短距離が、 前記電荷トラップを含む絶縁領域の 物理膜厚より大きくなる領域にまで到達していることを特徴とする、請求項 1 6、 1 7、 2 3、 2 4のいずれか 1項に記載の半導体装置。
2 6 . 前記電荷トラップを含む絶縁領域に近い側の前記拡散層のチャネル側の先 端部は、 前記電荷トラップを含まない絶縁領域上に形成された前記ゲート電極直 下の領域にまで到達していることを特徴とする、 請求項 1 6、 1 7、 2 3、 2 4 のいずれか 1項に記載の半導体装置。
2 7 . 前記第一および第二のゲート電極は、 前記電荷トラップを含む前記絶縁領 域と一体的に形成された絶縁膜により絶縁されていることを特徴とする、 請求項 1 6、 1 7、 2 3乃至 2 6のいずれか 1項に記載の半導体装置。
2 8 . 前記第一および第二のゲート電極底部下に形成される前記チャネル層の高 さの差が、 前記チャネル層の高さが低い方の前記ゲート電極と前記チャネル層と の間の前記絶縁領域の物理膜厚よりも大きいことを特徴とする、 請求項 1 6乃至 2 7のいずれか 1項に記載の半導体装置。
2 9 . 請求項 1 6乃至 2 8のいずれか 1項に記載の前記半導体装置において規定 されるセル構造を 1つのメモリ素子とし、 二つの前記メモリ素子が隣接して左右 対称に形成されていることを特徴とする半導体装置。
3 0 . 前記絶縁膜が、 前記第一の拡散層の一部と前記第二の拡散層の一部にも形 成されていることを特徴とする、 請求項 1乃至 2 9のいずれか 1項に記載の半導 体装置。
3 1 . 前記電荷トラップを含む絶縁領域は、 チャネル領域側から第一、 第二、 第 三の層、 または第一、 第二の層からなり、
前記第一の層および前記第三の層は酸化シリコンまたは酸窒化シリコンであり、 前記第二の層は窒化シリコン、 酸窒化シリコン、 アルミナ、 ハフニウムシリケ ート、 酸化ハフニウム、 アルミニウムシリケート、 のいずれかである、 ことを特 徴とする請求項 1乃至 3 0のいずれか 1項に記載の半導体装置。
3 2 . 前記半導体層がシリコンであることを特徴とする、 請求項 1乃至 3 1のい ずれか 1項に記載の半導体装置。
3 3 .電荷トラップを含む絶縁領域に接する前記チャネル層の少なくとも一部は、 半導体層主面と垂直方向の面に形成され、 その面の結晶方位は実質的に（1 0 0 ) 面または（3 1 1 )面 （結晶学的に等価な面を含む） であることを特徴とする、 請 求項 1乃至 3 2のいずれか 1項に記載の半導体装置。
PCT/JP2007/071860 2006-11-14 2007-11-05 Dispositif à semi-conducteur WO2008059768A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008544123A JP5376122B2 (ja) 2006-11-14 2007-11-05 半導体装置
US12/514,647 US8106444B2 (en) 2006-11-14 2007-11-05 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-307373 2006-11-14
JP2006307373 2006-11-14

Publications (1)

Publication Number Publication Date
WO2008059768A1 true WO2008059768A1 (fr) 2008-05-22

Family

ID=39401575

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/071860 WO2008059768A1 (fr) 2006-11-14 2007-11-05 Dispositif à semi-conducteur

Country Status (3)

Country Link
US (1) US8106444B2 (ja)
JP (2) JP5376122B2 (ja)
WO (1) WO2008059768A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040635A (ja) * 2008-08-01 2010-02-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2010161281A (ja) * 2009-01-09 2010-07-22 Renesas Technology Corp 半導体装置およびその製造方法
JP2012191086A (ja) * 2011-03-11 2012-10-04 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2015095633A (ja) * 2013-11-14 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2016157393A1 (ja) * 2015-03-30 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017120807A (ja) * 2015-12-28 2017-07-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212399A (ja) * 2008-03-05 2009-09-17 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
US8999828B2 (en) * 2011-08-03 2015-04-07 Globalfoundries Singapore Pte. Ltd. Method and device for a split-gate flash memory with an extended word gate below a channel region
GB2497932A (en) * 2011-12-21 2013-07-03 Ibm Network device modelling of configuration commands to predict the effect of the commands on the device.
KR101888003B1 (ko) 2012-04-09 2018-08-13 삼성전자주식회사 보디 바이어스 효과로 문턱전압을 조절할 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조방법
JP6120609B2 (ja) * 2013-02-25 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
KR102027443B1 (ko) * 2013-03-28 2019-11-04 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
US9082650B2 (en) * 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
CN104020929B (zh) * 2014-06-12 2017-05-17 腾讯科技（深圳）有限公司 一种应用消息展示方法、装置及终端设备
US9287290B1 (en) * 2015-02-11 2016-03-15 Sandisk Technologies Inc. 3D memory having crystalline silicon NAND string channel
JP6466211B2 (ja) * 2015-03-11 2019-02-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6450624B2 (ja) 2015-03-30 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102635349B1 (ko) * 2016-07-13 2024-02-07 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169864A (ja) * 1993-12-16 1995-07-04 Kawasaki Steel Corp 不揮発性半導体記憶装置
JP2004186663A (ja) * 2002-10-09 2004-07-02 Sharp Corp 半導体記憶装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP4547749B2 (ja) * 1999-09-29 2010-09-22 ソニー株式会社 不揮発性半導体記憶装置
JP2001148434A (ja) * 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
JP4899241B2 (ja) 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP2002170891A (ja) * 2000-11-21 2002-06-14 Halo Lsi Design & Device Technol Inc デュアルビット多準位バリスティックｍｏｎｏｓメモリの製造、プログラミング、および動作のプロセス
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2004179387A (ja) * 2002-11-27 2004-06-24 Renesas Technology Corp 不揮発性半導体記憶装置及びその製造方法
US6815764B2 (en) 2003-03-17 2004-11-09 Samsung Electronics Co., Ltd. Local SONOS-type structure having two-piece gate and self-aligned ONO and method for manufacturing the same
JP4306622B2 (ja) 2005-02-21 2009-08-05 セイコーエプソン株式会社 不揮発性記憶装置
JP5025140B2 (ja) * 2005-03-23 2012-09-12 ルネサスエレクトロニクス株式会社 半導体記憶装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169864A (ja) * 1993-12-16 1995-07-04 Kawasaki Steel Corp 不揮発性半導体記憶装置
JP2004186663A (ja) * 2002-10-09 2004-07-02 Sharp Corp 半導体記憶装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040635A (ja) * 2008-08-01 2010-02-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2010161281A (ja) * 2009-01-09 2010-07-22 Renesas Technology Corp 半導体装置およびその製造方法
JP2012191086A (ja) * 2011-03-11 2012-10-04 Toshiba Corp 半導体装置および半導体装置の製造方法
US8552537B2 (en) 2011-03-11 2013-10-08 Kabushiki Kaisha Toshiba Semiconductor device and method for fabricating the same
JP2015095633A (ja) * 2013-11-14 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2016157393A1 (ja) * 2015-03-30 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN106716637A (zh) * 2015-03-30 2017-05-24 瑞萨电子株式会社 半导体器件及其制造方法
JPWO2016157393A1 (ja) * 2015-03-30 2017-06-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10192965B2 (en) 2015-03-30 2019-01-29 Renesas Electronics Corporation Semiconductor device including first and second gate electrodes and method for manufacturing the same
JP2017120807A (ja) * 2015-12-28 2017-07-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN107026175A (zh) * 2015-12-28 2017-08-08 瑞萨电子株式会社 半导体器件及其制造方法
CN107026175B (zh) * 2015-12-28 2022-02-18 瑞萨电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20100025753A1 (en) 2010-02-04
JP5590353B2 (ja) 2014-09-17
US8106444B2 (en) 2012-01-31
JP5376122B2 (ja) 2013-12-25
JP2013058795A (ja) 2013-03-28
JPWO2008059768A1 (ja) 2010-03-04

Similar Documents

Publication Publication Date Title
JP5376122B2 (ja) 半導体装置
US6642586B2 (en) Semiconductor memory capable of being driven at low voltage and its manufacture method
TWI408800B (zh) 非揮發性記憶體單元及其製造方法
JP2009094170A (ja) 不揮発性半導体メモリ及びその製造方法
US7315061B2 (en) Semiconductor device and method of manufacturing the same
JP2007157927A (ja) 不揮発性半導体記憶装置およびその製造方法
US20060170034A1 (en) Non-volatile memory device and method of manufacturing the same
KR100593599B1 (ko) 반도체 소자의 제조 방법
US7220651B2 (en) Transistor and method for manufacturing the same
JP2009152556A (ja) 不揮発性半導体記憶装置及びその製造方法
JP6275920B2 (ja) 半導体装置およびその製造方法
KR100609067B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
JP5402633B2 (ja) 不揮発性半導体記憶装置
JP4334315B2 (ja) 半導体記憶装置の製造方法
JP5002172B2 (ja) 不揮発性半導体記憶装置
KR100642383B1 (ko) 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법
JP2006332098A (ja) 半導体装置およびその製造方法
JP3483460B2 (ja) 半導体記憶装置の製造方法
JP3097607B2 (ja) スプリットゲート型フラッシュメモリセルおよびその製造方法
JP5252169B2 (ja) 半導体装置
KR100728645B1 (ko) 반도체 메모리 장치 및 그 제조방법
JP5363004B2 (ja) 半導体装置の製造方法
KR20090003744A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR20060062791A (ko) 비휘발성 메모리 소자 및 그 제조 방법
JP2006066702A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07831591

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12514647

Country of ref document: US

Ref document number: 2008544123

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 07831591

Country of ref document: EP

Kind code of ref document: A1