JP2000124428A

JP2000124428A - 半導体装置

Info

Publication number: JP2000124428A
Application number: JP11329990A
Authority: JP
Inventors: Kazuhiro Takenaka; 計廣竹中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-07-24
Filing date: 1999-11-19
Publication date: 2000-04-28

Abstract

(57)【要約】【構成】ゲート電極２３と局所酸化膜２６との間のソ
ース領域２３上に強誘電体キャパシタＣの構造体が存在
する。これは強誘電体膜２９とこれを挟む上部電極３０
及び下部電極３１を有し、下部電極３１とソース領域２
３との間に導電性反応防止膜３２を備えている。導電性
反応防止膜３２はＴｉＮ，ＴｉＯＮ，ＴｉＷ，ＭｏＳｉ
である。【効果】強誘電体膜２９の結晶性改質の目的で強誘電
体膜２９の形成後、酸素アニール処理しても酸素は導電
性反応防止膜によりブロックされる。それ故、ソース界
面でのシリコン酸化膜の生成は殆ど起らず、接触抵抗の
低減直列寄生容量の回避を達成でき、キャパシタＣの形
成領域の自由度が増し、高密度集積化が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリ等に適
用可能の強誘電体キャパシタ等の強誘電体を備えた半導
体装置に関する。

【０００２】

【従来の技術】印加電圧の正逆極性により分極反転可能
の強誘電体を用いた不揮発性メモリは、情報書き込み時
間と情報読み出し時間が原理的に等しい。また静止状態
（バックアップ時）は電圧無印加でも分極（残留分極）
が保持されるため、理想的な不揮発性メモリとして有望
視されている。

【０００３】従来、強誘電体キャパシタを用いた半導体
不揮発性メモリとしては、米国特許４１４９３０２号の
ように、シリコン（Ｓｉ）基板上に強誘電体キャパシタ
を集積した構造のものや、米国特許３８３２７００号の
ように、ＭＩＳ型トランジスタのゲート電極上に強誘電
体膜を配置した構造のものが提案されている。

【０００４】

【発明が解決しようとする課題】不揮発性メモリセル
は、一般的に、図８に示すように、ワード線Ｗに接続さ
れたゲート電極Ｇとビット線Ｂに接続されたドレイン電
極Ｄと強誘電体キャパシタＣの一方の電極に接続された
ソース電極ＳをもつＮ型トランジスタＴｒを有し、強誘
電体キャパシタＣの他方の電極がプレート線Ｐに接続さ
れた回路構成である。このようなメモリセルの現実的な
半導体構造としては、最近では図９に示すものが提案さ
れている。図９に示す半導体構造は、Ｐ型シリコン基板
１上のゲート酸化膜２を介して形成されたポリシリコン
（他結晶シリコン）のゲート電極３と、セルフアライン
によりシリコン基板１内に拡散形成された高濃度Ｎ型の
ソース領域４及びドレイン領域５とからなるＮ型ＭＯＳ
トランジスタＴｒと、素子分離用の局所酸化膜（ＬＯＣ
ＯＳ）６上において燐ガラス等の層間絶縁膜７の上に形
成された強誘電体キャパシタＣを有し、層間絶縁膜７上
の強誘電体キャパシタＣは、白金（Ｐｔ）等の下部電極
８、ＰＺＴ等の強誘電体膜９及びアルミニウム（Ａｌ）
の上部電極１０が順次積層形成されてなるものである。
そして、高濃度の拡散領域たるソース領域と上部電極１
０とはコンタクト孔１１を介してＡｌの配線１２をもっ
て接続されている。なお、１３は燐ガラス等の第２層間
絶縁膜である。

【０００５】このように局所酸化膜６上の層間絶縁膜７
を介して強誘電体キャパシタＣを形成した構造では、局
所酸化膜６上のスペースを有効活用して強誘電体キャパ
シタＣが形成されているものの、ソース領域１１から上
部電極１０までと、また上部電極１０からプレート線Ｐ
までの配線１２の長さが冗長化しており、メモリセル占
有面積の増大を招いている。しかしながら、この構造の
メモリセルはセル面積の増大を招くものの、以下の理由
により現実的な構造であるといえる。即ち、本発名者
は、図１０に示すような強誘電体膜９をソース領域４上
に直接堆積したメモリセル構造を試作した。強誘電体膜
９の上にポリシリコンの上部電極配線１４が形成され、
下部電極としてはソース領域４自身が兼用している。と
ころが、強誘電体膜９の形成後においては、その膜の結
晶性を改善して比誘電率Ｅｓを高めるために酸素アニー
ル処理を施す必要がある。酸素アニール処理工程におけ
る酸素の強い反応性のため、ソース領域４と強誘電体膜
９との間にシリコン酸化膜（ＳｉＯ２）１５がどうして
も形成されてしまう。この膜１５の膜厚が非常に薄いと
きは、図１１（ａ）に示す如く、シリコン酸化膜１５は
直列の接触抵抗Ｒ０となる。この寄生した接触抵抗Ｒ０
の存在はアクセス速度の遅れをもたらす。また膜１５が
比較的厚いときは、この膜１５は図１１（ｂ）に示す如
く直列の寄生キャパシタＣ０となる。かかる場合、メモ
リセルの記憶容量としては寄生キャパシタＣ０と強誘電
体キャパシタＣの直列合成容量である。しかし、従っ
て、その寄生キャパシタＣ０にはソース電圧の分圧が印
加される。その分圧によるシリコン酸化膜１５の絶縁破
壊を防止するにはその膜厚を相当厚く形成するか、その
分圧自身を抑える必要がある。シリコン酸化膜１５を相
当厚くすると、その分圧も必然的に大きくなるから耐圧
改善には殆ど有効的ではない。また分圧を直接抑えるた
めには、シリコン酸化膜１５の膜厚を非常に薄くする
か、強誘電体膜９の膜厚を相当厚くする必要がある。シ
リコン酸化膜１５の膜厚を非常に薄く設定することは上
述の酸素アニール処理を施す都合上無理であり、また強
誘電体膜９の膜厚を相当厚くすることは、強誘電体キャ
パシタＣの容量を下げることを意味するので、その強誘
電体キャパシタの機能が発揮されなくなる。

【０００６】また、本発明者はアニールの際の強誘電体
膜の結晶性の改質を目的とし、図１２に示すように下部
電極１６としてＰｔを用いたメモリセル構造を試作し
た。前述したように強誘電体膜９の形成後においては、
酸素アニール処理を施す必要があるが、下部電極にＰｔ
を使用した場合には、ＰｔのＳｉとの強い反応性のため
に、図１２に示すようにＰｔとＳｉのスパイク状の反応
１７が発生し、拡散接合領域を越してしまい、接合リー
クが発生し、メモリセルの動作に支障を来すことが多々
見られた。

【０００７】このような理由により、図８に示す構造は
強誘電体の機能を十分に引き出すため、不揮発性メモリ
構造として有益な構造である。しかしながら、上述した
ように、セル面積が大きいという問題点を有していた。

【０００８】そこで本発明は、上記各構造の問題点に鑑
み、強誘電体を用いた不揮発性メモリとしての機能を損
なわずに、セル面積の縮小化ないし強誘電体キャパシタ
の形成にともなう平面スペースの増大を招かずに済む構
造の強誘電体を備えた半導体装置を提供することにあ
る。

【０００９】

【課題を解決するための手段】本発明は、基本的には、
半導体基体ないし半導体基板の主表面または内部におけ
る強誘電体の形成構造を提供するものである。代表的な
半導体基板としてはシリコン基板があるが、ガリウム砒
素等の化合物半導体なども同様なように、酸素結合性の
ある基体に対して適用できる。強誘電体形成構造の領域
は真性半導体領域でもよいし、不純物拡散領域のＮ型ま
たはＰ型領域でも構わない。不純物拡散領域としてはＭ
ＩＳ型トランジスタのソース領域またはドレイン領域や
バイポーラ・トランジスタの３電極の拡散領域などが代
表例であるが、能動素子の活性領域に限らず、拡散抵抗
層やストッパ領域などの受動素子の各領域の上に強誘電
体形成構造を実現することができる。拡散領域上に積み
上げ的に強誘電体キャパシタ構造を実現する場合は勿論
のこと、トレンチ内にも強誘電体形成構造を実現でき
る。即ち、本発明の講じた手段は、半導体基体と強誘電
体の電極との間において、導電性反応防止膜の挟み込み
構造を採用する点にある。つまり、本発明では、半導体
基体、導電性反応防止膜、電極、及び強誘電体膜の順の
積層構造を採用する。強誘電体膜としては、一般にＰｂ
ＴｉＯ３，ＰＺＴ（ＰｂＴｉＯ３，ＰｂＺｒＯ３）また
はＰＬＺＴ（Ｌａ，ＰｂＴｉＯ３，ＰｂＺｒＯ３）など
が用いられるそしてこの種の強誘電体膜は例えばスパッ
タ法で成膜され、その後、誘電率等を改善するために酸
素アニール処理を必要とする。強誘電体膜の電極は例え
ばＰｔやＰｄで、強誘電体膜の結晶の格子常数が近いＰ
ｔが望ましい。

【００１０】導電性反応防止膜は、例えばＴｉＮ膜，Ｔ
ｉＯＮ膜，ＴｉＷ膜，ＭｏＳｉ膜のいずれかや、それら
の２以上の混合膜であってもよい。このような導電性反
応防止膜を半導体基体と電極との間に挟み込んだ構造
は、上記の酸素アニール処理における半導体基体の界面
への酸素の拡散を防止し、界面の酸化膜の発生を阻止す
る。それ故、接触抵抗の低減や寄生直列抵抗の回避が達
成される。従って、半導体基体のＬＯＣＯＳ上に強誘電
体素子を設ける必要がなく、その形成領域の自由度が拡
大するので、高密度集積化に寄与する。

【００１１】また本発明の第２の手段としては、半導体
基体と上述の導電性反応防止膜との間にその導電性反応
防止膜を生成可能の導電金属膜を介在させてもよい。こ
の導電金属膜は導電性反応防止膜の生成不能の金属膜で
も構わない。前述したように、導電性反応防止膜自身が
導電性があり、酸素ブロッキング性を有しているからで
ある。しかし、当該導電性反応防止膜を生成可能の導電
性金属とすることが望ましい。その酸素ブロッキング性
を十分確保し、またプロセス追加を排除するためであ
る。導電金属膜としては、例えば、Ｔｉ膜，Ｗ膜，Ｍｏ
膜のいずれかや、それらの２以上の混合膜である。更な
る接触抵抗の低減を目的とするためには、半導体基体の
界面に金属シリサイド膜を形成することが望ましい。そ
の金属シリサイド膜としては、例えば、Ｔｉ，Ｗ，Ｍｏ
のうちのいずれかの金属を主成分としたシリサイド膜で
ある。

【００１２】

【作用】本発明の半導体装置の構造によると、半導体基
体、導電性反応防止膜、電極、及び強誘電体膜の順の積
層構造を採用することにより、導電性反応防止膜は酸素
アニール処理の際に酸素の半導体基体界面への拡散を防
止するため、シリコン酸化膜の形成を阻止する。また、
電極と半導体基体との反応も阻止できるため、拡散接合
にリーク電流が発生することもない。

【００１３】

【実施例】次に、本発明に係わる実施例を図面に基づい
て説明する。

【００１４】図１は本発明の実施例１に係わる強誘電体
キャパシタを備えた半導体装置を示す主要断面図であ
る。

【００１５】この半導体装置は不揮発性メモリで、等価
回路的には図８に示すメモリセルを有するものである。
この実施例では例えば２０Ｏｈｍ．ｃｍの比抵抗のウェ
ハたるＰ型シリコン基板２０を用い、それにＮ型ＭＯＳ
トランジスタＴｒと強誘電体キャパシタＣの構造が形成
されている。周知のように、Ｎ型ＭＯＳトランジスタＴ
ｒの半導体構造は、シリコン基板２０上のゲート絶縁膜
（シリコン酸化膜）２１を介して形成された燐ドープの
ポリシリコンたるゲート電極２２と、このゲート電極２
２をマスクとしセルフアライン（自己整合）により燐を
８０ＫＶ，５Ｅ１５ｃｍ−２でイオン注入して形成され
た基板内の高濃度Ｎ型不純物拡散領域たるソース領域２
３及びドレイン領域２４とからなる。ドレイン領域２４
にはコンタクト孔を介して蒸着法やスパッタ法により形
成されたＡｌの配線電極２５が接続されている。２６は
厚さ約６００ｎｍの素子分離用の局所酸化膜（ＬＯＣＯ
Ｓ）である。また２７は第１層間絶縁膜、２８は第２層
間絶縁膜で、例えば、気相成長法による厚さ約４００ｎ
ｍの燐ガラスである。

【００１６】本実施例では、ゲート電極２３と局所酸化
膜２６との間のソース領域２３上において強誘電体形成
構造たる強誘電体キャパシタＣの構造体が設けられてい
る。この構造体は、基本となる強誘電体膜２９とこれを
上下に挟む電極層たる上部電極３０及び下部電極３１を
有し、その下部電極３１とソース領域２３との間に導電
性反応防止膜３２を備えるものである。強誘電体膜２９
としてはＰｂＴｉＯ３，ＰＺＴ（ＰｂＴｉＯ３，ＰｂＺ
ｒＯ３），またはＰＬＺＴ（Ｌａ，ＰｂＴｉＯ３，Ｐｂ
ＺｒＯ３）などで、例えばスパッタ法で形成されてい
る。上部電極としては例えば低比抵抗のアルミニウム
（Ａｌ）で、蒸着法やスパッタ法により形成されてい
る。下部電極３１としては白金（Ｐｔ）またはパラジウ
ム（Ｐｄ）で、例えばスパッタ法で形成されている。白
金（Ｐｔ）を下部電極３１として選択した場合には、強
誘電体膜２９のＰｂＴｉＯ３，ＰＺＴ，またはＰＬＺＴ
と格子常数が近いので、強誘電体膜２９に対する酸素ア
ニール処理により同時に結晶性が改質されるので、良好
な電気特性が得られる。活性領域と下部電極とに挟み込
まれた導電性反応防止膜３２は、ＴｉＮ膜，ＴｉＯＮ
膜，ＴｉＷ膜，ＭｏＳｉ膜等であり例えばスパッタ法で
形成される。この導電性反応防止膜は燐ガラスの第１層
間絶縁膜２７に窓明けしたコンタクト孔３３において、
高濃度Ｎ型のソース領域２３に導電接触している。

【００１７】このような強誘電体キャパシタＣの形成法
としては、先ず、ソース領域２３上を被覆した第１層間
絶縁膜２７を窓明けし、スパッタ法で導電性反応防止膜
を堆積してその窓明け部に導電性反応防止膜３２を形成
し、更に下部電極３１及び強誘電体膜２９をそれぞれス
パッタ法で積層し、しかる後全面を第２層間絶縁膜２８
で被覆する。その後、従来技術であるホト・エッチング
技術により上部電極３０及びその配線（プレート線）や
ドレイン電極配線２５を形成する。

【００１８】このようにソース領域２３の上に導電性反
応防止膜３２を介して強誘電体キャパシタＣが積み上げ
的に積層されている。このため、ソース領域２３と下部
電極３１との間の配線平面占有面積を有効的に節約でき
るので、セル面積の縮小化が実現されている。またソー
ス領域２３の表面にはシリコン酸化膜が寄生していない
ので、強誘電体キャパシタＣだけの記憶キャパシタが実
現される。

【００１９】ところで、上述の製造プロセスにおいて
は、強誘電体膜２９の形成後、酸素を含む雰囲気中で熱
処理（酸素アニール処理）を行なう。これは強誘電体膜
２９の結晶性を改質して比誘電率Ｅｓを例えば１０００
以上に高めるためである。この酸素アニール処理におい
ては酸素が強誘電体膜２９及び下部電極３１の結晶粒界
に進入する。しかし、導電性反応防止膜３２は酸素をブ
ロックする性質があるため、ソース電極界面でのシリコ
ン酸化膜の生成を防止できる。また、導電性反応防止膜
３２としてＴｉＮ膜やＴｉＯＮ膜を用いた場合には、こ
れらの導電性反応防止膜の表面は若干酸化されることも
あるが、これらの膜は若干酸化されることにより反応防
止性が高まる性質があるため、より好都合である。いず
れにしろ、ソース領域２３の界面でのシリコン酸化膜の
生成は殆ど起らないので、接触抵抗の低減ないし直列寄
生容量の回避を達成することが出来る。下部電極３１に
白金（Ｐｔ）を用いた場合、前述したように、酸素アニ
ール処理においては強誘電体膜２９の結晶性が改質され
るが、白金とシリコン（Ｓｉ）の反応性が強すぎて、Ｐ
ｔの基板内への拡散を招く。しかし、本発明の場合に
は、それらの間に介在する導電性反応防止膜３２によっ
て拡散を防止することが出来る。なお、導電性反応防止
膜３２とソース領域２３との間にチタン（Ｔｉ）シリサ
イド膜等の金属シリサイドを形成してもよい。更に、導
電性反応防止膜３２と下部電極３１との間にＴｉ膜等を
挟んでもよい。

【００２０】図９に示すような従来の強誘電体キャパシ
タ構造を有する不揮発性メモリにおいては、導電性反応
防止膜３２が存在しない場合の情報書換え回数は高温で
の酸素アニールが出来ないため、１０Ｅ５回であった
が、本実施例に於て導電性反応防止膜としてＴｉＮ膜を
用いた場合には、５００Ｃ以上の酸素アニールが可能と
なったため、情報書換え回数は１０Ｅ９回にまで達し
た。また強誘電体膜の比誘電率Ｅｓとしては１５００前
後の値が得られた。

【００２１】このようにソース領域２３上に縦積み構造
の強誘電体キャパシタＣを構築できる利益は、セル面積
の縮小化は勿論のこと、図９の構造と比較して電極接触
部分（接触抵抗部分）を一つ減らすことが出来る。実質
的に図９に示す配線１２部分を排除出来るためである。
その故、情報書き込み・読み出し時間の短縮化に寄与す
る。また図１と図９の比較から明らかなように、図９の
上部電極１０が本例の下部電極３１に、図９の下部電極
８が本例の上部電極３０にトポロジー的に対応してい
る。本例における下部電極３１はＰｔを選択することが
望ましいが、ＰｔはＡｌに比して比抵抗が大である。し
かし、本例の下部電極３１は膜厚が薄く接触面積がコン
タクト孔のそれよりも大であるので、ソース領域２３と
強誘電体キャパシタＣとの間の抵抗値は殆ど問題となら
ない。またプレート線Ｐたる上部電極３０及びその配線
はＡｌで形成可能である。つまりプレート線Ｐが強誘電
体２９の上に形成できるからである。このため、従来に
比してセル毎のプレート電位のバラツキが顕著に改善さ
れる。更に、従来は厚いＬＯＣＯＳ上に強誘電体キャパ
シタＣが縦積み構成されており、各膜の段差被覆性に問
題があったが、本例ではゲート電極２２の両脇に強誘電
体キャパシタＣが形成されているので、段差被覆性が改
善されている。

【００２２】図２は本発明の実施例２に係わる強誘電体
キャパシタを備えた半導体装置を示す主要断面図であ
る。なお、同図において図１に示す部分と同一部分には
同一参照記号を付し、その説明は省略する。この実施例
においてもソース領域２３上には強誘電体キャパシタＣ
が積み上げ形成されている。ソース領域２３と下部電極
３１との間には金属シリサイド膜４０、導電性金属膜４
１及び導電性反応防止膜４２が順次積み上げ形成されて
いる。導電性金属膜４１としてはチタン（Ｔｉ）等の金
属で導電性を有する。この導電性金属膜４１の下層はそ
の金属を主成分とする金属シリサイド膜４０である。導
電性金属膜４１と下部電極３０との間には窒化チタン
（ＴｉＮ），窒化酸化チタン（ＴｉＯＮ）等の導電性反
応防止膜４２が挟まれている。実施例１と異なる点は、
ソース領域２３と導電性反応防止膜４２との間に金属シ
リサイド４０及び導電性金属膜４１が介在していること
である。

【００２３】チタン（Ｔｉ）等の導電性金属膜４１の存
在意義は、金属シリサイド膜４０を形成させる目的と窒
化チタン（ＴｉＮ），窒化酸化チタン（ＴｉＯＮ）等の
導電性反応防止膜４２を同時に形成する目的を兼ねるも
のである。金属シリサイド膜４０の存在は接触抵抗を低
減させる。

【００２４】次に、上記実施例の製造方法を図３に基づ
いて説明する。

【００２５】先ず、図３（ａ）に示すように、ゲート電
極２２を形成した後、セルフアラインにより高濃度Ｎ型
のソース領域２３及びドレイン領域２４をＰ型半導体基
板２０内に作り込む。次に、燐ガラスを全面に被覆して
第１層間絶縁膜２７を形成する。次に、ソース領域２３
上の層間絶縁膜をエッチングによりコンタクト孔２７ａ
を窓明けする。次に、図３（ｂ）に示すように、例えば
スパッタ法により導電性反応防止膜を生成する金属とし
てチタン（Ｔｉ）膜４５を厚さ１００ｎｍで全面被覆す
る。しかる後、窒素を含む雰囲気中で熱処理を施す。こ
の熱処理により図３（ｃ）の様に、チタン（Ｔｉ）膜４
５の表面側が窒化され、窒化チタン（ＴｉＮ）の導電性
反応防止膜４２が形成される。このアニールの際に若干
の酸素を混ぜることにより窒化酸化チタン（ＴｉＯＮ）
の形成も可能である。またチタン（Ｔｉ）膜４２のソー
ス領域２３に接触する側にはＴｉを主体とする金属シリ
サイド膜４０が形成される。このアニール処理の結果、
図４に示すように、チタン（Ｔｉ）膜の（上面側）表面
側が窒化チタン（ＴｉＮ）の導電性反応防止膜４２に、
その下面側（裏面側）が金属シリサイド膜４０にそれぞ
れ変化しても良いし、図３（ｃ）に示すように、一部に
チタン（Ｔｉ）の導電性金属膜４１が無変化のまま残っ
ていてもよい。導電性反応防止膜を生成する金属膜４５
をソース領域２３上に直接堆積する意義は、実施例１の
ように導電性反応防止膜を形成する方法に比して、機能
上もプロセス上も好都合である。金属シリサイド膜４０
の自己生成によりコンタクト抵抗の低減に寄与しアクセ
スタイムの短縮化に資する利益が追加プロセスのない態
様で首尾良く得られるからである。

【００２６】図５は本発明の実施例３に係わる強誘電体
キャパシタを備えた半導体装置を示す主要断面図であ
る。なお、同図において図１に示す部分と同一部分には
同一参照符号を付し、、その説明は省略する。この実施
例においてもソース領域２３と下部電極３１との間には
シリサイド膜としてＴｉシリサイド膜５０、導電性反応
防止膜５２が順次積み上げ形成されている。導電性反応
防止膜５２としてはＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、
ＭｏＳｉ膜などである。ソース領域２３と導電性反応防
止膜５２との間にはＴｉシリサイド膜５０が挟み込まれ
ている。これは接触抵抗を低減させるためである。Ｔｉ
シリサイド膜の形成法としては、Ｔｉをスパッタ法で厚
さ１００ｎｍで堆積し、コンタクト孔を埋めた後、７０
０Ｃ，２０分，Ａｒ雰囲気中で熱処理することによりコ
ンタクト孔のＴｉとソース領域２３のＳｉとを反応させ
てＴｉシリサイドを形成させる。その後、過酸化水素
水、アンモニア水、水の混合液で未反応のＴｉを除去す
る。Ｔｉシリサイド膜５０の上には例えばスパッタ法で
導電性反応防止膜５２を形成する。シリサイド膜５０と
してはＰｔシリサイド、Ｗシリサイドでもよい。シリサ
イド膜の目的は接触抵抗を低減させるためであるからで
ある。Ｐｔシリサイド膜の形成法としては、Ｐｔをスパ
ッタ法で厚さ１００ｎｍで堆積し、コンタクト孔を埋め
た後、４００Ｃ，２０分，Ａｒ雰囲気中で熱処理するこ
とによりコンタクト孔のＰｔとソース領域２３のＳｉと
を反応させてＰｔシリサイドを形成させる。その後、王
水で未反応のＰｔを除去する。

【００２７】図６は本実施例の変形例を示す半導体装置
を示す主要断面図である。上記の実施例においてはコン
タクト孔内のみにＴｉシリサイド膜５０が形成されてい
るが、この変形例においてはセルフ・アラインド・シリ
サイド（自己整合金属シリサイド）によりソース領域２
３、ゲート電極２２、ドレイン領域２４上にそれぞれＴ
ｉシリサイド６０，６１，６２が形成されている。６４
はセルフ・アラインド・シリサイド（自己整合金属シリ
サイド）を形成するために形成したＳｉＯ２などの絶縁
膜により形成したサイド・ウォールである。このような
プロセスに本発明を採用しても、ソース・コンタクト部
の接触抵抗が低減する。

【００２８】図７は本実施例の別の変形例を示す半導体
装置を示す主要断面図である。上記の実施例において
は、ソース領域と下部電極あるいは導電性反応防止膜は
コンタクト孔により接続されているが、この変形例にお
いては図６の実施例のようにセルフ・アラインド・シリ
サイドによりソース領域上に形成されたＴｉシリサイド
７４に直接、導電性反応防止膜７６が形成されている。
コンタクト孔形成によるキャパシタ部分の平坦性劣化を
防ぐためである。またこの変形例においては導電性反応
防止膜７６とゲート電極２２との電極間ショートを防ぐ
ため、ゲート電極２２上に絶縁膜７２を形成し、導電性
反応防止膜７６とゲート電極２２をサイドウォール７３
で分離している。

【００２９】また図６までの実施例においては上部電極
はすべてＡｌなどの配線電極であったが、本実施例のよ
うにＰｔなどを用いて上部電極７０を形成し、配線電極
７１により上部電極と接続してもよい。さらに、上記各
実施例では、シリサイドとして主にＴｉシリサイド膜を
形成してあるがＭｏ，Ｗ，Ｐｔ，Ｐｄ，Ｔａなどのシリ
サイドでもよい。

【００３０】上述の強誘電体の拡散領域ないし基板上の
形成構造としては、主に不揮発性メモリについて説明し
たが比誘電率が大きいことを利用したメモリ（ＤＲＡ
Ｍ）等に応用できることは言うまでもなく、また高容量
性を必要とする回路網に適用できる。

【００３１】

【発明の効果】以上説明してきたように、本発明に係わ
る強誘電体を備えた半導体装置は、シリコン基板等の主
表面または内部における強誘電体の形成構造を提供す
る。酸素結合性のある基体にたいして強誘電体を形成で
きる。強誘電体形成構造の領域は真性半導体でも良い
し、不純物拡散領域のＮ型またはＰ型領域でも構わな
い。ＭＩＳ型トランジスタのソース領域またはドレイン
領域やバイポーラ・トランジスタの３電極の不純物拡散
領域等が代表例であるが、能動素子の活性領域に限ら
ず、抵抗拡散層やストッパ領域等の受動素子の各領域の
上に強誘電体形成構造を実現することが出来る。拡散領
域上に積み上げ的に強誘電体キャパシタ構造を実現する
場合は勿論のこと、トレンチ内にも強誘電体形成構造を
実現できる。高密度集積化が要請されている不揮発生メ
モリに用いるのに適している。

【図面の簡単な説明】

【図１】本発明の実施例１の主要断面図である。

【図２】本発明の実施例２の主要断面図である。

【図３】（ａ）（ｂ）（ｃ）は本発明の実施例２の製造
方法を示す工程断面図である。

【図４】実施例２に係わる別の構造を示す主要断面図で
ある。

【図５】本発明の実施例３の主要断面図である。

【図６】本発明の実施例３に係わる変形例の主要断面図
である。

【図７】本発明の実施例３に係わる別の変形例の主要断
面図である。

【図８】不揮発性メモリを示す回路図である。

【図９】従来技術に係わる強誘電体キャパシタを備えた
半導体装置を示す主要断面図である。

【図１０】従来技術に係わる強誘電体キャパシタを備え
た半導体装置の別例を示す主要断面図である。

【図１１】（ａ）（ｂ）は同別例に係わる半導体構造の
不揮発性メモリセル能登羽化回路をそれぞれ示す回路図
である。

【図１２】従来技術に係わる強誘電体キャパシタを備え
た半導体装置の別例を示す主要断面図である。

【符号の説明】

１Ｓｉ基板２ゲート酸化膜３ゲート電極４ソース拡散層５ドレイン拡散層６局所酸化膜７第１層間絶縁膜８下部電極９強誘電体膜１０上部Ａｌ電極１１コンタクト孔１２Ａｌ配線１３第２層間絶縁膜１４上部電極配線１５シリコン酸化膜１６Ｐｔ下部電極１７Ｐｔ−Ｓｉ反応スパイク２０Ｓｉ基板２１ゲート酸化膜２２ゲート電極２３ソース拡散層２４ドレイン拡散層２５Ａｌ配線電極２６局所酸化膜２７第１層間絶縁膜２８第２層間絶縁膜２９強誘電体膜３０上部Ａｌ電極３１下部電極３２導電性反応防止膜４０金属シリサイド４１導電性金属膜４２導電性反応防止膜２７ａコンタクト孔４５Ｔｉ膜５０金属シリサイド５２導電性反応防止膜６０ソース領域の金属シリサイド６１ドレイン領域の金属シリサイド６２ゲート領域の金属シリサイド６３導電性反応防止膜６４サイドウォール７０Ｐｔ上部電極７１Ａｌ配線電極７２ＳｉＯ２膜７３サイドウォール７４ソース領域の金属シリサイド７５ドレイン領域の金属シリサイド７６導電性反応防止膜

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年１２月１３日（１９９９．１２．
１３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】半導体装置

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】

【課題を解決するための手段】本発明における半導体装
置は、酸素結合性のある基体に形成された高濃度拡散層
の上方に下部電極、酸素アニール処理を要する強誘電体
材料、上部電極で構成された強誘電体キャパシタが配置
されてなる半導体装置であって、前記高濃度拡散層と前
記下部電極との間には、酸素の拡散を防止する導電性反
応防止膜が配置され、前記高濃度拡散層と導電性反応防
止膜との間には、導電性金属層が配置され、前記高濃度
拡散層と前記導電性金属層との間には、金属シリサイド
が形成されてなることを特徴とする。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】また、上記の内容に加えて、前記金属シ
リサイドがＴｉＳｉ、ＷＳｉ、ＭｏＳｉ、ＰｔＳｉ、Ｐ
ｄＳｉ、ＴａＳｉのうちのいずれかであることを特徴と
する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】削除

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４５１

Claims

【特許請求の範囲】

【請求項１】酸素結合性のある半導体基体の主表面上
または内部において電極を介して形成された強誘電体膜
を素子要素とする半導体装置であって、該半導体基体と
該電極との間には導電性反応防止膜が形成されてなるこ
とを特徴とする強誘電体を備えた半導体装置。
【請求項２】前記導電性反応防止膜は、窒化Ｔｉ膜、
窒化酸化Ｔｉ膜、ＴｉＷ膜、ＭｏＳｉ膜の何れかまたは
それらの混合膜であることを特徴とする請求項１記載の
強誘電体を備えた半導体装置。
【請求項３】酸素結合性のある半導体基体の主表面上
または内部において電極を介して形成された強誘電体膜
を素子要素とする半導体装置であって、該半導体基体と
該電極との間には導電性反応防止膜が形成され、また前
記半導体基体と前記導電性反応防止膜との間には導電金
属膜が形成されてなることを特徴とする強誘電体を備え
た半導体装置。
【請求項４】前記導電性金属は前記導電性反応防止膜
を生成可能の金属膜であることを特徴とする請求項３記
載の強誘電体を備えた半導体装置。
【請求項５】前記導電性金属はＴｉ膜であることを特
徴とする請求項４記載の強誘電体を備えた半導体装置。
【請求項６】酸素結合性のある半導体基体の主表面上
または内部において電極を介して形成された強誘電体膜
を素子要素とする半導体装置であって、該半導体基体と
該電極との間には導電性反応防止膜が形成され、前記半
導体基体の界面には金属シリサイドが形成されてなるこ
とを特徴とする強誘電体を備えた半導体装置。
【請求項７】前記金属シリサイドがＴｉＳｉ，ＷＳ
ｉ，ＭｏＳｉ，ＰｔＳｉ，ＰｄＳｉ，ＴａＳｉのうちの
何れかであることを特徴とする請求項６記載の強誘電体
を備えた半導体装置。