JP3449298B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ＰＺＴ（Ｐｂ（ＴｉxＺｒy）
Ｏ3）などの強誘電体膜を用いたキャパシタ構造を有す
る半導体メモリや多結晶シリコン・ゲートを用いたＣＭ
ＯＳ半導体集積回路における保護膜構造及びその成膜法
に関するものである。
の製造方法に関し、特に、ＰＺＴ（Ｐｂ（ＴｉxＺｒy）
Ｏ3）などの強誘電体膜を用いたキャパシタ構造を有す
る半導体メモリや多結晶シリコン・ゲートを用いたＣＭ
ＯＳ半導体集積回路における保護膜構造及びその成膜法
に関するものである。
【０００２】
【従来の技術】従来、強誘電体を用いたストレージ・キ
ャパシタ構造を有する半導体不揮発性メモリ・セルは、
例えば図６に示す構造を備えている。このメモリ・セル
は、単一の転送ゲート・トランジスタ（ＭＯＳトランジ
スタ）Ｔに強誘電体膜を用いたストレージ・キャパシタ
（コンデンサ）Ｃを直列接続したものである。転送ゲー
ト・トランジスタＴは、ｐ型半導体基板１の上にゲート
絶縁膜２を介して形成されて多結晶シリコン・ゲート３
と、この多結晶シリコン・ゲート３をマスクとしてｐ型
半導体基板１の表面側にセルフアラインで形成された高
濃度ｎ型領域たるソース・ドレイン領域４，５とから構
成されている。なお、ソース・ドレイン領域4はビット
線に、多結晶シリコン・ゲート３はワード線にそれぞれ
接続されている。一方、ストレージ・キャパシタＣはフ
ィールド酸化膜たるＬＯＣＯＳ（局所酸化膜）６上に溝
成されている。ＬＯＣＯＳ６，多結晶シリコン・ゲート
３の上には、例えばＣＶＤによりＳｉＯ2又はスパッタ
法によるＳｉＮの第１の層間絶縁膜７が形成され、この
層間絶縁膜７のうちＬＯＣＯＳ６の真上にスパッタ法で
白金（Pt）の下部平板電極８が形成される。この下部平
板電極８上の一部にはスパッタ法又は塗布法により強誘
電体たるＰＺＴ（Ｐｂ（Ｔｉx Ｚｒy）Ｏ3）の誘電体膜
９が形成され、またこの誘電体膜９の上にはスパッタ法
で白金の上部平板電極１０が形成される。次に、第１の
層間絶縁膜７の上には例えばＣＶＤによるＳｉＯ2又は
スパッタ法によるＳｉＮの第２の層間絶縁膜１１が形成
され、この層間絶縁膜１１の上にスパッタ法によりＡｌ
配線が形成される。Ａｌ配線１２ａはソース・ドレイン
領域５と上部平板電極１０とをコンタクト穴を介して導
通させるセル内部配線で、Ａｌ配線１２ｂは下部平板電
極８と図示しないパッド部とを導通させる接地配線であ
る。なお、図６には示されていないが、多結晶シリコン
・ゲート３に導通するワード線及びソース・ドレイン領
域４に導通するビット線は上記Ａｌ配線と同一層に形成
されている。Ａｌ配線１２ａ，１２ｂの上にはスパッタ
法によるＳｉＮのパッシベーション膜１３が形成されて
いる。
ャパシタ構造を有する半導体不揮発性メモリ・セルは、
例えば図６に示す構造を備えている。このメモリ・セル
は、単一の転送ゲート・トランジスタ（ＭＯＳトランジ
スタ）Ｔに強誘電体膜を用いたストレージ・キャパシタ
（コンデンサ）Ｃを直列接続したものである。転送ゲー
ト・トランジスタＴは、ｐ型半導体基板１の上にゲート
絶縁膜２を介して形成されて多結晶シリコン・ゲート３
と、この多結晶シリコン・ゲート３をマスクとしてｐ型
半導体基板１の表面側にセルフアラインで形成された高
濃度ｎ型領域たるソース・ドレイン領域４，５とから構
成されている。なお、ソース・ドレイン領域4はビット
線に、多結晶シリコン・ゲート３はワード線にそれぞれ
接続されている。一方、ストレージ・キャパシタＣはフ
ィールド酸化膜たるＬＯＣＯＳ（局所酸化膜）６上に溝
成されている。ＬＯＣＯＳ６，多結晶シリコン・ゲート
３の上には、例えばＣＶＤによりＳｉＯ2又はスパッタ
法によるＳｉＮの第１の層間絶縁膜７が形成され、この
層間絶縁膜７のうちＬＯＣＯＳ６の真上にスパッタ法で
白金（Pt）の下部平板電極８が形成される。この下部平
板電極８上の一部にはスパッタ法又は塗布法により強誘
電体たるＰＺＴ（Ｐｂ（Ｔｉx Ｚｒy）Ｏ3）の誘電体膜
９が形成され、またこの誘電体膜９の上にはスパッタ法
で白金の上部平板電極１０が形成される。次に、第１の
層間絶縁膜７の上には例えばＣＶＤによるＳｉＯ2又は
スパッタ法によるＳｉＮの第２の層間絶縁膜１１が形成
され、この層間絶縁膜１１の上にスパッタ法によりＡｌ
配線が形成される。Ａｌ配線１２ａはソース・ドレイン
領域５と上部平板電極１０とをコンタクト穴を介して導
通させるセル内部配線で、Ａｌ配線１２ｂは下部平板電
極８と図示しないパッド部とを導通させる接地配線であ
る。なお、図６には示されていないが、多結晶シリコン
・ゲート３に導通するワード線及びソース・ドレイン領
域４に導通するビット線は上記Ａｌ配線と同一層に形成
されている。Ａｌ配線１２ａ，１２ｂの上にはスパッタ
法によるＳｉＮのパッシベーション膜１３が形成されて
いる。
【０００３】
【発明が解決しようとする課題】誘電体膜９に使用され
る強誘電体たるＰＺＴ（Ｐｂ（Ｔｉx Ｚｒy）Ｏ3）は電
界に対してヒステリシス曲線を持ち、書き込み電圧を取
り除くと、残留分極を保持し続けるため、上述のような
不揮発性メモリとして利用されたり、また比誘電率が約
１０００程度の値でＳｉＯ2膜と比較して２桁以上も大
きいので、ダイナミックＲＡＭのキャパシタとしても利
用される。
る強誘電体たるＰＺＴ（Ｐｂ（Ｔｉx Ｚｒy）Ｏ3）は電
界に対してヒステリシス曲線を持ち、書き込み電圧を取
り除くと、残留分極を保持し続けるため、上述のような
不揮発性メモリとして利用されたり、また比誘電率が約
１０００程度の値でＳｉＯ2膜と比較して２桁以上も大
きいので、ダイナミックＲＡＭのキャパシタとしても利
用される。
【０００４】しかしながら、水素に晒されると残留分極
の値が減少してしまい、記憶機能に必要な２値論理の幅
（マージン）が狭くなる。また比誘電率の値も低下す
る。このような特性劣化は歩留りの低下を招くので、誘
電体膜９の形成工程の後においては水素を誘電体膜９に
晒さないような成膜法に顧慮する必要がある。
の値が減少してしまい、記憶機能に必要な２値論理の幅
（マージン）が狭くなる。また比誘電率の値も低下す
る。このような特性劣化は歩留りの低下を招くので、誘
電体膜９の形成工程の後においては水素を誘電体膜９に
晒さないような成膜法に顧慮する必要がある。
【０００５】プラズマＣＶＤ法によるＳｉＮや常圧又は
減圧ＣＶＤ法によるＳｉＯ2の形成にあっては成膜中水
素雰囲気にあるため、これらの膜を誘電体膜９の上部に
形成すると、水素が誘電体膜９へ侵入し、その特性を劣
化させてしまうので、これらの成膜法を採用することは
できない。そこで、上記従来の不揮発性メモリの構造に
おいては、第２の層間絶縁膜１１とパッシベーション膜
１３はスパッタ法の成膜によるＳｉＮ膜とされる。これ
は水素不放出の工程による成膜だからである。一方、パ
ッシベーション膜１３は本来的に耐湿性の緻密な膜質が
要求されるが、スパッタ法によるＳｉＮ膜は膜質の稠密
性に欠け、耐湿性に劣るので、パッシベーション膜とし
ては不向きである。 本発明は上記問題点を解決するも
のであり、その課題は、強誘電体膜の上部にこの強誘電
体膜への水素侵入を防止する成膜法を採用することによ
り、残留分極及び比誘電率の高い強誘電体膜を要素とす
る半導体装置及びその製造方法を提供することにある。
減圧ＣＶＤ法によるＳｉＯ2の形成にあっては成膜中水
素雰囲気にあるため、これらの膜を誘電体膜９の上部に
形成すると、水素が誘電体膜９へ侵入し、その特性を劣
化させてしまうので、これらの成膜法を採用することは
できない。そこで、上記従来の不揮発性メモリの構造に
おいては、第２の層間絶縁膜１１とパッシベーション膜
１３はスパッタ法の成膜によるＳｉＮ膜とされる。これ
は水素不放出の工程による成膜だからである。一方、パ
ッシベーション膜１３は本来的に耐湿性の緻密な膜質が
要求されるが、スパッタ法によるＳｉＮ膜は膜質の稠密
性に欠け、耐湿性に劣るので、パッシベーション膜とし
ては不向きである。 本発明は上記問題点を解決するも
のであり、その課題は、強誘電体膜の上部にこの強誘電
体膜への水素侵入を防止する成膜法を採用することによ
り、残留分極及び比誘電率の高い強誘電体膜を要素とす
る半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前述の課題を解決するた
め、本発明の半導体装置は、 （１）強誘電体膜を上部電極と下部電極とでサンドイッ
チした構造を有するキャパシタと、チャネル領域を挟ん
で配置される２つのソース・ドレイン領域と、ゲート絶
縁膜を介して前記チャネル領域と対峙して配置される多
結晶シリコンゲートとを有するトランジスタと、を有す
る半導体装置において、少なくとも前記キャパシタを覆
う範囲に、水素不放出性の成膜法によりなる水素バリア
膜を備え、前記キャパシタはＬＯＣＯＳ上に形成されて
なることを特徴とする。 （２）強誘電体膜を上部電極と下部電極とでサンドイッ
チした構造を有するキャパシタと、チャネル領域を挟ん
で配置される２つのソース・ドレイン領域と、ゲート絶
縁膜を介して前記チャネル領域と対峙して配置される多
結晶シリコンゲートとを有するトランジスタと、を有す
る半導体装置において、少なくとも前記キャパシタを覆
う範囲に、水素不放出性の成膜法によりなる水素バリア
膜を備え、前記キャパシタの上部電極と前記トランジス
タのソース・ドレイン領域の一方とが金属配線を介して
接続されてなることを特徴とする。 （３）強誘電体膜を上部電極と下部電極とでサンドイッ
チした構造を有するキャパシタと、チャネル領域を挟ん
で配置される２つのソース・ドレイン領域と、ゲート絶
縁膜を介して前記チャネル領域と対峙して配置される多
結晶シリコンゲートとを有するトランジスタと、を有す
る半導体装置において、少なくとも前記キャパシタを覆
う範囲に、水素不放出性の成膜法によりなる水素バリア
膜を備え、前記キャパシタはＬＯＣＯＳ上に形成されて
なり、前記キャパシタの上部電極と前記トランジスタの
ソース・ドレイン領域の一方とが金属配線を介して接続
されてことを特徴とする。 （４）前記（２）又は（３）に記載の半導体装置におい
て、前記キャパシタの下部電極は、前記キャパシタの上
部電極と前記トランジスタのソース・ドレイン領域の一
方とを接続する金属配線と同一層に形成される金属配線
でパッド部に接続されてなることを特徴とする。 （５）前記（１）乃至（４）のいずれかに記載の半導体
装置において、前記水素バリア膜が、前記キャパシタ及
び前記トランジスタのいずれをも覆うように形成されて
なることを特徴とする。
め、本発明の半導体装置は、 （１）強誘電体膜を上部電極と下部電極とでサンドイッ
チした構造を有するキャパシタと、チャネル領域を挟ん
で配置される２つのソース・ドレイン領域と、ゲート絶
縁膜を介して前記チャネル領域と対峙して配置される多
結晶シリコンゲートとを有するトランジスタと、を有す
る半導体装置において、少なくとも前記キャパシタを覆
う範囲に、水素不放出性の成膜法によりなる水素バリア
膜を備え、前記キャパシタはＬＯＣＯＳ上に形成されて
なることを特徴とする。 （２）強誘電体膜を上部電極と下部電極とでサンドイッ
チした構造を有するキャパシタと、チャネル領域を挟ん
で配置される２つのソース・ドレイン領域と、ゲート絶
縁膜を介して前記チャネル領域と対峙して配置される多
結晶シリコンゲートとを有するトランジスタと、を有す
る半導体装置において、少なくとも前記キャパシタを覆
う範囲に、水素不放出性の成膜法によりなる水素バリア
膜を備え、前記キャパシタの上部電極と前記トランジス
タのソース・ドレイン領域の一方とが金属配線を介して
接続されてなることを特徴とする。 （３）強誘電体膜を上部電極と下部電極とでサンドイッ
チした構造を有するキャパシタと、チャネル領域を挟ん
で配置される２つのソース・ドレイン領域と、ゲート絶
縁膜を介して前記チャネル領域と対峙して配置される多
結晶シリコンゲートとを有するトランジスタと、を有す
る半導体装置において、少なくとも前記キャパシタを覆
う範囲に、水素不放出性の成膜法によりなる水素バリア
膜を備え、前記キャパシタはＬＯＣＯＳ上に形成されて
なり、前記キャパシタの上部電極と前記トランジスタの
ソース・ドレイン領域の一方とが金属配線を介して接続
されてことを特徴とする。 （４）前記（２）又は（３）に記載の半導体装置におい
て、前記キャパシタの下部電極は、前記キャパシタの上
部電極と前記トランジスタのソース・ドレイン領域の一
方とを接続する金属配線と同一層に形成される金属配線
でパッド部に接続されてなることを特徴とする。 （５）前記（１）乃至（４）のいずれかに記載の半導体
装置において、前記水素バリア膜が、前記キャパシタ及
び前記トランジスタのいずれをも覆うように形成されて
なることを特徴とする。
【０００７】
【０００８】
【作用】水素不放出性の成膜法による耐湿性の水素バリ
ア膜を強誘電体膜の上部に覆うと、強誘電体膜の形成後
において、プロセス中で発生する水素の当該強誘電体膜
の侵入を防止することができ、残留分極や比誘電率の低
下を回避できる。それ故、残留分極や比誘電率の高い強
誘電体膜を有する半導体装置を得ることができる。水素
バリア膜の上部に腐食防止膜を形成した構造において
は、水素バリア膜の腐食を防止できる。この腐食防止膜
は膜質の緻密性を必要とするので、主にＣＶＤ法による
成膜で、水素放出の成膜法に依らざる得ない。しかし、
下層には水素バリア膜が存在するので、強誘電体への水
素侵入の問題は発生しない。
ア膜を強誘電体膜の上部に覆うと、強誘電体膜の形成後
において、プロセス中で発生する水素の当該強誘電体膜
の侵入を防止することができ、残留分極や比誘電率の低
下を回避できる。それ故、残留分極や比誘電率の高い強
誘電体膜を有する半導体装置を得ることができる。水素
バリア膜の上部に腐食防止膜を形成した構造において
は、水素バリア膜の腐食を防止できる。この腐食防止膜
は膜質の緻密性を必要とするので、主にＣＶＤ法による
成膜で、水素放出の成膜法に依らざる得ない。しかし、
下層には水素バリア膜が存在するので、強誘電体への水
素侵入の問題は発生しない。
【０００９】上記の製造方法は汎用的な手段であるが、
水素バリア膜として絶縁性（酸素含有率が大）のＴｉＯ
Ｎ膜を成膜する場合には、上述の腐食防止膜の成膜工程
を削減できる。
水素バリア膜として絶縁性（酸素含有率が大）のＴｉＯ
Ｎ膜を成膜する場合には、上述の腐食防止膜の成膜工程
を削減できる。
【００１０】
【発明の実施の形態】次に、本発明の実施例を添付図面
に基づいて説明する。
に基づいて説明する。
【００１１】［第１実施例］図１は本発明の第１実施例
に係る半導体メモリの構造を示す断面図である。
に係る半導体メモリの構造を示す断面図である。
【００１２】ｐ型半導体基板１の表面には熱酸化による
ゲート絶縁膜２とＭＯＳのアクティブ領域を区画形成す
べき厚い酸化膜のＬＯＣＯＳ（局所酸化膜）６が形成さ
れる。転送トランジスタＴはゲート絶縁膜２を介して形
成された多結晶シリコン・ゲート３と、この多結晶シリ
コン・ゲート３をマスクとしてｐ型半導体基板１の表面
側にセルフアラインで形成された高濃度ｎ型領域たるソ
ース・ドレイン領域４，５とから構成されている。一
方、ストレージ・キャパシタＣはフィールド酸化膜たる
ＬＯＣＯＳ（局所酸化膜）６上に構成されている。
ゲート絶縁膜２とＭＯＳのアクティブ領域を区画形成す
べき厚い酸化膜のＬＯＣＯＳ（局所酸化膜）６が形成さ
れる。転送トランジスタＴはゲート絶縁膜２を介して形
成された多結晶シリコン・ゲート３と、この多結晶シリ
コン・ゲート３をマスクとしてｐ型半導体基板１の表面
側にセルフアラインで形成された高濃度ｎ型領域たるソ
ース・ドレイン領域４，５とから構成されている。一
方、ストレージ・キャパシタＣはフィールド酸化膜たる
ＬＯＣＯＳ（局所酸化膜）６上に構成されている。
【００１３】先ず、ＬＯＣＯＳ６，多結晶シリコン・ゲ
ート３の上にはＣＶＤにより緻密な第1の層間絶縁膜
（ＳｉＯ2又はＳｉＮ）７が全面形成される。次に、こ
の層間絶縁膜７のうちＬＯＣＯＳ６の真上にスパッタ法
で白金（Pt）の下部平板電極８が形成される。次に、こ
の下部平板電極８上の一部にはスパッタ法又は塗布法に
より強誘電体たるＰＺＴ（Ｐｂ（Ｔｉx Ｚｒy）Ｏ3）の
誘電体膜９が形成される。また次に、この誘電体膜９の
上にはスパッタ法で白金の上部平板電極１０が形成さ
れ、ストレージ・キャパシタＣが得られる。
ート３の上にはＣＶＤにより緻密な第1の層間絶縁膜
（ＳｉＯ2又はＳｉＮ）７が全面形成される。次に、こ
の層間絶縁膜７のうちＬＯＣＯＳ６の真上にスパッタ法
で白金（Pt）の下部平板電極８が形成される。次に、こ
の下部平板電極８上の一部にはスパッタ法又は塗布法に
より強誘電体たるＰＺＴ（Ｐｂ（Ｔｉx Ｚｒy）Ｏ3）の
誘電体膜９が形成される。また次に、この誘電体膜９の
上にはスパッタ法で白金の上部平板電極１０が形成さ
れ、ストレージ・キャパシタＣが得られる。
【００１４】次に、第１の層間絶縁膜７の上にはスパッ
タ法によるＳｉＮの第２の層間絶縁膜（下部層間絶縁
膜）１１が形成される。そして、ソース・ドレイン領域
５，上部平板電極１０，下部平板電極８の部位にコンタ
クト穴が窓明けされる。
タ法によるＳｉＮの第２の層間絶縁膜（下部層間絶縁
膜）１１が形成される。そして、ソース・ドレイン領域
５，上部平板電極１０，下部平板電極８の部位にコンタ
クト穴が窓明けされる。
【００１５】次に、この層間絶縁膜１１の上にはスパッ
タ法によりＡｌ配線が形成される。Ａｌ配線１２ａはソ
ース・ドレイン領域５と上部平板電極１０とをコンタク
ト穴を介して導通させるセル内部配線で、Ａｌ配線１２
ｂは下部平板電極８と図示しないパッド部とを導通させ
る接地配線である。なお、図１には示されていないが、
多結晶シリコン・ゲート３に導通するワード線及びソー
ス・ドレイン領域４に導通するビット線は上記Ａｌ配線
と同一層に形成されている。
タ法によりＡｌ配線が形成される。Ａｌ配線１２ａはソ
ース・ドレイン領域５と上部平板電極１０とをコンタク
ト穴を介して導通させるセル内部配線で、Ａｌ配線１２
ｂは下部平板電極８と図示しないパッド部とを導通させ
る接地配線である。なお、図１には示されていないが、
多結晶シリコン・ゲート３に導通するワード線及びソー
ス・ドレイン領域４に導通するビット線は上記Ａｌ配線
と同一層に形成されている。
【００１６】次に、Ａｌ配線１２ａ，１２ｂの上にはス
パッタ法によるＳｉＮの第３の層間絶縁膜（上部層間絶
縁膜）１３’が形成されている。勿論、この工程中では
水素不放出であることから、誘電体膜９の特性劣化の問
題は発生しない。第３の層間絶縁膜１３’の膜質は緻密
性に欠けるがので、パッシベーション膜としての意義は
少なく、後述するように、導電性で耐湿性の水素バリア
膜１４とＡｌ配線１２ａ，１２ｂとの層間絶縁膜たる意
義を有する。
パッタ法によるＳｉＮの第３の層間絶縁膜（上部層間絶
縁膜）１３’が形成されている。勿論、この工程中では
水素不放出であることから、誘電体膜９の特性劣化の問
題は発生しない。第３の層間絶縁膜１３’の膜質は緻密
性に欠けるがので、パッシベーション膜としての意義は
少なく、後述するように、導電性で耐湿性の水素バリア
膜１４とＡｌ配線１２ａ，１２ｂとの層間絶縁膜たる意
義を有する。
【００１７】次に、第３の層間絶縁膜１３’の上にスパ
ッタ法でＴｉＮ膜を耐湿性の水素バリア膜１４として形
成する。この成膜過程においては水素の発生がないた
め、誘電体膜９の特性劣化の問題は発生しない。本発明
者は水素バリア膜１４としてこのＴｉＮ膜が好適である
を見出した。一般に半導体技術においてＴｉＮ膜はシリ
コンとＡｌのバリアメタルとして知られているが、この
ＴｉＮ膜は緻密性に富み、導電性の膜であるため、耐湿
性で水素非透過性の保護膜であると共に、電磁シールド
機能をも果たす。この窒化チタン（ＴｉＮ；チタンナイ
トライド）は酸化して酸素侵入型のＴｉＯＮとなり易
い。酸素含有率の高いＴｉＯＮは水素非透過性がより高
くなり、水素バリア膜として優れている。したがって、
この水素バリア膜１４としてはＴｉＯＮ膜であっても良
い。ＴｉＯＮ膜の成膜法としては次のいずれかの方法を
採用する。
ッタ法でＴｉＮ膜を耐湿性の水素バリア膜１４として形
成する。この成膜過程においては水素の発生がないた
め、誘電体膜９の特性劣化の問題は発生しない。本発明
者は水素バリア膜１４としてこのＴｉＮ膜が好適である
を見出した。一般に半導体技術においてＴｉＮ膜はシリ
コンとＡｌのバリアメタルとして知られているが、この
ＴｉＮ膜は緻密性に富み、導電性の膜であるため、耐湿
性で水素非透過性の保護膜であると共に、電磁シールド
機能をも果たす。この窒化チタン（ＴｉＮ；チタンナイ
トライド）は酸化して酸素侵入型のＴｉＯＮとなり易
い。酸素含有率の高いＴｉＯＮは水素非透過性がより高
くなり、水素バリア膜として優れている。したがって、
この水素バリア膜１４としてはＴｉＯＮ膜であっても良
い。ＴｉＯＮ膜の成膜法としては次のいずれかの方法を
採用する。
【００１８】 ＴｉＮ膜の酸素雰囲気でのプラズマ処
理法 ＴｉＮ膜の酸素雰囲気での熱処理法 Ｎ2，Ｏ2雰囲気中でのＴｉターゲットによるスパッ
タ法 ＴｉＯＮのスパッタ法 なお、水素バリア膜が酸素含有率の高いＴｉＯＮである
場合には、導電性でないから層間絶縁膜１３’の形成は
不要である。
理法 ＴｉＮ膜の酸素雰囲気での熱処理法 Ｎ2，Ｏ2雰囲気中でのＴｉターゲットによるスパッ
タ法 ＴｉＯＮのスパッタ法 なお、水素バリア膜が酸素含有率の高いＴｉＯＮである
場合には、導電性でないから層間絶縁膜１３’の形成は
不要である。
【００１９】ところで、水素バリア膜１４はＴｉＮ膜又
ＴｉＯＮ膜であるので、一般に導電性を有しているが、
酸素侵入型のＴｉＯＮは酸素含有率が小なるときは導電
性を帯び、酸素含有率が大なるときは絶縁性となる。
ＴｉＯＮ膜であるので、一般に導電性を有しているが、
酸素侵入型のＴｉＯＮは酸素含有率が小なるときは導電
性を帯び、酸素含有率が大なるときは絶縁性となる。
【００２０】［第２実施例］図２は本発明の第２実施例
に係る半導体メモリの構造を示す断面図である。なお、
図２において図１に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。
に係る半導体メモリの構造を示す断面図である。なお、
図２において図１に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。
【００２１】この実施例においては、水素バリア膜１４
の上にプラズマＣＶＤ法によるＳｉＮ膜や常圧又は減圧
ＣＶＤ法によるＳｉＯ2膜の腐食防止膜１５を形成す
る。この膜は緻密性に富み湿気の侵透を阻止するので、
水素バリア膜１４の腐食を防止することができる。プラ
ズマＣＶＤ法によるＳｉＮ膜や常圧又は減圧ＣＶＤ法に
よるＳｉＯ2膜の成膜法は、水素の発生又は水素雰囲気
中でのプロセスであるが、その水素侵入は既に形成され
た水素バリア膜１４によって阻止されるため、誘電体膜
９への影響を惹起させることはない。
の上にプラズマＣＶＤ法によるＳｉＮ膜や常圧又は減圧
ＣＶＤ法によるＳｉＯ2膜の腐食防止膜１５を形成す
る。この膜は緻密性に富み湿気の侵透を阻止するので、
水素バリア膜１４の腐食を防止することができる。プラ
ズマＣＶＤ法によるＳｉＮ膜や常圧又は減圧ＣＶＤ法に
よるＳｉＯ2膜の成膜法は、水素の発生又は水素雰囲気
中でのプロセスであるが、その水素侵入は既に形成され
た水素バリア膜１４によって阻止されるため、誘電体膜
９への影響を惹起させることはない。
【００２２】［第３実施例］図３は本発明の第３実施例
に係る半導体メモリの構造を示す断面図である。なお、
図３において図２に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。
に係る半導体メモリの構造を示す断面図である。なお、
図３において図２に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。
【００２３】この第３実施例の第２実施例に対して異な
る点は、ＴｉＮ膜又はＴｉＯＮ膜の水素バリア膜１４’
の形成領域をストレージ・キャパシタ構造を覆う範囲に
限定したところにある。水素バリア膜１４’の意義は、
耐湿性のあることは勿論のこと、その成膜中では水素不
放出性で且つ水素非透過性であれば良い。水素バリア膜
牒１４’の上に形成するプラズマＣＶＤ法によるＳｉＮ
膜や常圧又は減圧ＣＶＤ法によるＳｉＯ2膜の腐食防止
膜１５は、その成膜中に水素の発生を招くが、積層構造
の下層へ水素が侵入しても誘電体膜９へ到達しないよう
水素バリア膜１４’が水素侵入を遮蔽すれば充分であ
る。水素バリア１４’はストレージ・キャパシタ構造を
覆う範囲で水素の侵入を遮蔽する。横方向からの水素の
侵入到達距離が長いことから殆ど問題とはならない。
る点は、ＴｉＮ膜又はＴｉＯＮ膜の水素バリア膜１４’
の形成領域をストレージ・キャパシタ構造を覆う範囲に
限定したところにある。水素バリア膜１４’の意義は、
耐湿性のあることは勿論のこと、その成膜中では水素不
放出性で且つ水素非透過性であれば良い。水素バリア膜
牒１４’の上に形成するプラズマＣＶＤ法によるＳｉＮ
膜や常圧又は減圧ＣＶＤ法によるＳｉＯ2膜の腐食防止
膜１５は、その成膜中に水素の発生を招くが、積層構造
の下層へ水素が侵入しても誘電体膜９へ到達しないよう
水素バリア膜１４’が水素侵入を遮蔽すれば充分であ
る。水素バリア１４’はストレージ・キャパシタ構造を
覆う範囲で水素の侵入を遮蔽する。横方向からの水素の
侵入到達距離が長いことから殆ど問題とはならない。
【００２４】ところで、第１実施例や第２実施例におい
て、全面的に形成される水素バリア膜１４がＴｉＮ膜や
酸素含有率の小なるＴｉＯＮ膜の場合は導電性を有する
ので、Ａｌ配線１２ｂと同一層に形成されるパッド部と
これに接続すべきボンディング・ワイヤとの接続方法に
ついて検討する必要がある。一般的な接続方法を図４に
示す。先ず、図４（Ａ）に示すように、第２の層間絶縁
膜の上にＡｌパッド部１２ｃをＡｌ配線１２ｂと同一層
で形成した後、第２の層間絶縁膜１３’，導電性の水素
バリア膜１４及び腐食防止膜１５を順次形成し、次に、
図４（Ｂ）に示す如く、Ａｌパッド部１２ｃの真上の３
層をエッチング処理で除去してコンタクト穴１６を形成
してから、図４（Ｃ）に示すように、ボンディング・ワ
イヤ１７をＡｌパッド部１２ｃの露出領域に対し圧着す
る。かかる接続法によれば、ボンディング・ワイヤ１７
の圧着によってＡｌパッド部１２ｃのみならずコンタク
ト穴の側壁に望む導電性の水素バリア膜１４にもボンデ
ィング・ワイヤ１７が導通してしまう。これは他のボン
ディング・ワイヤとのショートを引き起こす。
て、全面的に形成される水素バリア膜１４がＴｉＮ膜や
酸素含有率の小なるＴｉＯＮ膜の場合は導電性を有する
ので、Ａｌ配線１２ｂと同一層に形成されるパッド部と
これに接続すべきボンディング・ワイヤとの接続方法に
ついて検討する必要がある。一般的な接続方法を図４に
示す。先ず、図４（Ａ）に示すように、第２の層間絶縁
膜の上にＡｌパッド部１２ｃをＡｌ配線１２ｂと同一層
で形成した後、第２の層間絶縁膜１３’，導電性の水素
バリア膜１４及び腐食防止膜１５を順次形成し、次に、
図４（Ｂ）に示す如く、Ａｌパッド部１２ｃの真上の３
層をエッチング処理で除去してコンタクト穴１６を形成
してから、図４（Ｃ）に示すように、ボンディング・ワ
イヤ１７をＡｌパッド部１２ｃの露出領域に対し圧着す
る。かかる接続法によれば、ボンディング・ワイヤ１７
の圧着によってＡｌパッド部１２ｃのみならずコンタク
ト穴の側壁に望む導電性の水素バリア膜１４にもボンデ
ィング・ワイヤ１７が導通してしまう。これは他のボン
ディング・ワイヤとのショートを引き起こす。
【００２５】図５は、上記問題点を解決するため、パッ
ド部とボンディング・ワイヤとの改善接続方法を示す工
程図である。
ド部とボンディング・ワイヤとの改善接続方法を示す工
程図である。
【００２６】先ず、図５（Ａ）に示すように、第２の層
間絶縁膜の上にＡｌパッド部１２ｃをＡｌ配線１２ｂと
同一層で形成し、この上に第２の層間絶縁膜１３’及び
導電性の水素バリア膜１４を順次形成する。
間絶縁膜の上にＡｌパッド部１２ｃをＡｌ配線１２ｂと
同一層で形成し、この上に第２の層間絶縁膜１３’及び
導電性の水素バリア膜１４を順次形成する。
【００２７】次に、図５（Ｂ）に示す如く、腐食防止膜
１５の形成の前に、Ａｌパッド部１２ｃの真上の３層を
エッチング処理で除去して窓明け部１６ａを形成して一
旦Ａｌパッド部１２ｃを露出させる。その露出領域をＸ
とする。
１５の形成の前に、Ａｌパッド部１２ｃの真上の３層を
エッチング処理で除去して窓明け部１６ａを形成して一
旦Ａｌパッド部１２ｃを露出させる。その露出領域をＸ
とする。
【００２８】次に、図５（Ｃ）に示すように、上記露出
領域Ｘをも含めて水素バリア膜１４の上に腐食防止膜１
５’を形成する。ここではコンタクト穴１６ａ内も腐食
防止膜１５’で覆われる。
領域Ｘをも含めて水素バリア膜１４の上に腐食防止膜１
５’を形成する。ここではコンタクト穴１６ａ内も腐食
防止膜１５’で覆われる。
【００２９】次に、図５（Ｄ）に示すように、Ａｌパッ
ド部１２ｃの真上の１層の腐食防止膜１５をエッチング
処理で除去してコンタクト穴１６ｂを形成する。Ａｌパ
ッド部１２ｃ表面に形成すべき露出領域の広さ範囲Ｙは
上記露出領域の広さ範囲Ｘに比して狭く設定する。
ド部１２ｃの真上の１層の腐食防止膜１５をエッチング
処理で除去してコンタクト穴１６ｂを形成する。Ａｌパ
ッド部１２ｃ表面に形成すべき露出領域の広さ範囲Ｙは
上記露出領域の広さ範囲Ｘに比して狭く設定する。
【００３０】次に、図５（Ｅ）に示すように、ボンィン
グ・ワイヤ１７をＡｌパッド部１２ｃの露出領域Ｙに対
し圧着する。
グ・ワイヤ１７をＡｌパッド部１２ｃの露出領域Ｙに対
し圧着する。
【００３１】このような接続方法を採用すると、ボンデ
ィング・ワイヤ１７がＡｌパッド部１２ｃにのみ導通
し、導電性の水素バリア膜１４には導通しない。水素バ
リア膜１４とボンディング・ワイヤ１７とは腐食防止膜
１５で絶縁されているからである。なお、Ａｌパッド部
１２ｃとボンディング・ワイヤ１７との接続に限らず、
Ａｌパッド部１２ｃとバンプとの接続、Ａｌ配線と上層
のＡｌの接続（スルーホール接続）にも上記接続方法を
適用できる。
ィング・ワイヤ１７がＡｌパッド部１２ｃにのみ導通
し、導電性の水素バリア膜１４には導通しない。水素バ
リア膜１４とボンディング・ワイヤ１７とは腐食防止膜
１５で絶縁されているからである。なお、Ａｌパッド部
１２ｃとボンディング・ワイヤ１７との接続に限らず、
Ａｌパッド部１２ｃとバンプとの接続、Ａｌ配線と上層
のＡｌの接続（スルーホール接続）にも上記接続方法を
適用できる。
【００３２】水素侵入による特性劣化の問題は、強誘電
体膜に限らず、多結晶シリコン・ゲートを有するＣＭＯ
Ｓ集積回路等においても問題となる。多結晶シリコン・
ゲートが水素に触れると、しきい値の変動を招き、歩留
まりの悪化要因となる。それ故、耐湿性の水素バリア膜
を強誘電体膜の保譲だけでなく、多結晶シリコン・ゲー
トの保覆膜をしてその上部に形成しておくことは、多結
晶シリコン・ゲートの特性の安定性に寄与する。
体膜に限らず、多結晶シリコン・ゲートを有するＣＭＯ
Ｓ集積回路等においても問題となる。多結晶シリコン・
ゲートが水素に触れると、しきい値の変動を招き、歩留
まりの悪化要因となる。それ故、耐湿性の水素バリア膜
を強誘電体膜の保譲だけでなく、多結晶シリコン・ゲー
トの保覆膜をしてその上部に形成しておくことは、多結
晶シリコン・ゲートの特性の安定性に寄与する。
【００３３】
【発明の効果】以上説明したように、本発明は、強誘電
体又は多結晶シリコン・ゲートを要素とする半導体装置
において、強誘電体又は多結晶シリコン・ゲートの上部
に水素不放出性の成膜法によりなるＴｉＮ膜やＴｉＯＮ
膜等の耐湿性の水素バリア膜を形成した点に特徴を有す
るものである。従って以下の効果を奏する。
体又は多結晶シリコン・ゲートを要素とする半導体装置
において、強誘電体又は多結晶シリコン・ゲートの上部
に水素不放出性の成膜法によりなるＴｉＮ膜やＴｉＯＮ
膜等の耐湿性の水素バリア膜を形成した点に特徴を有す
るものである。従って以下の効果を奏する。
【００３４】 水素バリア膜の形成自体が水素を発生
しないので、強誘電体又は多結晶シリコン・ゲートヘの
水素侵入の影響がない。また水素バリア膜の形成後に水
素放出性の成膜法が使用された場合や水素雰囲気に半導
体装置自身が置かれた場合でも水素バリア膜がその水素
の侵入を阻止する。従って、強誘電体の残留分極や比誘
電率の低下、多結晶シリコン・ゲートのしきい値の変動
等のような水素侵入による特性劣化の問題を回避でき
る。
しないので、強誘電体又は多結晶シリコン・ゲートヘの
水素侵入の影響がない。また水素バリア膜の形成後に水
素放出性の成膜法が使用された場合や水素雰囲気に半導
体装置自身が置かれた場合でも水素バリア膜がその水素
の侵入を阻止する。従って、強誘電体の残留分極や比誘
電率の低下、多結晶シリコン・ゲートのしきい値の変動
等のような水素侵入による特性劣化の問題を回避でき
る。
【００３５】 腐食性の水素バリアの場合、その上に
腐食防止膜を形成した構造を採用すると、水素バリアの
腐食を防止できることは勿論、その腐食防止膜の形成が
水素放出性の成膜法による場合であっても、強誘電体又
は多結晶シリコン・ゲートヘの水素の侵入の問題は生じ
させない。
腐食防止膜を形成した構造を採用すると、水素バリアの
腐食を防止できることは勿論、その腐食防止膜の形成が
水素放出性の成膜法による場合であっても、強誘電体又
は多結晶シリコン・ゲートヘの水素の侵入の問題は生じ
させない。
【００３６】 絶縁性のあるＴｉＯＮ膜を耐湿性の水
素バリア膜として形成した場合には、水素阻止能が高い
構造を得ることができる。また層間絶縁膜も削減するこ
とができる。
素バリア膜として形成した場合には、水素阻止能が高い
構造を得ることができる。また層間絶縁膜も削減するこ
とができる。
【図１】 本発明の第１実施例に係る半導体メモリの構
造を示す断面図である。
造を示す断面図である。
【図２】 本発明の第２実施例に係る半導体メモリの構
造を示す断面図である。
造を示す断面図である。
【図３】 本発明の第３実施例に係る半導体メモリの構
造を示す断面図である。
造を示す断面図である。
【図４】 （Ａ）乃至（Ｃ）は同半導体メモリにおける
パッド部とボンディング・ワイヤとの一般的な接続方法
を示す工程図である。
パッド部とボンディング・ワイヤとの一般的な接続方法
を示す工程図である。
【図５】 （Ａ）乃至（Ｅ）は同半導体メモリにおける
パッド部とボンディング・ワイヤとの改善された接続方
法を示す工程図である。
パッド部とボンディング・ワイヤとの改善された接続方
法を示す工程図である。
【図６】 従来における半導体メモリの構造の一例を示
す断面図である。
す断面図である。
１・・・ｐ型半導体基板
２・・・ゲート絶縁膜
３・・・多結晶シリコン・ゲート
４、５・・・高濃度ｎ型のソース・ドレイン領域
６・・・ＬＯＣＯＳ（局所酸化膜）
７・・・第１の層間絶縁膜
８・・・白金の下部平板電極
９・・・強誘電体たるＰＺＴ（Ｐｂ（Ｔｉx Ｚｒy）
Ｏ3）の誘電体膜 １０・・・白金の上部平板電極 １１・・・第２の層間絶縁膜 １２ａ，１２ｂ・・・Ａｌ配線 １２ｃ・・・Ａｌパッド部 １３’・・・第３の層間絶縁膜 １４、１４’・・・水素バリア膜（スパッタ法等による
ＴｉＮ膜やＴｉＯＮ膜） １５・・・腐食防止膜 １６ａ・・・窓明け部 １６ｂ・・・コンタクト穴 １７・・・ボンディング・ワイヤ Ｔ・・・転送トランジスタ Ｃ・・・ストレージ・キャパシタ Ｘ，Ｙ・・・露出領域の広さ範囲
Ｏ3）の誘電体膜 １０・・・白金の上部平板電極 １１・・・第２の層間絶縁膜 １２ａ，１２ｂ・・・Ａｌ配線 １２ｃ・・・Ａｌパッド部 １３’・・・第３の層間絶縁膜 １４、１４’・・・水素バリア膜（スパッタ法等による
ＴｉＮ膜やＴｉＯＮ膜） １５・・・腐食防止膜 １６ａ・・・窓明け部 １６ｂ・・・コンタクト穴 １７・・・ボンディング・ワイヤ Ｔ・・・転送トランジスタ Ｃ・・・ストレージ・キャパシタ Ｘ，Ｙ・・・露出領域の広さ範囲
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−221848（ＪＰ，Ａ)
特開 平１−265524（ＪＰ，Ａ)
特開 平１−241860（ＪＰ，Ａ)
特開 昭52−42381（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10
H01L 21/318
H01L 21/822
H01L 21/8238
H01L 21/8242
H01L 27/04
H01L 27/092
H01L 27/108
H01L 29/78
Claims (5)
- 【請求項１】 強誘電体膜を上部電極と下部電極とでサ
ンドイッチした構造を有するキャパシタと、 チャネル領域を挟んで配置される２つのソース・ドレイ
ン領域と、ゲート絶縁膜を介して前記チャネル領域と対
峙して配置される多結晶シリコンゲートとを有するトラ
ンジスタと、を有する半導体装置において、少なくとも前記キャパシタを覆う範囲に、水素不放出性
の成膜法によりなる水素バリア膜を備え、 前記キャパシタはＬＯＣＯＳ上に形成されてなることを
特徴とする半導体装置。 - 【請求項２】 強誘電体膜を上部電極と下部電極とでサ
ンドイッチした構造を有するキャパシタと、 チャネル領域を挟んで配置される２つのソース・ドレイ
ン領域と、ゲート絶縁膜を介して前記チャネル領域と対
峙して配置される多結晶シリコンゲートとを有するトラ
ンジスタと、を有する半導体装置において、少なくとも前記キャパシタを覆う範囲に、水素不放出性
の成膜法によりなる水素バリア膜を備え、 前記キャパシタの上部電極と前記トランジスタのソース
・ドレイン領域の一方とが金属配線を介して接続されて
なることを特徴とする半導体装置。 - 【請求項３】 強誘電体膜を上部電極と下部電極とでサ
ンドイッチした構造を有するキャパシタと、 チャネル領域を挟んで配置される２つのソース・ドレイ
ン領域と、ゲート絶縁膜を介して前記チャネル領域と対
峙して配置される多結晶シリコンゲートとを有するトラ
ンジスタと、を有する半導体装置において、少なくとも前記キャパシタを覆う範囲に、水素不放出性
の成膜法によりなる水素バリア膜を備え、 前記キャパシタはＬＯＣＯＳ上に形成されてなり、前記
キャパシタの上部電極と前記トランジスタのソース・ド
レイン領域の一方とが金属配線を介して接続されてこと
を特徴とする半導体装置。 - 【請求項４】 請求項２又は３に記載の半導体装置にお
いて、前記キャパシタの下部電極は、前記キャパシタの
上部電極と前記トランジスタのソース・ドレイン領域の
一方とを接続する金属配線と同一層に形成される金属配
線でパッド部に接続されてなることを特徴とする半導体
装置。 - 【請求項５】 請求項１乃至４のいずれかに記載の半導
体装置において、前記水素バリア膜が、前記キャパシタ
及び前記トランジスタのいずれをも覆うように形成され
てなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18167899A JP3449298B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18167899A JP3449298B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02220905A Division JP3131982B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091516A JP2000091516A (ja) | 2000-03-31 |
| JP3449298B2 true JP3449298B2 (ja) | 2003-09-22 |
Family
ID=16104969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18167899A Expired - Lifetime JP3449298B2 (ja) | 1999-06-28 | 1999-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3449298B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100962537B1 (ko) | 2005-07-05 | 2010-06-14 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2017112225A (ja) * | 2015-12-16 | 2017-06-22 | シャープ株式会社 | 半導体装置 |
-
1999
- 1999-06-28 JP JP18167899A patent/JP3449298B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091516A (ja) | 2000-03-31 |
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