(第1の実施形態)
以下、本発明の第1の実施形態に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
図1(a)、(b)、図2(a)、(b)、図3(a)〜(c)及び図4(a)、(b)は、第1の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。尚、図1(b)は図1(a)におけるI−I線の断面図であり、図4(b)は図4(a)におけるIV−IV線の断面図である。
まず、図1(a)及び(b)に示すように、半導体基板100の表面に、STI構造を有する素子分離領域101を形成する。その後、半導体基板100における素子分離領域101により囲まれた領域のうち、メモリセルが形成される各領域(以下、メモリセル領域と称する)の上に、第1のゲート絶縁膜102を介して、メモリセルトランジスタを構成する第1のゲート電極103を形成する。その後、第1のゲート電極103の側面に絶縁性の第1のサイドウォール104を形成すると共に、半導体基板100における各メモリセル領域の表面部に、下層となる第1の低濃度不純物拡散層105及び上層となる第1の高濃度不純物拡散層106を形成する。第1の低濃度不純物拡散層105及び第1の高濃度不純物拡散層106は、メモリセルトランジスタのソース領域又はドレイン領域となる。
また、図1(a)に示すように、半導体基板100における素子分離領域101により囲まれた領域のうち、メモリセル領域以外の他の領域(以下、非メモリセル領域と称する)の上に、第2のゲート絶縁膜107を介して、制御トランジスタを構成する第2のゲート電極108を形成する。その後、第2のゲート電極108の側面に絶縁性の第2のサイドウォール109を形成すると共に、半導体基板100における非メモリセル領域の表面部に、下層となる第2の低濃度不純物拡散層110及び上層となる第2の高濃度不純物拡散層111を形成する。第2の低濃度不純物拡散層110及び第2の高濃度不純物拡散層111は、制御トランジスタのソース領域又はドレイン領域となる。
尚、第1の実施形態において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
次に、図1(a)及び(b)に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板100上に第1の層間絶縁膜112を形成する。その後、第1の層間絶縁膜112に、第1の高濃度不純物拡散層106(ソース領域となる部分)と接続し且つタングステンよりなる第1のプラグ113、及び、第2の高濃度不純物拡散層111(ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方)と接続し且つタングステンよりなる第2のプラグ114を形成する。
次に、第1の層間絶縁膜112の上に全面に亘って、酸素バリア性を有する導電性膜(例えばIr膜又はIrO2 膜等)を全面に成膜した後、該導電性膜をパターン化することによって、図2(a)に示すように、酸素バリア性を有する導電性膜よりなり且つ第1のプラグ113の上面を覆う容量下部電極115、及び酸素バリア性を有する導電性膜よりなり且つ第2のプラグ114の上面を覆う接続パッド116を形成する。これにより、メモリセルトランジスタと容量下部電極115とが第1のプラグ113を介して接続される。その後、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を、その上面と容量下部電極115及び接続パッド116のそれぞれの上面とが面一になるように埋め込む。
次に、絶縁膜117が形成された第1の層間絶縁膜112の上に全面に亘って、PZT(PbZrXTi1-XO3 (但し0≦x≦1))系又はSBT(SrBi2 Ta2O9)系の材料よりなる強誘電体膜を成膜した後、該強誘電体膜をパターン化することによって、図2(b)に示すように、容量下部電極115の上面を覆う容量絶縁膜118を形成する。
次に、容量絶縁膜118が形成された第1の層間絶縁膜112の上に全面に亘って、Pt又はPtを含む合金よりなる導電性膜を成膜した後、該導電性膜をパターン化することによって、図3(a)に示すように、容量絶縁膜118の上面を覆い且つ容量絶縁膜118の外側まで延びる容量上部電極119を形成する。具体的には、容量上部電極119は、接続パッド116の上面の少なくとも一部分を覆う張り出し部119aを有しており、該張り出し部119aは、容量上部電極119となる導電性膜をパターン化するときに形成される。これにより、容量上部電極119と第2のプラグ114とが接続パッド116を介して接続されるので、容量上部電極119と第2の高濃度不純物拡散層111とが第2のプラグ114を介して電気的に接続される。尚、容量下部電極115、容量絶縁膜118及び容量上部電極119により容量素子が構成されている。
次に、図3(b)に示すように、容量素子が形成された第1の層間絶縁膜112の上に第2の層間絶縁膜120を形成する。その後、第1の層間絶縁膜112、絶縁膜117及び第2の層間絶縁膜120に、タングステンよりなる第3のプラグ121を、第2の高濃度不純物拡散層111(ソース領域となる部分及びドレイン領域となる部分のうち第2のプラグ114が接続されていない方)と接続するように形成する。
次に、図3(c)に示すように、第2の層間絶縁膜120の上に、アルミニウム等よりなる配線122を第3のプラグ121と接続するように形成する。これにより、配線122と第2の高濃度不純物拡散層111とが第3のプラグ121を介して接続される。その後、図4(a)及び(b)に示すように、配線122を含む第2の層間絶縁膜120の上に第3の層間絶縁膜123を形成した後、第3の層間絶縁膜123に、タングステンよりなる第4のプラグ124を、配線122と接続するように形成する。尚、図4(b)に示すように、第1の層間絶縁膜112、絶縁膜117及び第2の層間絶縁膜120には第5のプラグ125が形成されており、それによって第1の高濃度不純物拡散層106(ドレイン領域となる部分)と配線122とが接続されている。その後、図示は省略しているが、第3の層間絶縁膜123の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
以上に説明したように、第1の実施形態によると、メモリセルトランジスタ、及び第2の高濃度不純物拡散層111を含む制御トランジスタが形成された半導体基板100上に第1の層間絶縁膜112を形成した後、第1の層間絶縁膜112に、メモリセルトランジスタと接続する第1のプラグ113、及び第2の高濃度不純物拡散層111と接続する第2のプラグ114を形成する。その後、第1の層間絶縁膜112の上に第1のプラグ113と接続する容量下部電極115を形成した後、容量下部電極115の上に、強誘電体膜よりなる容量絶縁膜118、及び容量絶縁膜118の外側まで延び且つ第2のプラグ114と電気的に接続する容量上部電極119を順次形成する。その後、容量上部電極119を含む第1の層間絶縁膜112の上に第2の層間絶縁膜120を形成した後、第1の層間絶縁膜112及び第2の層間絶縁膜120に、第2の高濃度不純物拡散層111と第2の層間絶縁膜120上の配線122とを接続する第3のプラグ121を形成する。このため、容量上部電極119の形成前に、具体的には、メモリセルトランジスタと容量下部電極115とを接続する第1のプラグ113の形成と同時に、容量上部電極119と第2の高濃度不純物拡散層111とを接続する第2のプラグ114を第1の層間絶縁膜112に形成できる。これにより、第2のプラグ114、第2の高濃度不純物拡散層111及び第3のプラグ121を介して容量上部電極119と配線122とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第2のプラグ114及び第2の高濃度不純物拡散層111を用いて、容量上部電極119と配線122とを電気的に接続することができる。従って、容量上部電極119の形成後に、容量上部電極119と配線122とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極119が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極119として強い触媒作用を有するPt膜を用いる場合にも、容量絶縁膜118を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
また、第1の実施形態によると、酸素バリア性を有する容量下部電極115が第1のプラグ113の上面を覆っていると共に、酸素バリア性を有する接続パッド116が第2のプラグ114の上面を覆っている。このため、容量絶縁膜118を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第1のプラグ113及び第2のプラグ114が酸化されることを防止できる。
また、第1の実施形態によると、容量下部電極115の材料として用いられ且つ酸素バリア性を有する導電性膜を第2のプラグ114の上面全体を覆うようにパターン化することによって、容量下部電極115の形成と同時に接続パッド116を形成するため、工程の増加を招くことなく第2のプラグ114の酸化を防止できる。また、容量上部電極119を接続パッド116と接続するように形成するため、容量上部電極119と第2のプラグ114とを接続パッド116を介して接続できる。
また、第1の実施形態によると、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を、その上面と容量下部電極115及び接続パッド116のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜118等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
また、第1の実施形態によると、第2の高濃度不純物拡散層111の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第2のプラグ114と第3のプラグ121とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第2のプラグ114と第3のプラグ121とを接続する導電層として、半導体基板100上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
尚、第1の実施形態において、第1のプラグ113、第2のプラグ114、又は第3のプラグ121等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
また、第1の実施形態において、容量下部電極115としては、酸素含有率の少ないTiON膜若しくはTiN膜、又はTiを含む合金膜等を下層膜(密着層として機能する)とし、且つ耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を上層膜とする積層膜を用いることが好ましい。
また、第1の実施形態において、容量下部電極115同士の間に埋め込まれる絶縁膜117としては、SiO2 膜、Si3N4膜、又はSiON膜等を用いることが好ましい。
また、第1の実施形態において、容量絶縁膜118を構成する強誘電体膜の材料としては、PZT系の材料又はSBT系の材料等を用いることが好ましい。
また、第1の実施形態において、容量上部電極119としては、耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜118を構成する強誘電体膜の結晶を十分に成長させることができる。
また、第1の実施形態において、半導体基板100上における非メモリセル領域に、第2のゲート電極108等により構成される制御トランジスタ(容量上部電極119つまりメモリセルプレートをON/OFFするドライバーとしての機能を有している)を形成した。すなわち、第1の実施形態においては、制御トランジスタがONになっている場合のみ、容量上部電極119と配線122とは、第2のプラグ114、第2の高濃度不純物拡散層111(つまり制御トランジスタのソース領域又はドレイン領域)及び第3のプラグ121を介して電気的に接続される。それに対して回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、例えば図5に示すように、半導体基板100上における非メモリセル領域に第2の高濃度不純物拡散層111のみを形成してもよい。この場合、容量上部電極119と配線122とは、第2のプラグ114、第2の高濃度不純物拡散層111及び第3のプラグ121を介して常に電気的に接続される。また、この場合、第2の高濃度不純物拡散層111の表面部をシリサイド化してもよい。
また、第1の実施形態において、第2のプラグ114の上面を酸素バリア性を有する接続パッド116により覆ったが、これに代えて、例えば第2のプラグ114が酸素バリア性を有する材料よりなる場合には、接続パッド116を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、容量上部電極119の張り出し部119aは、第2のプラグ114の上面の少なくとも一部分を覆うことが好ましい。
また、第1の実施形態において、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を埋め込んだが、これに代えて、絶縁膜117を形成しなくてもよい。
また、第1の実施形態において、容量上部電極119を形成する前に、容量絶縁膜118の側面にサイドウォールを形成しておくことが好ましい。このようにすると、容量上部電極119となる導電性膜の段差被覆性が向上して、容量上部電極119の張り出し部119aに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
また、第1の実施形態において、第2の層間絶縁膜120の上に第3のプラグ121と接続するように配線122を形成したが、これに代えて、第2の層間絶縁膜120に第3のプラグ121と接続するように配線122を埋め込んでもよい。
(第1の実施形態の第1変形例)
以下、本発明の第1の実施形態の第1変形例に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
図6(a)〜(c)、図7(a)、(b)及び図8(a)、(b)は、第1の実施形態の第1変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
まず、図6(a)に示すように、半導体基板100の表面に、STI構造を有する素子分離領域101を形成する。その後、半導体基板100における素子分離領域101により囲まれた領域のうち各メモリセル領域の表面部に、下層となる第1の低濃度不純物拡散層105及び上層となる第1の高濃度不純物拡散層106を形成する。第1の低濃度不純物拡散層105及び第1の高濃度不純物拡散層106は、メモリセルトランジスタ(ゲート電極等の図示省略)のソース領域又はドレイン領域となる。
また、図6(a)に示すように、半導体基板100における非メモリセル領域の上に、第2のゲート絶縁膜107を介して、制御トランジスタを構成する第2のゲート電極108を形成する。その後、第2のゲート電極108の側面に絶縁性の第2のサイドウォール109を形成すると共に、半導体基板100における非メモリセル領域の表面部に、下層となる第2の低濃度不純物拡散層110及び上層となる第2の高濃度不純物拡散層111を形成する。第2の低濃度不純物拡散層110及び第2の高濃度不純物拡散層111は、制御トランジスタのソース領域又はドレイン領域となる。
尚、第1の実施形態の第1変形例において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
次に、図6(a)に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板100上に第1の層間絶縁膜112を形成する。その後、第1の層間絶縁膜112に、第1の高濃度不純物拡散層106(ソース領域となる部分)と接続し且つタングステンよりなる第1のプラグ113、及び、第2の高濃度不純物拡散層111(ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方)と接続し且つタングステンよりなる第2のプラグ114を形成する。
次に、第1の層間絶縁膜112の上に全面に亘って、酸素バリア性を有する導電性膜(例えばIr膜又はIrO2 膜等)を全面に成膜した後、該導電性膜をパターン化することによって、図6(b)に示すように、酸素バリア性を有する導電性膜よりなり且つ第1のプラグ113の上面を覆う容量下部電極115、及び酸素バリア性を有する導電性膜よりなり且つ第2のプラグ114の上面を覆う接続パッド116を形成する。これにより、メモリセルトランジスタと容量下部電極115とが第1のプラグ113を介して接続される。その後、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を、その上面と容量下部電極115及び接続パッド116のそれぞれの上面とが面一になるように埋め込む。
次に、絶縁膜117が形成された第1の層間絶縁膜112の上に全面に亘って、PZT系又はSBT系の材料よりなる強誘電体膜、及びPt又はPtを含む合金よりなる導電性膜を順次成膜した後、該導電性膜及び強誘電体膜を同一のマスクパターン(図示省略)を用いてパターン化する。これにより、図6(c)に示すように、容量下部電極115の上面を覆う容量絶縁膜118、及び容量絶縁膜118の上面を覆う容量上部電極119を形成する。このとき、容量絶縁膜118及び容量上部電極119を、それぞれの端部が接続パッド116の上に位置するように形成する。尚、容量下部電極115、容量絶縁膜118及び容量上部電極119により容量素子が構成されている。
次に、容量素子が形成された第1の層間絶縁膜112の上に全面に亘って、導電性膜(図示省略)を堆積した後、該導電性膜に対してエッチバックを行なうことによって、図7(a)に示すように、容量上部電極119の側面に導電性の第3のサイドウォール119bを接続パッド116と接続するように形成する。これにより、容量上部電極119と第2の高濃度不純物拡散層111とが第2のプラグ114を介して電気的に接続される。
次に、図7(b)に示すように、容量素子が形成された第1の層間絶縁膜112の上に第2の層間絶縁膜120を形成する。その後、第1の層間絶縁膜112、絶縁膜117及び第2の層間絶縁膜120に、タングステンよりなる第3のプラグ121を、第2の高濃度不純物拡散層111(ソース領域となる部分及びドレイン領域となる部分のうち第2のプラグ114が接続されていない方)と接続するように形成する。
次に、図8(a)に示すように、第2の層間絶縁膜120の上に、アルミニウム等よりなる配線122を第3のプラグ121と接続するように形成する。これにより、配線122と第2の高濃度不純物拡散層111とが第3のプラグ121を介して接続される。その後、図8(b)に示すように、配線122を含む第2の層間絶縁膜120の上に第3の層間絶縁膜123を形成した後、第3の層間絶縁膜123に、タングステンよりなる第4のプラグ124を、配線122と接続するように形成する。その後、図示は省略しているが、第3の層間絶縁膜123の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
以上に説明したように、第1の実施形態の第1変形例によると、メモリセルトランジスタ、及び第2の高濃度不純物拡散層111を含む制御トランジスタが形成された半導体基板100上に第1の層間絶縁膜112を形成した後、第1の層間絶縁膜112に、メモリセルトランジスタと接続する第1のプラグ113、及び第2の高濃度不純物拡散層111と接続する第2のプラグ114を形成する。その後、第1の層間絶縁膜112の上に第1のプラグ113と接続する容量下部電極115を形成した後、容量絶縁膜118となる強誘電体膜及び容量上部電極119となる導電性膜を同一のマスクパターンを用いてパターン化することにより、容量下部電極115の上面を覆う容量絶縁膜118、及び容量絶縁膜118の上面を覆う容量上部電極119を形成する。その後、容量上部電極119の側面に導電性の第3のサイドウォール119bを第2のプラグ114と電気的に接続するように形成する。その後、容量上部電極119を含む第1の層間絶縁膜112の上に第2の層間絶縁膜120を形成した後、第1の層間絶縁膜112及び第2の層間絶縁膜120に、第2の高濃度不純物拡散層111と第2の層間絶縁膜120上の配線122とを接続する第3のプラグ121を形成する。このため、容量上部電極119の形成前に、具体的には、メモリセルトランジスタと容量下部電極115とを接続する第1のプラグ113の形成と同時に、第3のサイドウォール119bを介して容量上部電極119と第2の高濃度不純物拡散層111とを接続する第2のプラグ114を第1の層間絶縁膜112に形成できる。これにより、第2のプラグ114、第2の高濃度不純物拡散層111及び第3のプラグ121を介して容量上部電極119と配線122とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第2のプラグ114及び第2の高濃度不純物拡散層111を用いて、容量上部電極119と配線122とを電気的に接続することができる。従って、容量上部電極119の形成後に、容量上部電極119と配線122とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極119が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極119として強い触媒作用を有するPt膜を用いる場合にも、容量絶縁膜118を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
また、第1の実施形態の第1変形例によると、酸素バリア性を有する容量下部電極115が第1のプラグ113の上面を覆っていると共に、酸素バリア性を有する接続パッド116が第2のプラグ114の上面を覆っている。このため、容量絶縁膜118を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第1のプラグ113及び第2のプラグ114が酸化されることを防止できる。
また、第1の実施形態の第1変形例によると、容量下部電極115の材料として用いられ且つ酸素バリア性を有する導電性膜を第2のプラグ114の上面全体を覆うようにパターン化することによって、容量下部電極115の形成と同時に接続パッド116を形成するため、工程の増加を招くことなく第2のプラグ114の酸化を防止できる。また、容量上部電極119の側面に導電性の第3のサイドウォール119bを接続パッド116と接続するように形成するため、容量上部電極119と第2のプラグ114とを第3のサイドウォール119b及び接続パッド116を介して接続できる。
また、第1の実施形態の第1変形例によると、容量絶縁膜118を、その端部が接続パッド116の上に位置するように形成する。このため、容量絶縁膜118となる絶縁性膜に対して大きなエッチング選択比を有する導電性膜を接続パッド116の材料として用いると共に、該接続パッド116をエッチングストッパーとして前記の絶縁性膜をパターン化することによって、オーバーエッチングに起因する段差形成を防止しながら容量絶縁膜118を形成できる。
また、第1の実施形態の第1変形例によると、容量絶縁膜118となる絶縁性膜をパターン化するために用いられたマスクパターンを用いて、容量上部電極119となる導電性膜をパターン化するため、製造工程で用いられるマスクパターンの数を低減できる。
また、第1の実施形態の第1変形例によると、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を、その上面と容量下部電極115及び接続パッド116のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜118等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
また、第1の実施形態の第1変形例によると、第2の高濃度不純物拡散層111の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第2のプラグ114と第3のプラグ121とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第2のプラグ114と第3のプラグ121とを接続する導電層として、半導体基板100上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
尚、第1の実施形態の第1変形例において、第3のサイドウォール119bを構成する導電性膜としては、容量上部電極119又は容量下部電極115を構成する導電性膜に対して大きなエッチング選択比を有する導電性膜、例えばTiN膜又はTaN膜等を用いることが好ましい。このようにすると、第3のサイドウォール119bの形成時に容量上部電極119又は容量下部電極115が受ける損傷を抑制することができる。
また、第1の実施形態の第1変形例において、第1のプラグ113、第2のプラグ114、又は第3のプラグ121等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
また、第1の実施形態の第1変形例において、容量下部電極115としては、酸素含有率の少ないTiON膜若しくはTiN膜、又はTiを含む合金膜等を下層膜(密着層として機能する)とし、且つ耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を上層膜とする積層膜を用いることが好ましい。
また、第1の実施形態の第1変形例において、容量下部電極115同士の間に埋め込まれる絶縁膜117としては、SiO2 膜、Si3N4膜、又はSiON膜等を用いることが好ましい。
また、第1の実施形態の第1変形例において、容量絶縁膜118を構成する強誘電体膜の材料としては、PZT系の材料又はSBT系の材料等を用いることが好ましい。
また、第1の実施形態の第1変形例において、容量上部電極119としては、耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜118を構成する強誘電体膜の結晶を十分に成長させることができる。
また、第1の実施形態の第1変形例において、半導体基板100上における非メモリセル領域に、第2のゲート電極108等により構成される制御トランジスタを形成したが、回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、半導体基板100上における非メモリセル領域に第2の高濃度不純物拡散層111のみを形成してもよい。この場合、第2の高濃度不純物拡散層111の表面部をシリサイド化してもよい。
また、第1の実施形態の第1変形例において、第2のプラグ114の上面を酸素バリア性を有する接続パッド116により覆ったが、これに代えて、例えば第2のプラグ114が酸素バリア性を有する材料よりなる場合には、接続パッド116を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、第3のサイドウォール119bは、第2のプラグ114の上面の少なくとも一部分を覆うことが好ましい。
また、第1の実施形態の第1変形例において、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を埋め込んだが、これに代えて、絶縁膜117を形成しなくてもよい。
また、第1の実施形態の第1変形例において、第2の層間絶縁膜120の上に第3のプラグ121と接続するように配線122を形成したが、これに代えて、第2の層間絶縁膜120に第3のプラグ121と接続するように配線122を埋め込んでもよい。
(第1の実施形態の第2変形例)
以下、本発明の第1の実施形態の第2変形例に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
図9(a)〜(c)、図10(a)〜(c)及び図11(a)〜(c)は、第1の実施形態の第2変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
まず、図9(a)に示すように、半導体基板100の表面に、STI構造を有する素子分離領域101を形成する。その後、半導体基板100における素子分離領域101により囲まれた領域のうち各メモリセル領域の表面部に、下層となる第1の低濃度不純物拡散層105及び上層となる第1の高濃度不純物拡散層106を形成する。第1の低濃度不純物拡散層105及び第1の高濃度不純物拡散層106は、メモリセルトランジスタ(ゲート電極等の図示省略)のソース領域又はドレイン領域となる。このとき、半導体基板100における非メモリセル領域の表面部に第1の低濃度不純物拡散層105又は第1の高濃度不純物拡散層106が形成されていてもよい。その後、メモリセルトランジスタが形成されている半導体基板100上に第1の層間絶縁膜112の下層膜112aを形成する。
次に、図9(b)に示すように、下層膜112aが形成された半導体基板100における非メモリセル領域の上に、例えばポリシリコンよりなる導電層130を形成した後、導電層130の上及び下層膜112aの上に、第1の層間絶縁膜112の上層膜112bを形成する。
次に、図9(c)に示すように、第1の層間絶縁膜112の上層膜112b及び下層膜112aに、第1の高濃度不純物拡散層106(ソース領域となる部分)と接続し且つタングステンよりなる第1のプラグ113を形成すると共に、第1の層間絶縁膜112の上層膜112bに、導電層130と接続し且つタングステンよりなる第2のプラグ114を形成する。
次に、第1の層間絶縁膜112の上に全面に亘って、酸素バリア性を有する導電性膜(例えばIr膜又はIrO2 膜等)を全面に成膜した後、該導電性膜をパターン化することによって、図10(a)に示すように、酸素バリア性を有する導電性膜よりなり且つ第1のプラグ113の上面を覆う容量下部電極115、及び酸素バリア性を有する導電性膜よりなり且つ第2のプラグ114の上面を覆う接続パッド116を形成する。これにより、メモリセルトランジスタと容量下部電極115とが第1のプラグ113を介して接続される。その後、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を、その上面と容量下部電極115及び接続パッド116のそれぞれの上面とが面一になるように埋め込む。
次に、絶縁膜117が形成された第1の層間絶縁膜112の上に全面に亘って、PZT系又はSBT系の材料よりなる強誘電体膜を成膜した後、該強誘電体膜をパターン化することによって、図10(b)に示すように、容量下部電極115の上面を覆う容量絶縁膜118を形成する。
次に、容量絶縁膜118が形成された第1の層間絶縁膜112の上に全面に亘って、Pt又はPtを含む合金よりなる導電性膜を成膜した後、該導電性膜をパターン化することによって、図10(c)に示すように、容量絶縁膜118の上面を覆い且つ容量絶縁膜118の外側まで延びる容量上部電極119を形成する。具体的には、容量上部電極119は、接続パッド116の上面の少なくとも一部分を覆う張り出し部119aを有しており、該張り出し部119aは、容量上部電極119となる導電性膜をパターン化するときに形成される。これにより、容量上部電極119と第2のプラグ114とが接続パッド116を介して接続されるので、容量上部電極119と導電層層130とが第2のプラグ114を介して電気的に接続される。尚、容量下部電極115、容量絶縁膜118及び容量上部電極119により容量素子が構成されている。
次に、図11(a)に示すように、容量素子が形成された第1の層間絶縁膜112の上に第2の層間絶縁膜120を形成する。その後、第1の層間絶縁膜112の上層膜112b、絶縁膜117、及び第2の層間絶縁膜120に、タングステンよりなる第3のプラグ121を導電層130と接続するように形成する。
次に、図11(b)に示すように、第2の層間絶縁膜120の上に、アルミニウム等よりなる配線122を第3のプラグ121と接続するように形成する。これにより、配線122と導電層130とが第3のプラグ121を介して接続される。その後、図11(c)に示すように、配線122を含む第2の層間絶縁膜120の上に第3の層間絶縁膜123を形成した後、第3の層間絶縁膜123に、タングステンよりなる第4のプラグ124を、配線122と接続するように形成する。その後、図示は省略しているが、第3の層間絶縁膜123の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
以上に説明したように、第1の実施形態の第2変形例によると、メモリセルトランジスタが形成された半導体基板100上に第1の層間絶縁膜112の下層膜112aを形成した後、非メモリセル領域の下層膜112aの上に導電層130を形成し、その後、第1の層間絶縁膜112の上層膜112bを形成する。その後、第1の層間絶縁膜112に、メモリセルトランジスタと接続する第1のプラグ113、及び導電層130と接続する第2のプラグ114を形成する。その後、第1の層間絶縁膜112の上に第1のプラグ113と接続する容量下部電極115を形成した後、容量下部電極115の上に、強誘電体膜よりなる容量絶縁膜118、及び容量絶縁膜118の外側まで延び且つ第2のプラグ114と電気的に接続する容量上部電極119を順次形成する。その後、容量上部電極119を含む第1の層間絶縁膜112の上に第2の層間絶縁膜120を形成した後、第1の層間絶縁膜112及び第2の層間絶縁膜120に、導電層130と第2の層間絶縁膜120上の配線122とを接続する第3のプラグ121を形成する。このため、容量上部電極119の形成前に、具体的には、メモリセルトランジスタと容量下部電極115とを接続する第1のプラグ113の形成と同時に、容量上部電極119と導電層130とを接続する第2のプラグ114を第1の層間絶縁膜112に形成できる。これにより、第2のプラグ114、導電層130及び第3のプラグ121を介して容量上部電極119と配線122とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第2のプラグ114及び導電層130を用いて、容量上部電極119と配線122とを電気的に接続することができる。従って、容量上部電極119の形成後に、容量上部電極119と配線122とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極119が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極119として強い触媒作用を有するPt膜を用いる場合にも、容量絶縁膜118を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
また、第1の実施形態の第2変形例によると、酸素バリア性を有する容量下部電極115が第1のプラグ113の上面を覆っていると共に、酸素バリア性を有する接続パッド116が第2のプラグ114の上面を覆っている。このため、容量絶縁膜118を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第1のプラグ113及び第2のプラグ114が酸化されることを防止できる。
また、第1の実施形態の第2変形例によると、容量下部電極115の材料として用いられ且つ酸素バリア性を有する導電性膜を第2のプラグ114の上面全体を覆うようにパターン化することによって、容量下部電極115の形成と同時に接続パッド116を形成するため、工程の増加を招くことなく第2のプラグ114の酸化を防止できる。また、容量上部電極119を接続パッド116と接続するように形成するため、容量上部電極119と第2のプラグ114とを接続パッド116を介して接続できる。
また、第1の実施形態の第2変形例によると、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を、その上面と容量下部電極115及び接続パッド116のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜118等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
また、第1の実施形態の第2変形例によると、第2のプラグ114と第3のプラグ121とを接続する導電層130が、第1の層間絶縁膜112の下層膜112aと上層膜112bとの間に形成されている。このため、第2のプラグ114と第3のプラグ121とを接続する導電層として、半導体基板100の表面部に形成された不純物拡散層を用いる場合と比べて、基板電位を簡単に設定できると共に強誘電体メモリのセルサイズを小さくできる。また、導電層130と接続する第2のプラグ114又は第3のプラグ121が埋め込まれるホールのアスペクト比が小さくなるので、各プラグの形成不良や高抵抗化を防止できる。
尚、第1の実施形態の第2変形例において、導電層130の材料は特に限定されるものではないが、導電層130が本変形例のように容量上部電極119の引き出し配線に使用されることを考慮して、導電層130の材料として低抵抗材料、例えばポリシリコン若しくはそれをシリサイド化したもの又はタングステン等を用いることが好ましい。
また、第1の実施形態の第2変形例において、導電層130として、強誘電体キャパシタ(容量下部電極115、容量絶縁膜118及び容量上部電極119により構成される容量素子)よりも下側の配線層、例えばビット線に使用される配線層を利用してもよい。或いは、導電層130として、例えば図12に示すように、半導体基板100上に層間絶縁膜を介さずに形成された配線層、例えばメモリセルトランジスタ又は制御トランジスタのゲート電極と同時に形成された配線層を用いてもよい。このとき、該配線層は、素子分離領域101の上に形成されていてもよいし、半導体基板100における素子分離領域101が形成されていない領域の上に形成されていてもよい。
また、第1の実施形態の第2変形例において、第1のプラグ113、第2のプラグ114、又は第3のプラグ121等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
また、第1の実施形態の第2変形例において、容量下部電極115としては、酸素含有率の少ないTiON膜若しくはTiN膜、又はTiを含む合金膜等を下層膜(密着層として機能する)とし、且つ耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を上層膜とする積層膜を用いることが好ましい。
また、第1の実施形態の第2変形例において、容量下部電極115同士の間に埋め込まれる絶縁膜117としては、SiO2 膜、Si3N4膜、又はSiON膜等を用いることが好ましい。
また、第1の実施形態の第2変形例において、容量絶縁膜118を構成する強誘電体膜の材料としては、PZT系の材料又はSBT系の材料等を用いることが好ましい。
また、第1の実施形態の第2変形例において、容量上部電極119としては、耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜118を構成する強誘電体膜の結晶を十分に成長させることができる。
また、第1の実施形態の第2変形例において、第2のプラグ114の上面を酸素バリア性を有する接続パッド116により覆ったが、これに代えて、例えば第2のプラグ114が酸素バリア性を有する材料よりなる場合には、接続パッド116を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、容量上部電極119の張り出し部119aは、第2のプラグ114の上面の少なくとも一部分を覆うことが好ましい。
また、第1の実施形態の第2変形例において、容量下部電極115同士の間の領域又は容量下部電極115と接続パッド116との間の領域に、絶縁膜117を埋め込んだが、これに代えて、絶縁膜117を形成しなくてもよい。
また、第1の実施形態の第2変形例において、容量上部電極119を形成する前に、容量絶縁膜118の側面にサイドウォールを形成しておくことが好ましい。このようにすると、容量上部電極119となる導電性膜の段差被覆性が向上して、容量上部電極119の張り出し部119aに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
また、第1の実施形態の第2変形例において、第2の層間絶縁膜120の上に第3のプラグ121と接続するように配線122を形成したが、これに代えて、第2の層間絶縁膜120に第3のプラグ121と接続するように配線122を埋め込んでもよい。
(第2の実施形態)
以下、本発明の第2の実施形態に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
図13(a)、(b)、図14(a)、(b)、図15(a)〜(c)及び図16(a)、(b)は、第2の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。尚、図13(b)は図13(a)におけるXIII−XIII線の断面図であり、図16(b)は図16(a)におけるXVI−XVI線の断面図である。
まず、図13(a)及び(b)に示すように、半導体基板200の表面に、STI構造を有する素子分離領域201を形成する。その後、半導体基板200における素子分離領域201により囲まれた領域のうち各メモリセル領域の上に、第1のゲート絶縁膜202を介して、メモリセルトランジスタを構成する第1のゲート電極203を形成する。その後、第1のゲート電極203の側面に絶縁性の第1のサイドウォール204を形成すると共に、半導体基板200における各メモリセル領域の表面部に、下層となる第1の低濃度不純物拡散層205及び上層となる第1の高濃度不純物拡散層206を形成する。第1の低濃度不純物拡散層205及び第1の高濃度不純物拡散層206は、メモリセルトランジスタのソース領域又はドレイン領域となる。
また、図13(a)に示すように、半導体基板200における非メモリセル領域の上に、第2のゲート絶縁膜207を介して、制御トランジスタを構成する第2のゲート電極208を形成する。その後、第2のゲート電極208の側面に絶縁性の第2のサイドウォール209を形成すると共に、半導体基板200における非メモリセル領域の表面部に、下層となる第2の低濃度不純物拡散層210及び上層となる第2の高濃度不純物拡散層211を形成する。第2の低濃度不純物拡散層210及び第2の高濃度不純物拡散層211は、制御トランジスタのソース領域又はドレイン領域となる。
尚、第2の実施形態において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
次に、図13(a)及び(b)に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板200上に第1の層間絶縁膜212を形成する。その後、第1の層間絶縁膜212に、第1の高濃度不純物拡散層206(ソース領域となる部分)と接続し且つタングステンよりなる第1のプラグ213、及び、第2の高濃度不純物拡散層211(ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方)と接続し且つタングステンよりなる第2のプラグ214を形成する。
次に、第1の層間絶縁膜212の上に全面に亘って、酸素バリア性を有する導電性膜(例えばIr膜又はIrO2 膜等)を全面に成膜した後、該導電性膜をパターン化することによって、図14(a)に示すように、酸素バリア性を有する導電性膜よりなり且つ第1のプラグ213の上面を覆う容量下部電極215、及び酸素バリア性を有する導電性膜よりなり且つ第2のプラグ214の上面を覆う接続パッド216を形成する。これにより、メモリセルトランジスタと容量下部電極215とが第1のプラグ213を介して接続される。その後、容量下部電極215同士の間の領域又は容量下部電極215と接続パッド216との間の領域に、絶縁膜217を、その上面と容量下部電極215及び接続パッド216のそれぞれの上面とが面一になるように埋め込む。
次に、絶縁膜217が形成された第1の層間絶縁膜212の上に全面に亘って、PZT系又はSBT系の材料よりなる強誘電体膜を成膜した後、該強誘電体膜をパターン化することによって、図14(b)に示すように、容量下部電極215の上面を覆う容量絶縁膜218を形成する。このとき、容量絶縁膜218を接続パッド216つまり第2のプラグ214の上側まで延びるように形成しておくと共に、容量絶縁膜218となる強誘電体膜における接続パッド216の上側に形成されている部分に開口部218aを形成しておく。
次に、開口部218aを有する容量絶縁膜218が形成された第1の層間絶縁膜212の上に全面に亘って、Pt又はPtを含む合金よりなる導電性膜を成膜した後、該導電性膜をパターン化することによって、図15(a)に示すように、容量絶縁膜218の上面を覆い且つ開口部218aを介して接続パッド216と接続する容量上部電極219を形成する。具体的には、容量上部電極219は、接続パッド216の上面の少なくとも一部分を覆う接続部219cを開口部218a内に有しており、これによって容量上部電極219と第2のプラグ214とが接続パッド216を介して電気的に接続される結果、容量上部電極219と第2の高濃度不純物拡散層211とが第2のプラグ214を介して電気的に接続される。尚、容量下部電極215、容量絶縁膜218及び容量上部電極219により容量素子が構成されている。
次に、図15(b)に示すように、容量素子が形成された第1の層間絶縁膜212の上に第2の層間絶縁膜220を形成する。その後、第1の層間絶縁膜212、絶縁膜217及び第2の層間絶縁膜220に、タングステンよりなる第3のプラグ221を、第2の高濃度不純物拡散層211(ソース領域となる部分及びドレイン領域となる部分のうち第2のプラグ214が接続されていない方)と接続するように形成する。
次に、図15(c)に示すように、第2の層間絶縁膜220の上に、アルミニウム等よりなる配線222を第3のプラグ221と接続するように形成する。これにより、配線222と第2の高濃度不純物拡散層211とが第3のプラグ221を介して接続される。その後、図16(a)及び(b)に示すように、配線222を含む第2の層間絶縁膜220の上に第3の層間絶縁膜223を形成した後、第3の層間絶縁膜223に、タングステンよりなる第4のプラグ224を、配線222と接続するように形成する。尚、図16(b)に示すように、第1の層間絶縁膜212、絶縁膜217及び第2の層間絶縁膜220には第5のプラグ225が形成されており、それによって第1の高濃度不純物拡散層206(ドレイン領域となる部分)と配線222とが接続されている。その後、図示は省略しているが、第3の層間絶縁膜223の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
以上に説明したように、第2の実施形態によると、メモリセルトランジスタ、及び第2の高濃度不純物拡散層211を含む制御トランジスタが形成された半導体基板200上に第1の層間絶縁膜212を形成した後、第1の層間絶縁膜212に、メモリセルトランジスタと接続する第1のプラグ213、及び第2の高濃度不純物拡散層211と接続する第2のプラグ214を形成する。その後、第1の層間絶縁膜212の上に第1のプラグ213と接続する容量下部電極215を形成した後、容量下部電極215の上に、第2のプラグ214の上側まで延び且つ強誘電体膜よりなる容量絶縁膜218を形成する。その後、容量絶縁膜218における第2のプラグ214の上側に形成されている部分に開口部218aを形成した後、該開口部218aを介して第2のプラグ214と電気的に接続するように容量上部電極219を形成する。その後、容量上部電極219を含む第1の層間絶縁膜212の上に第2の層間絶縁膜220を形成した後、第1の層間絶縁膜212及び第2の層間絶縁膜220に、第2の高濃度不純物拡散層211と第2の層間絶縁膜220上の配線222とを接続する第3のプラグ221を形成する。このため、容量上部電極219の形成前に、具体的には、メモリセルトランジスタと容量下部電極215とを接続する第1のプラグ213の形成と同時に、容量上部電極219と第2の高濃度不純物拡散層211とを接続する第2のプラグ214を第1の層間絶縁膜212に形成できる。これにより、第2のプラグ214、第2の高濃度不純物拡散層211及び第3のプラグ221を介して容量上部電極219と配線222とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第2のプラグ214及び第2の高濃度不純物拡散層211を用いて、容量上部電極219と配線222とを電気的に接続することができる。従って、容量上部電極219の形成後に、容量上部電極219と配線222とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極219が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極219として強い触媒作用を有するPt膜を用いる場合にも、容量絶縁膜218を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
また、第2の実施形態によると、酸素バリア性を有する容量下部電極215が第1のプラグ213の上面を覆っていると共に、酸素バリア性を有する接続パッド216が第2のプラグ214の上面を覆っている。このため、容量絶縁膜218を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第1のプラグ213及び第2のプラグ214が酸化されることを防止できる。
また、第2の実施形態によると、容量下部電極215の材料として用いられ且つ酸素バリア性を有する導電性膜を第2のプラグ214の上面全体を覆うようにパターン化することによって、容量下部電極215の形成と同時に接続パッド216を形成するため、工程の増加を招くことなく第2のプラグ214の酸化を防止できる。また、容量上部電極219を接続パッド216と接続するように形成するため、容量上部電極219と第2のプラグ214とを接続パッド216を介して接続できる。
また、第2の実施形態によると、容量下部電極215同士の間の領域又は容量下部電極215と接続パッド216との間の領域に、絶縁膜217を、その上面と容量下部電極215及び接続パッド216のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜218等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
また、第2の実施形態によると、第2の高濃度不純物拡散層211の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第2のプラグ214と第3のプラグ221とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第2のプラグ214と第3のプラグ221とを接続する導電層として、半導体基板200上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
さらに、第2の実施形態によると、以下に説明するような効果が得られる。
図17(a)は、第1の比較例としての第1の実施形態に係る強誘電体メモリにおける、第2のプラグ114、接続パッド116、容量絶縁膜118及び容量上部電極119の積層部分の断面図と該断面図と対応する平面図を示している。
図17(b)は、第2の実施形態に係る強誘電体メモリにおける、第2のプラグ214、接続パッド216、容量絶縁膜218及び容量上部電極219の積層部分の断面図と該断面図と対応する平面図を示している。
第1の比較例においては、図17(a)に示すように、容量上部電極119の段差が容量絶縁膜118の1端辺に沿って1方向に形成されている(領域R1参照)。また、容量絶縁膜118となる絶縁性膜と容量上部電極119となる導電性膜とが別々にパターン化されるため、容量絶縁膜形成用のマスクパターンと容量上部電極形成用のマスクパターンとの間でマスク合わせマージンD1を考慮する必要がある。
一方、第2の実施形態においては、図17(b)に示すように、容量絶縁膜218に設けた開口部218aを介して容量上部電極219と接続パッド216つまり第2のプラグ214とを接続するため、容量上部電極219の段差は開口部218aの周縁部に沿って形成される(領域R2参照)。具体的には、開口部218aの形状を例えば方形にすると、容量上部電極219の段差は開口部218aの周縁部となる4辺に沿って4方向に形成される。このため、容量上部電極形成材料の段差部における被覆率に方向依存性があっても、第1の比較例(容量上部電極119の段差が容量絶縁膜118の1端辺に沿って1方向に形成されている)と比べて、容量上部電極219と第2のプラグ214との間の電流パスが確実に確保される。
尚、第2の実施形態において、図14(b)及び図15(a)に示す工程で、容量絶縁膜218となる絶縁性膜をパターン化する前に、該絶縁性膜に開口部218aを設けた後、該絶縁性膜と容量上部電極219となる導電性膜とを同時にパターン化することが好ましい。このようにすると、容量絶縁膜形成用のマスクパターンと容量上部電極形成用のマスクパターンとの間でマスク合わせマージンを考慮する必要がなくなる。その結果、強誘電体メモリのセルサイズを小さくでき、それによってメモリセルアレイ全体の占有面積を縮小することができる。
また、第2の実施形態において、第1のプラグ213、第2のプラグ214、又は第3のプラグ221等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
また、第2の実施形態において、容量下部電極215としては、酸素含有率の少ないTiON膜若しくはTiN膜、又はTiを含む合金膜等を下層膜(密着層として機能する)とし、且つ耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を上層膜とする積層膜を用いることが好ましい。
また、第2の実施形態において、容量下部電極215同士の間に埋め込まれる絶縁膜217としては、SiO2 膜、Si3N4膜、又はSiON膜等を用いることが好ましい。
また、第2の実施形態において、容量絶縁膜218を構成する強誘電体膜の材料としては、PZT系の材料又はSBT系の材料等を用いることが好ましい。
また、第2の実施形態において、容量上部電極219としては、耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜218を構成する強誘電体膜の結晶を十分に成長させることができる。
また、第2の実施形態において、半導体基板200上における非メモリセル領域に、第2のゲート電極208等により構成される制御トランジスタ(容量上部電極219つまりメモリセルプレートをON/OFFするドライバーとしての機能を有している)を形成した。すなわち、第2の実施形態においては、制御トランジスタがONになっている場合のみ、容量上部電極219と配線222とは、第2のプラグ214、第2の高濃度不純物拡散層211(つまり制御トランジスタのソース領域又はドレイン領域)及び第3のプラグ221を介して電気的に接続される。それに対して、回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、例えば図18に示すように、半導体基板200上における非メモリセル領域に第2の高濃度不純物拡散層211のみを形成してもよい。この場合、容量上部電極219と配線222とは、第2のプラグ214、第2の高濃度不純物拡散層211及び第3のプラグ221を介して常に電気的に接続される。また、この場合、第2の高濃度不純物拡散層211の表面部をシリサイド化してもよい。
また、第2の実施形態において、第2のプラグ214と第3のプラグ221とを接続する導電層として第2の高濃度不純物拡散層211を用いたが、これに代えて、例えば図19に示すように、第1の層間絶縁膜212の下層膜212aと上層膜212bとの間に形成された導電層230を用いてもよい。図19に示す構造の形成方法(詳しくは第1の実施形態の第2変形例を参照)のうち、本実施形態の方法と大きく異なる点は次の通りである。すなわち、メモリセルトランジスタが形成された半導体基板200上に第1の層間絶縁膜212の下層膜212aを形成した後、非メモリセル領域の下層膜212aの上に導電層230を形成し、その後、第1の層間絶縁膜212の上層膜212bを形成する。その後、第1の層間絶縁膜212に、メモリセルトランジスタと接続する第1のプラグ213、及び導電層230と接続する第2のプラグ214を形成する。ここで、導電層230の材料は特に限定されるものではないが、導電層230が容量上部電極219の引き出し配線に使用されることを考慮して、導電層230の材料として低抵抗材料、例えばポリシリコン若しくはそれをシリサイド化したもの又はタングステン等を用いることが好ましい。また、導電層230として、強誘電体キャパシタ(容量下部電極215、容量絶縁膜218及び容量上部電極219により構成される容量素子)よりも下側の配線層、例えばビット線に使用される配線層を利用してもよい。或いは、導電層230として、例えば図20に示すように、半導体基板200上に層間絶縁膜を介さずに形成された配線層、例えばメモリセルトランジスタ又は制御トランジスタのゲート電極と同時に形成された配線層を用いてもよい。このとき、該配線層は、素子分離領域201の上に形成されていてもよいし、半導体基板200における素子分離領域201が形成されていない領域の上に形成されていてもよい。
また、第2の実施形態において、第2のプラグ214の上面を酸素バリア性を有する接続パッド216により覆ったが、これに代えて、例えば第2のプラグ214が酸素バリア性を有する材料よりなる場合には、接続パッド216を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、容量上部電極219の接続部219cは、第2のプラグ214の上面の少なくとも一部分を覆うことが好ましい。
また、第2の実施形態において、容量下部電極215同士の間の領域又は容量下部電極215と接続パッド216との間の領域に、絶縁膜217を埋め込んだが、これに代えて、絶縁膜217を形成しなくてもよい。
また、第2の実施形態において、容量上部電極219を形成する前に、開口部218aの壁面にサイドウォールを形成しておくことが好ましい。このようにすると、容量上部電極219となる導電性膜の段差被覆性が向上して、容量上部電極219の接続部219cに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
また、第2の実施形態において、第2の層間絶縁膜220の上に第3のプラグ221と接続するように配線222を形成したが、これに代えて、第2の層間絶縁膜220に第3のプラグ221と接続するように配線222を埋め込んでもよい。
(第3の実施形態)
以下、本発明の第3の実施形態に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
図21(a)、(b)、図22(a)、(b)、図23(a)〜(c)及び図24(a)、(b)は、第3の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。尚、図21(b)は図21(a)におけるXXI−XXI線の断面図であり、図24(b)は図24(a)におけるXXIV−XXIV線の断面図である。
まず、図21(a)及び(b)に示すように、半導体基板300の表面に、STI構造を有する素子分離領域301を形成する。その後、半導体基板300における素子分離領域301により囲まれた領域のうち各メモリセル領域の上に、ゲート絶縁膜302を介して、メモリセルトランジスタを構成するゲート電極303を形成する。その後、ゲート電極303の側面に絶縁性のサイドウォール304を形成すると共に、半導体基板300における各メモリセル領域の表面部に、下層となる低濃度不純物拡散層305及び上層となる高濃度不純物拡散層306を形成する。低濃度不純物拡散層305及び高濃度不純物拡散層306は、メモリセルトランジスタのソース領域又はドレイン領域となる。その後、メモリセルトランジスタが形成されている半導体基板300上に第1の層間絶縁膜307を形成した後、第1の層間絶縁膜307に、高濃度不純物拡散層306(ソース領域となる部分)と接続し且つタングステンよりなる第1のプラグ308を形成する。
次に、第1の層間絶縁膜307の上に全面に亘って、酸素バリア性を有する導電性膜(例えばIr膜又はIrO2 膜等)を全面に成膜した後、該導電性膜をパターン化することによって、図22(a)に示すように、酸素バリア性を有する導電性膜よりなり且つ第1のプラグ308の上面を覆う容量下部電極309を形成する。これにより、メモリセルトランジスタと容量下部電極309とが第1のプラグ308を介して接続される。その後、容量下部電極309同士の間の領域に、絶縁膜310を、その上面と容量下部電極309の上面とが面一になるように埋め込む。
次に、絶縁膜310が形成された第1の層間絶縁膜307の上に全面に亘って、PZT系又はSBT系の材料よりなる強誘電体膜、及びPt又はPtを含む合金よりなる導電性膜を順次成膜した後、該導電性膜及び強誘電体膜を同一のマスクパターン(図示省略)を用いてパターン化することによって、図22(b)に示すように、容量下部電極309の上面を覆う容量絶縁膜311、及び容量絶縁膜311の上面を覆う容量上部電極312を形成する。尚、容量下部電極309、容量絶縁膜311及び容量上部電極312により容量素子が構成されている。
次に、容量素子が形成された第1の層間絶縁膜307の上に全面に亘って、水素バリア性を有する導電性膜、例えばTi膜若しくはTa膜又はTi若しくはTaを含む合金膜を成膜した後、該導電性膜をパターン化することによって、図23(a)に示すように、容量素子を覆う導電性水素バリア膜313を形成する。このとき、導電性水素バリア膜313を容量上部電極312の外側まで延びるように形成する。すなわち、導電性水素バリア膜313は、絶縁膜310における容量上部電極312が形成されていない領域の上側を覆う張り出し部313aを有している。
次に、図23(b)に示すように、導電性水素バリア膜313が形成された第1の層間絶縁膜307の上に第2の層間絶縁膜314を形成する。その後、第2の層間絶縁膜314に、タングステンよりなる第2のプラグ315を、導電性水素バリア膜313の張り出し部313a、つまり導電性水素バリア膜313における容量上部電極312にオーバーラップしていない部分と接続するように形成する。
次に、図23(c)に示すように、第2の層間絶縁膜314の上に、アルミニウム等よりなる配線316を第2のプラグ315と接続するように形成する。これにより、容量上部電極312と配線316とが導電性水素バリア膜313及び第2のプラグ315を介して接続される。その後、図24(a)及び(b)に示すように、配線316を含む第2の層間絶縁膜314の上に第3の層間絶縁膜317を形成した後、第3の層間絶縁膜317に、タングステンよりなる第3のプラグ318を、配線316と接続するように形成する。尚、図24(b)に示すように、第1の層間絶縁膜307、絶縁膜310及び第2の層間絶縁膜314には第4のプラグ319が形成されており、それによって高濃度不純物拡散層306(ドレイン領域となる部分)と配線316とが接続されている。その後、図示は省略しているが、第3の層間絶縁膜317の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
以上に説明したように、第3の実施形態によると、メモリセルトランジスタが形成された半導体基板300上に第1の層間絶縁膜307を形成した後、第1の層間絶縁膜307に、メモリセルトランジスタと接続する第1のプラグ308を形成し、その後、第1の層間絶縁膜307の上に第1のプラグ308と接続する容量下部電極309を形成する。その後、容量下部電極309の上に、強誘電体膜よりなる容量絶縁膜311、及び容量上部電極312を順次形成した後、容量上部電極312の上に導電性水素バリア膜313を形成する。その後、導電性水素バリア膜313を含む第1の層間絶縁膜307の上に第2の層間絶縁膜314を形成した後、第2の層間絶縁膜314に、導電性水素バリア膜313と第2の層間絶縁膜314上の配線316とを接続する第2のプラグ315を形成する。このため、導電性水素バリア膜313及び第2のプラグ315を介して容量上部電極312と配線316とを電気的に接続することができる。従って、容量上部電極312の形成後に、容量上部電極312と配線316とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極312が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極312として強い触媒作用を有するPt膜を用いる場合にも、容量絶縁膜311を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
また、第3の実施形態によると、導電性水素バリア膜313を容量上部電極312の外側まで延びるように形成することによって、導電性水素バリア膜313における容量上部電極312にオーバーラップしていない部分(張り出し部313a)の上に第2のプラグ315を形成する。このため、第2のプラグ315を形成するためのコンタクトホールを第2の層間絶縁膜314に形成するときに、オーバーエッチングに起因して導電性水素バリア膜313が除去されて容量上部電極312が露出する事態を確実に回避することができる。
また、第3の実施形態によると、容量下部電極309、容量絶縁膜311及び容量上部電極312より構成される容量素子の全体を導電性水素バリア膜313によって常に覆っているため、容量素子の耐還元性を向上させることができる。
また、第3の実施形態によると、酸素バリア性を有する容量下部電極309によって第1のプラグ308の上面を覆うため、容量絶縁膜311を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第1のプラグ308が酸化されることを防止できる。
また、第3の実施形態によると、容量下部電極309同士の間の領域に、絶縁膜310を、その上面と容量下部電極309の上面とが面一になるように埋め込む。このため、容量絶縁膜311等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
尚、第3の実施形態において、第1のプラグ308又は第2のプラグ315等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
また、第3の実施形態において、容量下部電極309としては、酸素含有率の少ないTiON膜若しくはTiN膜、又はTiを含む合金膜等を下層膜(密着層として機能する)とし、且つ耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を上層膜とする積層膜を用いることが好ましい。
また、第3の実施形態において、容量下部電極309同士の間に埋め込まれる絶縁膜310としては、SiO2 膜、Si3N4膜、又はSiON膜等を用いることが好ましい。
また、第3の実施形態において、容量絶縁膜311を構成する強誘電体膜の材料としては、PZT系の材料又はSBT系の材料等を用いることが好ましい。
また、第3の実施形態において、容量上部電極312としては、耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜311を構成する強誘電体膜の結晶を十分に成長させることができる。
また、第3の実施形態において、導電性水素バリア膜313としては、Ti膜、Ta膜、TiON膜、TiN膜、TaN膜、TiAlN膜、TiAlON膜、又は、Ti、Ta、TiON、TiN、TaN、TiAlN若しくはTiAlONを含む合金膜を用いることが好ましい。このようにすると、TiやTaの水素を吸蔵する性質を利用して、容量上部電極312まで水素が拡散することを防止し、それによって容量素子の耐還元性を確実に向上させることができる。また、導電性水素バリア膜313の導電性が確実に保たれるので、導電性水素バリア膜313を介して容量上部電極312と第2のプラグ315とを電気的に確実に接続することができる。
また、第3の実施形態において、容量下部電極309同士の間の領域に、絶縁膜310を埋め込んだが、これに代えて、絶縁膜310を形成しなくてもよい。
また、第3の実施形態において、容量絶縁膜311となる強誘電体膜及び容量上部電極312となる導電性膜を同一のマスクパターンを用いてパターン化したが、これに代えて、該導電性膜及び強誘電体膜を互いに異なるマスクパターンを用いてパターン化してもよい。
また、第3の実施形態において、導電性水素バリア膜313を形成する前に、容量上部電極312及び容量絶縁膜311のそれぞれの側面にサイドウォールを形成しておくことが好ましい。このようにすると、導電性水素バリア膜313となる導電性膜の段差被覆性が向上して、導電性水素バリア膜313の張り出し部313aに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
また、第3の実施形態において、導電性水素バリア膜313を容量上部電極312の外側まで延びるように形成することによって、導電性水素バリア膜313の張り出し部313aの上に第2のプラグ315を形成したが、これに代えて、例えば図25に示すように、張り出し部313aを形成せずに、導電性水素バリア膜313における容量上部電極312にオーバーラップしている部分の上に第2のプラグ315を形成してもよい。この場合、第2のプラグ315を形成するためのコンタクトホールを第2の層間絶縁膜314に形成するときに、導電性水素バリア膜313と第2の層間絶縁膜314との間のエッチング選択比が高くなるようなエッチング条件を使用することが好ましい。このようにすると、オーバーエッチングを行なっても導電性水素バリア膜313が除去されることがないので、容量上部電極312が露出する事態を防止できる。
また、第3の実施形態において、第2の層間絶縁膜314の上に第2のプラグ315と接続するように配線316を形成したが、これに代えて、第2の層間絶縁膜314に第2のプラグ315と接続するように配線316を埋め込んでもよい。
(第4の実施形態)
以下、本発明の第4の実施形態に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
図26(a)、(b)、図27(a)、(b)、図28(a)〜(c)及び図29(a)、(b)は、第4の実施形態に係る強誘電体メモリの製造方法の各工程を示す断面図である。尚、図26(b)は図26(a)におけるXXVI−XXVI線の断面図であり、図29(b)は図29(a)におけるXXIX−XXIX線の断面図である。
まず、図26(a)及び(b)に示すように、半導体基板400の表面に、STI構造を有する素子分離領域401を形成する。その後、半導体基板400における素子分離領域401により囲まれた領域のうち各メモリセル領域の上に、第1のゲート絶縁膜402を介して、メモリセルトランジスタを構成する第1のゲート電極403を形成する。その後、第1のゲート電極403の側面に絶縁性の第1のサイドウォール404を形成すると共に、半導体基板400における各メモリセル領域の表面部に、下層となる第1の低濃度不純物拡散層405及び上層となる第1の高濃度不純物拡散層406を形成する。第1の低濃度不純物拡散層405及び第1の高濃度不純物拡散層406は、メモリセルトランジスタのソース領域又はドレイン領域となる。
また、図26(a)に示すように、半導体基板400における非メモリセル領の上に、第2のゲート絶縁膜407を介して、制御トランジスタを構成する第2のゲート電極408を形成する。その後、第2のゲート電極408の側面に絶縁性の第2のサイドウォール409を形成すると共に、半導体基板400における非メモリセル領域の表面部に、下層となる第2の低濃度不純物拡散層410及び上層となる第2の高濃度不純物拡散層411を形成する。第2の低濃度不純物拡散層410及び第2の高濃度不純物拡散層411は、制御トランジスタのソース領域又はドレイン領域となる。
尚、第4の実施形態において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
次に、図26(a)及び(b)に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板400上に第1の層間絶縁膜412を形成する。その後、第1の層間絶縁膜412に、第1の高濃度不純物拡散層406(ソース領域となる部分)と接続し且つタングステンよりなる第1のプラグ413、及び、第2の高濃度不純物拡散層411(ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方)と接続し且つタングステンよりなる第2のプラグ414を形成する。
次に、第1の層間絶縁膜412の上に全面に亘って、酸素バリア性を有する導電性膜(例えばIr膜又はIrO2 膜等)を全面に成膜した後、該導電性膜をパターン化することによって、図27(a)に示すように、酸素バリア性を有する導電性膜よりなり且つ第1のプラグ413の上面を覆う容量下部電極415、及び酸素バリア性を有する導電性膜よりなり且つ第2のプラグ414の上面を覆う接続パッド416を形成する。これにより、メモリセルトランジスタと容量下部電極415とが第1のプラグ413を介して接続される。その後、容量下部電極415同士の間の領域又は容量下部電極415と接続パッド416との間の領域に、絶縁膜417を、その上面と容量下部電極415及び接続パッド416のそれぞれの上面とが面一になるように埋め込む。
次に、絶縁膜417が形成された第1の層間絶縁膜412の上に全面に亘って、PZT系又はSBT系の材料よりなる強誘電体膜、及びPt又はPtを含む合金よりなる導電性膜を順次成膜した後、該導電性膜及び強誘電体膜を同一のマスクパターン(図示省略)を用いてパターン化することによって、図27(b)に示すように、容量下部電極415の上面を覆う容量絶縁膜418、及び容量絶縁膜418の上面を覆う容量上部電極419を形成する。尚、容量下部電極415、容量絶縁膜418及び容量上部電極419により容量素子が構成されている。
次に、容量素子が形成された第1の層間絶縁膜412の上に全面に亘って、水素バリア性を有する導電性膜、例えばTi膜若しくはTa膜又はTi若しくはTaを含む合金膜を成膜した後、該導電性膜をパターン化することによって、図28(a)に示すように、容量素子を覆い且つ容量上部電極419の外側まで延びるように導電性水素バリア膜420を形成する。具体的には、導電性水素バリア膜420は、接続パッド416の上面の少なくとも一部分を覆う張り出し部420aを有しており、該張り出し部420aは、導電性水素バリア膜420となる導電性膜をパターン化するときに形成されている。これにより、導電性水素バリア膜420と第2のプラグ414とが接続パッド416を介して接続されるので、導電性水素バリア膜420と第2の高濃度不純物拡散層411とが第2のプラグ414を介して電気的に接続される。
次に、図28(b)に示すように、導電性水素バリア膜420が形成された第1の層間絶縁膜412の上に第2の層間絶縁膜421を形成する。その後、第1の層間絶縁膜412、絶縁膜417及び第2の層間絶縁膜421に、タングステンよりなる第3のプラグ422を、第2の高濃度不純物拡散層411(ソース領域となる部分及びドレイン領域となる部分のうち第2のプラグ414が接続されていない方)と接続するように形成する。
次に、図28(c)に示すように、第2の層間絶縁膜421の上に、アルミニウム等よりなる配線423を第3のプラグ422と接続するように形成する。これにより、配線423と第2の高濃度不純物拡散層411とが第3のプラグ422を介して接続される。その後、図29(a)及び(b)に示すように、配線423を含む第2の層間絶縁膜421の上に第3の層間絶縁膜424を形成した後、第3の層間絶縁膜424に、タングステンよりなる第4のプラグ425を、配線423と接続するように形成する。尚、図29(b)に示すように、第1の層間絶縁膜412、絶縁膜417及び第2の層間絶縁膜421には第5のプラグ426が形成されており、それによって第1の高濃度不純物拡散層406(ドレイン領域となる部分)と配線423とが接続されている。その後、図示は省略しているが、第3の層間絶縁膜424の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
以上に説明したように、第4の実施形態によると、メモリセルトランジスタ、及び第2の高濃度不純物拡散層411を含む制御トランジスタが形成された半導体基板400上に第1の層間絶縁膜412を形成した後、第1の層間絶縁膜412に、メモリセルトランジスタと接続する第1のプラグ413と、第2の高濃度不純物拡散層411と接続する第2のプラグ414とを形成する。その後、第1の層間絶縁膜412の上に第1のプラグ413と接続する容量下部電極415を形成した後、容量下部電極415の上に、強誘電体膜よりなる容量絶縁膜418、及び容量上部電極419を順次形成し、その後、容量上部電極419の上に、容量上部電極419の外側まで延び且つ第2のプラグ414と電気的に接続する導電性水素バリア膜420を形成する。その後、導電性水素バリア膜420を含む第1の層間絶縁膜412の上に第2の層間絶縁膜421を形成した後、第1の層間絶縁膜412及び第2の層間絶縁膜421に、第2の高濃度不純物拡散層411と第2の層間絶縁膜421上の配線423とを接続する第3のプラグ422を形成する。このため、容量上部電極419の形成前に、具体的には、メモリセルトランジスタと容量下部電極415とを接続する第1のプラグ413の形成と同時に、導電性水素バリア膜420と第2の高濃度不純物拡散層411とを接続する第2のプラグ414を第1の層間絶縁膜412に形成できる。これにより、導電性水素バリア膜420、第2のプラグ414、第2の高濃度不純物拡散層411及び第3のプラグ422を介して容量上部電極419と配線423とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第2のプラグ414及び第2の高濃度不純物拡散層411を用いて、容量上部電極419と配線423とを電気的に接続することができる。従って、容量上部電極419の形成後に、容量上部電極419と配線423とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極419が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極419として強い触媒作用を有するPt膜を用いる場合にも、容量絶縁膜418を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
また、第4の実施形態によると、容量下部電極415、容量絶縁膜418及び容量上部電極419より構成される容量素子の全体を導電性水素バリア膜420によって常に覆っているため、容量素子の耐還元性を向上させることができる。
また、第4の実施形態によると、酸素バリア性を有する容量下部電極415が第1のプラグ413の上面を覆っていると共に、酸素バリア性を有する接続パッド416が第2のプラグ414の上面を覆っている。このため、容量絶縁膜418を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第1のプラグ413及び第2のプラグ414が酸化されることを防止できる。
また、第4の実施形態によると、容量下部電極415の材料として用いられ且つ酸素バリア性を有する導電性膜を第2のプラグ414の上面全体を覆うようにパターン化することによって、容量下部電極415の形成と同時に接続パッド416を形成するため、工程の増加を招くことなく第2のプラグ414の酸化を防止できる。また、導電性水素バリア膜420を接続パッド416と接続するように形成するため、導電性水素バリア膜420と第2のプラグ414とを接続パッド416を介して接続できる。
また、第4の実施形態によると、容量下部電極415同士の間の領域又は容量下部電極415と接続パッド416との間の領域に、絶縁膜417を、その上面と容量下部電極415及び接続パッド416のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜418等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
また、第4の実施形態によると、第2の高濃度不純物拡散層411の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第2のプラグ414と第3のプラグ422とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第2のプラグ414と第3のプラグ422とを接続する導電層として、半導体基板400上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
尚、第4の実施形態において、第1のプラグ413、第2のプラグ414、又は第3のプラグ422等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
また、第4の実施形態において、容量下部電極415としては、酸素含有率の少ないTiON膜若しくはTiN膜、又はTiを含む合金膜等を下層膜(密着層として機能する)とし、且つ耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を上層膜とする積層膜を用いることが好ましい。
また、第4の実施形態において、容量下部電極415同士の間に埋め込まれる絶縁膜417としては、SiO2 膜、Si3N4膜、又はSiON膜等を用いることが好ましい。
また、第4の実施形態において、容量絶縁膜418を構成する強誘電体膜の材料としては、PZT系の材料又はSBT系の材料等を用いることが好ましい。
また、第4の実施形態において、容量上部電極419としては、耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜418を構成する強誘電体膜の結晶を十分に成長させることができる。
また、第4の実施形態において、導電性水素バリア膜420としては、Ti膜、Ta膜、TiON膜、TiN膜、TaN膜、TiAlN膜、TiAlON膜、又は、Ti、Ta、TiON、TiN、TaN、TiAlN若しくはTiAlONを含む合金膜を用いることが好ましい。このようにすると、TiやTaの水素を吸蔵する性質を利用して、容量上部電極419まで水素が拡散することを防止し、それによって容量素子の耐還元性を確実に向上させることができる。また、導電性水素バリア膜420の導電性が確実に保たれるので、導電性水素バリア膜420を介して容量上部電極419と第2のプラグ414とを電気的に確実に接続することができる。
また、第4の実施形態において、半導体基板400上における非メモリセル領域に、第2のゲート電極408等により構成される制御トランジスタ(容量上部電極419つまりメモリセルプレートをON/OFFするドライバーとしての機能を有している)を形成した。すなわち、第4の実施形態においては、制御トランジスタがONになっている場合のみ、容量上部電極419と配線423とは、導電性水素バリア膜420、第2のプラグ414、第2の高濃度不純物拡散層411(つまり制御トランジスタのソース領域又はドレイン領域)及び第3のプラグ422を介して電気的に接続される。それに対して、回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、例えば図30に示すように、半導体基板400上における非メモリセル領域に第2の高濃度不純物拡散層411のみを形成してもよい。この場合、容量上部電極419と配線423とは、導電性水素バリア膜420、第2のプラグ414、第2の高濃度不純物拡散層411及び第3のプラグ422を介して常に電気的に接続される。また、この場合、第2の高濃度不純物拡散層411の表面部をシリサイド化してもよい。
また、第4の実施形態において、第2のプラグ414と第3のプラグ422とを接続する導電層として第2の高濃度不純物拡散層411を用いたが、これに代えて、例えば図31に示すように、第1の層間絶縁膜412の下層膜412aと上層膜412bとの間に形成された導電層430を用いてもよい。図31に示す構造の形成方法(詳しくは第1の実施形態の第2変形例を参照)のうち、本実施形態の方法と大きく異なる点は次の通りである。すなわち、メモリセルトランジスタが形成された半導体基板400上に第1の層間絶縁膜412の下層膜412aを形成した後、非メモリセル領域の下層膜412aの上に導電層430を形成し、その後、第1の層間絶縁膜412の上層膜412bを形成する。その後、第1の層間絶縁膜412に、メモリセルトランジスタと接続する第1のプラグ413、及び導電層430と接続する第2のプラグ414を形成する。ここで、導電層430の材料は特に限定されるものではないが、導電層430が容量上部電極419の引き出し配線に使用されることを考慮して、導電層430の材料として低抵抗材料、例えばポリシリコン若しくはそれをシリサイド化したもの又はタングステン等を用いることが好ましい。また、導電層430として、強誘電体キャパシタ(容量下部電極415、容量絶縁膜418及び容量上部電極419により構成される容量素子)よりも下側の配線層、例えばビット線に使用される配線層を利用してもよい。或いは、導電層430として、例えば図32に示すように、半導体基板400上に層間絶縁膜を介さずに形成された配線層、例えばメモリセルトランジスタ又は制御トランジスタのゲート電極と同時に形成された配線層を用いてもよい。このとき、該配線層は、素子分離領域401の上に形成されていてもよいし、半導体基板400における素子分離領域401が形成されていない領域の上に形成されていてもよい。
また、第4の実施形態において、第2のプラグ414の上面を酸素バリア性を有する接続パッド416により覆ったが、これに代えて、例えば第2のプラグ414が酸素バリア性を有する材料よりなる場合には、接続パッド416を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、導電性水素バリア膜420の張り出し部420aは、第2のプラグ414の上面の少なくとも一部分を覆うことが好ましい。
また、第4の実施形態において、容量下部電極415同士の間の領域又は容量下部電極415と接続パッド416との間の領域に、絶縁膜417を埋め込んだが、これに代えて、絶縁膜417を形成しなくてもよい。
また、第4の実施形態において、容量絶縁膜418となる強誘電体膜及び容量上部電極419となる導電性膜を同一のマスクパターンを用いてパターン化したが、これに代えて、該導電性膜及び強誘電体膜を互いに異なるマスクパターンを用いてパターン化してもよい。
また、第4の実施形態において、導電性水素バリア膜420を形成する前に、容量上部電極419及び容量絶縁膜418のそれぞれの側面にサイドウォールを形成しておくことが好ましい。このようにすると、導電性水素バリア膜420となる導電性膜の段差被覆性が向上して、導電性水素バリア膜420の張り出し部420aに断線が生じる事態を防止できるので、強誘電体メモリの信頼性を向上させることができる。
また、第4の実施形態において、第2の層間絶縁膜421の上に第3のプラグ422と接続するように配線423を形成したが、これに代えて、第2の層間絶縁膜421に第3のプラグ422と接続するように配線423を埋め込んでもよい。
(第4の実施形態の変形例)
以下、本発明の第4の実施形態の変形例に係る強誘電体メモリ及びその製造方法について図面を参照しながら説明する。
図33(a)〜(c)、図34(a)、(b)及び図35(a)、(b)は、第4の実施形態の変形例に係る強誘電体メモリの製造方法の各工程を示す断面図である。
まず、図33(a)に示すように、半導体基板400の表面に、STI構造を有する素子分離領域401を形成する。その後、半導体基板400における素子分離領域401により囲まれた領域のうち各メモリセル領域の表面部に、下層となる第1の低濃度不純物拡散層405及び上層となる第1の高濃度不純物拡散層406を形成する。第1の低濃度不純物拡散層405及び第1の高濃度不純物拡散層406は、メモリセルトランジスタ(ゲート電極等の図示省略)のソース領域又はドレイン領域となる。
また、図33(a)に示すように、半導体基板400における非メモリセル領域の上に、第2のゲート絶縁膜407を介して、制御トランジスタを構成する第2のゲート電極408を形成する。その後、第2のゲート電極408の側面に絶縁性の第2のサイドウォール409を形成すると共に、半導体基板400における非メモリセル領域の表面部に、下層となる第2の低濃度不純物拡散層410及び上層となる第2の高濃度不純物拡散層411を形成する。第2の低濃度不純物拡散層410及び第2の高濃度不純物拡散層411は、制御トランジスタのソース領域又はドレイン領域となる。
尚、第4の実施形態の変形例において、メモリセルトランジスタ及び制御トランジスタのそれぞれを構成するゲート電極等の各要素を要素毎に同時に形成してもよい。
次に、図33(a)に示すように、メモリセルトランジスタ及び制御トランジスタが形成されている半導体基板400上に第1の層間絶縁膜412を形成する。その後、第1の層間絶縁膜412に、第1の高濃度不純物拡散層406(ソース領域となる部分)と接続し且つタングステンよりなる第1のプラグ413、及び、第2の高濃度不純物拡散層411(ソース領域となる部分及びドレイン領域となる部分のうちのいずれか一方)と接続し且つタングステンよりなる第2のプラグ414を形成する。
次に、第1の層間絶縁膜412の上に全面に亘って、酸素バリア性を有する導電性膜(例えばIr膜又はIrO2 膜等)を全面に成膜した後、該導電性膜をパターン化することによって、図33(b)に示すように、酸素バリア性を有する導電性膜よりなり且つ第1のプラグ413の上面を覆う容量下部電極415、及び酸素バリア性を有する導電性膜よりなり且つ第2のプラグ414の上面を覆う接続パッド416を形成する。これにより、メモリセルトランジスタと容量下部電極415とが第1のプラグ413を介して接続される。その後、容量下部電極415同士の間の領域又は容量下部電極415と接続パッド416との間の領域に、絶縁膜417を、その上面と容量下部電極415及び接続パッド416のそれぞれの上面とが面一になるように埋め込む。
次に、絶縁膜417が形成された第1の層間絶縁膜412の上に全面に亘って、PZT系又はSBT系の材料よりなる強誘電体膜、Pt又はPtを含む合金よりなる第1の導電性膜、及び水素バリア性を有する第2の導電性膜(例えばTi膜若しくはTa膜又はTi若しくはTaを含む合金膜)を順次成膜した後、該第2の導電性膜、第1の導電性膜及び強誘電体膜を同一のマスクパターン(図示省略)を用いてパターン化する。これにより、図33(c)に示すように、容量下部電極415の上面を覆う容量絶縁膜418、容量絶縁膜418の上面を覆う容量上部電極419、及び容量上部電極419の上面を覆う導電性水素バリア膜420を形成する。尚、容量下部電極415、容量絶縁膜418及び容量上部電極419により容量素子が構成されている。
次に、導電性水素バリア膜420が形成された第1の層間絶縁膜412の上に全面に亘って、導電性膜(図示省略)を堆積した後、該導電性膜に対してエッチバックを行なうことによって、図34(a)に示すように、導電性水素バリア膜420の側面に導電性の第3のサイドウォール420bを接続パッド416と接続するように形成する。これにより、導電性水素バリア膜420と第2のプラグ414とが第3のサイドウォール420b及び接続パッド416を介して接続される。
次に、図34(b)に示すように、容量素子が形成された第1の層間絶縁膜412の上に第2の層間絶縁膜421を形成する。その後、第1の層間絶縁膜412、絶縁膜417及び第2の層間絶縁膜421に、タングステンよりなる第3のプラグ422を、第2の高濃度不純物拡散層411(ソース領域となる部分及びドレイン領域となる部分のうち第2のプラグ414が接続されていない方)と接続するように形成する。
次に、図35(a)に示すように、第2の層間絶縁膜421の上に、アルミニウム等よりなる配線423を第3のプラグ422と接続するように形成する。これにより、配線423と第2の高濃度不純物拡散層411とが第3のプラグ422を介して接続される。その後、図35(b)に示すように、配線423を含む第2の層間絶縁膜421の上に第3の層間絶縁膜424を形成した後、第3の層間絶縁膜424に、タングステンよりなる第4のプラグ425を、配線423と接続するように形成する。その後、図示は省略しているが、第3の層間絶縁膜424の上に、さらに上層の層間絶縁膜、配線又は表面保護膜等を形成することによって、強誘電体メモリを完成させる。
以上に説明したように、第4の実施形態の変形例によると、メモリセルトランジスタ、及び第2の高濃度不純物拡散層411を含む制御トランジスタが形成された半導体基板400上に第1の層間絶縁膜412を形成した後、第1の層間絶縁膜412に、メモリセルトランジスタと接続する第1のプラグ413、及び第2の高濃度不純物拡散層411と接続する第2のプラグ414を形成する。その後、第1の層間絶縁膜412の上に第1のプラグ413と接続する容量下部電極415を形成した後、容量絶縁膜418となる強誘電体膜、容量上部電極419となる第1の導電性膜、及び導電性水素バリア膜420となる第2の導電性膜を同一のマスクパターンを用いてパターン化する。これによって、容量下部電極415の上面を覆う容量絶縁膜418、容量絶縁膜418の上面を覆う容量上部電極419、及び容量上部電極419の上面を覆う導電性水素バリア膜420を形成する。その後、導電性水素バリア膜420の側面に導電性の第3のサイドウォール420bを第2のプラグ414と電気的に接続するように形成する。その後、導電性水素バリア膜420を含む第1の層間絶縁膜412の上に第2の層間絶縁膜421を形成した後、第1の層間絶縁膜412及び第2の層間絶縁膜421に、第2の高濃度不純物拡散層411と第2の層間絶縁膜421上の配線423とを接続する第3のプラグ422を形成する。このため、容量上部電極419の形成前に、具体的には、メモリセルトランジスタと容量下部電極415とを接続する第1のプラグ413の形成と同時に、第3のサイドウォール420bを介して導電性水素バリア膜420と第2の高濃度不純物拡散層411とを接続する第2のプラグ414を第1の層間絶縁膜412に形成できる。これにより、導電性水素バリア膜420、第2のプラグ414、第2の高濃度不純物拡散層411及び第3のプラグ422を介して容量上部電極419と配線423とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第2のプラグ414及び第2の高濃度不純物拡散層411を用いて、容量上部電極419と配線423とを電気的に接続することができる。従って、容量上部電極419の形成後に、容量上部電極419と配線423とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、容量上部電極419が露出して水素雰囲気又は還元性雰囲気にさらされる事態を回避できる。その結果、容量上部電極419として強い触媒作用を有するPt膜を用いる場合にも、容量絶縁膜418を構成する強誘電体膜の特性の劣化を防止して、強誘電体メモリの信頼性を向上させることができる。
また、第4の実施形態の変形例によると、容量下部電極415、容量絶縁膜418及び容量上部電極419より構成される容量素子を導電性水素バリア膜420によって常に覆っているため、容量素子の耐還元性を向上させることができる。
また、第4の実施形態の変形例によると、酸素バリア性を有する容量下部電極415が第1のプラグ413の上面を覆っていると共に、酸素バリア性を有する接続パッド416が第2のプラグ414の上面を覆っている。このため、容量絶縁膜418を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第1のプラグ413及び第2のプラグ414が酸化されることを防止できる。
また、第4の実施形態の変形例によると、容量下部電極415の材料として用いられ且つ酸素バリア性を有する導電性膜を第2のプラグ414の上面全体を覆うようにパターン化することによって、容量下部電極415の形成と同時に接続パッド416を形成するため、工程の増加を招くことなく第2のプラグ414の酸化を防止できる。また、導電性水素バリア膜420の側面に導電性の第3のサイドウォール420bを接続パッド416と接続するように形成するため、導電性水素バリア膜420と第2のプラグ414とを第3のサイドウォール420b及び接続パッド416を介して接続できる。
また、第4の実施形態の変形例によると、容量絶縁膜418となる絶縁性膜及び容量上部電極419となる第1の導電性膜をパターン化するために用いられたマスクパターンを用いて、導電性水素バリア膜420となる第2の導電性膜をパターン化するため、製造工程で用いられるマスクパターンの数を低減できる。
また、第4の実施形態の変形例によると、容量下部電極415同士の間の領域又は容量下部電極415と接続パッド416との間の領域に、絶縁膜417を、その上面と容量下部電極415及び接続パッド416のそれぞれの上面とが面一になるように埋め込む。このため、容量絶縁膜418等の堆積工程を平坦な下地上で行なえるので、容量素子の信頼性つまり強誘電体メモリの信頼性を向上させることができる。
また、第4の実施形態の変形例によると、第2の高濃度不純物拡散層411の表面部をシリサイド化してシリサイド層を形成しておき、該シリサイド層を、第2のプラグ414と第3のプラグ422とを接続する導電層として用いた場合、次のような効果が得られる。すなわち、第2のプラグ414と第3のプラグ422とを接続する導電層として、半導体基板400上に形成されたポリシリコン層等を用いる場合と比べて、該導電層を低抵抗化できる。
尚、第4の実施形態の変形例において、第3のサイドウォール420bは水素バリア性を有することが好ましい。このようにすると、容量下部電極415、容量絶縁膜418及び容量上部電極419より構成される容量素子の全体を水素バリア膜によって確実に覆うことができるので、容量素子の耐還元性を向上させることができる。また、第3のサイドウォール420bの材料として、導電性水素バリア膜420と同一の材料を用いる場合には、導電性水素バリア膜420となる第2の導電性膜を厚く堆積することが好ましい。
また、第4の実施形態の変形例において、第1のプラグ413、第2のプラグ414、又は第3のプラグ422等の材料として、タングステンを用いたが、これに代えて、ポリシリコン等を用いてもよい。
また、第4の実施形態の変形例において、容量下部電極415としては、酸素含有率の少ないTiON膜若しくはTiN膜、又はTiを含む合金膜等を下層膜(密着層として機能する)とし、且つ耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を上層膜とする積層膜を用いることが好ましい。
また、第4の実施形態の変形例において、容量下部電極415同士の間に埋め込まれる絶縁膜417としては、SiO2 膜、Si3N4膜、又はSiON膜等を用いることが好ましい。
また、第4の実施形態の変形例において、容量絶縁膜418を構成する強誘電体膜の材料としては、PZT系の材料又はSBT系の材料等を用いることが好ましい。
また、第4の実施形態の変形例において、容量上部電極419としては、耐酸化性の強いPt膜若しくはPtを含む合金膜、酸化物が酸素バリア性及び導電性を有するRu膜若しくはIr膜、又はRuO2 膜若しくはIrO2 膜等を少なくとも一部分に用いることが好ましい。このようにすると、容量絶縁膜418を構成する強誘電体膜の結晶を十分に成長させることができる。
また、第4の実施形態の変形例において、導電性水素バリア膜420としては、Ti膜、Ta膜、TiON膜、TiN膜、TaN膜、TiAlN膜、TiAlON膜、又は、Ti、Ta、TiON、TiN、TaN、TiAlN若しくはTiAlONを含む合金膜を用いることが好ましい。このようにすると、TiやTaの水素を吸蔵する性質を利用して、容量上部電極419まで水素が拡散することを防止し、それによって容量素子の耐還元性を確実に向上させることができる。また、導電性水素バリア膜420の導電性が確実に保たれるので、導電性水素バリア膜420を介して容量上部電極419と第2のプラグ414とを電気的に確実に接続することができる。
また、第4の実施形態の変形例において、半導体基板400上における非メモリセル領域に、第2のゲート電極408等により構成される制御トランジスタを形成したが、回路構成上、制御トランジスタを必要としない強誘電体メモリにおいては、半導体基板400上における非メモリセル領域に第2の高濃度不純物拡散層411のみを形成してもよい。この場合、第2の高濃度不純物拡散層411の表面部をシリサイド化してもよい。
また、第4の実施形態の変形例において、第2のプラグ414の上面を酸素バリア性を有する接続パッド416により覆ったが、これに代えて、例えば第2のプラグ414が酸素バリア性を有する材料よりなる場合には、接続パッド416を形成しなくてもよい。このようにすると、強誘電体メモリの集積度を向上させることができる。また、このとき、第3のサイドウォール420bは、第2のプラグ414の上面の少なくとも一部分を覆うことが好ましい。
また、第4の実施形態の変形例において、容量下部電極415同士の間の領域又は容量下部電極415と接続パッド416との間の領域に、絶縁膜417を埋め込んだが、これに代えて、絶縁膜417を形成しなくてもよい。
また、第4の実施形態の変形例において、容量絶縁膜418となる強誘電体膜、容量上部電極419となる第1の導電性膜、及び導電性水素バリア膜420となる第2の導電性膜を同一のマスクパターンを用いてパターン化したが、これに代えて、各導電性膜及び強誘電体膜を互いに異なるマスクパターンを用いてパターン化してもよい。
また、第4の実施形態の変形例において、容量絶縁膜418を、容量下部電極415の上面を覆い且つ接続パッド416とは接触しないように形成したが、これに代えて、容量絶縁膜418を、その端部が接続パッド416の上に位置するように形成してもよい。このようにすると、容量絶縁膜418となる絶縁性膜に対して大きなエッチング選択比を有する導電性膜を接続パッド416の材料として用いると共に、該接続パッド416をエッチングストッパーとして前記の絶縁性膜をパターン化することによって、オーバーエッチングに起因する段差形成を防止しながら容量絶縁膜418を形成できる。
また、第4の実施形態の変形例において、第2の層間絶縁膜421の上に第3のプラグ422と接続するように配線423を形成したが、これに代えて、第2の層間絶縁膜421に第3のプラグ422と接続するように配線423を埋め込んでもよい。