JPH0760899B2 - ポリシリコン・ゲートｆｅｔの形成方法 - Google Patents

ポリシリコン・ゲートｆｅｔの形成方法

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JPH0760899B2 JP63137585A JP13758588A JPH0760899B2 JP H0760899 B2 JPH0760899 B2 JP H0760899B2 JP 63137585 A JP63137585 A JP 63137585A JP 13758588 A JP13758588 A JP 13758588A JP H0760899 B2 JPH0760899 B2 JP H0760899B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、電界効果トランジスタ（FET）デバイスのソ
ース電極、ゲート電極、ドレイン電極の面積抵抗率を減
少させることに関する。
B.従来の技術 高密度半導体メモリ・デバイスを製造する際には、多数
の記憶セルをただ１本の導線に沿って結合する。この導
線（すなわち、ワード線）は、通常、ある記憶セルを構
成するデバイスのうち少なくとも１個のデバイスの制御
電極を形成する。たとえば、記憶コンデンサと結合され
ているトランジスタを含むいわゆるワンデバイス式動的
ランダム・アクセス記憶セルでは、ワード線はトランジ
スタのゲート電極を形成する。
当技術では、アルミニウムなどの低抵抗導体を用いてワ
ード線の面積抵抗率を減少させることが知られている。
1970年代の初期ないし半ばから、これら材料が当産業界
に広く受け入れられてきた。しかし、自己整合式FET
（ゲート電極によって部分的に画定される基板の領域中
にソースおよびドレイン不純物領域が注入されている）
が開発されて、ポリシリコンなどの耐熱性導体の採用が
必要となった。
面積抵抗率を減少させるもう一つの方法は、ポリシリコ
ン・ゲートの上面（すなわち「ストラップ」）に耐火金
属ケイ化物を形成させるものである。通常、米国特許第
4593454号明細書（1986年６月10日付けでボードラン（B
audrant）等に授与）に示すように、FETデバイスのゲー
ト電極とソース／ドレイン拡散領域上に同時にケイ化物
層が形成される。より詳しく言うと、基板上にポリシリ
コン・ゲート電極を画定した後、イオンを注入してソー
ス／ドレイン領域を画定する。その後、酸化物を付着し
てエッチングし、ポリシリコン・ゲートの側壁を酸化物
で覆う。次いで、耐火金属（上記特許ではタンタルを使
用）を基板に付着させ、加熱サイクルを実行してタンタ
ルの露出シリコン上に付着した部分にケイ化タンタルを
形成させる。酸化物をポリシリコン・ゲート電極の側壁
に付着させると、ゲート電極の上面に形成したケイ化物
がソース／ドレイン領域に形成されたケイ化物に接続さ
れるのが防止されることに留意されたい。
ボードラン（Baudrant）等の特許明細書に例示されるよ
うな、一般的なゲートおよびソース／ドレインの同時ケ
イ化物形成プロセスには、いくつかの欠点がある。半導
体業界での最近の傾向は、ソース／ドレイン拡散領域の
深さを0.5ミクロン以下まで減少させることである。こ
のいわゆる「浅い接合部」は、FETのチャンネル長さが
１ミクロンのバリア以下に減少しているので、突抜け欠
陥に対する抵抗力が増す。耐火金属を浅い接合部の上に
付着させてその上にケイ化物を形成させる場合、ケイ化
物反応中に消費される接合部のシリコンの量がこの浅い
接合部領域の特性を大幅に低下させることがある。従来
技術では、耐火金属の付着に先立って浅い接合部の表面
に余計にシリコンを取り組むことによってこの問題に対
処している。たとえば、IBMテクニカル・ディスクロー
ジャ・ブルテン（IBM Technical Disclosure Bulleti
n）、第20巻、第９号、1979年２月、3480〜3482頁に所
載の「非常に浅い接合部構造用の制御されたオーム接点
およびプレーナ化（Controlled Ohmic Cotact and Plan
arization For Very Shallow Junction）」と題するリ
ーズ（Reith）等の論文に示されているように、ケイ化
物形成後の浅い接合部の保全性を維持するために、注入
後にエピタキシャル・シリコンを成長させる。このプロ
セスは、取捨選択を迫る。選択的エピタキシャル成長に
よりソース／ドレイン領域のシリコン消費量を減らす
と、このプロセスにつきものの高温によってソース／ド
レイン・ドーパントが基板内にさらに叩き込まれ、した
がって所期の浅い接合部の特性が低下する。
米国特許明細書第4587718号（1986年５月13日付けでハ
ーケン（Haken）等に授与）では、ソース／ドレインケ
イ化物に先立ってゲート電極ケイ化物が形成される。窒
化物マスクを使って、デバイスの範囲を完全に覆う酸化
物の上面にポリシリコン・ゲートを画定する。次いで、
窒化物／ポリシリコン・スタックを注入マスクとして用
いて、この酸化物層中への注入により、ソース／ドレイ
ン拡散領域を形成する。それから、窒化物マスクを除去
して、耐火金属層を基板上に付着させる。ソース／ドレ
イン領域は酸化シリコン層で覆われているので、耐火金
属層（この場合はタンタル）が露出したポリシリコン・
ゲートと反応しても、このソース／ドレイン層の上のケ
イ化物が形成されない。ゲート電極ケイ化物形成プロセ
スの完了後、ソース／ドレイン拡散領域の上の酸化物層
を除去して、チタンの第２層を基板に付着させる。続く
ソース／ドレイン・ケイ化物反応の間に、前に形成した
ケイ化チタン・ゲート電極はその厚みを増す。こうし
て、ゲート電極上に厚いケイ化チタン層が形成され、ソ
ース／ドレイン領域の上に薄いケイ化チタン層が形成さ
れる。
また、米国特許明細書第4453306号（1984年６月12日付
けでリンチ（Lynch）等に授与）をも参照のこと。ゲー
ト電極ケイ化物の形成後、電極の上面を酸化物で被覆す
る。続いて、ポリシリコンをデバイスに付着させ、ソー
ス／ドレイン領域の上にだけかぶさるようにパターン付
けする。次いで、コバルトをデバイスに付着させ、焼成
してソース／ドレイン領域上にケイ化コバルト電極を形
成させる。ケイ化物ゲート電極の上面の酸化物により、
その上にケイ化物がさらに形成されることが防止され
る。
本発明者等は、ゲート電極の面積抵抗率を耐火金属ケイ
化物で得られる値以下に減少させる様々の方法を研究し
た。ケイ化タングステンは、約50μΩ・cmの抵抗率を示
す。また、タングステン層は約10μΩ・cmの抵抗率を有
し、アルミニウム層は３μΩ・cm程度の抵抗率を有す
る。したがって、本発明者等は、ケイ化物ゲート形成ス
テップの代りにタングステンまたはアルミニウムの付着
を行なうことにより、リンチ（Lynch）等と同様の手法
を修正することを考えた。だが、この修正は所期の結果
を与えなかった。タングステンをポリシリコン層の上面
に付着させた場合、これらの層は、後の注入ドライブ・
インおよびソース／ドレインケイ化物形成ステップ中に
反応して、ケイ化物を生じる。このため、ケイ化タング
ステンの形成により（純粋なタングステンに比べて）ゲ
ート電極の面積抵抗率が大幅に増加する。同様に、アル
ミニウム層（またはアルミニウム／シリコンなどのアル
ミニウム合金）の物理的／電気的性質は、こうした高い
処理温度にされされると大幅に低下する。
ゲート電極上に耐火金属ケイ化物を形成することにより
もう一つの潜在的問題が出てくる。CMOS回路には、いわ
ゆる「２重仕事関数」式ゲート電極を利用するものがあ
る。この技術では、ｐチャンネル・デバイスの特性を向
上させるために、ｎチャンネル・デバイスおよびｐチャ
ンネル・デバイス用のポリシリコン・ゲートを、それぞ
れＰ型およびＮ型のドーパントでドープする。後でケイ
化物を形成させるため、これらの異なる方式でドープし
たポリシリコン・ゲート電極を耐火金属層で覆う場合に
は、ポリシリコン・ドーパントが（耐火金属ケイ化物中
でのドーパントの拡散性が高いため）互いに混合して上
記の２重仕事関数の利点を破壊することがある。
したがって、当業界では、面積抵抗率の低い金属ストラ
ップ付きポリシリコン・ゲート電極ならびにケイ化物ソ
ース／ドレイン電極を有するFETデバイスを提供する必
要が生じている。
C.発明が解決しようとする問題点 本発明の目的は、面積抵抗率ができるだけ低いFETデバ
イス用の金属ストラップ付きポリシリコン・ゲート電極
を提供することにある。
本発明のもう一つの目的は、FETデバイスのソース／ド
レイン領域用の、面積抵抗率が低いケイ化物電極を提供
することにある。
本発明のもう一つの目的は、上面が平面状で面積抵抗率
が低いFETテバイスを提供することにある。
本発明のさらに別の目的は、FETデバイス用のできるだ
け浅いソース／ドレイン領域を提供し、同時にソース／
ドレイン領域用の面積抵抗率が低いケイ化物電極を提供
することにある。
本発明のさらに別の目的は、２重仕事関数ドーパントの
相互混合を起こさずに、FETのゲート電極の面積抵抗率
を最小にすることにある。
D.問題点を解決するための手段 本発明の上記およびその他の目的は、面積抵抗率の低い
金属ストラップ付きポリシリコン・ゲートFETを作成す
る方法によって実現される。半導体基板の露出面上にゲ
ート・スタックを画定する。ゲート・スタックは、パタ
ーン付けされたポリシリコン層上に配置されたゲート・
マスクを含んでいる。ゲート・スタックを注入および電
極形成用の補助マスクとして用いて、第１および第２の
ケイ化物電極が上に配置された第１および第２の浅い拡
散領域を形成させる。こうして、基板上に絶縁層を付着
させる。絶縁層の厚さは、上記ゲート・スタックの厚さ
にほぼ等しい。上記ゲート・マスクの上面が露出するよ
うに、絶縁層を平坦化しゲート・マスクを除去して、絶
縁層内にポリシリコン層を露出させる開口部を画定す
る。Ｎ型およびＰ型のドーパンを露出ポリシリコンの特
定の領域に導入して、２重仕事関数ゲートを画定し、面
積抵抗率の低い導電性材料を基板に付着させて、上記絶
縁体層中の開口部を少なくとも部分的に充填して、平坦
化した絶縁体層と相対的に同一平面内にある上記FETの
ゲート電極を形成させる。
E.実施例 第１図に示すように、基板１上にポリシリコンの層30と
窒化シリコンの層40を形成させる。基板１は、P+型の＜
100＞単結晶シリコン・ウェハであり、その中に分離領
域10が形成されている。実際には、P+基板上に薄いP-型
エピタキシャル層を成長させ、エピタキシャル層の特定
の部分中にＮ型ウェルを形成させる。エピタキシャル層
とＮ型ウェルは、図が簡単になるように、示していな
い。分離領域10は、通常の半埋設式酸化物（Ｓ−ROX）
分離構造にしてよい。ただし、本発明は、分離領域の幅
を厳密に制御しなければならない高密度技術と一緒に利
用されるものと企図されている。さらに、後でより詳し
く論じる理由から、本発明では、基板の上面と分離領域
の上面との間に比較的高度の平面性を保つことが重要で
ある。したがって、基板内に完全に埋設された分離構造
を利用するのが好ましい。このような構造の一例は、IE
DM技術論文ダイジェスト集（IEDM Digest of Technical
Papers）1981年、384頁所載の「VLSI用の新しいバーズ
・ビークなし分離（A New Bird′s Beak Free Isolatio
n for VLSI）」と題するクロサワ等の論文中に示されて
いる。この開示を引用により本明細書に組み込む。
次に、分離領域10の形成後、ドーパントを基板内へ単に
注入することにより、拡散領域15を形成させる。拡散領
域15は、Ｎ型ドーパントを注入または拡散することによ
って形成される。領域15の目的は、あとで形成されるFE
Tデバイスのしきい電圧を制御することである。
拡散領域15を設けた後、基板の露出面上に誘電体層20を
形成させる。通常、誘電体層20は、厚さ100オングスト
ロームの酸化シリコン層である。実際には、適当な誘電
特性を有するその他の構造体（たとえば、酸窒化シリコ
ン層、窒化シリコン層、または複数の窒化シリコンと酸
化シリコンの層）を使用することもできる。次いで、通
常の技法を用いて誘電体層20上に厚さ2000オングストロ
ームのＰ型多結晶シリコン30を付着させ、やはり通常の
技法を用いてポリシリコン層30上に厚さ2500オングスト
ロームの化学的気相成長による窒化シリコン40の層を形
成させる。
第２図で、感光性ポリマ（たとえば、ノボラックをベー
スとするフォトレジスト）を窒化シリコン層40上に被覆
し、露光し現象してほぼ垂直な側壁を有するフォトマス
ク50を画定する。次に窒化シリコン層40およびポリシリ
コン層30の露出部分を続けて指向性モードでエッチング
して、窒化シリコン部分40Aとポリシリコン部分30Aを含
むゲート・スタック100を画定する。実際には、窒化シ
リコン層はCF4/O2プラズマにさらすことによりパターン
付けでき、ポリシリコン層はHCl/Cl2気体プラスマにさ
らすことによりパターン付けできる。
工程のこの時点で、窒化シリコン部分40Aがポリシリコ
ン・ゲート電極30Aの上でマスキング構造体を画定して
いることに留意されたい。
第３図で、フォトマスク50の除去後、ポリシリコン部分
30Aの露出側面上に側壁スペーサ60を形成させる。側壁
スペーサ60は、１つまたは２つの方法を用いて形成でき
る。第１の方法は、単にポリシリコン部分30Aの露出表
面を酸化させるものである。上にある窒化シリコン・マ
スキング構造体40Aが、このステップ中ポリシリコン部
分30Aの上面が酸化されるのを防止していることに留意
されたい。好ましい方法は、構造体全体の上に酸化物層
を付着させ、指向性エッチングを施して、基板の水平表
面から付着した層を除去する方法である。この除去ステ
ップ中に、下にある酸化物層20の露出部分も除去してゲ
ート誘電体20Aを画定する。
側壁スペーサ60の形成後、ソース領域70およびドレイン
領域80を形成させ、その上にそれぞれケイ化物電極70
A、80Aを形成させる。拡散領域およびケイ化物電極は、
いくつかの技法のうちの１つを使って形成させることが
できる。１つの技法は、単にゲート・スタック100を注
入マスクとして使ってドーパント・イオンを注入して拡
散領域を画定し、基板の上にコバルトやチタンなどの耐
火金属を付着させ、構造体を焼成して接合部領域の上に
CoSi2またはTiSi2を形成させるものである。窒化シリコ
ン40Aおよび側壁60は耐火金属がポリシリコン30と結合
してゲート・ケイ化物を形成するのを防止していること
に留意されたい。第１の代案は、まず露出したシリコン
領域の上にエピタキシャル・シリコンを成長させてケイ
化物反応中に消費されるシリコンの量を減少させ、次い
で上記の注入、耐火金属付着、アニールの各ステップを
実行するものである。この第１の代案は、浅い接合部が
必要なときに採用される。第２の代案は、耐火金属（た
とえば、コバルト）を付着させ、基板を熱処理して（シ
リコン・リッチなケイ化物の形成には不充分な温度また
は時間でアニールを行なうことにより）金属リッチなケ
イ化物を形成させ、金属リッチなケイ化物を除去せずに
耐火金属を除去し、金属リッチなケイ化物中にイオンを
注入し、基板をアニールしてドーパントを金属リッチな
ケイ化物中から叩き出して浅いソース／ドレイン接合部
領域を画定し、同時に金属リッチなケイ化物をシリコン
・リッチなケイ化物に変換する。この第２の代案は、選
択的エピタキシャル・シリコンの成長を必要とせず、浅
い接合部と両立する点で、より好ましい。どちらの方法
を選んでも、鍵となる要因は、ポリシリコン・ゲートの
上面にマスキング構造が存在する状態で工程を実行する
ことである。すなわち、通常800℃〜1000℃の範囲の温
度で行なわれるケイ化物形成ステップとドーパント拡散
ステップを、FETのゲート電極が完全に形成される前に
実行する。
第４図に示すように、次に、好ましくは二酸化シリコン
の厚い共形層90で基板を被覆する。付着する共形層90の
厚さは、ゲート・スタック100の厚さ（すなわち、約450
0オングストローム）ほぼ等しいが、これよりもやや薄
くするのが好ましい。この厚さの差は、ウェハ表面上で
の表面形状のばらつきを補償するのに必要である。たと
えば、分離領域10は基板１の上面と相対的に同一平面上
にくる表面を有するように構成されているものの、実際
には、分離領域10の表面が基板１の表面より上に延びる
ことがある。さらに、共形層90の部分90Aがゲート・ス
タック100の上面より上に延びていることに留意された
い。共形層90とゲート・スタック100の厚さの差は、後
述するように研磨によって部分90Aを除去する際に、特
に重要である。
第５図に示すように、次に、共形層90の表面をプレーナ
化すなわち平坦化して、ゲート・スタック100の上面よ
り上に延びる部分90Aを除去する。共形層90をプレーナ
化する好ましい方法は、ウェハを研磨スラリの存在下で
機械的研磨処理にかけることである。さらに具体的に言
うと、カボット（Cabot）社から「カボット（Cabot）SC
O1」の商品名で市販されているスラリを、６〜8psiの圧
力に保持されたSuba IV有孔研磨パッドを備えたストラ
スボー（Strasbaugh）ウェハ研磨具に供給する。この処
理を約４分間行なうと、部分90Aを除去しバルク膜90を
プレーナ化するのに充分であることが判明している。す
なわち、共形層90の部分90Aを除去した後、研磨パッド
が残りの共形層の上面に接触する。研磨パッドがバルク
共形層の表面に接触するとき、研磨パットの受ける摩擦
力が大幅に増大することが判明している。研磨パッドの
受ける力を監視して、研磨処理をこの時点で停止し、あ
るいはその後離散量の時間だけ継続することができる。
したがって、第５図に示すように、窒化シリコン・マス
キング構造体の上面は共形層90の残りの部分とほぼ同一
平面上にあり、その部分によって露出されている。もう
一つのプレーナ化の方法は、共形酸化物層90の表面をフ
ォトレジスト層で被覆し、基板をエッチャントにさらし
て、フォトレジストおよび下にある酸化物をほぼ同じ速
度で除去させることから成る。フォトレジストは非共形
層なので、その平面上状の上面が単に酸化物層中で複製
される。
次に、第６図に示すように、窒化シリコン・マスキング
構造体を除去して下にあるポリシリコン・ゲート30Aの
部分を露出させる。実際には、温度165℃にさらすこと
により、H3PO4溶媒に二酸化シリコンまたはポリシリコ
ンをあまり侵食せずに、窒化シリコンを除去することが
できる。
窒化シリコン・マスクの除去後、Ｎチャンネル・デバイ
スの上にブロック・マスクを付着させ、露出したバイア
内部の露出したポリシリコンにＰ型不純物を注入する。
次いで、第２のブロック・マスク（第１のブロック・マ
スクの相補形）を画定し、露出したポリシリコンにＮ型
ドーバントを注入する。したがって、ポリシリコンをパ
ターン付けした後、窒化シリコン・マスクを除去してか
ら、２重仕事関数注入を実行する。ポリシリコンのパタ
ーン付けより前に注入を行なう場合には、得られるＮお
よびＰドープ・ポリシリコン領域が後で異なる速度でエ
ッチングされてしまう。パターン付けの後に注入を行な
う場合は、窒化シリコン・マスクを貫通するのに必要な
注入エネルギーが高いため、他の構造体に望ましくない
ドーピングが施されることがある。
最後に、金属30Bを（必要に応じて）付着させ画定し
て、FETゲート電極をストラップ化させる。選択性タン
グステンの金属層30Bを形成するのが好ましい。VLSI用
のタングステンその他の耐火金属II（Tungsten and Oth
er Refractory Metals for VLSI II）、（会議要旨集、
1986年11月12〜14日）、147〜155ページ所載の「バリア
ン／トレックス式冷壁化学的気相成長反応器中での選択
的タングステン付着（Selective Tungsten Deposition
in a Varian/Torrex Cold Wall CVD Reactor）」と題す
る、フォスター（Foster）等の論文中に論じられている
条件下で、タングステンをシリコン上でだけ成長するよ
うに化学的気相成長させることができる。この開示を引
用により本明細書に組み込む。すなわち、予め窒化物マ
スク40Aによって画定された空隙を埋めるように、タン
グステンを成長させることができる。このような処理で
は、付着させた金属をエッチングして除去する必要はな
い。１つの代案は、まず（チタン／タングステンまたは
窒化チタンなどの）薄い障壁層を付着させ、次いでアル
ミニウムなどの金属を付着させる方法である。障壁層
は、アルミニウムが下にあるポリシリコン部分30Aに食
い込むのを防止する。その後、Ti/W層およびアルミニウ
ム層の共形層90の上にある部分を、通常のフォトレジス
ト・プレーナ化およびエッチバック技法により除去する
ことができる。
F.発明の効果 したがって、本発明の方法は、面積抵抗率が低いゲート
電極ならびにケイ化物のソース電極とドレイン電極を備
えたFETデバイスをもたらす。本発明の方法により、ソ
ース／ドレイン・ドーパンと拡散ステップおよびケイ化
物形成ステップに関連した熱処理ステップを実行してか
ら初めて、タングステン・ポリシリコン複合ゲート電極
のタングステン成分が導入される。したがって、タング
ステンは（通常、温度約600℃でシリコンとの間でケイ
化物を形成するが）、下にあるポリシリコンと反応して
ケイ化物を生じることがなく、このため、複合ゲート電
極の面積抵抗率が大幅に減少する。
本発明のもう一つの利点は、最終構造が、最終ゲート電
極と周囲の共形酸化物層の間で平面状になっていること
である。したがって、形成したデバイス上に後で不動態
化酸化物層を付着させるとき、平面状の上面を形成する
のに不動態化層をリフローさせる必要はない。通常、こ
のリフロー・ステップは温度800〜1000℃で行なう。し
たがって、本発明によれば従来のデバイス製造工程で通
常行なわれる後の熱処理工程が不要となるため、ケイ化
物ゲート生成の危険がさらに減少し、また、複数レベル
の金属を用いる構造に適したFETデバイスがもたらされ
た。
本発明のもう一つの利点は、ポリシリコンの上面にある
金属が２重仕事関数ポリシリコン・ドーパントの相互混
合を起こさせないことである。したがって、本発明によ
り、２重仕事関数のCMOSポリシリコン・ゲート技術と両
立する、面積抵抗率が低いゲート電極がもたらされる。
【図面の簡単な説明】
第１図ないし第６図は、本発明の一連の工程を施される
半導体基板の断面図である。 １……基板、10……絶縁層、15……拡散領域、20……誘
電体層、30……ポリシリコン、40……ケイ化シリコン、
50……フォトマスク、60……側壁スペーサ、70……ソー
ス領域、70A、80A……ケイ化物電極、80……ドレイン領
域、90……共形層、100……ゲート・スタック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジエローム・ブレツト・ラスキイ アメリカ合衆国ヴアーモント州エセツク ス・ジヤンクシヨン、マリイ・ロード11番 地 (56)参考文献 特開 昭62−104078（ＪＰ，Ａ) 特開 昭61−284963（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】（ａ）パターン化されたポリシリコン層、
    該ポリシリコン層の上のゲート・マスク及び上記ポリシ
    リコン層の下の絶縁層を有するゲート・スタックを半導
    体基板上に形成する工程と、 （ｂ）上記ゲート・スタックに自己整合したソース領
    域、ドレイン領域及びこれらの領域に対するケイ化物電
    極を形成する工程と、 （ｃ）上記ゲート・スタックの厚さにほぼ等しい厚さを
    有する絶縁層を上記基板上に付着する工程と、 （ｄ）上記ゲート・マスクの上面を露出するように上記
    絶縁層を平坦化する工程と、 （ｅ）上記ゲート・マスクを除去して、上記絶縁物層で
    規定されそして上記ポリシリコン層を露出させる開孔を
    形成する工程と、 （ｆ）上記絶縁物層の上面の高さまで、上記開孔内の露
    出された上記ポリシリコン層上に低抵抗導電材を付着し
    てゲート電極を形成する工程と、 を含むポリシリコン・ゲートFETの形成方法。
  2. 【請求項２】上記工程（ａ）の前に、上記ゲート・スタ
    ックから離れた位置に、該ゲート・スタックと共に上記
    ソース領域及び上記ドレイン領域を規定する埋め込み分
    離領域をこれの上面が上記半導体基板の上面に一致する
    ように形成する工程を含み、そして上記工程（ａ）は、
    上記ゲート・スタックの側面に上記ポリシリコン層を覆
    う絶縁側壁を形成する工程を含むことを特徴とする請求
    項（１）記載のポリシリコン・ゲートFETの形成方法。
  3. 【請求項３】上記工程（ｂ）は、 上記ゲート・スタック及び上記分離領域により規定され
    る上記半導体基板の部分にドーパント・イオンを注入す
    る工程と、 上記注入されたドーパントを拡散するように上記基板を
    熱処理する工程と、 上記半導体基板上に耐火金属層を付着する工程と、 上記半導体基板と接触する上記耐火金属層の部分にケイ
    化物を形成させるように上記半導体基板を熱処理する工
    程と、 上記ケイ化物の領域を除去することなく上記耐火金属層
    の残部を除去する工程と、 を含むことを特徴とする請求項２記載のポリシリコン・
    ゲートFETの形成方法。
  4. 【請求項４】上記工程（ｂ）は、 上記半導体基板上に耐火金属を付着する工程と、 上記ゲート・スタック及び上記分離領域により規定され
    る上記半導体基板の部分に接触する上記耐火金属の部分
    に、金属リッチなケイ化物を形成するように上記半導体
    基板を熱処理する工程と、 上記金属リッチなケイ化物を除去することなく上記耐火
    金属層の残部を除去する工程と、 上記金属リッチなケイ化物領域にドーパント・イオンを
    注入する工程と、 上記金属リッチなケイ化物から上記ドーパントを上記半
    導体基板に拡散させ、そして上記金属リッチなケイ化物
    をシリコン・リッチなケイ化物領域に変換するように上
    記半導体基板を熱処理する工程と、 を含むことを特徴とする請求項（２）記載のポリシリコ
    ン・ゲートFETの形成方法。
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