JPH05251552A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05251552A JP4050225A JP5022592A JPH05251552A JP H05251552 A JPH05251552 A JP H05251552A JP 4050225 A JP4050225 A JP 4050225A JP 5022592 A JP5022592 A JP 5022592A JP H05251552 A JPH05251552 A JP H05251552A
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Abstract

(57)【要約】 【目的】ゲート電極に対して自己整合的に、溝型素子分
離領域を形成し、酸化膜をメルト埋込みする際、溝側部
における基板の露出を防ぎ、歩留りを安定にする製造方
法を提供するものである。 【構成】Ｐ型シリコン基板１表面に、将来ゲート電極と
なる多結晶シリコン膜３に対して自己整合的に溝７を形
成する。次に、第２の絶縁膜８及び第３の絶縁膜９（Ｂ
ＰＳＧ膜）を用いて溝７を完全に埋め込み、表面を平坦
にする。その後、多結晶シリコン膜３をストッパーに、
エッチバックを施す。理想的には、オーバーエッチとな
っても第２の絶縁膜８の方が第３の絶縁膜９よりもエッ
チレートが遅いので溝側部の基板露出を防ぐはずである
が、第３の絶縁膜１９の均一性が悪いので、第４の絶縁
膜からなる側壁１３により補強することで、歩留りを向
上させるものである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にサブミクロンの微細素子分離溝の形成方法
に関する。
【０００２】
【従来の技術】従来の素子分離溝の形成方法を図２
（ａ）〜（ｃ）、図３（ａ），（ｂ）を参照して説明す
る。
【０００３】まず、図２（ａ）に示す様に、Ｐ型シリコ
ン基板１のメモリセル形成領域を含む部分に、ゲート酸
化膜２を、厚さ１０〜２５ｎｍ程度形成する。続いて基
板全面を例えば厚さ１００〜１５０ｎｍ位の多結晶シリ
コン膜３及び厚さ２００〜３００ｎｍの酸化シリコン膜
を第１の絶縁膜として被覆する。次にレジスト膜５を用
いて素子分離予定領域６となる所のみ０．４〜０．６μ
ｍの幅で開孔し、第１の絶縁膜４及び多結晶シリコン膜
３，ゲート酸化膜２を続けて異方性エッチングし、Ｐ型
シリコン基板１を選択的に露出させる。
【０００４】次に図２（ｂ）に示す様にレジスト膜５を
除去した後、第１の絶縁膜４をマスクにエッチングを行
い深さ０．５〜１．５μｍの溝７を形成する。
【０００５】次に、図２（ｃ）に示す様に、後に形成す
るＢＰＳＧなどの第３の絶縁膜よりもドライエッチング
のエッチレートが遅い例えばノンドープの酸化シリコン
膜（第２の絶縁膜Ｓ）を厚さ１００〜２００ｎｍ程度被
着し、続いて溝を完全に埋め込むために第３の絶縁膜９
として例えばＢＰＳＧ膜（ボロホスホシリケートガラス
膜）を厚さ１．０〜２．０μｍ堆積し、８５０〜９５０
℃程度の熱処理によりこれをリフローし、溝を完全に埋
め込むと同時に表面を平坦にする。
【０００６】次に、図３（ａ）に示す様に、多結晶シリ
コン膜３をストッパーとしてエッチバックを施す。理想
的には第９の上面がストッパーである多結晶シリコン膜
３の上面と一致したところでエッチバックを終了できれ
ば良いのであるが、エッチバックの制御性の困難からオ
ーバーエッチとなり窪み１０を生ずる。しかしこの窪み
１０は第３の絶縁膜９のであり、第２の絶縁膜８は第３
の絶縁膜９よりエッチレートが遅いため、最悪でも、ゲ
ート酸化膜２より上方でエッチバックが終わるので溝側
部での基板の露出が防がれる。
【０００７】次に図３（ｂ）に示す様に半導体基板上全
面にタングステンシリサイド膜を堆積し、選択的に除去
することにより、シリサイド配線１１を形成し、イオン
注入によりソース・ドレイン領域を形成すると素子分離
溝７Ａとそれに自己整合的に形成されたポリサイドゲー
ト電極を有するうＭＯＳトランジスタを形成することが
できる。
【０００８】
【発明が解決しようとする課題】上述した従来の素子分
離溝の形成方法ではエッチバックの制御性の難しさに加
えて第３の絶縁膜９のウェーハ面内均一性の制御が難し
く、厚さのばらつきが１０％程度に達することもある。
そのため、１．３μｍも堆積するとウェーハ面内の膜厚
差は１３０ｎｍにもなり、ウェーハ面内を完全にエッチ
バックしようとするとウェーハ面内の場所によってはオ
ーバーエッチとなり、もともと第３の絶縁９の膜厚の薄
かったところでは、第２の絶縁膜もオーバーエッチとな
り、基板が露出してしまい、シリサイド配線などの導電
性膜との短絡を引き起こし、半導体装置の歩留りを低下
させるという問題点があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面にゲート絶縁膜、多結晶シリ
コン膜及び第１の絶縁膜を順次形成する工程と、所定部
分の前記第１の絶縁膜、前記多結晶シリコン膜及び前記
ゲート絶縁膜をエッチングし、さらに前記第１の絶縁膜
と自己整合的に前記半導体基板をエッチングして溝を形
成する工程と、第２の絶縁膜を堆積したのち前記第２の
絶縁膜よりエッチレートの大きい第３の絶縁膜を堆積し
て前記溝を埋める工程と、前記多結晶シリコン膜をスト
ッパーとしてエッチバックを行ない前記溝内に前記第２
及び第３の絶縁膜を残存させる工程と、第４の絶縁膜を
堆積する工程と、前記多結晶シリコン膜をストッパーと
してエッチングして前記溝の側壁部を第４の絶縁膜で覆
って絶縁物で埋め戻された素子分離溝を形成する工程
と、導電性膜を堆積し、前記導電性膜及び前記多結晶シ
リコン膜を選択的に除去してゲート電極を形成する工程
とを含むというものである。
【００１０】
【実施例】本発明の一実施例について図面を参照して説
明する。
【００１１】図２，図３（ａ）を参照して説明した従来
例と同様にして、溝を酸化シリコン膜で一応埋めたの
ち、図１（ａ）に示すように、窪み１０（図３（ａ））
を埋める様に第４の絶縁膜１４として例えばノンドープ
酸化シリコンを厚さ２００〜３００ｎｍ程度被着する。
続いて、再度多結晶シリコン膜３をストッパーとしてエ
ッチバックを施すことにより、図１（ｂ）に示すよう
に、第４の絶縁膜からなる側壁膜１３を溝の上部に形成
する。この側壁膜により、前述したオーバエッチのため
基板が露出したところはもちろんのことそうでないとこ
ろも、補強されウェーハ全体の歩留り向上に寄与するこ
ととなる。
【００１２】次に図１（ｃ）に示すようにウェーハ全面
にタングステンシリサイド膜を堆積し、選択的に除去す
ることによりシリサイド配線１１を形成し、イオン注入
によりソース・ドレイン領域形成すると素子分離溝７Ａ
と自己整合的に形成されたポリサイドゲート電極を有す
るＭＯＳトランジスタを形成することができる。
【００１３】
【発明の効果】以上説明した様に本発明においては、ま
ず、溝を形成したのち、第２，第３の絶縁膜（溝に直接
被着する第２の絶縁膜の方がエッチバックのエッチレー
トが同等もしくは遅くなっている）を堆積したのちエッ
チバックを行なう。この階段でエッチバックがオーバー
になったとしても第２，第３の絶縁膜で溝側部の基板の
露出を一応防ぐことができるが、溝を完全に埋込む第２
の絶縁膜のウェーハ面内均一性が悪いためこのままでは
ウェーハ面内の場所によっては基板を露出する部分も存
在し歩留りが悪い。そこで、さらに新たな第４の絶縁膜
を堆積しエッチバックすることにより溝上部に側壁膜を
形成することにより、基板が露出した部分はもちろんの
ことそれ以外も、これにより補強され、完全に基板の露
出を防ぎ、導電性膜と基板との短絡を回避でき素子分離
溝を安定に形成し半導体装置の歩留り向上に寄与する効
果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の説明に使用するため（ａ）
〜（ｃ）に分図して示す工程順断面図である。
【図２】従来例の説明に使用するため（ａ）〜（ｃ）に
分図して示す工程順断面図である。
【図３】従来例の説明に使用するため（ａ），（ｂ）に
分図して示す工程順断面図である。
【符号の説明】
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ 第１の絶縁膜（酸化シリコン膜） ５ レジスト膜 ６ 素子分離予定領域 ７ 溝 ７Ａ 素子分離溝（溝７を絶縁膜で埋めたもの） ８ 第２の絶縁膜（酸化シリコ膜） ９ 第３の絶縁膜（ＢＰＳＧ膜） １０ 窪み １１ シリサイド配線 １２ 弟４の絶縁膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板表面にゲート絶縁膜、多結晶
    シリコン膜及び第１の絶縁膜を順次形成する工程と、所
    定部分の前記第１の絶縁膜、前記多結晶シリコン膜及び
    前記ゲート絶縁膜をエッチングし、さらに前記第１の絶
    縁膜と自己整合的に前記半導体基板をエッチングして溝
    を形成する工程と、第２の絶縁膜を堆積したのち前記第
    ２の絶縁膜よりエッチレートの大きい第３の絶縁膜を堆
    積して前記溝を埋める工程と、前記多結晶シリコン膜を
    ストッパーとしてエッチバックを行ない前記溝内に前記
    第２及び第３の絶縁膜を残存させる工程と、第４の絶縁
    膜を堆積する工程と、前記多結晶シリコン膜をストッパ
    ーとしてエッチングして前記溝の側壁部を第４の絶縁膜
    で覆って絶縁物で埋め戻された素子分離溝を形成する工
    程と、導電性膜を堆積し、前記導電性膜及び前記多結晶
    シリコン膜を選択的に除去してゲート電極を形成する工
    程とを含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 第３の絶縁膜はボロホスホシリケートガ
    ラス膜である請求項１記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057300A (ko) * 1997-12-29 1999-07-15 김영환 누설특성을 개선한 트렌치 형성방법
JP2001035913A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100451756B1 (ko) * 1998-08-24 2004-11-16 주식회사 하이닉스반도체 반도체소자및그제조방법
KR100822605B1 (ko) * 2006-12-27 2008-04-17 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
US5677230A (en) * 1995-12-01 1997-10-14 Motorola Method of making wide bandgap semiconductor devices
JPH10289946A (ja) * 1997-04-14 1998-10-27 Toshiba Corp 半導体装置の製造方法
US6143625A (en) * 1997-11-19 2000-11-07 Texas Instruments Incorporated Protective liner for isolation trench side walls and method
US6110796A (en) * 1999-01-27 2000-08-29 United Integrated Circuits Corp. Method of improving junction leakage problem of shallow trench isolation by covering said STI with an insulating layer during salicide process
DE19922187C2 (de) * 1999-05-12 2001-04-26 Siemens Ag Niederohmiges VDMOS-Halbleiterbauelement und Verfahren zu dessen Herstellung
US6207513B1 (en) * 1999-11-02 2001-03-27 Infineon Technologies North America Corp. Spacer process to eliminate corner transistor device
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
JP2012256785A (ja) * 2011-06-10 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
US10164044B2 (en) 2015-04-16 2018-12-25 Micron Technology, Inc. Gate stacks
JP6649216B2 (ja) * 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206150A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体装置の製造方法
JPH02143461A (ja) * 1988-11-25 1990-06-01 Hitachi Ltd 半導体装置の製造方法
JPH03169044A (ja) * 1989-11-28 1991-07-22 Nec Corp 半導体集積回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS618945A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
US5234861A (en) * 1989-06-30 1993-08-10 Honeywell Inc. Method for forming variable width isolation structures
JP3308556B2 (ja) * 1991-05-08 2002-07-29 日本電気株式会社 半導体装置の製造方法
JPH05226466A (ja) * 1992-02-10 1993-09-03 Nec Corp 半導体装置の製造方法
US5229316A (en) * 1992-04-16 1993-07-20 Micron Technology, Inc. Semiconductor processing method for forming substrate isolation trenches

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206150A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体装置の製造方法
JPH02143461A (ja) * 1988-11-25 1990-06-01 Hitachi Ltd 半導体装置の製造方法
JPH03169044A (ja) * 1989-11-28 1991-07-22 Nec Corp 半導体集積回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057300A (ko) * 1997-12-29 1999-07-15 김영환 누설특성을 개선한 트렌치 형성방법
KR100451756B1 (ko) * 1998-08-24 2004-11-16 주식회사 하이닉스반도체 반도체소자및그제조방법
JP2001035913A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4649006B2 (ja) * 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
KR100822605B1 (ko) * 2006-12-27 2008-04-17 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법

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