JPH02105466A - 絶縁ゲート型電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタの製造方法Info
- Publication number
- JPH02105466A JPH02105466A JP25864788A JP25864788A JPH02105466A JP H02105466 A JPH02105466 A JP H02105466A JP 25864788 A JP25864788 A JP 25864788A JP 25864788 A JP25864788 A JP 25864788A JP H02105466 A JPH02105466 A JP H02105466A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating layer
- film
- layer
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 5
- 229910052750 molybdenum Inorganic materials 0.000 abstract description 5
- 239000011733 molybdenum Substances 0.000 abstract description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタの製造方法
に関し、特にゲート電極の形成方法に関する。
に関し、特にゲート電極の形成方法に関する。
従来、絶縁ゲート型電界効果トランジスタの製造方法と
しては、大別すると、ゲート電極自身をソース・ドレイ
ン領域形成時のイオン注入に対するマスクとして用い、
なおがっ後工程の熱処理に対しても耐熱性のある、ポリ
シリコンやポリシリサイド、又は高融点金属を材料とし
て用いるものと、Ａｆｆ、Ａｕなどの低抵抗であるが低
融点金属を用い、ソース・ドレ・ｒン領域形成などの高
温熱処理終了後にゲート電極を形成するものの２種類が
ある。前者はゲート抵抗が大きくなること、後者はゲー
ト・ドレイン間の重なり容量が大きくなることが欠点で
あり、素子性能向上のため、素子の微細化が進むと、こ
れらの欠点は無視しえなくなる。
しては、大別すると、ゲート電極自身をソース・ドレイ
ン領域形成時のイオン注入に対するマスクとして用い、
なおがっ後工程の熱処理に対しても耐熱性のある、ポリ
シリコンやポリシリサイド、又は高融点金属を材料とし
て用いるものと、Ａｆｆ、Ａｕなどの低抵抗であるが低
融点金属を用い、ソース・ドレ・ｒン領域形成などの高
温熱処理終了後にゲート電極を形成するものの２種類が
ある。前者はゲート抵抗が大きくなること、後者はゲー
ト・ドレイン間の重なり容量が大きくなることが欠点で
あり、素子性能向上のため、素子の微細化が進むと、こ
れらの欠点は無視しえなくなる。
これるの欠点を解決する方法として、電極を多層構造と
する第３の方法がある。半導体基板上に絶縁膜を介して
、耐熱ゲート材料により、下層ゲート電極を形成し、そ
れをマスクとしてソース６ドレイン領域を形成し、熱処
理後、これら表面に絶縁層を堆積させたのち、この絶縁
層の前記下層ゲート電極上方部を開孔させ低抵抗金属層
を形成し、ホトリソグラフィー技術を用いて、下層ゲー
ト電極部上方部のみ金属層を残してエツチングを行ない
上層デー１〜電極を形成する方法である。
する第３の方法がある。半導体基板上に絶縁膜を介して
、耐熱ゲート材料により、下層ゲート電極を形成し、そ
れをマスクとしてソース６ドレイン領域を形成し、熱処
理後、これら表面に絶縁層を堆積させたのち、この絶縁
層の前記下層ゲート電極上方部を開孔させ低抵抗金属層
を形成し、ホトリソグラフィー技術を用いて、下層ゲー
ト電極部上方部のみ金属層を残してエツチングを行ない
上層デー１〜電極を形成する方法である。
上述した、従来の第３の電極形成方法は、形成する電極
が微細になってくると、ホトリソグラフィーおよびエツ
チングにより、下層ゲート電極層の上方に正確に開孔す
ることは困難となり、半導体基板表面に形成されたトレ
イン領域あるいはソース領域と下層ゲート電極層との間
に寄生的な容量を持つことになり、絶縁ゲート型電解効
果トランジスタの動作速度等の性能が劣化するという欠
点がある。
が微細になってくると、ホトリソグラフィーおよびエツ
チングにより、下層ゲート電極層の上方に正確に開孔す
ることは困難となり、半導体基板表面に形成されたトレ
イン領域あるいはソース領域と下層ゲート電極層との間
に寄生的な容量を持つことになり、絶縁ゲート型電解効
果トランジスタの動作速度等の性能が劣化するという欠
点がある。
半導体基板上にゲート絶縁膜となるべき第１の絶縁層を
形成し、その上部に耐熱性を有する第１の導電層を形成
し、さらに前記第１の導電層の上部に第２の絶縁層を形
成する工程と、前記第２の絶縁層と前記第１の導電層を
ホトリソグラフィー技術を用いて同時にパターニングを
行ない下層ゲート電極を形成する工程と、前記第２の絶
縁層及び下層ゲートｔｉをマスクとしてソース・ドレイ
ン領域をイオン注入により形成したのち全面に第３の絶
縁層を堆積させる工程と、前記第３の絶縁層をエッチバ
ック法を用いて平坦化した後、さらに前記第３の絶縁層
を前記第２の絶縁層上面が露出するまでエツチングを行
う工程と、さらに前記第２の絶縁層を選択的にエツチン
グを行い、前記下層ゲート電極にまで達する開孔部を設
けたのち、全面に第２の導電層を堆積させる工程と、前
記下層ゲニト電極上に前記第２の導電層を堆積させる工
程と、前記下層ゲート電極上に前記第２の導電層を残し
て他の部分を除去して上層ゲート電極を形成する工程と
を有している。
形成し、その上部に耐熱性を有する第１の導電層を形成
し、さらに前記第１の導電層の上部に第２の絶縁層を形
成する工程と、前記第２の絶縁層と前記第１の導電層を
ホトリソグラフィー技術を用いて同時にパターニングを
行ない下層ゲート電極を形成する工程と、前記第２の絶
縁層及び下層ゲートｔｉをマスクとしてソース・ドレイ
ン領域をイオン注入により形成したのち全面に第３の絶
縁層を堆積させる工程と、前記第３の絶縁層をエッチバ
ック法を用いて平坦化した後、さらに前記第３の絶縁層
を前記第２の絶縁層上面が露出するまでエツチングを行
う工程と、さらに前記第２の絶縁層を選択的にエツチン
グを行い、前記下層ゲート電極にまで達する開孔部を設
けたのち、全面に第２の導電層を堆積させる工程と、前
記下層ゲニト電極上に前記第２の導電層を堆積させる工
程と、前記下層ゲート電極上に前記第２の導電層を残し
て他の部分を除去して上層ゲート電極を形成する工程と
を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明をｎチャネルＭＯ３ＦＥＴを製造するに
際して適用した１実施例を説明するなめに示した、工程
順に配置した半導体チップの縦断面図である。
際して適用した１実施例を説明するなめに示した、工程
順に配置した半導体チップの縦断面図である。
まず第１図（ａ）に示すようにシリコンからなるＰ型半
導体基板１を熱酸化し、厚さ５０ｎｍのゲート酸化膜２
として図示した第１の絶縁層を形成しその上面に厚さ５
００ｎｍのモリブデン膜３として示した第１の導電層、
さらに上面にＣＶＤ法により厚さ５００ｎｍのシリコン
窒化膜４として示した第２の絶縁層を形成する。
導体基板１を熱酸化し、厚さ５０ｎｍのゲート酸化膜２
として図示した第１の絶縁層を形成しその上面に厚さ５
００ｎｍのモリブデン膜３として示した第１の導電層、
さらに上面にＣＶＤ法により厚さ５００ｎｍのシリコン
窒化膜４として示した第２の絶縁層を形成する。
次に第１図（ｂ）に示すように、ホトリソグラフィー技
術によりレジスト膜（図示せず）をマスクにしてシリコ
ン窒化膜４およびモリブデン膜３をドライエツチング法
でパターニングして下層ゲート電極３′を形成する。°
さらに窒化シリコン膜４をマスクとしてイオン注入を行
い、ソース・ドレイン領域としてｎ＋型層５を形成する
。
術によりレジスト膜（図示せず）をマスクにしてシリコ
ン窒化膜４およびモリブデン膜３をドライエツチング法
でパターニングして下層ゲート電極３′を形成する。°
さらに窒化シリコン膜４をマスクとしてイオン注入を行
い、ソース・ドレイン領域としてｎ＋型層５を形成する
。
次に第１図（ｃ）に示すようにこれら上面にＣＶＤ法に
より厚さ１．５μｍのリンケイ酸ガラス膜を堆積させエ
ッチバック法によりＰＳＧ膜６を平坦化する。
より厚さ１．５μｍのリンケイ酸ガラス膜を堆積させエ
ッチバック法によりＰＳＧ膜６を平坦化する。
次に第１図（ｄ）に示すように、ＰＳＧ膜６膜面全面下
層ゲート電極３′上のシリコン窒化膜４上面が露出する
までエツチングを行ない、さらにリン酸によるエツチン
グによりシリコン窒化膜を除去し、下層ゲート電極３′
の上面を露出させる。
層ゲート電極３′上のシリコン窒化膜４上面が露出する
までエツチングを行ない、さらにリン酸によるエツチン
グによりシリコン窒化膜を除去し、下層ゲート電極３′
の上面を露出させる。
次に、第１図（ｅ）に示すように、全面に蒸着法により
厚さ７００ｎｍのアルミニウム膜７（第２の導電層）を
被着したのち、全面にホトレジストを厚く塗布し、更に
エッチバック法により下層ゲート電極３′の上方にのみ
レジスト膜８を残す。
厚さ７００ｎｍのアルミニウム膜７（第２の導電層）を
被着したのち、全面にホトレジストを厚く塗布し、更に
エッチバック法により下層ゲート電極３′の上方にのみ
レジスト膜８を残す。
次に、第１図（ｆ）に示すように、レジスト膜８をマス
クとしてアルミニウム膜７をエツチングし上層ゲート電
極７′を形成する。次に第１図（ｇ）に示すように、Ｐ
ＳＧ膜９で全面を覆い、配線工程にまわす。
クとしてアルミニウム膜７をエツチングし上層ゲート電
極７′を形成する。次に第１図（ｇ）に示すように、Ｐ
ＳＧ膜９で全面を覆い、配線工程にまわす。
モリブデン膜３、窒化シリコン膜４の２層膜をバターニ
ングしなのちＰＳＧ膜で被覆し、その後に下層ゲート電
極３′上の窒化シリコン膜４を除去することによりＰＳ
Ｇ膜に開孔部を設け、その開孔部にアルミニウムを埋込
み、上層ゲート電極７′を形成するので、上層ゲート電
極７′と下層ゲート電極３′は自己整合的位置関係にあ
り、この多層ゲートとソース・ドレイン領域間の寄生容
量は少なくなる。
ングしなのちＰＳＧ膜で被覆し、その後に下層ゲート電
極３′上の窒化シリコン膜４を除去することによりＰＳ
Ｇ膜に開孔部を設け、その開孔部にアルミニウムを埋込
み、上層ゲート電極７′を形成するので、上層ゲート電
極７′と下層ゲート電極３′は自己整合的位置関係にあ
り、この多層ゲートとソース・ドレイン領域間の寄生容
量は少なくなる。
いわば上層ゲート電極の形状を窒化シリコン膜をダミー
として用いあらかじめＰＳＧ膜に型として記憶させ次工
程でそれを再現させるわけである。
として用いあらかじめＰＳＧ膜に型として記憶させ次工
程でそれを再現させるわけである。
以上説明したように本発明は耐熱性の第１の導電層と第
２の絶縁層をパターニングすることにより下層ゲート電
極を形成し、上層ゲート電極のダミーを第２の絶縁層で
形成して後にこのダミーを除去することにより第３の絶
縁層の開孔部に下層ゲート電極の型として記憶させてお
き、高温熱処理後に抵抗まえの金属によりこの型を埋め
て上層ゲート電極を形成するので微細なゲート電極にお
いても安定にゲート・ドレイン重なり容量の少ない多層
ゲート電極を形成できる。従って動作速度の高い絶縁ゲ
ート型電界効果トランジスタを再現性よく製造できる効
果がある。
２の絶縁層をパターニングすることにより下層ゲート電
極を形成し、上層ゲート電極のダミーを第２の絶縁層で
形成して後にこのダミーを除去することにより第３の絶
縁層の開孔部に下層ゲート電極の型として記憶させてお
き、高温熱処理後に抵抗まえの金属によりこの型を埋め
て上層ゲート電極を形成するので微細なゲート電極にお
いても安定にゲート・ドレイン重なり容量の少ない多層
ゲート電極を形成できる。従って動作速度の高い絶縁ゲ
ート型電界効果トランジスタを再現性よく製造できる効
果がある。
第１図（ａ）〜（ｇ）は本発明をｎチャネル間Ｏ３ＦＥ
Ｔを製造するに際して適用した１実施例を説明するため
に示した工程順に配置した半導体チップの断面図である
。 １・・Ｐ型半導体基板、２・・・ゲート酸化膜、３・・
・モリブデン膜、３′・・・下層ゲート電極、４・・・
シリコン窒化膜、５・・・ｎ＋型層〈ソース・ドレイン
両領域）、６・・・ＰＳＧ膜、７・・・アルミニウム膜
、７′・・・上層ゲート電極、８・・・レジスト膜、９
・・・ＰＳＧ膜。
Ｔを製造するに際して適用した１実施例を説明するため
に示した工程順に配置した半導体チップの断面図である
。 １・・Ｐ型半導体基板、２・・・ゲート酸化膜、３・・
・モリブデン膜、３′・・・下層ゲート電極、４・・・
シリコン窒化膜、５・・・ｎ＋型層〈ソース・ドレイン
両領域）、６・・・ＰＳＧ膜、７・・・アルミニウム膜
、７′・・・上層ゲート電極、８・・・レジスト膜、９
・・・ＰＳＧ膜。
Claims (1)
- 半導体基板上にゲート絶縁膜となるべき第１の絶縁層を
形成し、その上部に耐熱性を有する第１の導電層を形成
し、さらに前記第１の導電層の上部に第２の絶縁層を形
成する工程と、前記第２の絶縁層と前記第１の導電層を
ホトリソグラフィー技術を用いて同時にパターニングを
行ない下層ゲート電極を形成する工程と、前記第２の絶
縁層及び下層ゲート電極をマスクとしてソース・ドレイ
ン領域をイオン注入により形成したのち全面に第３の絶
縁層を堆積させる工程と、前記第３の絶縁層をエッチバ
ック法を用いて平坦化した後、さら前記第３の絶縁層を
前記第２の絶縁層上面が露出するまでエッチングを行う
工程と、さらに前記第２の絶縁層を選択的にエッチング
を行い、前記下層ゲート電極にまで達する開孔部を設け
たのち、全面に第２の導電層を堆積させる工程と、前記
下層ゲート電極上に前記第２の導電層を堆積させる工程
と、前記下層ゲート電極上に前記第２の導電層を残して
他の部分を除去して上層ゲート電極を形成する工程とを
有することを特徴とする絶縁ゲート型電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25864788A JPH02105466A (ja) | 1988-10-13 | 1988-10-13 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25864788A JPH02105466A (ja) | 1988-10-13 | 1988-10-13 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105466A true JPH02105466A (ja) | 1990-04-18 |
Family
ID=17323174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25864788A Pending JPH02105466A (ja) | 1988-10-13 | 1988-10-13 | 絶縁ゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105466A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755478A (en) * | 1987-08-13 | 1988-07-05 | International Business Machines Corporation | Method of forming metal-strapped polysilicon gate electrode for FET device |
-
1988
- 1988-10-13 JP JP25864788A patent/JPH02105466A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755478A (en) * | 1987-08-13 | 1988-07-05 | International Business Machines Corporation | Method of forming metal-strapped polysilicon gate electrode for FET device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2773729B2 (ja) | 半導体装置の製造方法 | |
| JPH0645329A (ja) | 高集積半導体装置およびその製造方法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH07106560A (ja) | 溝型半導体装置とその製造方法 | |
| JPH02105466A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2971085B2 (ja) | 半導体装置の製造方法 | |
| JP2856489B2 (ja) | 半導体装置の製造方法 | |
| JPH10340953A (ja) | 半導体装置 | |
| JPH06177351A (ja) | 半導体装置の製造方法 | |
| JPH02121336A (ja) | 半導体装置及びその製造方法 | |
| JPH1041505A (ja) | 半導体装置の製造方法 | |
| JP2587103B2 (ja) | 半導体装置の製造方法 | |
| JPH023274A (ja) | 半導体装置の製造方法 | |
| JPH08306797A (ja) | 半導体装置の製造方法 | |
| JP2000252427A (ja) | 半導体装置の製造方法 | |
| JPS60177652A (ja) | 半導体装置の製造方法 | |
| KR950025997A (ko) | 반도체소자의 캐패시터 제조방법 | |
| JPS62156857A (ja) | メモリ素子を含む半導体装置の製造方法 | |
| JPH02111033A (ja) | 半導体装置 | |
| JPH1126707A (ja) | 半導体装置及びその製造方法 | |
| JPH1168047A (ja) | 半導体装置の製造方法およびキャパシタ | |
| JPH09162388A (ja) | 半導体装置およびその製造方法 | |
| JPH05343515A (ja) | 半導体装置及びその製造方法 | |
| JPH07254572A (ja) | 半導体装置の製造方法 | |
| JPS6159664B2 (ja) |