JPH06275559A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06275559A JPH06275559A JP6554793A JP6554793A JPH06275559A JP H06275559 A JPH06275559 A JP H06275559A JP 6554793 A JP6554793 A JP 6554793A JP 6554793 A JP6554793 A JP 6554793A JP H06275559 A JPH06275559 A JP H06275559A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- gate electrode
- silicide
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 リーク電流を増加させることなく、良好なコ
ンタクト特性を得ることを可能にする。 【構成】 素子分離膜２が形成された半導体基板１の素
子領域上にゲート絶縁膜を介してゲート電極を形成する
工程と、ゲート電極の側面に絶縁膜からなる側壁を形成
する工程と、ゲート電極および側壁をマスクにしてイオ
ン注入することによりソース／ドレイン拡散領域３を形
成する工程と、自己整合的にゲート電極およびソース／
ドレイン拡散領域上にシリサイド膜４を形成する工程
と、全面に絶縁膜５を堆積した後、ソース／ドレイン拡
散領域とのコンタクト孔を開孔する工程と、チタンから
なる金属膜７およびバリアメタルとなるチタン合金膜８
を順次積層する工程と、所定の温度で所定時間熱処理す
ることによって、シリサイド膜と金属膜との間に存在す
る自然酸化膜６を還元する工程と、アルミ合金膜９を堆
積し、このアルミ合金膜、チタン合金膜、および金属膜
をパターニングすることによって配線層を形成する工程
と、を備えていることを特徴とする。
ンタクト特性を得ることを可能にする。 【構成】 素子分離膜２が形成された半導体基板１の素
子領域上にゲート絶縁膜を介してゲート電極を形成する
工程と、ゲート電極の側面に絶縁膜からなる側壁を形成
する工程と、ゲート電極および側壁をマスクにしてイオ
ン注入することによりソース／ドレイン拡散領域３を形
成する工程と、自己整合的にゲート電極およびソース／
ドレイン拡散領域上にシリサイド膜４を形成する工程
と、全面に絶縁膜５を堆積した後、ソース／ドレイン拡
散領域とのコンタクト孔を開孔する工程と、チタンから
なる金属膜７およびバリアメタルとなるチタン合金膜８
を順次積層する工程と、所定の温度で所定時間熱処理す
ることによって、シリサイド膜と金属膜との間に存在す
る自然酸化膜６を還元する工程と、アルミ合金膜９を堆
積し、このアルミ合金膜、チタン合金膜、および金属膜
をパターニングすることによって配線層を形成する工程
と、を備えていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであって、特にサリサイド（ＳＡＬＩＣＩＤ
Ｅ（Self Align Silicide ））構造を有するＭＯＳトラ
ンジスタのコンタクト形成に用いられるものである。
関するものであって、特にサリサイド（ＳＡＬＩＣＩＤ
Ｅ（Self Align Silicide ））構造を有するＭＯＳトラ
ンジスタのコンタクト形成に用いられるものである。
【０００２】
【従来の技術】サリサイド構造を有する従来の半導体装
置の製造方法を図２を参照して説明する。まず、半導体
基板１に素子分離領域２を形成した後、素子領域にゲー
ト電極（図示せず）およびこのゲート電極の側壁（図示
せず）を形成し、続いて例えばイオン注入することによ
ってソース／ドレイン拡散層３を形成する（図２（ａ）
参照）。次にサリサイド工程を行うことによって、ソー
ス／ドレイン拡散層３及びゲート電極上に選択的にシリ
サイド膜４を形成する（図２（ａ）参照）。その後、絶
縁膜５を堆積し、レジスト（図示せず）を塗布した後、
このレジストをパターニングすることによってシリサイ
ド膜４とのコンタクトを取るコンタクト孔を開孔するた
めのマスクを形成する（図示せず）。このパターニング
されたレジストをマスクにしてＲＩＥ（反応性イオンエ
ッチング）を用いて絶縁膜５をエッチングし、コンタク
ト孔を開孔し、その後、上記レジストのマスクを剥離す
る（図２（ａ）参照）。すると、このレジストの剥離の
工程で開孔部の底部のシリサイド膜４上に自然酸化膜６
が形成される。この自然酸化膜６が存在すると良好なコ
ンタクト特性が得られないため、Ａｒイオンを用いてス
パッタエッチングを行うことにより自然酸化膜６を物理
的に除去し（図２（ｂ）参照）、続いてＡｌ合金膜９を
堆積する。そしてこのＡｌ合金膜９をパターニングする
ことによって配線層９を形成する（図２（ｃ）参照）。
置の製造方法を図２を参照して説明する。まず、半導体
基板１に素子分離領域２を形成した後、素子領域にゲー
ト電極（図示せず）およびこのゲート電極の側壁（図示
せず）を形成し、続いて例えばイオン注入することによ
ってソース／ドレイン拡散層３を形成する（図２（ａ）
参照）。次にサリサイド工程を行うことによって、ソー
ス／ドレイン拡散層３及びゲート電極上に選択的にシリ
サイド膜４を形成する（図２（ａ）参照）。その後、絶
縁膜５を堆積し、レジスト（図示せず）を塗布した後、
このレジストをパターニングすることによってシリサイ
ド膜４とのコンタクトを取るコンタクト孔を開孔するた
めのマスクを形成する（図示せず）。このパターニング
されたレジストをマスクにしてＲＩＥ（反応性イオンエ
ッチング）を用いて絶縁膜５をエッチングし、コンタク
ト孔を開孔し、その後、上記レジストのマスクを剥離す
る（図２（ａ）参照）。すると、このレジストの剥離の
工程で開孔部の底部のシリサイド膜４上に自然酸化膜６
が形成される。この自然酸化膜６が存在すると良好なコ
ンタクト特性が得られないため、Ａｒイオンを用いてス
パッタエッチングを行うことにより自然酸化膜６を物理
的に除去し（図２（ｂ）参照）、続いてＡｌ合金膜９を
堆積する。そしてこのＡｌ合金膜９をパターニングする
ことによって配線層９を形成する（図２（ｃ）参照）。
【０００３】
【発明が解決しようとする課題】このように従来の製造
方法においては、自然酸化膜６の除去にスパッタエッチ
ングを用いているが、スパッタエッチングを用いた場合
は図３に示すように高い逆方向電圧の領域でリーク電流
が徐々に増加する、いわゆるソフトブレイクダウンが生
じる。このソフトブレイクダウンは、スパッタエッチン
グ時のＡｒイオン照射により、ソース／ドレイン拡散層
３内に結晶欠陥等のダメージが形成され、このダメージ
がリーク電流発生の中心となることによる。
方法においては、自然酸化膜６の除去にスパッタエッチ
ングを用いているが、スパッタエッチングを用いた場合
は図３に示すように高い逆方向電圧の領域でリーク電流
が徐々に増加する、いわゆるソフトブレイクダウンが生
じる。このソフトブレイクダウンは、スパッタエッチン
グ時のＡｒイオン照射により、ソース／ドレイン拡散層
３内に結晶欠陥等のダメージが形成され、このダメージ
がリーク電流発生の中心となることによる。
【０００４】このようなリーク電流の増加は素子の誤動
作を引き起こし、素子の信頼性にとっては重大な問題と
なる。
作を引き起こし、素子の信頼性にとっては重大な問題と
なる。
【０００５】本発明は、上記事情を考慮してなされたも
のであって、リーク電流を増加させることなく、良好な
コンタクト特性を得ることのできる半導体装置の製造方
法を提供することを目的とする。
のであって、リーク電流を増加させることなく、良好な
コンタクト特性を得ることのできる半導体装置の製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、素子分離膜が形成された半導体基板の素
子領域上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極の側面に絶縁膜からなる側壁を
形成する工程と、前記ゲート電極および側壁をマスクに
してイオン注入することによりソース／ドレイン拡散領
域を形成する工程と、自己整合的にゲート電極およびソ
ース／ドレイン拡散領域上にシリサイド膜を形成する工
程と、全面に絶縁膜を堆積した後、前記ソース／ドレイ
ン拡散領域とのコンタクト孔を開孔する工程と、チタン
からなる金属膜およびバリアメタルとなるチタン合金膜
を順次積層する工程と、所定の温度で所定時間熱処理す
ることによって、前記シリサイド膜と前記金属膜との間
に存在する自然酸化膜を還元する工程と、アルミ合金膜
を堆積し、このアルミ合金膜、前記チタン合金膜、およ
び前記金属膜をパターニングすることによって配線層を
形成する工程と、を備えていることを特徴とする。
の製造方法は、素子分離膜が形成された半導体基板の素
子領域上にゲート絶縁膜を介してゲート電極を形成する
工程と、前記ゲート電極の側面に絶縁膜からなる側壁を
形成する工程と、前記ゲート電極および側壁をマスクに
してイオン注入することによりソース／ドレイン拡散領
域を形成する工程と、自己整合的にゲート電極およびソ
ース／ドレイン拡散領域上にシリサイド膜を形成する工
程と、全面に絶縁膜を堆積した後、前記ソース／ドレイ
ン拡散領域とのコンタクト孔を開孔する工程と、チタン
からなる金属膜およびバリアメタルとなるチタン合金膜
を順次積層する工程と、所定の温度で所定時間熱処理す
ることによって、前記シリサイド膜と前記金属膜との間
に存在する自然酸化膜を還元する工程と、アルミ合金膜
を堆積し、このアルミ合金膜、前記チタン合金膜、およ
び前記金属膜をパターニングすることによって配線層を
形成する工程と、を備えていることを特徴とする。
【０００７】
【作用】このように構成された本発明の半導体装置の製
造方法によれば、シリサイド膜上に存在する自然酸化膜
が熱処理によって還元される。これによりリーク電流を
増加させることなく、良好なコンタクト特性を得ること
ができる。
造方法によれば、シリサイド膜上に存在する自然酸化膜
が熱処理によって還元される。これによりリーク電流を
増加させることなく、良好なコンタクト特性を得ること
ができる。
【０００８】
【実施例】本発明による半導体装置の製造方法の一実施
例を図１を参照して説明する。この第１の実施例の製造
方法はサリサイド構造を有するＭＯＳトランジスタの製
造に用いられる。まず、半導体基板１に素子分離領域２
を形成した後、素子領域にゲート電極（図示せず）およ
びこのゲート電極の側壁（図示せず）を形成し、続いて
例えばイオン注入することによってソース／ドレイン拡
散層３を形成する（図１（ａ）参照）。次にサリサイド
工程を行うことによって、ソース／ドレイン拡散層３及
びゲート電極上に選択的にシリサイド膜４を形成する
（図１（ａ）参照）。その後、絶縁膜５を堆積し、レジ
スト（図示せず）を塗布した後、このレジストをパター
ニングすることによってシリサイド膜４とのコンタクト
を取るコンタクト孔を開孔するためのマスクを形成する
（図示せず）。このパターニングされたレジストをマス
クにしてＲＩＥ（反応性イオンエッチング）を用いて絶
縁膜５をエッチングし、コンタクト孔を開孔し、その
後、上記レジストのマスクを酸素雰囲気中でプラズマ灰
化処理剥離する（図１（ａ）参照）。すると、このレジ
ストの剥離の工程で開孔部の底部のシリサイド（ＴｉＳ
ｉ2 ）膜４上に厚さが約５nmの自然酸化膜６が形成され
る。
例を図１を参照して説明する。この第１の実施例の製造
方法はサリサイド構造を有するＭＯＳトランジスタの製
造に用いられる。まず、半導体基板１に素子分離領域２
を形成した後、素子領域にゲート電極（図示せず）およ
びこのゲート電極の側壁（図示せず）を形成し、続いて
例えばイオン注入することによってソース／ドレイン拡
散層３を形成する（図１（ａ）参照）。次にサリサイド
工程を行うことによって、ソース／ドレイン拡散層３及
びゲート電極上に選択的にシリサイド膜４を形成する
（図１（ａ）参照）。その後、絶縁膜５を堆積し、レジ
スト（図示せず）を塗布した後、このレジストをパター
ニングすることによってシリサイド膜４とのコンタクト
を取るコンタクト孔を開孔するためのマスクを形成する
（図示せず）。このパターニングされたレジストをマス
クにしてＲＩＥ（反応性イオンエッチング）を用いて絶
縁膜５をエッチングし、コンタクト孔を開孔し、その
後、上記レジストのマスクを酸素雰囲気中でプラズマ灰
化処理剥離する（図１（ａ）参照）。すると、このレジ
ストの剥離の工程で開孔部の底部のシリサイド（ＴｉＳ
ｉ2 ）膜４上に厚さが約５nmの自然酸化膜６が形成され
る。
【０００９】次に、この自然酸化膜６が残った状態で、
全面に厚さ２０nmのＴｉ膜７および厚さが７０nmのＴｉ
Ｎ膜８を順次堆積する（図１（ｂ）参照）。その後、所
定の温度範囲（例えば、５００℃〜７００℃）の窒素雰
囲気中で所定時間（例えば、６００℃で１５分間）の熱
処理を行うことによって自然酸化膜６とＴｉ膜７を反応
（還元反応）させ、酸素原子を含有したＴｉＳｉ2 膜４
を形成する（図１（ｃ）参照）。この熱処理により自然
酸化膜６は完全に還元することができた。その後、Ａｌ
合金膜９を堆積し、パターニングすることによって配線
層９を形成する（図１（ｄ）参照）。なお、酸素原子を
含有したＴｉＳｉ2 膜４は耐熱性に優れている。
全面に厚さ２０nmのＴｉ膜７および厚さが７０nmのＴｉ
Ｎ膜８を順次堆積する（図１（ｂ）参照）。その後、所
定の温度範囲（例えば、５００℃〜７００℃）の窒素雰
囲気中で所定時間（例えば、６００℃で１５分間）の熱
処理を行うことによって自然酸化膜６とＴｉ膜７を反応
（還元反応）させ、酸素原子を含有したＴｉＳｉ2 膜４
を形成する（図１（ｃ）参照）。この熱処理により自然
酸化膜６は完全に還元することができた。その後、Ａｌ
合金膜９を堆積し、パターニングすることによって配線
層９を形成する（図１（ｄ）参照）。なお、酸素原子を
含有したＴｉＳｉ2 膜４は耐熱性に優れている。
【００１０】以上述べたように本実施例によれば、自熱
酸化膜を熱処理によって還元するので、リーク電流を増
加させることなく、良好なコンタクト特性を得ることが
できる。
酸化膜を熱処理によって還元するので、リーク電流を増
加させることなく、良好なコンタクト特性を得ることが
できる。
【００１１】なお、上記実施例においては、自然酸化膜
の還元は、Ｔｉ膜７とＴｉＮ膜８を堆積した後の熱処理
によって行っていたが、Ｔｉ膜７の堆積中にシリコン基
板１を約６００℃に加熱することによって自然酸化膜を
還元しても同様の効果を得ることができる。
の還元は、Ｔｉ膜７とＴｉＮ膜８を堆積した後の熱処理
によって行っていたが、Ｔｉ膜７の堆積中にシリコン基
板１を約６００℃に加熱することによって自然酸化膜を
還元しても同様の効果を得ることができる。
【００１２】又、Ｔｉ膜７の代わりにＴｉＮｘ（ｘ＜
１）膜を用いても良い。又、ＴｉＮ８の代わりに、Ｔｉ
Ｗ膜を用いても良い。すなわちＡｌ層９に対してバリア
メタルとなるものであれば良い。
１）膜を用いても良い。又、ＴｉＮ８の代わりに、Ｔｉ
Ｗ膜を用いても良い。すなわちＡｌ層９に対してバリア
メタルとなるものであれば良い。
【００１３】又、ＴｉＳｉ2 膜４の代わりに他の金属シ
リサイド膜（ＷＳｉ2 ，ＭｏＳｉ2，ＴａＳｉ2 ，Ｃｏ
Ｓｉ2 ，ＮｉＳｉ2 ，ＺｒＳｉ2 ，ＰｔＳｉ2 等）を用
いても良い。
リサイド膜（ＷＳｉ2 ，ＭｏＳｉ2，ＴａＳｉ2 ，Ｃｏ
Ｓｉ2 ，ＮｉＳｉ2 ，ＺｒＳｉ2 ，ＰｔＳｉ2 等）を用
いても良い。
【００１４】
【発明の効果】本発明によれば、自然酸化膜を熱処理に
よって還元するので、リーク電流を増加させることな
く、良好なコンタクト特性を得ることができる。
よって還元するので、リーク電流を増加させることな
く、良好なコンタクト特性を得ることができる。
【図１】本発明による半導体装置の製造方法の一実施例
の製造工程断面図。
の製造工程断面図。
【図２】従来の製造方法の製造工程断面図。
【図３】従来の製造方法の問題点を説明するグラフ。
１ 半導体基板 ２ 素子分離領域 ３ ソース／ドレイン拡散層 ４ ＴｉＳｉ2 膜 ５ 絶縁膜 ６ 自然酸化膜 ７ Ｔｉ膜 ８ ＴｉＮ膜 ９ Ａｌ合金膜
Claims (1)
- 【請求項１】素子分離膜が形成された半導体基板の素子
領域上にゲート絶縁膜を介してゲート電極を形成する工
程と、前記ゲート電極の側面に絶縁膜からなる側壁を形
成する工程と、前記ゲート電極および側壁をマスクにし
てイオン注入することによりソース／ドレイン拡散領域
を形成する工程と、自己整合的にゲート電極およびソー
ス／ドレイン拡散領域上にシリサイド膜を形成する工程
と、全面に絶縁膜を堆積した後、前記ソース／ドレイン
拡散領域とのコンタクト孔を開孔する工程と、チタンか
らなる金属膜およびバリアメタルとなるチタン合金膜を
順次積層する工程と、所定の温度で所定時間熱処理する
ことによって、前記シリサイド膜と前記金属膜との間に
存在する自然酸化膜を還元する工程と、アルミ合金膜を
堆積し、このアルミ合金膜、前記チタン合金膜、および
前記金属膜をパターニングすることによって配線層を形
成する工程と、を備えていることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6554793A JPH06275559A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6554793A JPH06275559A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275559A true JPH06275559A (ja) | 1994-09-30 |
Family
ID=13290154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6554793A Pending JPH06275559A (ja) | 1993-03-24 | 1993-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275559A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591672A (en) * | 1995-10-27 | 1997-01-07 | Vanguard International Semiconductor Corporation | Annealing of titanium - titanium nitride in contact hole |
| KR100301426B1 (ko) * | 1999-06-22 | 2001-11-01 | 박종섭 | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 |
| KR100329585B1 (ko) * | 1998-09-03 | 2002-03-23 | 마찌다 가쯔히꼬 | 박막 트랜지스터 및 액정 표시 장치 |
| US6387788B2 (en) | 1998-06-29 | 2002-05-14 | Hyundai Electronics Industries Co., Ltd. | Method for forming polycide gate electrode of metal oxide semiconductor field effect transistor |
| US6809025B2 (en) | 1997-02-18 | 2004-10-26 | Micron Technology, Inc. | Method of making a void-free aluminum film |
| JP2009021635A (ja) * | 1997-03-27 | 2009-01-29 | Applied Materials Inc | 勾配組成を有する最上層を備えた３層バリア層構造 |
-
1993
- 1993-03-24 JP JP6554793A patent/JPH06275559A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591672A (en) * | 1995-10-27 | 1997-01-07 | Vanguard International Semiconductor Corporation | Annealing of titanium - titanium nitride in contact hole |
| US6809025B2 (en) | 1997-02-18 | 2004-10-26 | Micron Technology, Inc. | Method of making a void-free aluminum film |
| JP2009021635A (ja) * | 1997-03-27 | 2009-01-29 | Applied Materials Inc | 勾配組成を有する最上層を備えた３層バリア層構造 |
| US6387788B2 (en) | 1998-06-29 | 2002-05-14 | Hyundai Electronics Industries Co., Ltd. | Method for forming polycide gate electrode of metal oxide semiconductor field effect transistor |
| KR100329585B1 (ko) * | 1998-09-03 | 2002-03-23 | 마찌다 가쯔히꼬 | 박막 트랜지스터 및 액정 표시 장치 |
| US6448578B1 (en) | 1998-09-03 | 2002-09-10 | Sharp Kabushiki Kaisha | Thin-film transistor and liquid crystal display device |
| US6744070B2 (en) | 1998-09-03 | 2004-06-01 | Sharp Kabushiki Kaisha | Thin film transistor and liquid crystal display device |
| KR100301426B1 (ko) * | 1999-06-22 | 2001-11-01 | 박종섭 | 텅스텐 폴리사이드 구조의 반도체장치의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4142753B2 (ja) | スパッタターゲット、スパッタ装置、半導体装置およびその製造方法 | |
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| US6365516B1 (en) | Advanced cobalt silicidation with in-situ hydrogen plasma clean | |
| US20050130380A1 (en) | Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level | |
| JPH10178172A (ja) | 半導体装置及びその製造方法 | |
| JP3754234B2 (ja) | ゲート構造側壁の酸化膜の形成方法 | |
| JPH09199723A (ja) | 半導体装置の製造方法 | |
| JP3426170B2 (ja) | 半導体装置の製造方法 | |
| JPH06275559A (ja) | 半導体装置の製造方法 | |
| US5698468A (en) | Silicidation process with etch stop | |
| JP2738371B2 (ja) | 半導体装置の製造方法 | |
| JPH05335330A (ja) | 接続孔埋め込み形成方法 | |
| US20020192932A1 (en) | Salicide integration process | |
| JP3061027B2 (ja) | 半導体装置の製造方法 | |
| JPH07263686A (ja) | 半導体装置の製造方法 | |
| KR100626374B1 (ko) | 금속 실리사이드층을 포함하는 반도체 소자 및 금속실리사이드 형성 방법 | |
| JP3360480B2 (ja) | 半導体装置の製造方法 | |
| JP3439652B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07106559A (ja) | 半導体装置の製造方法 | |
| KR100314279B1 (ko) | 재산화 공정에 의한 불량을 방지할 수 있는 반도체 소자의게이트 전극 형성 방법 | |
| JPH021120A (ja) | 半導体装置の製造方法 | |
| JP3050063B2 (ja) | 半導体装置の製造方法 | |
| JPH09148571A (ja) | 半導体装置の製造方法 | |
| KR20100041224A (ko) | 반도체 소자의 제조방법 | |
| JPS60110163A (ja) | Ｍｏｓ型トランジスタの製造方法 |