KR100626374B1 - 금속 실리사이드층을 포함하는 반도체 소자 및 금속실리사이드 형성 방법 - Google Patents
금속 실리사이드층을 포함하는 반도체 소자 및 금속실리사이드 형성 방법 Download PDFInfo
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Abstract
금속 실리사이드층을 포함하는 반도체 소자 및 금속 실리사이드 형성 방법을 제공한다. 이 소자는 반도체 기판의 소정영역에 형성된 실리사이드층을 포함하되, 상기 실리사이드층은 제 1 금속, 제 2 금속 및 제 3 금속 화합물 실리사이드층이다. 상기 실리사이드층은 실리콘 기판 상에 제 1 금속 합금층을 증착하고, 상기 제 1 금속 합금층 상에 제 2 금속층을 증착하는 것을 포함한다. 상기 제 2 금속층 상에 캐핑층을 형성한다. 상기 기판에 실리사이드화 어닐링을 적용하고 상기 캐핑층을 제거한다. 잔류 제 1 금속 합금층 및 잔류 제 2 금속층을 제거하여 실리사이드층을 형성할 수 있다.
Description
도 1a는 본 발명의 제 1 실시예에 따른 실리사이드 형성 방법을 나타낸 공정 흐름도이다.
도 1b는 본 발명의 제 2 실시예에 따른 실리사이드 형성 방법을 나타낸 공정흐름도이다.
도 2, 3a, 4a 및 5는 본 발명의 제 1 실시예에 따른 실리사이드 형성 방법을 나타낸 단면도들이다.
도 2, 3b 4b 및 5는 본 발명의 제 2 실시예에 따른 실리사이드 형성 방법을 나타낸 단면도들이다.
도 6은 본 발명을 적용한 반도체 소자의 일 실시예를 나타낸 단면도이다.
도 7은 본 발명을 적용한 반도체 소자의 다른 실시예를 나타낸 단면도이다.
도 8 및 도 9는 본 발명과 종래기술을 비교하기 위하여 게이트 저항을 나타낸 그래프이다.
도 10은 본 발명과 종래기술의 누설전류를 비교하기 위한 그래프이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써 더 구체적으로, 게이트 또는 소오스/드레인의 저항을 낮추기 위한 금속 실리사이드층을 포함하는 반도체 소자 및 금속 실리사이드 형성 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소오스/드레인 영역 및 폴리실리콘 게이트 상에 실리사이드층을 형성하는 공정이 제안되고 있다. 실리사이드층은 우수한 오믹콘택을 제공하고, 소오스/드레인 영역 및 폴리실리콘 게이트의 저항을 낮추고, 소오스/드레인 영역 및 폴리실리콘 게이트의 식각방지막 역할도 한다. 실리사이드층을 형성하기 위하여 제안된 일반적인 공정이 자기정렬 실리사이드 공정(self-aligned silicide process), 즉 살리사이드공정(salicide process)이다. 살리사이드공정은 실리콘산화막 및 실리콘질화막과는 반응하지 않고, 실리콘과 결합하는 금속막, 예컨대 코발트, 니켈 또는 티타늄을 형성하는 것을 포함한다. 상기 금속들은 실리콘과 반응하여 CoSi2, NiSi 또는 TiSi2 등의 저저항 실리사이드를 형성한다. 게이트 전극 및 소오스/드레인 영역이 형성된 반도체 기판에 살리사이드공정을 적용하면 실리콘이 노출된 소오스/드레인 영역 및 게이트 전극 상에 정렬된 실리사이드층이 형성된다. 살리사이드 공정을 사용하면, 소오스/드레인 영역 및 게이트 전극 상에 얇고, 균일한 실리사이드층을 형성할 수 있다.
일반적으로 사용되는 코발트 실리사이드는 750℃ 이상의 고온 공정이 요구되 는데, 이 경우 열 부담 (thermal budget)으로 인해 미세선폭에서 집괴현상(agglomeration)이 발생되어 저항이 높아지는 경향을 나타낸다. 니켈실리사이드는 300℃ 내지 500℃의 온도에서 형성되어 50㎚ 이하의 선폭에도 적용할 수 있는 잇점을 가지고 있으나, 후속의 열공정에서 NiSi가 저항이 높은 NiSi2로 변이되어 코발트실리사이드와 마찬가지로 집괴현상이 발생하는 문제를 가지고 있다. 이에 대한 대안으로 NiTa과 같은 니켈합금의 실리사이드층이 제안된 바 있으나, NiTa의 열화된 누설전류현상으로 인하여 소오스/드레인에 사용하기엔 적합하지 않다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위하여 저저항 저누설전류의 금속 실리사이드층을 가지는 반도체 소자 및 금속 실리사이드층 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 금속합금 실리사이드층을 가지는 반도체 소자를 제공한다. 이 소자는 반도체 기판의 소정영역에 형성된 실리사이드층을 포함하되, 상기 실리사이드층은 제 1 금속, 제 2 금속 및 제 3 금속 화합물 실리사이드층이다. 상기 실리사이드층은 니켈, 탄탈럼, 지르코늄, 이리듐, 루비늄, 루테늄, 오스뮴, 크롬, 티타늄, 하프늄, 텅스텐, 코발트, 백금, 납, 바나듐, 니오븀 및 몰리브덴 가운데 선택된 3개의 금속 화합물 실리사이드층인 것이 특징이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 금속합금 실리사이드층의 형성 방법을 제공한다. 이 방법은 실리콘 기판 상에 제 1 금속 합금층을 증착하고, 상기 제 1 금속 합금층 상에 제 2 금속층을 증착하는 것을 포함한다. 상기 제 2 금속층 상에 캐핑층을 형성한다. 상기 기판에 실리사이드화 어닐링을 적용하고 상기 캐핑을 제거한다. 잔류 제 1 금속 합금층 및 잔류 제 2 금속층을 제거한다.
본 발명에서 상기 제 1 금속 합금층과 상기 제 2 금속층을 이용하여 실리사이드층을 형성할 수도 있으나, 상기 제 2 금속층 상에 제 3 금속 합금층을 더 형성하여 실리사이드층을 형성할 수도 있다. 실리사이드화 어닐링 후 잔류된 제 3 금속 합금층은 상기 캐핑층을 제거한 후 상기 제 1 금속 합금층 및 상기 제 2 금속층과 함께 제거될 수 있을 것이다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다.
그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
도 1a는 본 발명의 제 1 실시예에 따른 실리사이드 형성 방법을 나타낸 공정 흐름도이다.
도 2, 3a, 4a 및 5는 본 발명의 제 1 실시예에 따른 실리사이드 형성 방법을 나타낸 단면도들이다.
도 1a의 S1 및 도 2를 참조하면, 반도체 기판 또는 반도체층이 노출된 기판을 준비한다. 도시된 것과 같이, 반도체 기판(10) 상에 오프닝을 갖는 절연막 패턴(12)이 형성될 수도 있고, 기판 상에 반도체층으로 이루어진 패턴이 형성될 수도 있다. 어느 경우에도 노출된 반도체층에 실리사이드층이 형성될 수 있을 것이다. 실리사이드화 공정 전에 먼저 노출된 반도체 기판(10)의 표면을 세정하여 불순물 및 산화막 등을 제거한다.
도 1a의 S2 및 도 3a를 참조하면, 기판의 전면에 제 1 금속합금층(14)을 형성한다. 상기 제 1 금속 합금층은 니켈-탄탈럼(NiTa), 코발트-탄탈럼(CoTa) 및 티타늄-탄탈럼(TiTa) 합금 가운데 선택된 하나로 형성할 수 있다. 바람직하게는 니켈-탄탈럼(NiTa)을 5 내지 200Å 정도 두께로 증착할 수 있다. 니켈-탄탈럼 합금 뿐 아니라 상기 열거된 다른 합금을 형성하더라도 5 내지 200Å 정도 두께로 형성할 수 있을 것이다.
도 1a의 S3 및 도 3a를 참조하면, 상기 제 1 금속합금층(14)이 형성된 기판의 전면에 제 2 금속층(16)을 형성한다. 상기 제 2 금속층(16)은 탄탈럼(Ta), 지르코늄(Zr), 이리듐(Ir), 루비늄(Ru), 루테늄(Rh), 오스뮴(Os), 크롬(Cr), 티타늄(Ti), 하프늄(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 납(Pb), 바나듐(V), 니오븀(Nb) 및 몰리브덴(Mo) 가운데 선택된 하나로 형성할 수 있는데, 바람직하게 는 니켈, 코발트 또는 티타늄으로 형성할 수 있다. 이 때, 상기 제 2 금속층(16)은 상기 제 1 금속합금층(14)을 이루는 원소와 다른 원소로 형성하는 것이 바람직하다.
도 1a의 S4 및 도 3a를 참조하면, 상기 제 1 금속합금층(14) 및 상기 제 2 금속층(16)이 형성된 기판의 전면에 캐핑층(18)을 형성한다. 상기 캐핑층(18)은 금속의 산화를 방지하고 실리사이드층 표면의 모폴로지를 개선하기 위한 목적으로 형성되는데, 바람직하게는 티타늄질화막(TiN)으로 형성할 수 있다.
도 1a의 S5 및 도 4a를 참조하면, 상기 제 1 금속합금층(14), 상기 제 2 금속층(16) 및 상기 캐핑층(18)이 적층된 기판에 실리사이드화 열처리 공정을 적용하여 금속합금 및 금속에 노출된 기판을 실리사이드화시킨다. 실리사이드화 공정은 일반적으로 잘 알려진 공정으로써 2 단계 실리사이드화 공정을 적용할 수 있다. 상기 실리사이드화 열처리 공정은 급속열처리(RTA;Rapid Thermal Anneal) 또는 가열로열처리(Furnace anneal)을 이용하여 실시할 수 있다.
도 1a의 S6 및 도 5를 참조하면, 상기 캐핑층(18), 상기 제 2 금속층(16) 및 상기 제 1 금속합금층(14)을 제거한다. 실리사이드화 공정이후에 반도체층으로 확산되어 결합된 금속 및 금속합금 이외의 잔류된 금속 및 금속합금은 이 단계에서 제거된다. 결과적으로, 절연막 패턴(12) 사이에 노출된 반도체 기판에 제 1 금속 합금 및 제 2 금속을 이루는 원소가 결합된 실리사이드층이 형성될 수 있다.
도 1b는 본 발명의 제 2 실시예에 따른 실리사이드 형성 방법을 나타낸 공정흐름도이다.
도 2, 3b 4b 및 5는 본 발명의 제 2 실시예에 따른 실리사이드 형성 방법을 나타낸 단면도들이다.
도 1b의 S11 및 도 2를 참조하면, 제1 실시예와 마찬가지로 실리사이드화 공정 전에 먼저 노출된 반도체 기판(10)의 표면을 세정하여 불순물 및 산화막 등을 제거한다.
도 1b의 S12 및 도 3a를 참조하면, 기판의 전면에 제 1 금속합금층(14)을 형성한다. 상기 제 1 금속 합금층은 니켈-탄탈럼(NiTa), 코발트-탄탈럼(CoTa) 및 티타늄-탄탈럼(TiTa) 합금 가운데 선택된 하나로 형성할 수 있다. 바람직하게는 니켈-탄탈럼(NiTa)을 5 내지 200Å 정도 두께로 증착할 수 있다. 니켈-탄탈럼 합금 뿐 아니라 상기 열거된 다른 합금을 형성하더라도 5 내지 200Å 정도 두께로 형성할 수 있을 것이다.
도 1b의 S13 및 도 3a를 참조하면, 상기 제 1 금속합금층(14)이 형성된 기판의 전면에 제 2 금속층(16)을 형성한다. 상기 제 2 금속층(16)은 탄탈럼(Ta), 지르코늄(Zr), 이리듐(Ir), 루비늄(Ru), 루테늄(Rh), 오스뮴(Os), 크롬(Cr), 티타늄(Ti), 하프늄(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 납(Pb), 바나듐(V), 니오븀(Nb) 및 몰리브덴(Mo) 가운데 선택된 하나로 형성할 수 있는데, 바람직하게는 니켈, 코발트 또는 티타늄으로 형성할 수 있다. 이 때, 상기 제 2 금속층(16)은 상기 제 1 금속합금층(14)을 이루는 원소와 다른 원소로 형성하는 것이 바람직하다.
도 1b의 S14 및 도 3a를 참조하면, 상기 제 2 금속층(16) 상에 제 3 금속합 금층(17)을 형성한다. 상기 제 3 금속합금층(17)은 니켈-탄탈럼(NiTa), 코발트-탄탈럼(CoTa) 및 티타늄-탄탈럼(TiTa) 합금 가운데 선택된 하나로 형성할 수 있다. 바람직하게는 상기 제 3 금속합금층(17)은 상기 제 1 금속합금층(14)과 동일한 합금으로 형성할 수 있다.
도 1의 S15 및 도 3a를 참조하면, 상기 제 1 금속합금층(14), 상기 제 2 금속층(16) 및 상기 제 3 금속합금층(17)이 형성된 기판의 전면에 캐핑층(18)을 형성한다. 상기 캐핑층(18)은 금속의 산화를 방지하고 실리사이드층 표면의 모폴로지를 개선하기 위한 목적으로 형성되는데, 바람직하게는 티타늄질화막(TiN)으로 형성할 수 있다.
도 1의 S16 및 도 4a를 참조하면, 상기 제 1 금속합금층(14), 상기 제 2 금속층(16), 상기 제 3 금속합금층(17) 및 상기 캐핑층(18)이 적층된 기판에 실리사이드화 열처리 공정을 적용하여 금속합금 및 금속에 노출된 기판을 실리사이드화시킨다. 실리사이드화 공정은 일반적으로 잘 알려진 공정으로써 2 단계 실리사이드화 공정을 적용할 수 있다. 상기 실리사이드화 열처리 공정은 급속열처리(RTA;Rapid Thermal Anneal) 또는 가열로열처리(Furnace anneal)을 이용하여 실시할 수 있다.
도 1의 S17 및 도 5를 참조하면, 상기 캐핑층(18), 상기 제 3 금속합금층(17), 상기 제 2 금속층(16) 및 상기 제 1 금속합금층(14)을 제거한다. 실리사이드화 공정이후에 반도체층으로 확산되어 결합된 금속 및 금속합금 이외의 잔류된 금속 및 금속합금은 이 단계에서 제거된다. 결과적으로, 절연막 패턴(12) 사이에 노출된 반도체 기판에 제 1, 제 3 금속 합금 및 제 2 금속을 이루는 원소가 결합된 실리사이드층이 형성될 수 있다.
본 발명에 따른 실리사이드형성방법은 트랜지스터의 게이트 및/또는 소오스/드레인영역의 실리사이드 형성공정 또는 콘택홀 형성 후 오믹층 형성을 위하여 형성될 수도 있다.
도 6은 본 발명을 적용한 반도체 소자의 일 실시예를 나타낸 단면도이다.
도 6을 참조하면, 기판(50)에 소자분리막(52)이 형성되어 활성영역을 한정하고 상기 활성영역 상부를 게이트 전극(54)이 가로지른다. 상기 게이트 전극(54) 양측에 측벽 스페이서(56)가 형성된다. 상기 게이트 전극(54)의 상부에도 절연막, 금속 또는 금속실리사이드층이 형성될 수 있으나, 여기서는 상기 게이트 전극(54)의 상부가 노출된 것을 도시하였다. 통상적으로 상기 기판은 실리콘기판을 사용하고, 상기 게이트 전극(54)은 폴리실리콘 또는 비정질 실리콘을 사용하지만, 상기 기판 및 상기 게이트 전극은 실리콘에 한정하지 않고, 게르마늄 또는 실리콘게마늄일 수도 있다.
상기 게이트 전극(54)이 형성된 기판에 본발명의 제 1 실시예 또는 제 2 실시예에 따른 실리사이드 형성공정을 적용하여 게이트 전극 양측의 기판에 소오스/드레인 실리사이드층(58s, 58d)을 형성하고, 상기 게이트 전극(54) 상부에 게이트 실리사이드층(54g)을 형성할 수 있다.
도 7은 본 발명을 적용한 반도체 소자의 다른 실시예를 나타낸 단면도이다.
도 7을 참조하면, 기판(100)에 소자분리막(102)을 형성하여 활성영역을 한정하고 상기 활성영역 상에 게이트 전극(104)을 형성한다. 상기 게이트 전극(104) 양 측벽에 측벽스페이서를 형성한다. 상기 게이트 전극(104)의 상부에는 금속, 금속 실리사이드층(106)이 형성될 수 있다.
도시하지는 않았지만, 상기 게이트 전극 양측의 기판 내에 불순물이 주입되어 소오스/드레인 영역이 형성된다. 상기 기판의 전면에 층간절연막(110)을 형성하고 상기 층간절연막(110)을 패터닝하여 기판을 노출시키는 콘택홀(112)을 형성한다. 상기 콘택홀(112)에는 도전막이 채워져 도전성 전극이 연결되는데, 접촉계면의 저항을 낮추기 위하여 오믹층이 요구되는 경우에 상기 콘택홀(112)에 노출된 기판의 표면에 오믹층으로서 실리사이드층(114)을 형성할 수 있다. 이 때, 본 발명의 제 1 실시예 또는 제 2 실시예를 적용하여 실리사이드층을 형성할 수 있다. 실리사이드 형성 후 상기 콘택홀(112) 측벽에 금속층 및 금속합금층이 잔존할 수 있으나, 잔존하는 금속층 및 금속합금층은 장벽금속층으로 응용될 수도 있다. 따라서, 금속층 및 금속합금층 선택시 장벽금속층으로 사용여부를 고려하여 형성하면 실리사이드화 어닐링 후 캐핑층만 제거하고 금속층 및 금속합금층의 제거단계를 생략하는 것도 경우에 따라서는 가능할 것이다.
도 8 내지 도 10은 종래기술 대비 본 발명의 효과를 설명하기 위한 그래프들이다. 종래기술은 코발트 100Å 증착후 제1 실리사이드화 어닐 460℃ 45초, 제2 실리사이드화 어닐 850℃ 30초를 적용한 시료이고, 본 발명은 니켈-탄탈럼 80Å, 코발트 20Å 증착후 제 1 실리사이드화 어닐 460℃ 45초, 제 2 실리사이드화 어닐 550℃ 30초를 적용한 시료이다.
도 8 및 도 9는 각각 종래기술과 본 발명에 따른 실리사이드층을 가지는 게이트 전극의 면저항을 나타낸 그래프이다.
그래프에서 가로축은 게이트의 폭을 나타내고 세로축은 게이트의 면저항을 나타낸다.
그래프에 나타난 바와 같이 코발트실리사이드층을 갖는 종래기술의 경우 게이트 선폭 0.01㎛ 이상에서 거의 10 Ω/□ 인 것에 비해 본 발명을 적용한 경우 약 15 Ω/□ 정도로 약간 높게 측정되었으나 크게 차이가 없다.
도 9는 본 발명의 제 1 실시예에 따른 게이트 전극의 면저항을 나타낸 그래프이다.
도 10은 본 발명과 종래기술의 누설전류를 비교하기 위한 그래프이다.
사각형 그룹은 본 발명에 따른 트랜지스터에서 측정된 오프 상태 누설 전류이고, 원형 그룹은 종래기술에 따른 트랜지스터에서 측정된 오프 상태 누설 전류이다. 트랜지스터는 채널 폭 15㎛, 채널 길이 0.092㎛인 트랜지스터에서 측정되었다.
그래프에서 가로축은 오프 상태의 누설전류를 나타내고 세로축은 분산을 나타낸다.
도시된 것과 같이, 오프상태 누설전류가 종래기술에 비해 본 발명에서 다소 높게 측정되고 있으나 그다지 높지 않은 수치를 보여주고 있지는 않다.
상술한 것과 같이 본 발명에 따르면 금속합금을 이용하여 실리사이드층을 형성함에 있어서, 금속합금층 상에 금속층을 더 형성하거나, 금속층 및 금속합금층을 더 형성함으로써 실리사이드층의 저항의 저하를 최소화시킴과 동시에 누설전류가 적은 실리사이드층을 형성할 수 있다.
Claims (7)
- 실리콘 기판 상에 제 1 금속 합금층을 증착하는 단계;상기 제 1 금속 합금층 상에 제 2 금속층을 증착하는 단계;상기 제 2 금속층 상에 캐핑층을 형성하는 단계;상기 기판에 실리사이드화 어닐링을 적용하는 단계;상기 캐핑층을 제거하는 단계;및잔류 제 1 금속 합금층 및 잔류 제 2 금속층을 제거하는 단계를 포함하되, 상기 제 2 금속층은 상기 제 1 금속 합금층을 이루는 원소와 다른 원소를 포함하는 것을 특징으로 하는 실리사이드 형성 공정.
- 제 1 항에 있어서,상기 제 1 금속 합금층 및 상기 제 2 금속층은 각각 5 내지 200Å의 두께로 형성하는 것을 특징으로 하는 실리사이드 형성 공정.
- 제 1 항에 있어서,상기 제 1 금속 합금층은 니켈-탄탈럼, 코발트-탄탈럼 및 티타늄-탄탈럼 합금 가운데 선택된 하나이고,상기 제 2 금속층은 탄탈럼, 지르코늄, 이리듐, 루비늄, 루테늄, 오스뮴, 크롬, 티타늄, 하프늄, 텅스텐, 코발트, 백금, 납, 바나듐, 니오븀 및 몰리브덴 가운데 선택된 하나인 것을 특징으로 하는 실리사이드 형성 공정.
- 제 1 항에 있어서,상기 제 2 금속층 상에 제 3 금속 합금층을 형성하는 단계를 더 포함하고,상기 실리사이드 어닐링 후 잔류된 제 3 금속 합금층을 제거하되, 상기 제 3 금속 합금층은 상기 제 2 금속층을 이루는 원소와 다른 원소를 포함하는 것을 특징으로 하는 실리사이드 형성 공정.
- 제 4 항에 있어서,상기 제 3 금속 합금층은 니켈-탄탈럼, 코발트-탄탈럼 및 티타늄-탄탈럼 합금 가운데 선택된 하나로 형성하되,상기 제 3 금속 합금층은 5 내지 200Å의 두께로 형성하는 것을 특징으로 하는 실리사이드 형성 공정.
- 반도체 기판의 소정영역에 형성된 실리사이드층을 포함하되, 상기 실리사이드층은 제 1 금속, 제 2 금속 및 제 3 금속 화합물 실리사이드층으로 이루어지며 상기 제 2 금속 화합물 실리사이드층은 상기 제 1 금속 및 제 3 금속 화합물 실리사이드층을 이루는 원소와 다른 원소를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 실리사이드층은 니켈, 탄탈럼, 지르코늄, 이리듐, 루비늄, 루테늄, 오스뮴, 크롬, 티타늄, 하프늄, 텅스텐, 코발트, 백금, 납, 바나듐, 니오븀 및 몰리브덴 가운데 선택된 3개의 금속 화합물 실리사이드층인 것을 특징으로 하는 반도체 소자.
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