JP5236676B2

JP5236676B2 - スタティック・ランダム・アクセス・メモリ

Info

Publication number: JP5236676B2
Application number: JP2010063064A
Authority: JP
Inventors: 有一平野; 繁登前川; 和民有本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-03-18
Filing date: 2010-03-18
Publication date: 2013-07-17
Anticipated expiration: 2024-08-26
Also published as: JP2010171444A

Description

本発明は、スタティック・ランダム・アクセス・メモリ（Static Random Access Memory：ＳＲＡＭ）に関するものである。

近年、微細加工技術等の進展によってＬＳＩ（大規模集積回路）の高速化および高集積化が進んでいる。そして、ＣＭＯＳ型ＳＲＡＭのメモリセルは、例えば後述する図５に示すように構成されるが、このＳＲＡＭについて高速化と低電圧化を両立させる技術が各種提案されている（例えば、特許文献１，２）。

すなわち、特許文献１では、ＣＭＯＳ型ＳＲＡＭにおいて、ワード線とメモリセル内のアクセストランジスタのウェルとを直接接続し、又はワード線とメモリセル内のアクセストランジスタのウェルとドライバトランジスタのウェルとを直接接続する等によって、サブスレッショルド電流の低減を図る技術が開示されている。

また、特許文献２では、ＣＭＯＳ型ＳＲＡＭにおいて、ワード線とメモリセル内のアクセストランジスタのウェルとを直接接続し、さらにドライバトランジスタのゲート電極とウェルとを直接接続し、安定した低電圧動作を可能にする技術が開示されている。

特開平１１−１６３６３号公報特開２０００−１１４３９９号公報

ところで、ＬＳＩでは、パフォーマンス向上のため、サイズおよび電源電圧のスケーリングを行っているが、これらのスケーリングは、スタティックノイズマージン（ＳＮＭ）の低下を引き起こすので、リード時に誤動作を生じさせるという問題がある。以下、図５〜図７を参照して説明する。なお、図５は、ＳＲＡＭのメモリセルの一般的な構成例を示す回路図である。図６は、スタティックノイズマージン（ＳＮＭ）を説明する特性図である。図７は、スタティックノイズマージン（ＳＮＭ）の電源電圧依存性を説明する特性図である。

図５に示すように、ＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタである一対のドライバトランジスタ１１１，１１２と、ＰＭＯＳトランジスタである一対のロードトランジスタ１１３，１１４と、ＮＭＯＳトランジスタである一対のアクセストランジスタ１１６，１１７とを備えている。

ドライバトランジスタ１１１，１１２のソース電極はそれぞれ接地（ＧＮＤ）に接続されている。また、ロードトランジスタ１１３，１１４のソース電極はそれぞれ電源ＶＤＤに接続されている。ドライバトランジスタ１１１のドレイン電極はロードトランジスタ１１３のドレイン電極とアクセストランジスタ１１６のドレイン電極とに接続されている。この接続点を以降「ノードＮ１」と称する。アクセストランジスタ１１６のソース電極はビット線１１９に接続され、ゲート電極はワード線１１８に接続されている。

ドライバトランジスタ１１２のドレイン電極はロードトランジスタ１１４のドレイン電極とアクセストランジスタ１１７のドレイン電極とに接続されている。この接続点を以降「ノードＮ２」と称する。アクセストランジスタ１１７のソース電極は反転ビット線１２０に接続され、ゲート電極はワード線１１８に接続されている。

ドライバトランジスタ１１１のゲート電極とロードトランジスタ１１３のゲート電極は共通に接続されるとともに、ノードＮ２に接続されている。また、ドライバトランジスタ１１２のゲート電極とロードトランジスタ１１４のゲート電極は共通に接続されるとともに、ノードＮ１に接続されている。

以上の構成において、リード動作を考える。メモリセルのノードＮ１は“Ｌ”レベルに設定され、ノードＮ２は“Ｈ”レベルに設定されているとする。つまりドライバトランジスタ１１１はオン動作状態にあり、ドライバトランジスタ１１２はオフ動作状態にある。ビット線１１９と反転ビット線１２０は、共に“Ｈ”レベルにプリチャージされ、ワード線１１８が“Ｌ”レベルから“Ｈ”レベルに立ち上がると、ノードＮ１は“Ｌ”レベルであるので、アクセストランジスタ１１６がオン動作を行い、アクセストランジスタ１１６からドライバトランジスタ１１１を介して接地（ＧＮＤ）に向けてカラム電流が流れる。

ノードＮ１の電位“Ｌ”レベルは、通常、接地（ＧＮＤ）レベルに近い値となり、そのためドライバトランジスタ１１２はオフ動作状態を維持するが、ノイズ等によってノードＮ１の電位がドライバトランジスタ１１２のしきい値電圧まで上昇する可能性がある。

この場合には、ドライバトランジスタ１１２が僅かにオン動作状態に移行し、ノードＮ２の電位を“Ｈ”レベルから“Ｌ”レベルに向けて低下させてしまう。そうすると、アクセストランジスタ１１７がオン動作状態に移行するので、ビット線１１９と反転ビット線１２０との電位差をセンスアンプで読み取れなくなり、リードの誤動作を生じさせる。

図６では、横軸にノードＮ１の電位ＶＮ１が示され、縦軸にノードＮ２の電位ＶＮ２が示されている。図６に示すように、一方の電位を固定して他方の電位を変化させると、ノードＮ２の電位ＶＮ２は特性１２５のように変化し、ノードＮ１の電位ＶＮ１は特性１２６のように変化し、両者を重ねるとめがね状のアイカーブが得られる。目の部分１２７の開きの大きさがスタティックノイズマージン（ＳＮＭ）を示し、目の部分１２７の開きが小さくなるとスタティックノイズマージン（ＳＮＭ）は低下する。

図７では、横軸に電源電圧Ｖｄｄが示され、縦軸にスタティックノイズマージン（ＳＮＭ）が示されている。図７に示すように、スタティックノイズマージン（ＳＮＭ）は、電源電圧Ｖｄｄに依存し、電源電圧Ｖｄｄの低下に伴いスタティックノイズマージン（ＳＮＭ）は低下する。要するに、高速動作と低電圧動作とを両立させる場合には、スタティックノイズマージン（ＳＮＭ）の低下を回避する措置を講ずる必要がある。

本発明は、上記に鑑みてなされたものであり、スタティックノイズマージンの低下を抑制する構造を備えたスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を得ることを目的とする。

上述した目的を達成するために、本発明にかかるスタティック・ランダム・アクセス・メモリは、スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、第１のＳｉＧｅ膜がシリコン基板のソース領域と第１のシリサイド膜との間に存在し、第２のＳｉＧｅ膜がシリコン基板のドレイン領域と第２のシリサイド膜との間に存在し、前記第１のＳｉＧｅ膜ならびに前記第２のＳｉＧｅ膜の表面は、前記ソース領域と前記ドレイン領域の間のチャネル領域のシリコン基板の表面よりも低い位置に存在することを特徴とする。

本発明によれば、高速動作と低電圧動作とを両立させる場合に、スタティックノイズマージンの低下を抑制することができるので、リード時に誤動作が生ずるのを低減できるという効果を奏する。

図１は、本発明の実施の形態１によるＳＲＡＭのメモリセルの要部構成を示す断面図である。図２は、図１に示すメモリセルの製造方法を説明する工程図（その１）である。図３は、図１に示すメモリセルの製造方法を説明する工程図（その２）である。図４は、本発明の実施の形態２によるＳＲＡＭのメモリセルの要部構成を示す断面図である。図５は、ＳＲＡＭのメモリセルの一般的な構成例を示す回路図である。図６は、スタティックノイズマージン（ＳＮＭ）を説明する特性図である。図７は、スタティックノイズマージン（ＳＮＭ）の電圧依存性を説明する特性図である。

以下に、本発明にかかるスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１によるＳＲＡＭのメモリセルの要部構成を示す断面図である。図１では、バルク型メモリセルにおける片方のドライバトランジスタであるＮＭＯＳトランジスタ３０と対応するロードトランジスタであるＰＭＯＳトランジスタ４０との断面構造が示されている。

図１おいて、ＮＭＯＳトランジスタ３０が形成されるＰ型ウェル３１とＰＭＯＳトランジスタ４０が形成されるＮ型ウェル４１との接合部には、所定深さの絶縁膜（ＳｉＯ₂膜）が形成されている。

Ｐ型ウェル３１では、ソース領域を構成するＮ＋拡散層３２ａとドレイン領域をＮ＋拡散層３２ｂとの表面にシリサイド膜３３ａ，３３ｂが堆積されている。そして、ゲート電極３５は、ポリシリコン膜３６の上面にシリサイド膜３７が堆積され、サイドウォール３８で囲まれている。これらは、一般的な構造である。

一方、Ｎ型ウェル４１では、ソース領域を構成するＰ＋拡散層４２ａでは、ＳｉＧｅ膜４３ａがエピタキシャル成長によって形成され、その表面側にシリサイド膜４４ａが堆積されている。また、ドレイン領域をＰ＋拡散層４２ｂでは、ＳｉＧｅ膜４３ｂがエピタキシャル成長によって形成され、その表面側にシリサイド膜４４ｂが堆積されている。そして、ゲート電極４５では、ポリシリコン膜４６の上面にＳｉＧｅ膜４３ｃがエピタキシャル成長によって形成され、その上面にシリサイド膜４７が堆積され、サイドウォール４８で囲まれている。

ＳｉＧｅ膜４３ａ，４３ｂの深さは、ソース領域４２ａおよびドレイン領域４２ｂの接合深さよりも浅いが、サイドウォール４８よりも中に入り込んでいる。なお、ＳｉＧｅ膜４３ａ，４３ｂ，４３ｃは、ＳｉＧｅＣ膜でもよい。

次に、図２と図３を参照して、図１に示すメモリセルの製造方法を説明する。図２において、（１）シリコン基板５０のＮＭＯＳトランジスタ作成領域５１にＳｉＮを数百ｎｍ堆積してＳｉＮ膜５５を形成しレジスト膜５６で被覆してパターニングする。また、シリコン基板５０のＰＭＯＳトランジスタ作成領域５２にＳｉＯ₂を数十ｎｍ堆積してＳｉＯ₂膜５３を形成し、レジスト膜５４で被覆してパターニングする。

（２）分離部のエッチングを約２００ｎｍ〜３００ｎｍ行い、酸化膜（ＳｉＯ₂）５６，５７を５００ｎｍ程度堆積する。（３）ＣＭＰ（化学的機械的研磨）を行い、ＳｉＯ₂膜５３とＳｉＮ膜５５の上部を覆う酸化膜（ＳｉＯ₂）５６，５７を除去するとともに、ＳｉＯ₂膜５３とＳｉＮ膜５５とを研磨する。（４）ＳｉＯ₂膜５３とＳｉＮ膜５５とを除去し、ウェル注入を行う。ＮＭＯＳトランジスタ作成領域５１では、以下のようにボロンＢを注入し、図１に示したＰ型ウェル３１を形成する。すなわち、「Ｂ数百ｋｅＶ、数ｅ１３ｃｍ^-2」「Ｂ数十ｋｅＶ、数ｅ１３ｃｍ^-2」「Ｂ数十ｋｅＶ、数ｅ１２ｃｍ^-2〜１３ｃｍ^-2」で注入を行う。また、ＰＭＯＳトランジスタ作成領域５２では、以下のようにリンＰと砒素Ａｓを注入し、図１に示したＮ型ウェル４１を形成する。すなわち、「Ｐ数百ｋｅＶ、数ｅ１３ｃｍ^-2」「Ａｓ数十ｋｅＶ、数ｅ１２ｃｍ^-2〜１３ｃｍ^-2」で注入を行う。

（５）表面の酸化膜を除去してゲート酸化膜を数ｎｍ堆積し、その上にポリシリコン膜５８ａ，５８ｂを数十ｎｍ〜数百ｎｍ堆積し、パターニングを行う。（６）酸化膜を１０ｎｍ程度堆積した後にサイドウォール５９の形成を行い、両トランジスタの作成領域において、ソース領域６０ａ、およびドレイン領域６０ｂの注入を行う。具体的には、ＮＭＯＳトランジスタ作成領域５１では、「Ａｓ数ｋｅＶ、数ｅ１４ｃｍ^-2〜１５ｎｍ^-2」で注入を行う。また、ＰＭＯＳトランジスタ作成領域５２では、「Ｂ数ｅＶ、数ｅ１４ｃｍ^-2〜１５ｎｍ^-2」で注入を行う。（７）さらに、酸化膜を５０ｎｍ程度堆積した後にサイドウォール６２の形成を行う。

図３において、（８）酸化膜６３を数十ｎｍ程度堆積し、ＮＭＯＳトランジスタ作成領域５１をレジスト膜６４で被覆する。（９）ＰＭＯＳトランジスタ作成領域５２において、ソース領域、ドレイン領域およびゲート電極を数十ｎｍエッチングする。その後、レジスト膜６４を除去する。

（１０）ＰＭＯＳトランジスタ作成領域５２において、エッチングしたソース領域、ドレイン領域およびゲート電極にＳｉＧｅ膜６５，６７，６６をエピタキシャル成長によって形成する。前記したように、ＳｉＧｅ膜に代えてＳｉＧｅＣ膜でもよい。

（１１）ＰＭＯＳトランジスタ作成領域５２をレジスト６８で被覆し、ＮＭＯＳトランジスタ作成領域５１を被覆する酸化膜をエッチングして除去する。（１２）ＰＭＯＳトランジスタ作成領域５２上のレジスト膜６８を除去し、ソース領域およびドレイン領域の注入を行う。すなわち、ＮＭＯＳトランジスタ作成領域５１では「Ａｓ数ｋｅＶ、数ｅ１５ｎｍ^-2」で注入を行い、ソース領域６９およびドレイン領域７０を形成する。また、ＰＭＯＳトランジスタ作成領域５２では「Ｂ数百ｅＶ、数ｅ１５ｎｍ^-2」で注入を行い、ソース領域７２およびドレイン領域７１を形成する。

（１３）ソースドレインアニールを１０００℃程度で、１秒以内行い、ソースドレイン上およびゲート電極上をシリサイド膜７３で被覆する。（１４）その後、ソースドレイン上およびゲート電極上を絶縁膜７５で被覆し、ソース領域およびドレイン領域を電極パッド７６，７７，７８，７９に配線する。

以上のようにして、ＰＭＯＳトランジスタ、つまり、バルク型のメモリセルにおける一対のロードトランジスタそれぞれのソース領域およびドレイン領域とシリサイド膜との間にそれぞれ双方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜をエピタキシャル成長によって介在させ、ゲート電極のポリシリコン膜とシリサイド膜との間に双方に接触するＳｉＧｅ膜またはＳｉＧｅＣ膜をエピタキシャル成長によって介在させることができる。

図１において、このように、ＰＭＯＳトランジスタ４０では、ソース領域４２ａとドレイン領域４２ｂにおいて、シリサイド膜の下方にＳｉＧｅ膜やＳｉＧｅＣ膜をエピタキシャル成長によって形成することで、チャネルに圧縮応力を印加することができる。これによって、ＰＭＯＳトランジスタ４０、つまりロードトランジスタの電流駆動能力を向上させることができる。

その結果、ＳＲＡＭの読み出し時に、オフ動作状態にあるドライバトランジスタがノイズによって僅かにオン動作したとしても、対応するオン動作状態のロードトランジスタは電流駆動能力が高まっているので、電位低下を抑制することができる。したがって、スタティックノイズマージン（ＳＮＭ）の低下を抑制することができ、リード時の誤動作を低減することができる。なお、ＰＭＯＳトランジスタ４０のＮ型ウェル４１に対向するビット線を接続すれば、一層効果的に電位低下を抑制することができる。

実施の形態２．
図２は、本発明の実施の形態２によるＳＲＡＭのメモリセルの要部構成を示す断面図である。この実施の形態２では、ＳＯＩ型のメモリセルへの適用例が示される。すなわち、図２において、シリコン基板８１の上面には、埋め込み酸化膜８２が形成され、この埋め込み酸化膜８２の上部にＮＭＯＳトランジスタ８３とＰＭＯＳトランジスタ８４とが形成される。

図２おいて、ＮＭＯＳトランジスタ８３が形成されるＰ型ウェル８５とＰＭＯＳトランジスタ８４が形成されるＮ型ウェル９４とは、埋め込み酸化膜８２上に形成されるが、両者の接合部には絶縁膜（ＳｉＯ₂膜）が形成されている。

Ｐ型ウェル８５では、ソース領域を構成するＮ＋拡散層８４とドレイン領域をＮ＋拡散層８６との表面にシリサイド膜８７，８８が堆積されている。そして、ゲート電極８９はポリシリコン９０の上面にシリサイド膜９１が堆積され、サイドウォール９２で囲まれている。これらは、一般的な構造である。

一方、Ｎ型ウェル９４では、ソース領域を構成するＰ＋拡散層９５では、ＳｉＧｅ膜９６ａがエピタキシャル成長によって形成され、その表面側にシリサイド膜９７が堆積されている。また、ドレイン領域をＰ＋拡散層９３では、ＳｉＧｅ膜９６ｂがエピタキシャル成長によって形成され、その表面側にシリサイド膜９８が堆積されている。そして、ゲート電極９９では、ポリシリコン膜１００の上面にＳｉＧｅ膜９６ｃがエピタキシャル成長によって形成され、その上面にシリサイド膜１０１が堆積され、サイドウォール１０２で囲まれている。

ＳｉＧｅ膜９６ａ，９６ｂの深さは、ソース領域９５およびドレイン領域９３の接合深さよりも浅いが、サイドウォール１０２よりも中に入り込んでいる。なお、ＳｉＧｅ膜９６ａ，９６ｂ，９６ｃは、ＳｉＧｅＣ膜でもよい。

この実施の形態２によるメモリセルも、基本的には、図２、図３に示した工程で作成することができる。このように、ＳＯＩ型のＰＭＯＳトランジスタ８４において、ソース領域９５とドレイン領域９３において、シリサイド膜の下方にＳｉＧｅ膜やＳｉＧｅＣ膜をエピタキシャル成長によって形成すると、チャネルに圧縮応力を印加することができる。これによって、ＰＭＯＳトランジスタ８４、つまりロードトランジスタの電流駆動能力を向上させることができる。

その結果、実施の形態１にて説明したように、ＳＲＡＭのリード時に、オフ動作状態にあるドライバトランジスタがノイズによって僅かにオン動作したとしても、対応するオン動作状態のロードトランジスタは電流駆動能力が高まっているので、電位低下を抑制することができる。したがって、スタティックノイズマージン（ＳＮＭ）の低下を抑制することができ、リード時の誤動作を低減することができる。

そして、ＳＯＩ型であるので、実施の形態１よりも速度性能を向上させることができ、ソフトエラー耐性を向上させることができる。なお、ＰＭＯＳトランジスタ８４のＮ型ウェル９４に対向するビット線を接続すれば、一層効果的に電位低下を抑制することができる。

以上のように、この発明にかかるＳＲＡＭは、スタティックノイズマージンの低下を抑制できるＳＲＡＭとして有用であり、特に、高速動作と低電圧動作とを両立させる場合に好適である。

３０，８３ＮＭＯＳトランジスタ（ドライバトランジスタ）
４０，８４ＰＭＯＳトランジスタ（ロードトランジスタ）
４２ａ，９５ソース領域
４２ｂ，９３ドレイン領域
４３ａ，４３ｂ，４３ｃ，９６ａ，９６ｂ，９６ｃＳｉＧｅ膜（ＳｉＧｅＣ膜）
４４ａ，４４ｂ，４７，９７，９８，１０１シリサイド膜
４５，９９ゲート電極
４６，１００ポリシリコン膜

Claims

スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、
第１のＳｉＧｅ膜がシリコン基板のソース領域と第１のシリサイド膜との間に存在し、
第２のＳｉＧｅ膜がシリコン基板のドレイン領域と第２のシリサイド膜との間に存在し、
前記第１のＳｉＧｅ膜ならびに前記第２のＳｉＧｅ膜の表面は、前記ソース領域と前記ドレイン領域の間のチャネル領域のシリコン基板の表面よりも低い位置に存在する
ことを特徴とするスタティック・ランダム・アクセス・メモリ。
前記第１のＳｉＧｅ膜が前記ソース領域と前記第１のシリサイド膜の両方に接し、
前記第２のＳｉＧｅ膜が前記ドレイン領域と前記第２のシリサイド膜の両方に接する、
ことを特徴とする請求項１に記載のスタティック・ランダム・アクセス・メモリ。
前記ロードトランジスタのゲート電極の両側壁には２重のサイドウォールが存在し、
前記第１のＳｉＧｅ膜は前記ゲート電極からソース領域側の前記２重のサイドウォールの外側のサイドウォール直下まで存在せず、
前記第２のＳｉＧｅ膜は前記ゲート電極からドレイン領域側の前記２重のサイドウォールの外側のサイドウォール直下まで存在していない、
ことを特徴とする請求項２に記載のスタティック・ランダム・アクセス・メモリ。
第３のＳｉＧｅ膜が前記ゲート電極のポリシリコン膜と第３のシリサイド膜との間に存在する
ことを特徴とする請求項３に記載のスタティック・ランダム・アクセス・メモリ。
前記第３のＳｉＧｅ膜が前記ゲート電極のポリシリコン膜と前記第３のシリサイド膜の両方に接する、
ことを特徴とする請求項３に記載のスタティック・ランダム・アクセス・メモリ。
前記第１のシリサイド膜は、前記ソース領域との間に前記第１のＳｉＧｅ膜を介し、前記第１のシリサイド膜は、前記ソース領域とは接しておらず、
前記第２のシリサイド膜は、前記ドレイン領域との間に前記第２のＳｉＧｅ膜を介し、前記第２のシリサイド膜は、前記ドレイン領域とは接していない、
ことを特徴とする請求項３に記載のスタティック・ランダム・アクセス・メモリ。
半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造である、
ことを特徴とする請求項１〜６のいずれか一つに記載のスタティック・ランダム・アクセス・メモリ。
スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、
第１のＳｉＧｅＣ膜がシリコン基板のソース領域と第１のシリサイド膜との間に存在し、
第２のＳｉＧｅＣ膜がシリコン基板のドレイン領域と第２のシリサイド膜との間に存在し、
前記第１のＳｉＧｅＣ膜ならびに前記第２のＳｉＧｅＣ膜の表面は、前記ソース領域と前記ドレイン領域の間のチャネル領域のシリコン基板の表面よりも低い位置に存在する
ことを特徴とするスタティック・ランダム・アクセス・メモリ。
前記第１のＳｉＧｅＣ膜が前記ソース領域と前記第１のシリサイド膜の両方に接し、
前記第２のＳｉＧｅＣ膜が前記ドレイン領域と前記第２のシリサイド膜の両方に接する
ことを特徴とする請求項８に記載のスタティック・ランダム・アクセス・メモリ。
前記ロードトランジスタのゲート電極の両側壁には２重のサイドウォールが存在し、
前記第１のＳｉＧｅ膜は前記ゲート電極からソース領域側の前記２重のサイドウォールの外側のサイドウォール直下まで存在せず、
前記第２のＳｉＧｅ膜は前記ゲート電極からドレイン領域側の前記２重のサイドウォールの外側のサイドウォール直下まで存在していない、
ことを特徴とする請求項９に記載のスタティック・ランダム・アクセス・メモリ。
第３のＳｉＧｅＣ膜が前記ゲート電極のポリシリコン膜と第３のシリサイド膜との間に存在する
ことを特徴とする請求項１０に記載のスタティック・ランダム・アクセス・メモリ。
前記第３のＳｉＧｅＣ膜が前記ゲート電極のポリシリコン膜と前記第３のシリサイド膜の両方に接する
ことを特徴とする請求項１１に記載のスタティック・ランダム・アクセス・メモリ。
前記第１のシリサイド膜は、前記ソース領域との間に前記第１のＳｉＧｅＣ膜を介し、前記第１のシリサイド膜は、前記ソース領域とは接しておらず、
前記第２のシリサイド膜は、前記ドレイン領域との間に前記第２のＳｉＧｅＣ膜を介し、前記第２のシリサイド膜は、前記ドレイン領域とは接していない、
ことを特徴とする請求項１０に記載のスタティック・ランダム・アクセス・メモリ。
半導体基板、埋め込み絶縁層及びＳＯＩ層からなるＳＯＩ構造である
ことを特徴とする請求項８〜１３のいずれか一つに記載のスタティック・ランダム・アクセス・メモリ。