CN101346809A - 用于形成具有自对准硅化物层的半导体器件的方法 - Google Patents

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Abstract

描述了一种用于形成半导体器件且选择性地形成自对准硅化物层的方法。在一个实施例中，该方法包括：在具有第一区域(20)和第二区域(24)的半导体衬底上淀积金属层，其中第一区域和第二区域包含硅；移除第二栅电极上的金属层；以及使金属层与第一区域反应以在第一区域上形成自对准硅化物层(48)。在一个实施例中，第一区域和第二区域分别包括第一栅电极和第二栅电极。

Description

用于形成具有自对准硅化物层的半导体器件的方法
技术领域
本发明总体涉及形成半导体器件，且尤其涉及形成自对准硅化物层。
背景技术
在半导体制造中，半导体器件通常在有沟道的结处形成轻掺杂漏极和用于实现接触的较高掺杂漏极区域。源极也以同样方式制成。使用硅化物实现到漏极的接触，该硅化物是硅金属化合物。这种材料也被称为自对准硅化物，所述自对准硅化物(salicide)指的是通常称为‘自对准硅化物’的特定综合。该自对准硅化物是用于半导体器件的源极和漏极的接触点。
一种用于形成自对准硅化物的方法包括：在半导体晶片上淀积金属层；使金属层与含硅区域反应以形成金属硅化物；以及然后从非硅表面移除金属层中任何未反应的部分。这种方法在所有包括硅的区域上形成自对准硅化物。然而，有时期望在某些含硅的区域上不形成自对准硅化物以不减小期望的高薄层电阻。例如，在模拟或I/O电路中的含硅电阻上可不形成自对准硅化物。
一种用于在一些含硅区域上形成自对准硅化物而在其它区域上不形成自对准硅化物的方法包括在整个半导体晶片上涂覆氧化层并且在氧化层上形成氮化层。接下来移除其中将形成自对准硅化物的区域上的氧化层和氮化层。在半导体晶片上形成金属层，并且与被氧化层和氮化层暴露的半导体晶片的含硅区域反应。然而，移除氧化层和氮化层是困难的。此外，在加工过程中氮化层经常不能被完全移除，并且导致缺陷率问题。因此，需要一种在一些含硅区域上形成自对准硅化物而在其它区域上不形成自对准硅化物的可制造的方法。
发明内容
本发明提供了一种如权利要求所述的用于在制造半导体器件的过程中形成自对准硅化物层的方法。
附图说明
本发明通过示例的方式而示出，但不限于附图，其中相同的参考标记表示相似的元件，并且其中：
图1通过示例的方式给出了根据本发明的一个实施例的、具有第一晶体管和第二晶体管的半导体衬底的一部分的截面图，
图2通过示例的方式给出了根据本发明的一个实施例的、图1中的半导体衬底在形成金属层之后的截面图，
图3通过示例的方式给出了根据本发明的一个实施例的、图2中的半导体衬底在形成可选保护层之后的截面图，
图4通过示例的方式给出了根据本发明的一个实施例的、图3中的半导体衬底在半导体衬底上形成抗蚀剂层之后的截面图，
图5通过示例的方式给出了根据本发明的一个实施例的、图4中的半导体衬底在图案化抗蚀剂层之后的截面图，
图6通过示例的方式给出了根据本发明的一个实施例的、图5中的半导体衬底在移除金属层的至少一部分之后的截面图，
图7通过示例的方式给出了根据本发明的一个实施例的、图6中的半导体衬底在移除抗蚀剂之后的截面图，
图8通过示例的方式给出了根据本发明的一个实施例的、图7中的半导体衬底在形成自对准硅化物区域且选择性地移除未反应的金属之后的截面图，
图9通过示例的方式给出了根据本发明的一个实施例的、图8中的半导体衬底在形成通孔和层间电介质层之后的截面图。
本领域技术人员应认识到，图中的元件可以简明示出且不需要按比例绘制。例如，为了帮助增进对本发明的实施例的理解，图中的元件中的一些的尺寸可以相对于其它元件被夸大。
具体实施方式
下面描述的本发明的实施例提供了一种选择性地形成自对准硅化物层的可制造的方法。例如在一个实施例中，用于形成半导体器件的方法包括：提供半导体衬底；在半导体衬底上淀积金属层；图案化金属层以移除其中不形成自对准硅化物的区域上的金属层；以及在图案化后使金属层反应以形成自对准硅化物层。因此，在金属层反应之前图案化金属层以使一些含硅区域留下来未被自对准硅化。
另一个示例包括通过确定半导体衬底的第一区域(随后要形成自对准硅化物的区域)、确定第二区域(随后不形成自对准硅化物的区域)、在半导体衬底上形成金属层、移除第二区域上的金属层、以及使金属层反应以在第一区域中形成自对准硅化物而形成半导体器件。然而，通过借助于附图，本发明的实施例可以被更好地理解。
图1示出了半导体器件5的一部分。半导体器件5包括形成在包含隔离区域12的半导体衬底10上的第一栅极堆叠(stack)15和第二栅极堆叠17、源极/漏极区域14和延伸区域(extension region)18。半导体衬底10可以是任何一种半导体材料或材料的组合，例如砷化镓、锗硅、绝缘体上硅(SOI)(例如，全耗尽SOI(FDSOI))、硅、单晶硅等和上述材料的组合。然而，为了在半导体衬底10的一部分上形成自对准硅化物，这部分应包含硅。半导体衬底10优选为掺杂成N-以形成N阱区域的硅。这可以通过以整块(bulk)P-衬底开始并为了形成P沟道晶体管而选择性地将有源区域掺杂成N-来实现，这种情况下半导体衬底10具有阱区域(未示出)。隔离区域12电隔离半导体衬底10中的阱区域。在一个实施例中，隔离区域12是通过蚀刻半导体器件、淀积或生长例如二氧化硅的绝缘层、以及平坦化绝缘层而形成的浅沟槽(shallow trench)隔离区域。
在形成隔离区域12之后，在半导体衬底10上淀积栅极电介质层和栅电极层，并且随后对它们图案化以形成栅极电介质(例如，第一栅极电介质19或第二栅极电介质22)和栅电极(例如，第一栅电极20和第二栅电极24)。在优选实施例中，栅极电介质层是高介电常数(hi-k)电介质或其中材料中的至少一种为hi-k电介质的材料的组合。可以使用任何一种hi-k电介质，例如氧化铪、氧化锆等和上述的组合。在一个实施例中，栅极电介质层包括二氧化硅层等。例如，栅极电介质层可以是具有下层(underlying layer)二氧化硅的氧化铪，该二氧化硅可以是本征二氧化硅。栅电极层可以是任何材料例如金属、合金或随后掺杂的多晶硅。然而，为了在栅电极层的一部分上形成自对准硅化物层，这部分应包含硅。栅极电介质层和栅电极层可以通过任何工艺形成，例如热生长、化学气相淀积(CVD)、物理气相淀积(PVD)、原子层淀积(ALD)等和上述的组合。第一栅极电介质19和第一栅电极20形成第一栅极堆叠15，第二栅极电介质22和第二栅电极24形成第二栅极堆叠17。
在形成第一和第二栅极堆叠15和17之后，可以通过离子注入，邻近于第一和第二栅极堆叠15和17形成区域18和部分区域14。区域18和部分区域14邻近于第一和第二栅极堆叠15和17这是由于在形成这些区域的注入工艺过程中第一和第二栅极堆叠15和17用作掩膜。半导体衬底10中位于区域18之间的区域是要形成晶体管沟道的区域。在一个实施例中是延伸区域的区域18形成之后，且可能在部分区域14形成之后，形成间隙壁(sidewall spacer)26。在一个实施例中，间隙壁通过在半导体衬底上形成绝缘层然后各向异性地蚀刻绝缘层形成。然而，可以使用任何其它工艺，且间隙壁26可以包括超过一层的结构。例如，间隙壁26可以在氮化层下包括氧化层。
接下来，间隙壁26与第一和第二栅极堆叠15和17一起被用作通过离子注入形成区域(或剩余区域)14的掩膜，其为源极/漏极区域。传统的离子注入工艺可以被用来形成延伸区域18和源极/漏极区域14。例如，可以通过使用二氟化硼注入硼形成源极/漏极区域14。之后，如本领域所公知的，执行退火以激活杂质并扩展区域。
在形成如图1所示的结构之后，执行预清洗以移除半导体器件5的被暴露的表面上的任何氧化物。正如进一步解释之后将被更好地理解的，移除氧化物以使随后形成的金属层28直接形成在允许形成自对准硅化物的第一栅电极20和源极/漏极区域14上。在一个实施例中，预清洗包括氩溅射蚀刻(argon sputter etch)之后的使用氢氟酸的湿法化学蚀刻。预清洗可以是移除氧化物的湿法化学蚀刻、氩溅射蚀刻、使用NH3/NF3化学剂的远程等离子体蚀刻(remote plasma etch)或用于二氧化硅的另一种干法蚀刻。
如图2所示，金属层28形成在半导体器件5上。在一个实施例中，金属层28是直接形成在半导体器件5上。金属层28可以通过任何一种工艺形成，例如PVD、CVD、ALD等或上述的组合。淀积是均厚(blanket)工艺这是由于金属层28形成在半导体器件5的全部暴露区域上，而不是选择性地淀积。淀积的温度应该是不会使金属层28与任何下层反应的温度。因此，该温度应该低于金属层28的自对准硅化(salicidation)温度。在一个实施例中，金属层28在室温下形成。
而且，淀积金属层28之后的所有加工直到自对准硅化工艺(下面描述)都应该发生在低于金属层28的金属开始扩散的温度(例如，硅化物形成温度)的温度下以免自对准硅化过早发生。例如，如果金属层是镍，则温度应该低于120摄氏度，而如果金属层是钴，则温度应该低于400摄氏度，甚至低于350摄氏度。
在淀积工艺过程中，可以在金属层28和第一或第二栅电极20和24之间形成薄层(例如，几个原子厚)。例如，如果金属层28是镍且第一和第二栅电极20和24是多晶硅，则硅化镍薄层可以被形成在金属层28之下。然而，该层很薄以至于它不会改变要形成的最终‘未硅化’电阻器结构的电阻。
金属层28包括将被用于形成自对准硅化物的金属。在一个实施例中，金属层28包括钴、镍、钯、铂、钛或钨。在一个实施例中，金属层28包括单一金属，例如钴，而在另一个实施例中，金属层28包含超过一种金属，也就是金属合金，例如镍铂。金属层28的厚度取决于于所选择的材料以及第一和第二栅电极20和24的长度。例如，对于栅电极长度为65纳米或以下的技术，如果金属层28是镍，则厚度可以是大约70至100埃，而如果金属是钴，则厚度可以是大约90至150埃。
在形成金属层28之后，如图3所示可选地形成保护层30。保护层30，如果形成，则保护金属层28在随后的加工过程中不被氧化。正如进一步解释之后将更好地理解的，保护层30是牺牲层。在一个实施例中，保护层30是氮化钛或氮化钽且厚度可大约为25至200埃。然而，保护层30的厚度也取决于所选择的材料和栅电极的长度。保护层30可以通过任何一种工艺形成，例如PVD、CVD、ALD等或上述的组合。
如图4所示，在形成金属层28和保护层30(如果存在)之后，抗蚀剂层32形成在半导体器件5上。抗蚀剂层可以通过任何一种方法淀积；在优选实施例中，抗蚀剂层旋涂形成。在一个实施例中，抗蚀剂层32的厚度大约为400-700纳米。
如图5所示，抗蚀剂层32在其形成之后被图案化并成为具有开口36的图案化抗蚀剂层34。使用光刻来图案化抗蚀剂层32。在光刻工艺过程中，使用了具有图案以形成开口36的掩膜。图案化之后，蚀刻抗蚀剂层从而形成开口36。如果存在保护层30，则开口36暴露出保护层30的部分，该部分位于第二栅极堆叠17上，该第二栅极堆叠17是之后不形成自对准硅化物的栅极堆叠。也就是说，在图中所示的实施例中，期望不在第二栅极堆叠17上形成自对准硅化物。如果保护层30不存在，则金属层28位于第二栅极堆叠17上的部分将被开口36暴露。
如图6所示，在形成开口36之后，保护层30(如果存在)和金属层28的、被开口36暴露或位于开口36下的部分被移除。如图6所示，在移除金属层28和保护层30(如果存在)的部分的工艺中，开口36可以被扩大以形成扩大开口40和修改后的图案化抗蚀剂层38。保护层30(如果存在)和金属层28的部分可以通过湿法蚀刻、干法蚀刻等或上述的组合移除。在一个实施例中，如果金属层28是镍且保护层30是氮化钛，则使用H2SO4和H2O2进行湿法蚀刻。由于该化学剂对自对准硅化镍的蚀刻速率大约为对镍的蚀刻速率的30分之一，如果硅化镍薄层形成在金属层下面，它不一定会被移除。即使自对准硅化镍层未被移除，也可以相信它非常薄(例如，大于或小于约30埃)以至于不能影响下面的第二栅电极24的电阻。
如图7所示，在移除金属层28和保护层30(如果存在)的部分之后，移除抗蚀剂。在一个实施例中，通过使用氧气环境的灰化工艺(ash process)移除抗蚀剂。
如图8所示，在移除抗蚀剂之后，形成第一自对准硅化物区域48和第二自对准硅化物区域46。通过加热步骤或退火形成第一和第二自对准硅化物区域48和46。在一个实施例中，在例如氮气的惰性气氛下，对于钴在大约为425-550摄氏度的温度下退火大约1-120秒或者对于镍在大约250-350摄氏度的温度下退火大约1-120秒。金属层28位于例如多晶硅的含硅层上的区域将形成自对准硅化物，并且含硅层将会与金属层28反应并形成硅化物。例如，即使间隙壁26包含氮化硅，硅也不会与金属层28反应而在间隙壁26上形成自对准硅化物。退火致使在第一栅电极20上形成第一自对准硅化物区域48和在源极/漏极区域14上形成第二自对准硅化物区域46。这些自对准硅化物区域48和46是有效形成如所期望的电连接的接触；此外，它们降低了下层材料的薄层电阻。第二栅电极24上未形成自对准硅化物是因为第二栅电极24上的金属层28在加热步骤之前被移除，因此实现第二栅极堆叠17所期望的例如高薄层电阻。
在形成自对准硅化物区域48和46之后，移除金属层28未被自对准硅化的部分。这可以通过使用蚀刻剂，例如硫酸及双氧水混合物(piranha)，来实现，所述蚀刻剂在金属与金属自对准硅化物之间是有选择性的，在本实施例中，金属是镍且金属自对准硅化物是镍自对准硅化物。如果期望接下来器件可以进行附加退火以完成自对准硅化物的形成。在一个实施例中，在例如氮气的惰性气氛中，对于钴在大约650-850摄氏度的温度下执行大约20-120秒退火，对于镍在大约370-450摄氏度的温度下执行大约1-120秒退火。然而，该最后的退火是否需要取决于器件制造中使用的工艺技术。
在清洗和可选的第二次退火之后，使用传统加工继续半导体器件的制造。例如，在半导体器件5上可以形成层间电介质层(ILD)并且图案化以在第一和第二栅极堆叠15和17上形成开口。接着可以用导电材料填充开口以在第一栅极堆叠15上形成第一通孔52和在第二栅极堆叠17上形成第二通孔54。由于第一自对准硅化物区域48形成在第一栅极堆叠15上，第一通孔52与第一自对准硅化物区域48接触，其中第二通孔54未与任何自对准硅化物区域接触。替代地，第二通孔54与第二栅电极24接触，接下来的加工可以继续形成互连和其它图形(feature)。
本领域技术人员应该认识到，尽管附图示出了使用上述方法在栅电极上选择性地形成自对准硅化物层，但是这些方法可以在任何图形上使用，例如除了在栅电极上还可以在有源含硅区域上或替代在栅电极上而在有源含硅区域上。
到此为止，应该认识到，已经提供了一种用于选择性地形成一些具有自对准硅化物的晶体管和不具有自对准硅化物的其他元件(例如，电阻)的简单可制造方法。通过在形成所有晶体管(在一个实施例中，其包括源极/漏极区域)之后的整个晶片上淀积均厚金属层，降低了在期望区域不形成自对准硅化物的风险。而且，本发明的实施例降低了缺陷率和关于淀积和图案化氮化层和氧化层以在晶体管或含硅的任何图形或层上选择性地形成自对准硅化物的工艺边缘性(marginality)问题。
由于大部分实施本发明的设备由本领域技术人员公知的电子元件和电路组成，因此没有必要像上面示出的那样非常详细地解释电路细节，也为了理解和认知本发明中的潜在概念以及为了不混淆或脱离本发明的教导。
在上述说明书中，已经参照具体实施例描述了本发明。但本领域技术人员可以认识到，在不脱离权利要求所述的本发明的范围的情况下，可做出各种修改和变化。因此，本说明书和附图被认为是示例性的而非限制性的，且所有这种修改都旨在被包括在本发明的范围内。
上文针对具体的实施例已经描述了益处、其他优点以及问题的解决方案。然而，益处、优点、问题的解决方案以及可以引出任何益处、优点或解决方案或者使其变得更加显著的任何因素，不应被解释为任何或所有权利要求的关键的、必需的或基本的特征或要素。如此处使用的，术语“包括”或其任何其他的变化形式，旨在涵盖非排他性的内含物，由此包括一列要素的工艺、方法、物体或设备，不仅包括这些元件，而且可以包括未明确列出的或者对于这种工艺、方法、物体或设备是固有的其他元件。如此处使用的，术语“一”被定义为一个或超过一个。而且，说明书和权利要求中的术语“前”、“后”、“顶”、“底”、“上”、“下”等，用于说明性目的，且没有必要用于描述永久的相对位置。应当理解，所使用的术语可以在适当的环境下互换，这样，此处描述的本发明的实施例，例如，能够在不同于此处所示出的或者说明的其他方位中操作。
权利要求书(按照条约第19条的修改)
1.一种用于形成半导体器件的方法，其特征在于：
在具有第一区域和第二区域的半导体衬底上均厚淀积金属层，其中第一区域和第二区域包含硅；
移除第二区域上的金属层；及
使金属层与第一区域反应以在第一区域上形成自对准硅化物层。
2.如权利要求1所述的方法，其中所述第一区域包括第一栅电极以及所述第二区域包括第二栅电极。
3.如权利要求1或2所述，还包括：
在所述金属层上形成掩膜层；及
图案化所述掩膜层以暴露该区域上的金属层。
4.如权利要求1、2或3所述，还包括：
在所述金属层上淀积保护层；及
移除所述第二区域上的保护层。
5.如权利要求1、2、3或4所述，其中所述金属层包括金属合金。
6.如权利要求1、2、3、4或5所述，其中所述金属层包括选自由钴和镍组成的组中的元素。
7.如权利要求4、5或6所述，其中所述保护层包括选自由镍、钽和钛组成的组中的元素。
8.如权利要求1、2、3、4、5、6或7所述，其中淀积发生在低于400摄氏度的温度下。

Claims (10)

1.一种用于形成半导体器件的方法，其特征在于：
在具有第一区域和第二区域的半导体衬底上淀积金属层，其中第一区域和第二区域包含硅；
移除第二区域上的金属层；及
使金属层与第一区域反应以在第一区域上形成自对准硅化物层。
2.如权利要求1所述的方法，其中所述第一区域包括第一栅电极以及所述第二区域包括第二栅电极。
3.如权利要求1或2所述，还包括：
在所述金属层上形成掩膜层；及
图案化所述掩膜层以暴露该区域上的金属层。
4.如权利要求1、2或3所述，还包括：
在所述金属层上淀积保护层；及
移除所述第二区域上的保护层。
5.如权利要求1、2、3或4所述，其中所述金属层包括金属合金。
6.如权利要求1、2、3、4或5所述，其中所述金属层包括选自由钴和镍组成的组中的元素。
7.如权利要求4、5或6所述，其中所述保护层包括选自由镍、钽和钛组成的组中的元素。
8.如权利要求1、2、3、4、5、6或7所述，其中淀积发生在低于400摄氏度的温度下。
9.如权利要求1、2、3、4、5、6或7所述，其中反应包括对所述半导体衬底进行退火。
10.如权利要求1、2、3、4、5、6或7所述，还包括移除所述金属层中未形成所述自对准硅化物的部分。
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