CN107527869A - 一种半导体器件及其制备方法和电子装置 - Google Patents
一种半导体器件及其制备方法和电子装置 Download PDFInfo
- Publication number
- CN107527869A CN107527869A CN201610459896.9A CN201610459896A CN107527869A CN 107527869 A CN107527869 A CN 107527869A CN 201610459896 A CN201610459896 A CN 201610459896A CN 107527869 A CN107527869 A CN 107527869A
- Authority
- CN
- China
- Prior art keywords
- groove
- clearance wall
- pmos
- semiconductor devices
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 107
- 238000002360 preparation method Methods 0.000 title claims abstract description 25
- 238000009434 installation Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000000463 material Substances 0.000 claims abstract description 31
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 238000001039 wet etching Methods 0.000 claims abstract description 10
- 238000004140 cleaning Methods 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000012545 processing Methods 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 9
- 238000010790 dilution Methods 0.000 claims description 7
- 239000012895 dilution Substances 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000000243 solution Substances 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 claims 1
- 239000002253 acid Substances 0.000 claims 1
- 210000005056 cell body Anatomy 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 125000003698 tetramethyl group Chemical group [H]C([H])([H])* 0.000 claims 1
- 239000010410 layer Substances 0.000 description 36
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 18
- 230000000694 effects Effects 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 10
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 239000012212 insulator Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000012159 carrier gas Substances 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N carbon tetrachloride Substances ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000008141 laxative Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000001543 purgative effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种半导体器件及其制备方法和电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上层叠形成有第一间隙壁和第二间隙壁；在所述栅极结构两侧的半导体衬底中形成第一凹槽；对所述第一凹槽进行清洗，以去除所述第一凹槽表面的杂质；去除所述第二间隙壁，以露出所述第一间隙壁；湿法蚀刻所述第一凹槽，以形成具有目标形状的第二凹槽；在所述第二凹槽中外延生长半导体材料，以形成源漏。通过所述方法可以避免在最后的外延生长中各种杂质的影响，因此通过所述方法可以进一步提高所述半导体器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法和电子装置。
背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
目前半导体器件在制备CMOS的过程中为了获得更好的性能，通常在CMOS的源漏区进行外延SiGe以对衬底的沟道处施加压应力，使PMOS性能提高，现有技术中一般在PMOS源漏上形成凹陷，然后外延生长SiGe，但是目前在形成SiGe过程中存在很多挑战，例如在整合(integration)、缺陷控制、选择性等等。
例如在目前工艺中在形成CMOS过程中，在蚀刻去除栅极侧壁上的间隙壁上时，执行碳离子注入到所述Si衬底中，形成C-Si，C-Si将会影响所述SiGe的外延。此外，所述Si衬底中的其它杂质也会影响所述SiGe的外延。
因此，为解决现有技术中的上述技术问题，有必要提出一种新的半导体器件及其制备方法和电子装置。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上层叠形成有第一间隙壁和第二间隙壁；
在所述栅极结构两侧的半导体衬底中形成第一凹槽；
对所述第一凹槽进行清洗，以去除所述第一凹槽表面的杂质；
去除所述第二间隙壁，以露出所述第一间隙壁；
湿法蚀刻所述第一凹槽，以形成具有目标形状的第二凹槽；
在所述第二凹槽中外延生长半导体材料，以形成源漏。
可选地，所述清洗包括远程等离子体干法清洗。
可选地，所述远程等离子体干法清洗的功率为100～1000w，清洗气氛包括5～50sccm的NF3以及100～1000sccm的Ar。
可选地，所述远程等离子体干法清洗的功率为200～8000w，或者400-600w，清洗气氛包括15～35sccm的NF3以及200～800sccm的Ar，或者400～600sccm的Ar。
可选地，在形成所述第一凹槽之后还进一步包括选用H2SO4对所述第一凹槽进行清洗的步骤；或包括选用O3和稀释的氢氟酸对所述第一凹槽进行清洗的步骤。
可选地，选用四甲基氢氧化铵蚀刻液蚀刻所述第一凹槽，以形成Σ形的所述第二凹槽。
可选地，选用稀释的氢氟酸去除所述第二间隙壁或选用SiCoNi干法制程去除所述第二间隙壁。
可选地，蚀刻所述第一凹槽的压力为2～20mt，蚀刻气氛包括50～200SCCM的HBr，2～10SCCM的O2。
可选地，所述第一间隙壁选用氮化物，所述第一间隙壁的宽度为10～20nm；
所述第二间隙壁选用氧化物，所述氧化物的厚度为3～8nm。
可选地，所述方法还进一步包括在抬升源漏上形成覆盖层的步骤。
可选地，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有NMOS栅极结构，在所述PMOS区域上形成有PMOS栅极结构，在所述NMOS栅极结构上和PMOS栅极结构上形成有所述第一间隙壁；
在所述NMOS区域形成保护层，以覆盖所述NMOS栅极结构；
蚀刻所述PMOS栅极结构上的所述第一间隙壁，去除所述半导体衬底上的所述第一间隙壁和所述PMOS栅极结构顶部的所述第一间隙；
去除所述保护层，以露出所述NMOS区域；
在所述第一间隙壁上形成所述第二间隙壁；
在所述PMOS栅极结构两侧的半导体衬底中形成所述第一凹槽。
本发明还提供了一种半导体器件，所述半导体器件通过上述方法制备得到。
本发明还提供了一种电子装置，包括上述的半导体器件。
在本发明中在选用干法蚀刻在所述栅极结构两侧的半导体衬底中形成第一凹槽；然后对所述第一凹槽进行远程等离子体干法清洗，以去除之前各种工艺中形成的杂质，然后选用湿法继续蚀刻所述第一凹槽，以形成第二凹槽；最后在所述第二凹槽中外延生长半导体材料，以形成抬升源漏。通过所述方法可以避免在最后的外延生长中各种杂质的影响，因此通过所述方法可以进一步提高所述半导体器件的性能和良率。
本发明的半导体器件，由于采用了上述制备方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明的另一个实施例的一种半导体器件的制备方法的示意性流程图；
图2A-图2H为本发明的一实施例中的一种半导体器件的制备方法的相关步骤形成的结构的剖视图；
图3示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明为了解决目前工艺存在的问题，提供了一种半导体器件的制备方法，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上层叠形成有第一间隙壁和第二间隙壁；
在所述栅极结构两侧的半导体衬底中形成第一凹槽；
对所述第一凹槽进行清洗，以去除所述第一凹槽表面的杂质；
去除所述第二间隙壁，以露出所述第一间隙壁；
湿法蚀刻所述第一凹槽，以形成具有目标形状的第二凹槽；
在所述第二凹槽中外延生长半导体材料，以形成源漏。
可选地，所述清洗包括远程等离子体干法清洗。
其中，在本发明中选用远程等离子体源所产生的远程等离子体(Remoting plasma)进行干法清洗。所述等离子体通过等离子体源产生，所述远程等离子体源可以设置于所述反应腔室附近，远程等离子体源产生远程等离子体后通过所述气体喷头组件进入所述反应腔室，并进入处理区域，对所述凹槽进行清洗处理。
或者所述远程等离子体源与所述反应腔室通过气体喷头组件以外的气体通道相连通，远程等离子体源产生远程等离子体后通入到所述反应腔室内，对所述反应腔室进行预清洗。
其中，为了得到更好的效果，在本发明的一具体实施方式中通过选用载气将所述等离子体输入到所述腔室中，所述载气可以为氦气、氮气、氩气等惰性气体等，所述远程等离子体可以选用氯、氟或其化合物，例如NF3、CF4、SF6、C2F6、CCl4等。
作为优选，尽量缩短所述等离子体源和所述腔室的距离，以提高所述等离子体的存活时间，提高所述等离子体的清洗效果。
在腔室预清洗的步骤中，还可以对所述腔室进行加热，以提高清洗效果，选用远程等离子体进行预清洗的条件为：在1-5torr的压力下，在所述腔室温度为200-400℃下进行5-40s，所述等离子体的流速为300-900sccm。
其中，所述远程等离子体干法清洗的功率为100～1000w，清洗气氛包括NF3和Ar。
在该实施例，清洗气氛包括5～50sccm的NF3以及100～1000sccm的Ar。
可选地，所述远程等离子体干法清洗的功率为200～8000w，或者400-600w，清洗气氛包括15～35sccm的NF3以及200～800sccm的Ar，或者400～600sccm的Ar。
通过所述远程等离子体干法清洗可以去除所述第一凹槽中存在的各种杂质以及所述第一凹槽表面的影响SiGe生长的物质，例如C-Si，避免了SiGe生长的缺陷。
此外，为了更好地执行所述远程等离子体干法清洗，在形成所述第一凹槽之后还进一步包括对所述第一凹槽进行清洗的步骤。
可选地，可以选用H2SO4或O3和稀释的氢氟酸对所述第一凹槽进行清洗。
在执行完上述清洗步骤之后，选用湿法蚀刻，形成所述第二凹槽。例如，选用四甲基氢氧化铵蚀刻液蚀刻所述第一凹槽，以形成所述第二凹槽。
进一步，选用四甲基氢氧化铵蚀刻液蚀刻所述第一凹槽，以形成Σ形的所述第二凹槽。
通过选用湿法蚀刻避免了引入其他蚀刻杂质，以避免影响SiGe的外延生长。
因此，在本发明中在选用干法蚀刻在所述栅极结构两侧的半导体衬底中形成第一凹槽；然后对所述第一凹槽进行远程等离子体干法清洗，以去除之前各种工艺中形成的杂质，然后选用湿法继续蚀刻所述第一凹槽，以形成具有目标形状的第二凹槽；最后在所述第二凹槽中外延生长半导体材料，以形成抬升源漏。通过所述方法可以避免在最后的外延生长中各种杂质的影响，因此通过所述方法可以进一步提高所述半导体器件的性能和良率。
本发明的半导体器件，由于采用了上述制备方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例一
下面，参照图1以及图2A至图2H来描述本发明实施例提出的半导体器件的制备方法一个示例性方法的详细步骤。其中，图1为本发明的另一个实施例的一种半导体器件的制备方法的示意性流程图，具体地包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上层叠形成有第一间隙壁和第二间隙壁；
步骤S2：在所述栅极结构两侧的半导体衬底中形成第一凹槽；
步骤S3：对所述第一凹槽进行清洗，以去除所述第一凹槽表面的杂质；
步骤S4：去除所述第二间隙壁，以露出所述第一间隙壁；
步骤S5：湿法蚀刻所述第一凹槽，以形成具有目标形状的第二凹槽；
步骤S6：在所述第二凹槽中外延生长半导体材料，以形成源漏。
本实施例的半导体器件的制备方法，具体包括如下步骤：
执行步骤一，提供半导体衬底201，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有NMOS栅极结构，在所述PMOS区域上形成有PMOS栅极结构202，在所述NMOS栅极结构上形成有所述第一间隙壁，在所述PMOS栅极结构上形成有所述第一间隙壁203。
具体地，如图2A所示，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底201包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
然后在所述半导体衬底中形成浅沟槽隔离结构，所述浅沟槽隔离结构的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底101上依次形成第一氧化物层和第一氮化物层。接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底进行刻蚀以形成沟槽。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
然后，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成所述浅沟槽隔离结构。
在本发明中所述浅沟槽隔离可以将所述半导体衬底分为NMOS区域以及PMOS区域。
在所述半导体衬底上形成栅极氧化物层和栅极材料层。其中，所述栅极氧化物层可以选用常用的氧化物，例如SiO2，所述栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述栅极氧化物层和栅极材料层，以形成栅结构。具体地，在所述栅极材料层上形成硬掩膜层和光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述硬掩膜层和栅极材料层，以在所述NMOS区域中形成NMOS栅极结构，在所述PMOS区域中形成PMOS栅极结构。
所述方法还进一步包括在所述NMOS栅极结构以及PMOS栅极结构的两侧的侧壁形成偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺可以为化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。
在所述成NMOS栅极和所述PMOS栅极的两侧执行LDD注入，具体地，在该步骤中可以使用本领常用的方法执行LDD注入，在此不再赘述。
接着，在所述NMOS栅极结构的侧壁上形成第一间隙壁203，在所述PMOS栅极结构的侧壁上形成第一间隙壁。
具体地，所述第一间隙壁选用氮化物，例如选用SiN等。
可选地，所述第一间隙壁的宽度为10～20nm。
执行步骤二，在所述NMOS区域形成保护层，以覆盖所述NMOS栅极结构。
具体地，如图2B所示，在该步骤中，所述保护层用于覆盖NMOS栅极结构，以单独蚀刻所述PMOS区中的所述第一间隙壁。
可选地，所述保护层选用更加容易去除的光刻胶层。
执行步骤三，蚀刻所述PMOS栅极结构上的所述第一间隙壁，去除所述半导体衬底上的所述第一间隙壁和所述PMOS栅极结构顶部的所述第一间隙；
具体地，如图2B所示，在该步骤中去除所述半导体衬底上的所述第一间隙壁和所述PMOS栅极结构顶部的所述第一间隙，仅保留位于所述PMOS栅极结构侧壁上的所述间隙壁，以露出所述半导体衬底，进而形成所述第一凹槽。
其中，在该步骤中可以选用干法蚀刻或者湿法蚀刻，并不局限于某一种。
执行步骤四，在所述第一间隙壁上形成所述第二间隙壁204。
具体地，如图2C所示，在该步骤中所述第二间隙壁选用氧化物，例如沉积厚度为3～8nm的所述氧化物，以覆盖所述第一间隙壁。
其中，所述氧化物可以为SiO2。
可选地，在形成所述第二间隙壁204之前还进一步包括去除所述保护层的步骤，以露出所述NMOS区域。
进一步，选用灰化法去除所述保护层。
其中，所述第二间隙壁的作用是为了用于限定后续步骤中所述第一凹槽的开口的大小。
执行步骤五，在所述PMOS栅极结构两侧的半导体衬底中形成所述第一凹槽。
具体地，如图2D所示，在该步骤中以所述第二间隙壁为掩膜蚀刻所述半导体衬底，可选地，选用干法蚀刻所述半导体衬底，以形成所述第一凹槽。
具体地，蚀刻所述第一凹槽的压力为2～20mt，蚀刻气氛包括50～200SCCM的HBr，2～10SCCM的O2。
其中，所述第一凹槽沿垂直于所述半导体衬底表面的截面的形状为方形，例如正方形或者矩形。
其中所述第一凹槽并非目标形状的凹槽，其目的是为了在后续的工艺步骤中形成Σ形的第二凹槽。
执行步骤六，对所述第一凹槽进行远程等离子体干法清洗。
具体地，如图2E所示，其中，在本发明中选用远程等离子体源所产生的远程等离子体(Remoting plasma)进行干法清洗。所述等离子体通过等离子体源产生，所述远程等离子体源可以设置于所述反应腔室附近，远程等离子体源产生远程等离子体后通过所述气体喷头组件进入所述反应腔室，并进入处理区域，对所述凹槽进行清洗处理。或者所述远程等离子体源与所述反应腔室通过气体喷头组件以外的气体通道相连通，远程等离子体源产生远程等离子体后通入到所述反应腔室内，对所述反应腔室进行预清洗。
其中，为了得到更好的效果，在本发明的一具体实施方式中通过选用载气将所述等离子体输入到所述腔室中，所述载气可以为氦气、氮气、氩气等惰性气体等，所述远程等离子体可以选用氯、氟或其化合物，例如NF3、CF4、SF6、C2F6、CCl4等。
作为优选，尽量缩短所述等离子体源和所述腔室的距离，以提高所述等离子体的存活时间，提高所述等离子体的清洗效果。
在腔室预清洗的步骤中，还可以对所述腔室进行加热，以提高清洗效果，选用远程等离子体进行预清洗的条件为：在1-5torr的压力下，在所述腔室温度为200-400℃下进行5-40s，所述等离子体的流速为300-900sccm。
其中，所述远程等离子体干法清洗的功率为100～1000w，清洗气氛包括NF3和Ar。
在该实施例，清洗气氛包括5～50sccm的NF3以及100～1000sccm的Ar。
可选地，所述远程等离子体干法清洗的功率为200～8000w，或者400-600w，清洗气氛包括15～35sccm的NF3以及200～800sccm的Ar，或者400～600sccm的Ar。
通过所述远程等离子体干法清洗可以去除所述第一凹槽中存在的各种杂质以及所述第一凹槽表面的影响SiGe生长的物质，例如C-Si、以及在干法蚀刻中形成的各种聚合物杂质等，避免了SiGe生长的缺陷。
此外，为了更好地执行所述远程等离子体干法清洗，在形成所述第一凹槽之后还进一步包括对所述第一凹槽进行清洗的步骤。
可选地，可以选用H2SO4或O3和稀释的氢氟酸对所述第一凹槽进行清洗。
执行步骤七，去除所述第二间隙壁，以露出所述第一间隙壁。
具体地，如图2F所示，在该步骤中选用稀释的氢氟酸(DHF)去除所述第二间隙壁或选用SiCoNi干法制程去除所述第二间隙壁。
其中，所述第二间隙壁的作用是为了限定所述第一凹槽开口的大小，同时还可以在远程等离子干法清洗过程中起到保护所述第一间隙壁的作用，因此在形成所述第一凹槽并进行所述干法清洗之后去除所述第二间隙壁。
其中，在所述干法蚀刻中选用SiCoNi制程蚀刻所述第二间隙壁，所述SiCoNi制程对所述第二间隙壁具有高度选择性，所述SiCoNi制程中具体参数，本领域技术人员可以根据工艺需要进行选择，并不局限于某一数值。
执行步骤八，湿法蚀刻所述第一凹槽，以形成具有目标形状的第二凹槽。
具体地，如图2G所示，在执行完上述清洗步骤之后，可以完全去除蚀刻所述第一凹槽时形成的各种杂质以及残留物，然后选用湿法蚀刻，形成Σ形的所述第二凹槽。例如，选用四甲基氢氧化铵蚀刻液蚀刻所述第一凹槽，以形成所述第二凹槽。
进一步，选用四甲基氢氧化铵蚀刻液蚀刻所述第一凹槽，以形成Σ形的所述第二凹槽。
选用湿法蚀刻避免了引入其他蚀刻杂质，以避免影响SiGe的外延生长，并且可以得到需要的Σ形的所述第二凹槽。
执行步骤九，在所述第二凹槽中外延生长半导体材料，以形成抬升源漏205。
具体地，如图2H所示，其中，所述半导体材料选用SiGe。
外延生长SiGe层，以增加PMOS源漏上的压应力，在该步骤中形成的所述SiGe层中Ge的含量为10～50％，优选为20～30％。
在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
所述方法还进一步包括在抬升源漏上形成覆盖层206的步骤，具体地形成方法不再赘述。
至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
在本发明中在选用干法蚀刻在所述栅极结构两侧的半导体衬底中形成第一凹槽；然后对所述第一凹槽进行远程等离子体干法清洗，以去除之前各种工艺中形成的杂质，然后选用湿法继续蚀刻所述第一凹槽，以形成第二凹槽；最后在所述第二凹槽中外延生长半导体材料，以形成抬升源漏。通过所述方法可以避免在最后的外延生长中各种杂质的影响，因此通过所述方法可以进一步提高所述半导体器件的性能和良率。
本发明的半导体器件，由于采用了上述制备方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例二
本发明实施例提供一种半导体器件，其采用前述实施例一中的制备方法制备获得。
所述半导体器件包括：
半导体衬底；
NMOS栅极结构和PMOS栅极结构；
源漏位于所述PMOS栅极结构的两侧。
其中，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有NMOS栅极结构，在所述PMOS区域上形成有PMOS栅极结构202，在所述NMOS栅极结构的侧壁上形成有所述第一间隙壁，在所述PMOS栅极结构的侧壁上形成有所述第一间隙壁203。
所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底201包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
在所述半导体衬底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构的形成方法可以选用现有技术中常用的方法，
在本发明中所述浅沟槽隔离可以将所述半导体衬底分为NMOS区域以及PMOS区域。
在所述NMOS区域中形成NMOS栅极结构，在所述PMOS区域中形成PMOS栅极结构，所述栅极结构包括栅极层、栅极材料层和硬掩膜层。
在所述NMOS栅极结构以及PMOS栅极结构的两侧的侧壁形成有偏移侧墙(offset spacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺可以为化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。
在所述成NMOS栅极和所述PMOS栅极的两侧形成有LDD注入区域。
在所述NMOS栅极结构的侧壁上形成有第一间隙壁，在所述PMOS栅极结构的侧壁上形成有第一间隙壁。
具体地，所述第一间隙壁选用氮化物，例如选用SiN等。
可选地，所述第一间隙壁的宽度为10～20nm。
在所述第一间隙壁上形成有第二间隙壁204。
在所述PMOS栅极的两侧形成有抬升源漏。
其中，所述抬升源漏选用SiGe。
所述SiGe层可增加PMOS源漏上的压应力，在该步骤中形成的所述SiGe层中Ge的含量为10～50％，优选为20～30％。
在本发明中在选用干法蚀刻在所述栅极结构两侧的半导体衬底中形成第一凹槽；然后对所述第一凹槽进行远程等离子体干法清洗，以去除之前各种工艺中形成的杂质，然后选用湿法继续蚀刻所述第一凹槽，以形成第二凹槽；最后在所述第二凹槽中外延生长半导体材料，以形成抬升源漏。通过所述方法可以避免在最后的外延生长中各种杂质的影响，因此通过所述方法可以进一步提高所述半导体器件的性能和良率。
本发明的半导体器件，由于采用了上述制备方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例三
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件包括根据实施例二所述的半导体器件的制备方法制造的半导体器件，或包括实施例一所述的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件制备过程中选用干法蚀刻在所述栅极结构两侧的半导体衬底中形成第一凹槽；然后对所述第一凹槽进行远程等离子体干法清洗，以去除之前各种工艺中形成的杂质，然后选用湿法继续蚀刻所述第一凹槽，以形成第二凹槽；最后在所述第二凹槽中外延生长半导体材料，以形成抬升源漏。通过所述方法可以避免在最后的外延生长中各种杂质的影响，因此通过所述方法可以进一步提高所述半导体器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构的侧壁上层叠形成有第一间隙壁和第二间隙壁；
在所述栅极结构两侧的半导体衬底中形成第一凹槽；
对所述第一凹槽进行清洗，以去除所述第一凹槽表面的杂质；
去除所述第二间隙壁，以露出所述第一间隙壁；
湿法蚀刻所述第一凹槽，以形成具有目标形状的第二凹槽；
在所述第二凹槽中外延生长半导体材料，以形成源漏。
2.根据权利要求1所述的方法，其特征在于，所述清洗包括远程等离子体干法清洗。
3.根据权利要求2所述的方法，其特征在于，所述远程等离子体干法清洗的功率为100～1000w，清洗气氛包括5～50sccm的NF3以及100～1000sccm的Ar。
4.根据权利要求1所述的方法，其特征在于，在形成所述第一凹槽之后还进一步包括选用H2SO4对所述第一凹槽进行清洗的步骤；或包括选用O3和稀释的氢氟酸对所述第一凹槽进行清洗的步骤。
5.根据权利要求1所述的方法，其特征在于，选用四甲基氢氧化铵蚀刻液蚀刻所述第一凹槽，以形成Σ形的所述第二凹槽。
6.根据权利要求1所述的方法，其特征在于，选用稀释的氢氟酸去除所述第二间隙壁或选用SiCoNi干法制程去除所述第二间隙壁。
7.根据权利要求1所述的方法，其特征在于，蚀刻所述第一凹槽的压力为2～20mt，蚀刻气氛包括50～200SCCM的HBr，2～10SCCM的O2。
8.根据权利要求1所述的方法，其特征在于，所述第一间隙壁选用氮化物，所述第一间隙壁的宽度为10～20nm；
所述第二间隙壁选用氧化物，所述氧化物的厚度为3～8nm。
9.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括在抬升源漏上形成覆盖层的步骤。
10.根据权利要求1至9之一所述的方法，其特征在于，所述半导体衬底包括NMOS区域和PMOS区域，在所述NMOS区域上形成有NMOS栅极结构，在所述PMOS区域上形成有PMOS栅极结构，在所述NMOS栅极结构上和PMOS栅极结构上形成有所述第一间隙壁；
在所述NMOS区域形成保护层，以覆盖所述NMOS栅极结构；
蚀刻所述PMOS栅极结构上的所述第一间隙壁，去除所述半导体衬底上的所述第一间隙壁和所述PMOS栅极结构顶部的所述第一间隙；
去除所述保护层，以露出所述NMOS区域；
在所述第一间隙壁上形成所述第二间隙壁；
在所述PMOS栅极结构两侧的半导体衬底中形成所述第一凹槽。
11.一种半导体器件，其特征在于，所述半导体器件通过权利要求1至10之一所述方法制备得到。
12.一种电子装置，包括权利要求11所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610459896.9A CN107527869A (zh) | 2016-06-22 | 2016-06-22 | 一种半导体器件及其制备方法和电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610459896.9A CN107527869A (zh) | 2016-06-22 | 2016-06-22 | 一种半导体器件及其制备方法和电子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107527869A true CN107527869A (zh) | 2017-12-29 |
Family
ID=60735450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610459896.9A Pending CN107527869A (zh) | 2016-06-22 | 2016-06-22 | 一种半导体器件及其制备方法和电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107527869A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101346809A (zh) * | 2005-11-21 | 2009-01-14 | 飞思卡尔半导体公司 | 用于形成具有自对准硅化物层的半导体器件的方法 |
| CN103187277A (zh) * | 2011-12-28 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN104465486A (zh) * | 2013-09-18 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104681443A (zh) * | 2013-11-29 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN105336623A (zh) * | 2014-08-05 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
-
2016
- 2016-06-22 CN CN201610459896.9A patent/CN107527869A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101346809A (zh) * | 2005-11-21 | 2009-01-14 | 飞思卡尔半导体公司 | 用于形成具有自对准硅化物层的半导体器件的方法 |
| CN103187277A (zh) * | 2011-12-28 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN104465486A (zh) * | 2013-09-18 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104681443A (zh) * | 2013-11-29 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN105336623A (zh) * | 2014-08-05 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104810368B (zh) | Cmos晶体管及其形成方法 | |
| US8329547B2 (en) | Semiconductor process for etching a recess into a substrate by using an etchant that contains hydrogen peroxide | |
| CN101288180A (zh) | 半导体结构的形成方法 | |
| US20090191688A1 (en) | Shallow Trench Isolation Process Using Two Liners | |
| CN106887408A (zh) | 一种半导体器件的制造方法 | |
| CN105280642B (zh) | 半导体器件及其形成方法 | |
| CN106558478B (zh) | 形成半导体器件结构的方法 | |
| US10347545B2 (en) | Method for producing on the same transistors substrate having different characteristics | |
| CN106972021A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| CN104465486B (zh) | 半导体器件的形成方法 | |
| CN108010835A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| CN105845568B (zh) | 一种半导体器件及其制作方法 | |
| CN107464741A (zh) | 一种半导体器件及其制造方法、电子装置 | |
| US7306681B2 (en) | Method of cleaning a semiconductor substrate | |
| CN105575878A (zh) | 一种浅沟槽隔离结构及其制作方法 | |
| TWI305017B (en) | Semiconductor devices and methods for fabricating gate spacers | |
| CN107527869A (zh) | 一种半导体器件及其制备方法和电子装置 | |
| CN108735670A (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN105097695B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN104517884B (zh) | 一种制作半导体器件的方法 | |
| CN103137467A (zh) | 移除氧化层的半导体制作工艺 | |
| CN108206160B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN105575900A (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN108878421B (zh) | 半导体装置及其制造方法 | |
| CN105632909B (zh) | 一种半导体器件及其制造方法、电子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20171229 |
|
| RJ01 | Rejection of invention patent application after publication |