KR102235609B1 - Mram 기반의 프레임 버퍼링 장치, 그 장치를 포함하는 디스플레이 구동 장치 및 디스플레이 장치 - Google Patents

Mram 기반의 프레임 버퍼링 장치, 그 장치를 포함하는 디스플레이 구동 장치 및 디스플레이 장치 Download PDF

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Abstract

본 발명의 기술적 사상은 PSR 방식을 채용하면서도 사이즈 및 소비 전력을 보다 감소시킬 수 있는 MRAM 기반의 프레임 버퍼링 장치, 그 장치를 포함하는 디스플레이 구동 장치 및 디스플레이 장치를 제공한다. 그 프레임 버퍼링 장치는 MRAM(Magnetic Random Access Memory)으로 형성되고 적어도 하나의 프레임 데이터를 저장하는 프레임 버퍼 메모리; 외부 자기장을 검출하는 자기장 센서; 및 검출된 상기 외부 자기장의 세기에 따라 상기 프레임 데이터의 저장을 제어하는 프레임 버퍼 컨트롤러;를 포함한다.

Description

MRAM 기반의 프레임 버퍼링 장치, 그 장치를 포함하는 디스플레이 구동 장치 및 디스플레이 장치{Frame buffering apparatus based on MRAM(Magnetic Random Access Memory), and display drive apparatus and display apparatus comprising the same}
본 발명의 기술적 사상은 디스플레이 장치에 관한 것으로, 특히 PSR 방식을 채용한 디스플레이 구동 장치 및 그 구동 장치를 포함한 디스플레이 장치에 관한 것이다.
디스플레이 장치로 디스플레이하는 영상은 크게 정지 영상(still image)과 동영상(moving image)으로 구분될 수 있다. 한편, 디스플레이 패널은 1초당 여러 개의 프레임을 나타내게 되는데, 각 프레임이 가진 영상 데이터가 동일하면 정지 영상으로 디스플레이되고, 각 프레임이 가진 영상 데이터가 상이하면 동영상으로 디스플레이될 수 있다. 이때, 신호들을 제어하는 신호 제어부가 디스플레이 패널이 정지 영상을 디스플레이할 때에도 그래픽 프로세서부터 동일한 영상 데이터를 매 프레임마다 전송받게 되면 소비 전력이 커진다는 문제점이 있다. 그에 따라, 최근에는 디스플레이 장치의 소비 전력을 줄이기 위한 하나의 방법으로 PSR(Pixel Self Refresh) 방식이 도입되고 있다. PSR 방식은 신호 제어부에 프레임 메모리를 추가하여 프레임 메모리에 정지 영상에 대한 영상 데이터를 저장하고, 정지 영상을 디스플레이하는 동안에는 저장된 영상 데이터를 디스플레이 패널에 제공하는 방법이다. 이러한 PSR 방식은, 정지 영상을 디스플레이하는 동안에는 그래픽 프로세서로부터 영상 데이터를 전송받지 않아도 되므로 그래픽 프로세서를 비활성화시켜 소비 전력을 줄일 수 있다.
본 발명의 기술적 사상은 PSR 방식을 채용하면서도 사이즈 및 소비 전력을 보다 감소시킬 수 있는 디스플레이 구동 장치 및 디스플레이 장치를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 MRAM(Magnetic Random Access Memory)으로 형성되고 적어도 하나의 프레임 데이터를 저장하는 프레임 버퍼 메모리; 외부 자기장을 검출하는 자기장 센서; 및 검출된 상기 외부 자기장의 세기에 따라 상기 프레임 데이터의 저장을 제어하는 프레임 버퍼 컨트롤러;를 포함하는 프레임 버퍼링 장치를 제공한다.
본 발명의 일 실시예에 있어서, 상기 MRAM은 MTJ(Magnetic Tunnel Junction) 구조를 포함하고, 상기 자기장 센서는 상기 MTJ 구조로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 상기 프레임 버퍼 메모리와 원-칩(one-chip)으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 원-칩은 상기 프레임 버퍼 컨트롤러를 포함하며, 상기 자기장 센서는 상기 프레임 버퍼 메모리의 외곽 부분에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 다수의 MTJ 구조를 포함하고, 상기 다수의 MTJ 구조는 적어도 2개의 다른 자화 반전 자기장 문턱값을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 다수의 MTJ 구조를 포함하고, 상기 다수의 MTJ 구조 중 일부는 평행(parallel) MTJ 구조로 형성되고, 나머지 일부는 반-평행(anti-parallel) MTJ 구조로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 MRAM은 수직형(perpendicular) MTJ 구조를 가지며, 상기 자기장 센서는 수직형 또는 수평형(planar) MTJ 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 상기 외부 자기장의 세기, 또는 상기 외부 자기장의 세기 및 방향을 검출할 수 있다.
본 발명의 일 실시예에 있어서, 상기 프레임 버퍼 컨트롤러는 상기 외부 자기장의 세기가 기 설정된 값 이상인 경우에 상기 영상 정보를 상기 프레임 버퍼 메모리에 저장하지 않을 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, MRAM으로 형성되고 적어도 하나의 프레임 데이터를 저장하는 프레임 버퍼 메모리; 외부 자기장을 검출하는 자기장 센서; 디스플레이 패널을 구동하기 위한 신호들을 제어하고, 검출된 상기 외부 자기장의 세기에 따라 상기 프레임 데이터의 저장을 제어하는 신호 제어부; 상기 신호 제어부로부터의 데이터 제어 신호 및 영상 데이터에 따라, 상기 디스플레이 패널로 데이터 전압을 제공하는 소스 드라이버(source driver); 및 상기 신호 제어부로부터의 게이트 제어 신호에 따라, 상기 디스플레이 패널로 게이트 온/오프 전압을 제공하는 게이트 드라이버(gate driver);를 포함하는 디스플레이 구동 장치를 제공한다.
본 발명의 일 실시예에 있어서, 상기 MRAM 및 상기 자기장 센서는 MTJ 구조를 포함하고, 상기 자기장 센서는 상기 프레임 버퍼 메모리와 원-칩으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 원-칩은 상기 신호 제어부, 상기 소스 드라이버, 및 상기 게이트 드라이버를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 원-칩은 상기 신호 제어부를 포함하고, 상기 소스 드라이버 및 상기 게이트 드라이버 각각은 상기 원-칩과 별개의 칩으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 적어도 2개의 MTJ 구조를 포함하고, 상기 적어도 2개의 MTJ 구조는 모두 동일한 자화 반전 자기장 문턱값을 갖거나, 적어도 2개의 다른 자화 반전 자기장 문턱값을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 적어도 2개의 MTJ 구조를 포함하고, 상기 적어도 2개의 MTJ 구조 중 일부는 평행 MTJ 구조를 가지며, 나머지 일부는 반-평행 MTJ 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 제어부는 상기 외부 자기장의 세기가 기 설정된 값 이상인 경우에 상기 프레임 데이터를 상기 프레임 버퍼 메모리에 저장하지 않고 상기 소스 드라이버로 전송할 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 검출된 상기 외부 자기장을 상기 신호 제어부에 전달하거나, 또는 검출된 상기 외부 자기장의 세기가 기 설정된 값 이상인 경우에 소정 신호를 상기 신호 제어부에 전달할 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 영상을 디스플레이하는 디스플레이 패널; 상기 디스플레이 패널을 구동하기 위한 신호들을 제어하고 외부 자기장의 세기에 따라 프레임 데이터의 저장을 제어하며, 상기 디스플레이 패널로 상기 영상에 대응하는 전압을 제공하는 디스플레이 구동 장치; 및 상기 영상에 관련되는 입력 영상 데이터를 상기 디스플레이 구동 장치로 전송하는 그래픽 프로세서;를 포함하는 디스플레이 장치를 제공한다.
본 발명의 일 실시예에 있어서, 상기 디스플레이 구동 장치는, MRAM으로 형성되고 적어도 하나의 상기 프레임 데이터를 저장하는 프레임 버퍼 메모리; 상기 외부 자기장을 검출하는 자기장 센서; 상기 디스플레이 패널을 구동하기 위한 신호들을 제어하고, 상기 외부 자기장의 세기에 따라 상기 프레임 데이터의 저장을 제어하는 신호 제어부; 상기 신호 제어부로부터의 데이터 제어 신호 및 영상 데이터에 따라, 상기 디스플레이 패널로 데이터 전압을 제공하는 소스 드라이버; 및 상기 신호 제어부로부터의 게이트 제어 신호에 따라, 상기 디스플레이 패널로 게이트 온/오프 전압을 제공하는 게이트 드라이버;를 포함하는 것을 특징으로 하는 디스플레이 장치를 제공한다.
본 발명의 일 실시예에 있어서, 상기 MRAM 및 상기 자기장 센서는 MTJ 구조를 포함하고, 상기 자기장 센서, 상기 프레임 버퍼 메모리, 상기 신호 제어부, 상기 소스 드라이브 및 상기 게이트 드라이버는 원-칩으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 적어도 2개의 MTJ 구조를 포함하고, 상기 적어도 2개의 MTJ 구조는 모두 동일한 자화 반전 자기장 문턱값을 갖거나, 적어도 2개의 다른 자화 반전 자기장 문턱값을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 적어도 2개의 MTJ 구조를 포함하고, 상기 적어도 2개의 MTJ 구조 중 일부는 평행 MTJ 구조를 가지며, 나머지 일부는 반-평행 MTJ 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서, 상기 프레임 버퍼 메모리, 및 상기 신호 제어부가 원-칩으로 형성되고, 상기 소스 드라이버 및 상기 게이트 드라이버 각각은 상기 원-칩과 별개의 칩으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 제어부는 상기 외부 자기장의 세기가 기 설정된 값 이상인 경우에 상기 프레임 데이터를 상기 프레임 버퍼 메모리에 저장하지 않고 상기 소스 드라이버로 전송할 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서는 검출된 상기 외부 자기장의 세기를 상기 신호 제어부 또는 상기 그래픽 프로세서에 전달하거나, 또는 검출된 상기 외부 자기장의 세기가 기 설정된 값 이상인 경우에 소정 신호를 상기 신호 제어부 또는 상기 그래픽 프로세서에 전달할 수 있다.
한편, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, MTJ 구조로 형성된 MRAM 영역; 및 상기 MTJ 구조로 형성되고 상기 MRAM 영역으로부터 이격되어 배치된 자기장 센서 영역;을 포함하는 원-칩 구조의 MRAM 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서 영역은 다수의 MTJ 구조를 포함하고, 상기 다수의 MTJ 구조는 적어도 2개의 다른 자화 반전 자기장 문턱값을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 자기장 센서 영역은 다수의 MTJ 구조를 포함하고, 상기 다수의 MTJ 구조 중 일부는 평행(parallel) MTJ 구조로 형성되고 나머지 일부는 반-평행(anti-parallel) MTJ 구조로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 MRAM 영역은 수직형 구조로 형성되고 중심 부분에 배치되며, 상기 자기장 센서 영역은 수직형 또는 수평형 구조로 형성되고, 상기 MRAM 영역의 외곽 부분에 배치될 수 있다.
본 발명의 기술적 사상에 의한 MRAM 기반의 프레임 버퍼링 장치, 그 장치를 포함하는 디스플레이 구동 장치 및 디스플레이 장치는 PSR 수행을 위한 프레임 버퍼 메모리로서 MRAM를 채용함으로써, 디스플레이 장치의 사이즈 축소 및 소비 전력 감소에 기여할 수 있다.
또한, 본 발명의 기술적 사상에 의한 MRAM 기반의 프레임 버퍼링 장치, 그 장치를 포함하는 디스플레이 구동 장치 및 디스플레이 장치는 자기장 센서를 포함하여 외부 자기장의 세기에 따라 프레임 버퍼 컨트롤러가 프레임 버퍼 메모리로의 프레임 데이터의 저장을 제어함으로써, 디스플레이 장치가 안정적이고 신뢰성 있는 영상을 디스플레이하도록 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 프레임 버퍼링 장치를 개략적으로 보여주는 블럭 구조도이다.
도 2a 및 도 2b는 도 1의 프레임 버퍼링 장치의 프레임 버퍼 메모리로서 채용한 자기 메모리(MRAM)의 셀 어레이에 대한 회로도들이다.
도 3은 도 2a의 MRAM 셀 어레이 내의 단위 메모리 셀(U)을 입체적으로 보여주는 사시도이다.
도 4a 및 도 4b는 도 3의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 5는 도 3의 MTJ 구조에서 쓰기(write) 동작을 설명하기 위한 개념도이다.
도 6a 및 도 6b은 도 3의 MTJ 구조에 대한 다른 실시예들을 보여주는 개념도들이다.
도 7은 도 3의 MTJ 구조에 대한 다른 실시예를 보여주는 개념도이다.
도 8a 및 도 8b는 도 3의 MTJ 구조에 대한 다른 실시예들을 보여주는 개념도들이다.
도 9는 기판 상에 형성된 도 3의 MTJ 구조를 포함한 MRAM에 대한 단면도이다.
도 10a 및 도 10b는 MRAM에 대한 다른 실시예들 보여주는 단면도들이다.
도 11은 외부 자기장에 따른 MRAM에서의 쓰기 전류의 변화를 보여주는 그래프이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 자기장 센서를 구성하는 MTJ 구조를 보여주는 개념도들이다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 MRAM과 자기장 센서가 원-칩으로 형성된 구조를 보여주는 개념도들이다.
도 14는 본 발명의 일 실시예에 따른 MRAM, 자기장 센서 및 프레임 버퍼 컨트롤러가 원-칩으로 형성된 구조를 보여주는 개념도이다.
도 15a 및 도 15b는 수직형 MRAM를 포함한 반도체 칩의 쉴딩 구조를 보여주는 사시도 및 단면도이다.
도 16a 및 도 16b는 수평형 MRAM를 포함한 반도체 칩의 쉴딩 구조를 보여주는 사시도 및 단면도이다.
도 17a 내지 도 17c는 MRAR과 자기장 센서로 구성된 원-칩이 TSV를 통해 인터페이스 칩 상에 적층되는 구조를 보여주는 사시도들이다.
도 18은 본 발명의 일 실시예에 따른 MRAM과 다른 구조로 형성된 자기장 센서를 채용한 구조를 보여주는 개념도이다.
도 19는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블럭 구조도이다.
도 20은 도 19의 디스플레이 장치가 모바일 시스템에 구현된 모습을 보여주는 개념도이다.
도 21은 도 19의 디스플레이 장치가 태블릿 시스템에 구현된 모습을 보여주는 개념도이다.
도 22는 도 19의 디스플레이 장치에서 신호 제어부 부분을 좀더 상세하게 보여주는 블럭 구조도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예들에 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 기술적 사상을 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 프레임 버퍼링 장치를 개략적으로 보여주는 블럭 구조도이다.
도 1을 참조하면, 본 실시예에 따른 프레임 버퍼링 장치(1000)는 프레임 버퍼 메모리(100), 자기장 센서(200) 및 프레임 버퍼 컨트롤러(300)를 포함할 수 있다. 여기서, 프레임 버퍼링 장치(1000)는 디스플레이 장치에서, PSR(Panel Self Refresh)를 통해 일정 시간 동안 동일 이미지, 즉 정지 이미지(still image) 데이터를 출력해야 할 경우, 적어도 1개의 프레임 데이터를 메모리에 저장해 두고 그 메모리로부터의 프레임 데이터를 디스플레이하게 하는 장치를 의미할 수 있다. 이러한 프레임 버퍼링 장치(1000)는 디스플레이 장치에서, 디스플레이 구동 장치의 일부를 구성할 수 있다.
프레임 버퍼 메모리(100)는 전술한 바와 같이 적어도 하나의 프레임 데이터를 저장하는 메모리로서, 본 실시예에서는 MRAM(Magnetic Random Access Memory)으로 형성될 수 있다. MRAM은 최근의 스케일 다운(scale down)에 기인하여 셀의 사이즈가 대폭적으로 줄어들고 있고, 그에 따라 MRAM을 프레임 버퍼 메모리(100)로 채용하는 경우에 프레임 버퍼 메모리(100) 및 전체 프레임 버퍼링 장치(1000)의 사이즈를 축소할 수 있다. 또한, MRAM의 특성상 대기 전력(standby power)이 거의 없거나 있더라도 매우 작으므로 소비 전력을 감소시킬 수 있고, 그에 따라 디스플레이 장치의 에너지 효율을 개선할 수 있다.
참고로, 현재의 디스플레이 장치에서, PSR를 위해 프레임 버퍼 메모리로서 주로 SRAM(Static RAM)을 이용하고 있다. SRAM의 경우 일반적으로 셀이 6개의 트랜지스터(6Tr) 구조를 가지므로 사이즈가 비교적 크고, DRAM에 비해서는 작지만 여전히 대기 모드(standby mode)에서 전류를 소비한다는 측면에서 에너지 효율이 불리할 수 있다. 그에 비해 MRAM의 경우 셀이 1Tr 또는 2Tr 구조를 가지므로 셀 사이즈 축소에 따라 대폭적인 사이즈 감소를 구현할 수 있다. 예컨대, MRAM의 경우 6F2 내지 8F2의 셀 사이즈로 구현될 수 있다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다. 또한, 실제로 SRAM에 대하여 거의 1/4 내지 1/3 정도의 사이즈 축소를 달성할 수 있다. 더 나아가, 전술한 바와 같이 MRAM을 이용하는 경우, 대기 전력의 소모가 거의 없으므로 에너지 효율 면에서 매우 유리할 수 있다.
이하, MRAM의 구조나 원리 등에 대한 좀더 상세한 설명은 도 2a 내지 도 10b에 대한 설명 부분에서 기술한다.
자기장(magnetic field) 센서(200)는 외부의 자기장의 세기 및/또는 방향을 검출할 수 있다. 여기서, 외부는 MRAM으로 형성된 프레임 버퍼 메모리(100) 외부를 의미할 수 있다. MRAM은 기본적으로 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조(도 3 등의 40)의 자유층(도 3 등의 43)의 자화 방향에 기초하여 데이터의 읽기(write) 및 데이터의 읽기(read)가 수행되는데, MRAM의 사이즈 감소에 따라 데이터 읽기/쓰기에 대한 외부 자기장의 영향이 증가할 수 있다.
좀더 구체적으로 설명하면, MRAM 셀의 집적도 증가를 위하여 스케일 다운이 지속됨에 따라, 셀의 사이즈가 줄어들고 이에 따라 자유층의 열적 안정성(thermal stability)이 감소하게 되고, 데이터유지(retention)에 취약하게 되며, 작은 읽기 전류(read current)에도 셀의 데이터가 바뀌게 되는 읽기 장애(read disturb)가 발생할 확률이 커진다. 특히, 외부 자기장의 영향이 존재하고 외부 자기장의 방향이 읽기 수행시 흐르는 전류의 읽기 장애를 유발시키는 것을 강화시키는 방향이라면 읽기 장애의 발생 확률은 더욱 커지게 된다. 이는 또한, 쓰기 수행시에도 외부 자기장의 방향과 크기에 따라서 셀의 상태(state)를 바꾸기 위한 쓰기 전류(write current)의 크기가 달라지게 되어 쓰기 실패(fail)가 발생할 확률도 커지게 된다. 예컨대, 외부 자기장이 50 가우스(G) 정도일 때, 읽기 장애 에러률(Read Disturbance Error Rate: RDR)이 4% 정도 증가할 수 있고, 이는 읽기 전류의 마진률의 2% 감소에 대응할 수 있다. 또한, 쓰기 에러률(Write Error Rate: WER) 역시 1% 정도 증가할 수 있다.
본 실시예의 프레임 버퍼링 장치(1000)는 자기장 센서(200)를 구비하여 외부 자기장의 세기가 검출할 수 있다. 이러한 자기장 센서(200)를 통해 검출한 외부 자기장의 세기가 임계치 이상일 때, 프레임 버퍼 컨트롤러(300)의 제어를 통해 프레임 버퍼 메모리(100), 즉 MRAM으로의 쓰기 및 MRAM으로부터의 읽기를 수행하지 않을 수 있다. 한편, 도 1에서, 실선의 화살표는 프레임 데이터의 전달 경로를 의미하고 점선의 화살표는 외부 자기장 정보의 전달 경로를 의미할 수 있다. 외부 자기장 정보는 외부 자기장의 세기 및/또는 방향일 수 있다. 참고로, 프레임 버퍼링 장치(1000)의 왼쪽 편으로는 그래픽 프로세서가 위치하고 오른쪽 편으로는 디스플레이 패널이 위치할 수 있다(도 19 참조)
자기장 센서(200)는 다양한 구조 및 원리로 형성될 수 있다. 예컨대, 자기장 센서(200)는 MTJ 구조로 형성될 수 있다. 자기장 센서(200)가 MTJ 구조로 형성되는 경우, 자기장 센서(200)는 MRAM 제조 공정 중에 함께 형성될 수 있다. 그에 따라, 자기장 센서(200)는 MRAM과 원-칩(one-chip) 구조로 구현될 수 있다. 물론, 자기장 센서(200)가 MTJ 구조로 형성되는 경우에도 MRAM과 별개의 칩으로 구현될 수도 있다.
한편, 자기장 센서(200)는 MTJ 구조 이외의 다른 구조로 형성될 수도 있다. 예컨대, 자기장 센서(200)는 자침을 이용한 자기 센서, 코일형 자기 센서, 고체 자기 센서, 공명형 자기 센서로 형성될 수 있다. 참고로, 코일형 자기 센서는 코일을 쇄교하는 자속의 시간변화에 비례하여 전압이 발생한다는 원리를 이용한 센서이다. 고체 자기 센서는 고체의 물성에 자계 의존성을 이용한 것으로 자기저항 소자(magnetro-resistor), 홀 소자(hall element), 플럭스 게이트 자력계(flux gate magnetometer), SQUID(Superconducting Quantum Interference Device), 광섬유 자기 센서(fiber-optic magnetic sensor) 등이 있다. MTJ 구조는 자기저항 소자에 속할 수 있다. 공명형 자기 센서는 원자핵의 자기 모멘트나 자계에 따라 분리된 원자에너지 준위를 이용한 것으로서, 정확한 자계의 측정에 사용되며, 프로톤 자력계(proton magnetometer), 광 펌핑 자력계(optical pumping magnetometer) 등이 있다.
프레임 버퍼 컨트롤러(300)는 PSR를 위해 그래픽 프로세서(도 19의 2000)로부터 영상에 대한 프레임 데이터를 입력받아 프레임 버퍼 메모리(100)에 저장하고, 프레임 버퍼 메모리(100)로부터 상기 프레임 데이터를 디스플레이 패널(도 19의 3000)로 전송할 수 있다. 프레임 버퍼 컨트롤러(300)는 또한, 자기장 센서(200)에 의해 임계치 이상의 외부 자기장이 검출된 경우에, 프레임 데이터를 프레임 버퍼 메모리(100)에 저장하지 않고 바이패스(bypass)하여 바로 상기 디스플레이 패널로 전송할 수 있다.
프레임 버퍼 컨트롤러(300)는 프레임 데이터의 저장 기능을 위주로 명명한 것으로, 디스플레이 장치에서 신호 제어부(도 19의 500)에 해당할 수 있다. 따라서, 프레임 버퍼 컨트롤러(300)는 프레임 데이터의 저장 기능 이외에도 상기 디스플레이 패널을 구동하기 위한 다양한 신호들을 제어할 수 있다. 상기 신호 제어부에 대해서는 도 19에 대한 설명 부분에서 좀더 상세히 기술한다.
본 실시예의 프레임 버퍼링 장치(1000)는 PSR 수행을 위한 프레임 버퍼 메모리(100)로서 MRAM를 채용함으로써, 디스플레이 장치의 사이즈 축소 및 소비 전력 감소에 기여할 수 있다. 또한, 본 실시예의 프레임 버퍼링 장치(1000)는 자기장 센서(200)를 포함하여 외부 자기장의 세기에 따라 프레임 버퍼 컨트롤러(300)가 프레임 버퍼 메모리(100)로의 프레임 데이터의 쓰기 및/또는 읽기를 제어함으로써, 디스플레이 장치가 안정적이고 신뢰성 있는 영상을 디스플레이하도록 할 수 있다.
도 2a 및 도 2b는 도 1의 프레임 버퍼링 장치의 프레임 버퍼 메모리로서 채용한 자기 메모리(MRAM)의 셀 어레이에 대한 회로도들이다.
도 2a를 참조하면, 본 실시예의 MRAM 셀 어레이(110)는 복수 개의 워드 라인들(WL), 복수 개의 비트 라인들(BL) 복수 개의 소스 라인들(SL), 그리고 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 영역에 배치되는 복수 개의 메모리 셀들(U)을 포함할 수 있다. 하나의 단위 메모리 셀(U)은 MTJ 구조(40)와 셀 트랜지스터(CT)를 포함하고, 하나의 비트 라인(BL)과 하나의 소스 라인(SL) 선택에 의해 선택될 수 있다. 그에 따라, 본 실시예의 MRAM 셀 어레이(110)는 1MTJ-1TR 구조를 가질 수 있다. 한편, MTJ 구조(40)는 기본적으로 고정층(pinned layer, 41), 터널층(tunnel layer or barrier layer, 42) 및 자유층(free layer, 43)을 포함할 수 있다. MTJ 구조(40)의 보다 다양한 구조는 도 6a 내지 도 8b에서 좀더 상세히 기술한다.
단위 메모리 셀(U)의 연결 구조를 설명하면, MTJ 구조(40)의 고정층(41)은 셀 트랜지스터(CT)의 드레인과 연결되고, MTJ 구조(40)의 자유층(43)은 비트 라인(BL)과 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 소스는 소스 라인(SL)과 연결되며, 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)과 연결될 수 있다.
한편, MTJ 구조(40)는 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이 금속 산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 등의 저항성 소자로 대체될 수도 있다. 또한, MTJ 구조(40)는 강자성체 물질을 이용한 MRAM의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항값을 그대로 유지하는 불휘발성 특성을 가질 수 있다.
참고로, MRAM에 대한 전반적인 특성을 설명하면, MRAM은 자기저항(magneto-resistance)을 기반으로 하는 비휘발성 메모리 소자이다. MRAM은 여러 가지 면에서 휘발성 RAM과 다를 수 있다. 예컨대, MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다. 일반적으로 비휘발성 RAM이 휘발성 RAM 보다 느리다고 하지만, MRAM은 휘발성 RAM의 읽기 및 쓰기 응답 시간들에 견줄만한 읽기 및 쓰기 응답 시간을 가질 수 있다. 예컨대, MRAM은 DRAM의 저비용, 고용량 특성과 SRAM의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 만능 메모리 소자일 수 있다.
MRAM은 전하로서 데이터를 저장하는 전형적인 RAM 기술과는 달리, 자기저항 요소들(magneto-resistance elements)에 의해 데이터를 저장할 수 있다. 일반적으로, MRAM의 자기저항 요소들은 2개 자성층들로 이루어지고, 각 자성층은 두 방향 중 어느 한 방향으로 자화(magnetization)될 수 있다. 예컨대, MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 MTJ 구조를 사용하여 데이터를 읽고 쓰는 불휘발성 메모리 소자일 수 있다. 자성층의 자화 방향에 따라 MTJ 구조의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍, 즉 저장하거나, 또는 데이터를 삭제할 수 있다.
MRAM은 스핀 트랜스퍼 토크(spin transfer torque: STT) 현상을 이용하여 자성층의 자화 방향을 변경할 수 있다. STT 현상은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 현상을 말한다. 이에 따라, STT 현상을 이용하는 MRAM을 STT-RAM 또는 STT-MRAM이라고도 한다. 전형적인 STT-MRAM은 MTJ 구조(40)를 포함할 수 있다. MTJ 구조(40)는 전술한 바와 같이 고정층(41), 자유층(43), 그리고 고정층(41)과 자유층(43) 사이의 터널층(42)을 포함할 수 있다.
STT-MRAM의 MTJ 구조(40)에서, 고정층(41)의 자화 방향은 고정되고 자유층(43)은 인가되는 프로그램 전류에 의해 자화 방향이 변경될 수 있다. 프로그램 전류는 자유층(143)의 자화 방향 변경을 통해 두 자성층(41, 43)의 자화 방향을 평행(parallel)하거나 반-평행(anti-parallel)하게 배열할 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타내고, 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낼 수 있다. 자유층(143)의 자화 방향의 스위칭과 그에 따른 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 쓰기 및 읽기 동작을 제공할 수 있다.
한편, 프로그램 전류에 의해 발생하는 자기장에 의해 자유층의 자화 방향을 스위칭하는 토글(toggle) 방식의 MRAM의 경우, 쓰기 장애(disturbance)에 기인하여 스케일링 한계에 부딪히고 있다. 쓰기 장애는, MRAM 셀 어레이 내에 다수 개의 셀들이 배열될 때, MRAM의 프로그램 전류가 비교적으로 크고, 이에 따라, 하나의 메모리 셀로 인가되는 프로그램 전류가 인접한 셀의 자유층의 필드 변화를 유발하는 현상을 말한다. 이러한 쓰기 장애 문제는 STT 현상을 이용하여 어느 정도 해결할 수 있다.
좀더 구체적으로 설명하면, STT-MRAM에서 프로그램 전류는 전형적으로 MTJ를 통해 흐른다. 고정층(41)은 프로그램 전류의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류가 MTJ를 통과함에 따라 토크가 생성된다. 스핀-분극된 전자 전류는 자유층(43)에 토크를 가하면서 자유층(43)과 상호 작용한다. MTJ를 통과하는 스핀-분극화된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유층(43)의 자화 방향을 스위칭하기에 충분할 수 있다. 이에 따라, 자유층(43)의 자화 방향은 고정층에 대하여 평행 또는 반-평행으로 배열할 수 있고, MTJ 구조(40)의 저항 상태가 변화된다.
이와 같이 STT-MRAM은 스핀-분극된 전자 전류를 통해 자유층(43)의 자화 방향을 스위칭하기 때문에, 자유층(43)의 자화 방향을 스위칭하기 위하여 큰 전류 인가에 의한 자기장 발생이 불필요하다. 그에 따라, STT-MRAM은 셀 사이즈 감소와 함께 프로그램 전류 감소에 기여할 수 있고, 또한 쓰기 장애 문제도 해결할 수 있다. 덧붙여, STT-MRAM은 높은 터널 자기 저항비가 가능하고, 하이와 로우 저항 상태들 사이의 비율이 높아, 자기 도메인(magnetic domain) 내의 읽기 동작을 향상시킬 수 있다.
워드 라인(WL)은 로우 디코더에 의해 인에이블되고, 워드 라인 선택 전압을 구동하는 워드 라인 구동부와 연결될 수 있다. 워드 라인 선택 전압은 MTJ 구조(40)로 로직 상태의 읽기 또는 쓰기 동작을 수행하기 위하여 워드 라인(WL)을 활성화시킨다.
소스 라인(SL)은 소스 라인 회로에 연결된다. 상기 소스 라인 회로는 어드레스 신호와 읽기/쓰기 신호를 수신하고, 이를 디코딩하여 선택된 소스 라인(SL)으로 소스 라인 선택 신호를 인가한다. 비선택된 소스 라인들(SL)로는 접지 기준 전압을 인가한다.
비트 라인(BL)은 칼럼 선택 신호에 의해 구동되는 칼럼 선택 회로와 연결된다. 칼럼 선택 신호는 칼럼 디코더에 의해 선택된다. 예컨대, 선택된 칼럼 선택 신호는 상기 칼럼 선택 회로 내의 칼럼 선택 트랜지스터를 온(on) 시키고 비트라인(BL)을 선택한다. 읽기 동작을 통해 선택된 비트 라인(BL)으로 MTJ 구조(40)의 로직 상태가 센스 앰프를 통해 출력된다. 또한, 쓰기 동작을 통해 선택된 비트라인(BL)으로 쓰기 전류가 전달되어 MTJ 구조(40)에 로직 상태가 저장된다.
도 2b를 참조하면, 본 실시예의 MRAM 셀 어레이(110a)는 소스 라인(SL)의 연결 구조에서, 도 2a의 MRAM 셀 어레이(110)와 다를 수 있다. 예컨대, 도 2a의 MRAM 셀 어레이(110)는, 하나의 비트 라인(BL)과 하나의 소스 라인(SL) 선택에 의해 하나의 셀 트랜지스터(CT)와 MTJ 구조(40)가 선택되는 1MTJ-1TR 구조를 가지지만, 본 실시예의 MRAM 셀 어레이(110a)는 하나의 비트 라인(BL)과 하나의 소스 라인(SL) 선택에 의해 두 개의 셀 트랜지스터(CT)와 MTJ 구조(40)가 선택되는 2MTJ-2TR 구조를 가질 수 있다. 그에 따라, 본 실시예의 MRAM 셀 어레이(110a)는 소스 라인(SL)이 2개의 셀 트랜지스터(CT)의 소스에 공통으로 연결될 수 있다.
일반적으로, 도 2a의 MRAM 셀 어레이(110)를 개별 소스 라인(separate source line) 구조라고 하고, 도 2b의 MRAM 셀 어레이(110a)를 공통 소스 라인(common source line) 구조라고 한다.
참고로, MRAM은 기억소자인 MTJ 구조(40)에 "0" 과 "1" 의 로직 상태를 저장하기 위해서는 MTJ 구조(40)에 흐르는 전류가 양방향이어야 한다. 즉, 데이터 "0" 을 기록할 때와 데이터 "1" 을 기록할 때의 MTJ 구조(40)에 흐르는 전류가 서로 반대 방향이어야 한다. 이렇게 반대 방향의 전류를 흐르게 하는 구조를 위해 MRAM에서는 비트 라인(BL) 이외에 소스 라인(SL)이 존재하여 MTJ 구조(40)와 셀 트랜지스터(CT)를 사이에 두고 각각의 전위차를 바꿔 줌으로써, MTJ 구조(40)에 흐르는 전류의 방향을 선택할 수 있게 된다.
한편, 소스 라인의 연결 및 그 동작 방법에 따라, MRAM은 전술한 개별 소스 라인 구조와 공통 소스 라인 구조로 나누어지게 된다. 공통 소스 라인 구조의 경우 소스 라인(SL)을 양쪽 셀 트랜지스터들이 공유하므로 면적 면에서 유리하나 기준전압이 소스 라인(SL)에 인가되기 때문에 동작전압이 높아질 수 있다. 반면, 개별 소스 라인 구조의 경우, 비트 라인(BL)과 소스 라인(SL)의 전압을 서로 바꾸어 사용하므로 동작전압을 낮출 수는 있지만, 비트 라인들(BL)에 대응하는 모든 소스 라인들(SL)이 배치되어야 하므로 면적, 즉 밀도(density) 측면에서 불리할 수 있다.
도 3은 도 2a의 MRAM 셀 어레이 내의 단위 메모리 셀(U)을 입체적으로 보여주는 사시도이다.
도 3을 참조하면, MRAM 셀 어레이(도 2a의 110)의 단위 메모리 셀(U)은 MTJ 구조(40)와 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결되고, 셀 트랜지스터(CT)의 일 전극, 예컨대 드레인 전극은 MTJ 구조(40)를 통해 비트 라인(BL)에 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 다른 전극, 예컨대 소스 전극은 소스 라인(SL)에 연결될 수 있다.
MTJ 구조(40)는 고정층(41)과 자유층(43), 그리고 이들 사이에 터널층(42)을 포함할 수 있다. 고정층(41)의 자화 방향은 고정되어 있으며, 자유층(43)의 자화 방향은 쓰기 동작에 의해 저장된 데이터에 따라 고정층(41)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 한편, 고정층(41)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer)이 더 구비될 수 있다.
MRAM 셀의 쓰기 동작을 하기 위해서, 선택된 워드 라인(WL)에 로직 하이의 전압이 인가되어 셀 트랜지스터(CT)가 턴-온 될 수 있다. 선택된 비트 라인(BL)과 소스 라인(SL)에는 쓰기/읽기 바이어스 생성부(45)에서 제공되는 프로그램 전류, 즉 쓰기 전류가 인가될 수 있다. 쓰기 전류의 방향은 MTJ 구조(40)에 저장될 로직 상태에 의해 결정될 수 있다.
MRAM 셀의 읽기 동작을 하기 위해서, 선택된 워드 라인(WL)에 로직 하이의 전압이 인가되어 셀 트랜지스터(CT)가 턴-온 되고, 선택된 비트 라인(BL)과 소스 라인(SL)으로 읽기 전류가 인가될 수 있다. 이에 따라, MTJ 구조(40) 양단으로 전압이 디벨롭되어 센스 앰프(46)에 의해 센싱되고, MTJ 구조(40)에 저장된 로직 상태를 결정하기 위해 기준 전압 발생부(44)의 전압과 비교될 수 있다. 비교 결과에 따라, MTJ 구조(40)에 저장된 데이터를 판별할 수 있다.
도 4a 및 도 4b는 도 3의 MTJ 구조에서 자화 방향에 따라 저장된 데이터를 설명하기 위한 개념도들이다.
도 4a 및 도 4b를 참조하면, MTJ 구조(40)의 저항값은 자유층(43)의 자화 방향에 따라 달라질 수 있다. MTJ 구조(40)에 읽기(read) 전류(IR)를 흘리면 MTJ 구조(40)의 저항값에 따른 데이터 전압이 출력될 수 있다. 읽기 전류(IR)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 읽기 전류(IR)에 의해 자유층(43)의 자화 방향은 변화되지 않는다.
도 4a에 도시된 바와 같이, MTJ 구조(40)에서 자유층(43)의 자화 방향과 고정층(41)의 자화 방향이 평행(parallel)하게 배치될 수 있다. 이러한 상태의 MTJ 구조(40)는 낮은 저항값을 가질 수 있고, 따라서, 데이터 "0"이 읽기 동작을 통해 출력될 수 있다.
도 4b에 도시된 바와 같이, MTJ 구조(40)에서 자유층(43)의 자화 방향이 고정층(41)의 자화 방향과 반-평행(anti-parallel)으로 배치될 수 있다. 이러한 상태의 MTJ 구조(40)는 높은 저항값을 가질 수 있다. 따라서, 읽기 동작을 통해 데이터 "1"이 출력될 수 있다.
한편, 본 실시예의 MTJ 구조(40)에서, 자유층(43)과 고정층(41)을 수평 자기 소자 구조로 도시하고 있는데, 이는 이해의 편의를 위한 것으로 본 실시예의 MTJ 구조(40)에서, 자유층(43)과 고정층(41)은 도 7에서와 같이 수직 자기 소자 구조를 가질 수 있다. 물론, 자유층(43)과 고정층(41)이 수평 자기 소자 구조를 가질 수도 있다.
도 5는 도 3의 MTJ 구조에서 쓰기(write) 동작을 설명하기 위한 개념도이다.
도 5를 참조하면, MTJ 구조(40)를 흐르는 쓰기 전류(IW)의 방향에 따라 자유층(43)의 자화 방향이 결정될 수 있다. 예컨대, (a)와 같이 자유층(43)에서 고정층(41) 방향으로 제1 쓰기 전류(IWC1)를 인가하면, 고정층(41)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(43)에 토크(torque)를 인가한다. 이로 인해, 자유층(43)은 고정층(41)과 평행(Parallel)하게 자화될 수 있다. 따라서, (b)와 같은 MTJ 구조(40)로 낮은 저항값을 갖는 데이터 "0"이 저장될 수 있다.
한편, 데이터 "0" 상태의 MTJ 구조(40)에서, (c)와 같이 고정층(41)에서 자유층(43)으로 제2 쓰기 전류(IWC2)를 인가하면, 고정층(41)과 반대의 스핀을 갖는 전자들이 자유층(43)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(43)은 고정층(41)과 반-평행(Anti-Parallel)하게 자화될 수 있다. 그에 따라, (d)와 같이 MTJ 구조(40)로 높은 저항값을 갖는 데이터 "1"이 저장될 수 있다.
결국, MTJ 구조(40)에서 자유층(43)의 자화 방향은 스핀 전달 토크(STT)에 의해 고정층(41)과 평행하게 또는 반-평행하게 변경될 수 있고, 그에 따라, 데이터 "0" 또는 데이터 "1"이 저장될 수 있다.
도 6a 및 도 6b는 도 3의 MTJ 구조에 대한 다른 실시예들을 보여주는 개념도들이다.
도 6a를 참조하면, MTJ 소자(50)는 고정층(51), 터널층(52), 자유층(53) 및 반강자성층(54)을 포함할 수 있다. 자유층(53)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(53)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(53)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예컨대, 자유층(53)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
터널층(52)은 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다. 터널층(52)은 비자성 물질을 포함할 수 있다. 예컨대, 터널층(52)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(51)은 반강자성층(54)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(51)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예컨대, 고정층(51)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(54)은 반-강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예컨대, 반강자성층(54)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함할 수 있다.
MTJ 구조(50)의 자유층(53)과 고정층(51)은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유층(53)의 저항 자력을 증가시킬 수 있다. 게다가, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성할 수 있다. 따라서, MTJ 구조(50) 내의 강자성체에서 발생하는 표류 자기장을 감소시키거나 제어시키는 구조가 필요할 수 있다.
도 6b를 참조하면, MTJ 구조(60)는 고정층(61), 터널층(62), 및 자유층(63)을 포함하고, 고정층(61)은 합성 반-강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공될 수 있다. 고정층(61)은 제1 강자성층(61_1), 결합층(61_2), 제2 강자성층(61_3)을 포함할 수 있다. 제1 및 제2 강자성층(61_1, 61_3)은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다. 이때, 제1 강자성층(61_1)의 자화 방향과 제2 강자성층(61_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정될 수 있다. 한편, 결합층(61_2)은 루테늄(Ru)을 포함할 수 있다.
도 7은 도 3의 MTJ 구조에 대한 다른 실시예를 보여주는 개념도이다.
도 7을 참조하면, MTJ 구조(70)는 터널층(72)에 대하여 자화 방향이 수직이고, 그에 따라 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행할 수 있다. 이와 같이, 자화 방향이 수직한 구조를 수직형(perpendicular) MTJ 구조라고 한다.
수직형 MTJ 구조(70) 역시 고정층(71), 터널층(72) 그리고 자유층(73)을 포함한다. 또한, 자유층(73)의 자화 방향과 고정층(71)의 자화 방향이 평행(Parallel)하면, 저항값이 작아지고, 자유층(73)의 자화 방향과 고정층(71)의 자화 방향이 반-평행(Anti-Parallel) 하면 저항값이 커질 수 있다. 따라서, 저항값에 따라 수직형 MTJ 구조(70)에 데이터가 저장될 수 있다.
수직형 MTJ 구조(70)를 구현하기 위해서, 자유층(73)과 고정층(71)은 자기 이방성 에너지가 큰 물질로 구성될 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질 등이 있다. 예를 들어, 자유층(73)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 자유층(73)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예컨대 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 등일 수 있다.
고정층(71)은 규칙 합금일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 고정층(71)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 등일 수 있다.
도 8a 및 도 8b는 도 3의 MTJ 구조에 대한 다른 실시예들을 보여주는 개념도들로서, 자유층을 기준으로 양끝 단에 터널층과 고정층이 각각 배치되는 구조를 갖는 듀얼 MTJ 구조를 보여준다.
도 8a를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 구조(80)는 제1 고정층(81), 제1 터널층(82), 자유층(83), 제2 터널층(84) 및 제2 고정층(85)을 포함할 수 있다. 제1 및 제2 고정층들(81, 85)을 구성하는 물질은 도 6a의 고정층(51)과 유사하고, 제1 및 제2 터널 층들(82, 84)은 도 6a의 터널층(52)과 유사하며, 자유층(83)은 도 6a의 자유층(53)과 유사할 수 있다.
제1 고정층(81)의 자화 방향과 제2 고정층(85)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(81, 85)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 따라서, 듀얼 MTJ 구조(80)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 읽기 동작을 수행할 수 있다.
듀얼 MTJ 구조(80)는 제2 터널층(84)으로 인하여 읽기 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 한다.
도 8b를 참조하면, 수직 자기를 형성하는 수직형 듀얼 MTJ 구조(90)는 제1 고정층(91), 제1 터널층(92), 자유층(93), 제2 터널층(94) 및 제2 고정층(95)을 포함할 수 있다. 제1 및 제2 고정층들(91, 95)을 구성하는 물질은 도 7의 고정층(71)과 유사하고, 제1 및 제2 터널층들(92, 94)은 도 7의 터널층(72)과 유사하며, 자유층(93)은 도 7의 자유층(73)과 유사할 수 있다.
이때, 제1 고정층(91)의 자화 방향과 제2 고정층(95)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(91, 95)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 따라서, 수직형 듀얼 MTJ 구조(90)는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 읽기 동작을 수행할 수 있다. 또한, 수직형 듀얼 MTJ 구조(90)는 높은 저항을 제공하여, 읽기 동작 시에 명확한 데이터 값을 얻을 수 있도록 한다.
도 9는 기판 상에 형성된 도 3의 MTJ 구조를 포함한 MRAM에 대한 단면도이다.
도 9를 참조하면, 본 실시예의 MRAM(100a)는 반도체 기판(110) 상에 스위칭 소자로서 트랜지스터(Tr)와 MTJ 구조(140)를 포함할 수 있다. 도시된 바와 같이, MTJ 구조(140)는 트랜지스터(Tr)의 상부에 형성될 수 있다.
트랜지스터(Tr)는 기판(110)의 표면 상에 배치된 게이트 전극(122) 및 게이트 전극(122)의 양쪽의 기판(110) 내에 형성된 소스 영역(S)과 드레인 영역(D)을 포함할 수 있다. 한편, 기판(110)과 게이트 전극(122) 사이에는 게이트 유전막(123)이 개재될 수 있다. 게이트 전극(122)은 워드 라인의 일부를 구성할 수 있다. 기판(110) 상에 제1 층간 절연층(120)이 형성되고, 제1 층간 절연층(120)은 게이트 전극(122)을 덮을 수 있다. 제1 층간 절연층(120)이 단일층으로 도시되고 있지만, 제1 층간 절연층(120)은 단일층에 한하지 않고 단일 물질층 또는 복수의 물질층들로 형성된 다중층일 수 있다. 한편, 트랜지스터(Tr)는 소자 분리막(112)에 의해 주변의 트랜지스터 또는 다른 반도체 소자들과 전기적으로 절연될 수 있다.
트랜지스터(Tr)의 드레인 영역(D)을 노출하는 관통 홀이 제1 층간 절연층(120)을 관통하여 형성되고, 상기 관통 홀 내부가 도전 물질로 채워져 도전성 플러그(125)가 형성될 수 있다. 제1 층간 절연층(120) 상에 도전성 플러그(125)에 전기적으로 연결되는 하부 전극(132)이 형성될 수 있다. 하부 전극(132)은 탄탈륨(Ta)을 포함할 수 있다.
하부 전극(132)의 상부에 MTJ 구조(140)가 형성될 수 있다. 경우에 따라, 하부 전극(132)은 MTJ 구조(140)에 포함될 수 있다. 이러한 MTJ 구조(140)는 제1 층간 절연층(120) 상에 형성된 제2 층간 절연층(130)에 의해 덮일 수 있다. MTJ 구조(140)는 하부 전극(132)의 상부에 형성된 하부 자성층(141), 터널층(142), 및 상부 자성층(143)을 포함할 수 있다. 여기서, 하부 자성층(141)이 고정층이고, 상부 자성층(143)은 자유층일 수 있다. 경우에 따라, 하부 자성층(141)이 자유층이고 상부 자성층(143)이 고정층일 수도 있다. 하부 자성층(141)과 상부 자성층(143)은 단일층으로 형성되거나, 또는 다중층으로 형성될 수 있다. 하부 자성층(141), 터널층(142), 및 상부 자성층(143)의 재질은 도 6a 또는 도 7에서 설명한 바와 같다.
한편, 하부 자성층(141)의 측면에 절연 스페이서(145)가 형성될 수 있고, 터널층(142) 및 상부 자성층(143)의 측면은 절연 스페이서(145)의 측면과 동일 평면을 이룰 수 있다. 이러한 절연 스페이서(145)의 존재로 하부 자성층(141)과 상부 자성층(143)이 전기적으로 단락되는 것이 방지될 수 있다.
MTJ 구조(140) 상부로 제2 층간 절연층(130)을 관통하는 비아 홀이 형성되고 상기 비아 홀이 도전 물질로 채워져 비아 콘택(134)이 형성될 수 있다. 제2 층간 절연층(130) 상으로 비트 라인(150)이 형성되고, 비트 라인(150)은 비아 콘택(134)을 통해 MTJ 구조(140)에 전기적으로 연결될 수 있다. 한편, 비트 라인(150)은 워드 라인과 직교하도록 연장될 수 있다.
도 10a 및 10b은 MRAM에 대한 다른 실시예들을 보여주는 단면도들이다
도 10a를 참조하면, 본 실시예의 MRAM(100b)는 반도체 기판(110) 상에 형성된 2개의 트랜지스터(Tr1, Tr2)와 각각의 트랜지스터(Tr1, Tr2)에 대응하는 2개의 MTJ 구조(140)를 포함할 수 있다. 2개의 트랜지스터(Tr1, Tr2)는 소자 분리막(112)에 의해 정의된 액티브 영역 상에 인접하여 형성될 수 있다. MTJ 구조(140)는 터널층에 대해 수평 방향으로 자화 방향을 갖는 수평형(planar) 구조를 가질 수 있다.
좀더 구체적으로, 액티브 영역의 반도체 기판(110) 상에 게이트 유전막(123)을 개재하여 게이트 전극(122)이 형성되고, 게이트 전극(122) 양 측면의 반도체 기판(110) 내에 불순물을 주입시켜 소스 영역(CS) 및 드레인 영역(D)이 형성될 수 있다. 소스 영역(CS)은 2개의 트랜지스터(Tr1, Tr2)에 의해 공유되는 공통 소스 영역일 수 있다.
게이트 전극(122)은 워드 라인을 구성하며, 일 방향으로 연장되는 형상을 가질 수 있다. 도시하지 않았지만, 게이트 전극(122) 양측에 게이트 스페이서가 형성될 수 있다. 반도체 기판(110) 상에 트랜지스터(Tr1, Tr2)를 덮는 제1 층간 절연층(120-1)이 형성되고, 제1 층간 절연층(120-1)을 관통하여 드레인 영역(D)에 콘택하는 제1 콘택 플러그(125-1)가 형성될 수 있다. 제1 층간 절연층(120-1) 및 제1 콘택 플러그(125-1) 상에 제1 콘택 플러그(125-1)와 전기적으로 연결된 제1 및 제2 패드 전극(124a, 124b)이 형성되고, 제1 및 제2 패드 전극(124a, 124b)을 덮는 제2 층간 절연층(120-2)이 형성될 수 있다. 제2 층간 절연층(120-2)을 관통하여 제1 패드 전극(124a)과 콘택하는 제2 콘택 플러그(125-2)가 형성될 수 있다. 도시되지는 않았지만, 제2 패드 전극(124b)은 공통 소스 라인으로 연결될 수 있다.
제2 층간 절연층(120-2)과 제2 콘택 플러그(125-2) 상에 하부 전극(132)과MTJ 구조(140)가 형성될 수 있다. 경우에 따라, 하부 전극(132)은 MTJ 구조(140)에 포함될 수 있다. MTJ 구조(140)는 제1 하부 고정층(141-1), 제2 하부 고정층(141-2), 터널층(142), 자유층(143), 캡핑층(146)을 포함할 수 있다. 이러한 MTJ 구조(140)는 제2 층간 절연층(120-2) 상에 형성된 제3 층간 절연층(130)에 의해 덮일 수 있다.
제1 하부 고정층(141-1)은 제1 고정층(141a) 및 추가 고정층(141b)을 포함할 수 있다. 제1 고정층(141a)은 하부 전극(132)과 콘택하고 터널층(142)에 대해 수평 방향으로 자화 방향을 갖는 물질을 포함할 수 있다. 또한, 제1 고정층(141a)은 내부의 각 위치별로 교번하여 서로 다른 자화방향을 가지며, 제1 고정층(141a) 전체를 보았을 때는 자화 방향이 없을 수 있다. 제1 고정층(141a)은 Co, Fe, Tb, Ru, Pd, Pt, Mn, Ir, 및 이들 중 적어도 2개의 원소의 합금 물질들 중 적어도 하나를 포함할 수 있다. 예컨대 제1 고정층(141a)은 PtMn, IrMn 등으로 형성될 수 있다. 한편, 제1 고정층(141a)의 높이는 MTJ 구조(140) 전체 높이의 50％ 이상을 차지할 수 있다.
추가 고정층(141b)은 제1 고정층(141a)과 동일한 물질로 이루어질 수 있다. 추가 고정층(141b)은 제1 고정층(141a)보다 넓은 폭을 가질 수 있다. 그에 따라, 추가 고정층(141b)은 제1 고정층(141a) 상부면 전체를 덮으며, 제1 고정층(141a)의 측면에서 돌출된 구조를 가질 수 있다. 추가 고정층(141b)은 매우 얇은 두께 예컨대, 1 내지 10Å 정도의 두께를 가질 수 있다.
제1 고정층(141a)의 측면으로 절연 스페이서(145)가 형성되며, 절연 스페이서(145)의 측면과 추가 고정층(141b)의 측면이 동일 평면을 이룰 수 있다.
제2 하부 고정층(141-2)은 추가 고정층(141b) 상에 추가 고정층(141b)과 비슷한 폭으로 형성될 수 있다. 그에 따라, 제2 하부 고정층(141-2)은 제1 고정층(141a)보다 얇은 두께를 가지되, 제1 고정층(141a)보다 넓은 폭을 가질 수 있다. 제2 하부 고정층(141-2)은 합성 반 강자성체(Synthetic Anti Ferromagnet: SAF)로 제공될 수 있다. 예컨대, 제2 하부 고정층(141-2)은 제1 강자성층(141c), 결합층(141d), 제2 강자성층(141e)이 적층된 구조를 가질 수 있다. 제1 및 제2 강자성층(141c, 141e)은 예컨대, CoFeB, CoFe, NiFe, FePt, CoPt 등으로 형성될 수 있다. 제2 하부 고정층(141-2)에서, 제1 강자성층(141c)은 제1 고정층(141a)의 최상층의 자화 방향과 동일한 자화 방향을 가지며, 자화 방향이 고정될 수 있다. 또한, 제2 강자성층(141e)은 제1 강자성층(141a)과 다른 방향의 자화 방향을 가지며, 자화 방향은 고정될 수 있다. 결합층(141d)은 루테늄(Ru)을 포함할 수 있다. 즉, 결합층(141d)을 가운데에 두고, 제1 및 제2 강자성층(141c, 141e)이 루프 형상의 자성 필드를 가질 수 있다.
터널층(142)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예컨대, 터널층(142)은 MgO 또는 AlOx을 포함할 수 있다.
자유층(143)은 수평방향으로 변화 가능한 자화 방향을 가질 수 있다. 자유층(143)은 강자성 재료로 형성되며, 높은 스핀 분극도를 갖는 재료를 사용하여 형성될 수 있다. 예컨대, 자유층(143)은 CoFeB, CoFe, NiFe, FePt, CoPt 등으로 형성될 수 있다.
캡핑층(146)은 탄탈륨을 포함할 수 있다. 경우에 따라, 캡핑층(146)은 생략될 수도 있다.
상부 전극(134)은 금속 또는 금속 질화물로 이루어질 수 있다. 상부 전극(134)으로 이용될 수 있는 물질로 예컨대, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 텅스텐 질화물 등을 들 수 있다. 이들 물질을 사용하여 상부 전극(134)은 단일층 또는 다중층으로 형성될 수 있다.
제3 층간 절연층(130) 및 상부 전극(134) 상에 비트 라인(150)이 형성되고, 비트 라인(150)은 상부 전극(134)을 통해 MTJ 구조(140)에 전기적으로 연결될 수 있다. 한편, 비트 라인(150)은 워드 라인과 직교하도록 연장될 수 있다.
도 10b를 참조하면, 본 실시예의 MRAM(100c)는 MTJ 구조(160)에서 도 10a의 MRAM(100b)와 다를 수 있다. 예컨대, 본 실시예의 MRAM(100c)에서, MTJ 구조(160)는 수직형 구조를 가질 수 있다.
좀더 구체적으로 설명하면, 하부 전극(132) 상에 MTJ 구조(160)이 형성될 수 있다. 경우에 따라, 하부 전극(132)은 MTJ 구조(160)에 포함될 수 있다. MTJ 구조(160)는 하부 고정층(161a), 결합층(161b), 상부 고정층(161c), 터널층 구조(162), 자유층(163), 및 캡핑층(166)을 포함할 수 있다.
하부 고정층(161a)은 하부 전극(132)에 콘택하고, 터널층 구조(162)에 대하여 수직방향으로 자화되며, 자화 방향은 고정될 수 있다. 하부 고정층(161a) 상에는 결합층(161b) 및 상부 고정층(161c)이 형성될 수 있다. 결합층(161b)은 루테늄(Ru)을 포함할 수 있다. 상부 고정층(161c)은 하부 고정층(161a)과 반대 방향의 수직 방향으로 자화될 수 있다. 상부 고정층(161c)은 하부 고정층(161a)보다 낮은 보자력을 가질 수 있다.
결합층(161b) 및 상부 고정층(161c)은 하부 고정층(161a)보다 넓은 폭을 가질 수 있다. 그에 따라, 결합층(161b)이 하부 고정층(161a)의 상면을 완전히 덮는 형상을 가질 수 있다. 상부 고정층(161c)은 하부 고정층(161a)보다 얇은 두께를 가질 수 있다. 하부 고정층(161a), 결합층(161b), 및 상부 고정층(161c)이 고정층 구조(161)를 이룰 수 있다. 한편, 하부 고정층(161a)의 측면에 절연 스페이서(165)가 형성되고, 결합층(161b) 및 상부 고정층(161c)의 측면은 절연 스페이서(165)의 측면과 동일 평면을 이룰 수 있다.
터널층 구조(162)는 제1 계면층(162a), 금속 산화물층(162b), 및 제2 계면층(162c)이 적층된 구조를 가질 수 있다. 제1 계면층(162a)은 수평 방향으로 자화될 수 있다. 제2 계면층(162c)은 제1 계면층(162a)과 반대 방향으로 자화될 수 있다. 제1 및 제2 계면층(162a, 162c)은 CoFeB, CoFe, NiFe 등을 포함할 수 있다. 금속 산화물층(162b)은 MgO, AlOx 등을 포함할 수 있다.
자유층(163)은 터널층 구조(162)에 대하여 수직 방향으로 변화 가능한 자화 방향을 가질 수 있다. 자유층(163)은 강자성 재료로 형성되며, 높은 스핀 분극도를 갖는 재료를 사용하여 형성될 수 있다. 예컨대, 자유층(163)은 CoFeB, CoFe, NiFe 등으로 형성될 수 있다.
캡핑층(166)은 탄탈륨을 포함할 수 있고, 상부 전극(134), 비트 라인(150) 등은 도 10a에서 설명한 바와 같다.
도 11은 외부 자기장에 따른 MRAM에서의 쓰기 전류의 변화를 보여주는 그래프로서, x 축은 외부 자기장을 노말라이즈(nomalize)한 값을 나타내고 y 축은 쓰기 전류를 노말라이즈한 값을 나타낸다. 또한, ± 0.5 부분의 점선은 브레이크 다운 전류(Ibd)를 나타내며, P는 자유층의 자화 방향이 평행 상태를 나타내고 AP는 자유층의 자화 방향이 반-평행 상태를 나타낸다.
도 11을 참조하면, 본 그래프를 통해 알 수 있듯이, 외부 자기장의 세기가 커짐에 따라, 쓰기 전류가 브레이크 다운 전류(Ibd) 범위를 크게 벗어나게 되고, 그에 따라 안정적인 쓰기 동작을 수행할 수 없게 된다. 예컨대, 외부 자기장이 0인 경우, 쓰기 전류는 브레이크 다운 전류(Ibd) 범위 내에서 크게 벗어나지 않을 수 있다. 그러나, 외부 자기장이 0.5 이상인 경우, 쓰기 전류는 하부 쪽의 브레이크 다운 전류(-Ibd)를 크게 벗어나게 되고, 그에 따라 설정된 쓰기 전류를 인가해서 반-평행 자화 상태를 평행 자화 상태로 바꿀 수 없게 되고, 따라서 쓰기 실패(fail)가 발생할 수 있다. 덧붙여, 외부 자기장은 쓰기 동작뿐만 아니라 읽기 장애(read disturbance)도 발생시킴은 전술한 바와 같다.
그에 따라, 본 실시예의 프레임 버퍼링 장치(도 1의 1000)는 MRAM를 프레임 버퍼 메모리로 사용하여 사이즈 축소 및 소비 전력 감소를 도모하면서도, 자기장 센서를 구비하여 외부 자기장을 검출하고, 외부 자기장의 세기가 임계치 이상인 경우에 MRAM으로의 쓰기 동작을 중단함으로써, MRAM의 안정성과 신뢰성을 유지하여 디스플레이 영상을 안정적으로 디스플레이하도록 할 수 있다.
여기서, Hext는 실제 외부 자기장을 의미하고, Hoffset은 외부 자기장이 없는 경우에 중심에서 벗어난 옵셋 자기장을 의미하며, Hn은 노말라이즈를 위한 자기장으로서, 자기장에 의해서만 자화 방향을 변경할 수 있는 문턱값일 수 있다. 한편, 그래프 상의 점들은 외부 자기장 크기에 따라 측정된 쓰기 전류값들을 나타낸다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 자기장 센서를 구성하는 MTJ 구조를 보여주는 개념도들이다.
도 12a를 참조하면, 본 실시예의 프레임 버퍼링 장치(도 1의 1000)에서, 자기장 센서(200)는 다양한 크기 또는 형태의 MTJ 구조(210, 210a, 210b)를 포함할 수 있다. 전술한 바와 같이 MTJ 구조는 자유층의 자화 방향에 따라 저항값이 달라지게 된다. 한편, 자유층의 자화 방향은 쓰기 전류 인가를 통한 STT 현상에 의해 변경될 수도 있지만, 순수하게 외부 자기장에 의해서도 변경될 수도 있다. 이하, 자유층의 자화 방향을 변경할 수 있는 자기장의 세기를 문턱 자기장(Ht)이라 한다.
따라서, 외부 자기장의 세기에 따라 자유층의 자화 방향이 달라질 수 있는 다양한 크기 및 형태의 MTJ 구조를 만들고 전류를 측정함으로써, 외부 자기장의 세기를 검출할 수 있다. 예컨대, 왼쪽 첫 번째 제1 MTJ 구조(210)는 1000 가우스(G)의 제1 문턱 자기장(Ht1)을 가질 수 있고, 중앙의 두 번째 제2 MTJ 구조(210a)가 500 가우스(G)의 제2 문턱 자기장(Ht2)을 가질 수 있으며, 그리고 오른쪽의 세 번째 제3 MTJ 구조(210b)가 100 가우스(G)의 제3 문턱 자기장(Ht3)을 가질 수 있다. 또한, 제1 내지 제3 MTJ 구조(210, 210a, 210b) 모두 자화 방향이 모두 반-평행 상태에 있고 외부 자기장이 전혀 없을 때, 소정 전압을 인가에 의해 각각 제1 전류값(Is1), 제2 전류값(Is2), 및 제3 전류값(Is3)을 가질 수 있다.
만약, 자유층의 자화 방향과 반대 방향으로, 500 가우스(G)의 외부 자기장이 발생한 경우, 제1 MTJ 구조(210)만을 제외하고, 제2 및 제3 MTJ 구조(210a, 210b)의 자유층의 자화 방향이 변경될 수 있다. 그에 따라, 제1 MTJ 구조(210)의 제1 전류값(Is1)은 거의 그대로 유지되나, 제2 및 제3 MTJ 구조(210a, 210b)의 제2 전류값(Is2), 및 제3 전류값(Is3)은 급격하게 변경될 수 있다. 예컨대, 자화 방향이 평행 상태로 되므로 전류값들(Is2, Is3)이 증가할 수 있다. 따라서, 500 가우스(G) 이상부터 1000 가우스(G)의 미만까지의 외부 자기장이 발생하였음을 검출할 수 있다.
문턱 자기장(Ht)이 서로 다른 많은 MTJ 구조를 채용함으로써, 보다 정밀하게 외부 자기장의 발생을 검출할 수 있다. 다만, 시간 및 공정 난이도 등을 고려할 때, 하나의 칩 상에 문턱 자기장(Ht)이 서로 다른 많은 MTJ 구조를 형성하는 것은 바람직하지 않을 수 있다. 또한, 검출하고자 하는 자기장의 세기는 MRAM의 읽기 및 쓰기의 에러를 발생시킬 수 있는 임계치이다. 따라서, 임계치에 근접한 문턱 자기장(Ht)을 갖는 몇 개의 MTJ 구조를 배치하고, 그러한 MTJ 구조의 전류값을 측정함으로써, MRAM의 읽기 및 쓰기의 에러를 발생시킬 수 있는 임계치 이상의 외부 자기장을 검출할 수 있다.
자기장 센서(200)를 구성하는 MTJ 구조(210, 210a, 210b)는 다양한 구조 및 방법을 통해 서로 다른 문턱 자기장(Ht)을 가지도록 할 수 있다. 예컨대, 도시된 바와 같이 MTJ 구조(210, 210a, 210b)의 크기를 서로 다르게 함으로써, 문턱 자기장(Ht)을 다르게 할 수 있다. 예컨대, 사이즈가 작을수록 문턱 자기장(Ht)이 작고 그에 따라 작은 외부 자기장에 의해서도 자화 방향이 쉽게 변경될 수 있다. 또한, MTJ 구조는 두께를 서로 다르게 함으로써, 문턱 자기장(Ht)을 다르게 할 수 있다. 예컨대, 자유층의 두께가 얇을수록 문턱 자기장(Ht)이 작을 수 있다. 더 나아가, MTJ 구조는 자유층의 재질을 다르게 함으로써, 문턱 자기장(Ht)을 다르게 할 수도 있다.
물론, MTJ 구조의 문턱 자기장(Ht)을 다르게 하는 방법이 전술한 방법들에 한정되는 것은 아니다. 예컨대, MTJ 구조의 문턱 자기장(Ht)을 다르게 하는 다양한 다른 방법들이 자기장 센서를 구현하는데 채용될 수 있다.
덧붙여, MTJ 구조가 외부 자기장에 의해 자유층의 자화 방향이 바뀐 경우에, 차후 외부 자기장을 다시 검출할 수 있도록 자유층의 자화 방향을 원래의 방향으로 되돌릴 수 있다. 여기서, 자유층의 자화 방향의 원래 상태로의 변경은 전류 인가에 의한 STT 현상을 이용할 수 있다.
한편, 앞서 예에서, 제1 내지 제3 MTJ 구조(210, 210a, 210b)가 모두 반 평행 상태에 있고, 또한 자유층의 자화 방향과 반대 방향으로 외부 자기장이 발생하는 경우에 대해서 설명하였다. 그러나 만약, 자유층의 자화 방향과 동일 방향으로 외부 자기장의 발생한 경우, 자유층의 자화 방향이 변경되지 않게 되므로 외부 자기장을 검출할 수 없게 된다. 따라서, 자기장 센서(200)를 구성하는 MTJ 구조는 문턱 자기장(Ht)뿐만 아니라 발생하는 자기장의 방향까지도 검출할 수 있도록 구성되어야 한다. 자기장의 방향 검출에 대해서는 이하, 도 12b 부분에서 설명한다.
도 12b를 참조하면, 본 본 실시예의 프레임 버퍼링 장치(도 1의 1000)에서, 자기장 센서(200a)는 평행 상태의 MTJ 구조(220)와 반-평행 상태의 MTJ 구조(220a)를 포함할 수 있다. 이와 같이, 자기장 센서(200a)가 2가지 상태의 MTJ 구조(220, 220a)를 포함함으로써, 외부 자기장의 방향을 검출할 수 있다.
좀더 구체적으로 설명하면, 평행 상태의 MTJ 구조(220)의 문턱 자기장(Htp)과 반-평행 상태의 MTJ 구조(220a)의 문턱 자기장(Htap)이 각각 100 가우스(G)이며, 각각 소정 전압을 인가할 상태에서 각각 제1 전류값(Isp)과 제2 전류값(Isap)을 갖는다고 할 때, 200 가우스(G)의 외부 자기장이 인가되면, 외부 자기장의 방향에 따라, 제1 전류값(Isp) 또는 제2 전류값(Isap)이 급격히 변경될 수 있다. 예컨대, 외부 자기장의 방향이 평행 상태의 MTJ 구조(220)의 자유층(221)의 자화 방향과 동일하다면, 평행 상태의 MTJ 구조(220)는 그대로 유지되고, 반-평행 상태의 MTJ 구조(200a)는 자유층(221a)의 자화 방향이 변경되어 평행 상태로 변경될 수 있다. 그에 따라, 제2 전류값(Isap)이 증가할 수 있다. 반대로, 외부 자기장의 방향이 반-평행 상태의 MTJ 구조(220a)의 자유층(221a)의 자화 방향과 동일하다면, 반-평행 상태의 MTJ 구조(220a)는 그대로 유지되고, 평행 상태의 MTJ 구조(220)는 자유층(221)의 자화 방향이 변경되어 반-평행 상태로 변경되게 된다. 그에 따라, 제2 전류값(Isp)이 감소할 수 있다.
결과적으로, 두 가지 상태의 MTJ 구조 중 어느 MTJ 구조의 전류값이 변경되는지에 따라, 외부 자기장의 방향이 검출될 수 있다. 다만, 외부 자기장의 세기와 관련하여, 전류 변경이 있는 경우, 외부 자기장의 세기가 해당 MTJ 구조의 문턱 자기장보다 크다는 사실만을 알 수 있다.
도 12c를 참조하면, 전술한 바와 같이, 도 12a에서 설명한 바와 같이 서로 다른 문턱 자기장을 갖는 여러 가지 MTJ 구조를 이용하여 외부 자기장의 세기를 검출할 수 있다. 또한, 도 12b에서 설명한 바와 같이 서로 다른 상태의 MTJ 구조를 이용하여 외부 자기장의 방향을 검출할 수 있다. 본 실시예에서는 두 가지 경우를 조합하여, 외부 자기장의 세기 및 방향을 함께 검출할 수 있다.
예컨대, 자기장 센서(200b)는 서로 다른 문턱 자기장(Ht1, Ht2, Ht3)을 갖는 MTJ 구조(210, 210a, 210b)와 다른 상태의 문턱 자기장(Htp, Htap)을 갖는 MTJ 구조(220, 220a)를 포함할 수 있다. 그에 따라, 3개의 MTJ 구조(210, 210a, 210b) 를 이용하여 외부 자기장의 세기를 검출하고 2개의 MTJ 구조(220, 220a)를 이용하여 외부 자기장의 방향을 검출할 수 있다. 한편, 2개의 MTJ 구조(220, 220a)는 외부 자기장의 세기 검출에 함께 이용될 수 있다.
도 13a 내지 도 13c는 본 발명의 일 실시예에 따른 MRAM과 자기장 센서가 원-칩으로 형성된 구조를 보여주는 개념도들이다.
도 13a를 참조하면, 본 실시예의 프레임 버퍼링 장치(도 1의 1000)에서, MRAM(100)과 자기장 센서(200)는 원-칩(one-chip, 500) 구조로 형성될 수 있다. 예컨대, 도 12a 내지 도 12c에서 언급한 바와 같이 자기장 센서(200)는 MTJ 구조로 형성될 수 있다. 따라서, 자기장 센서(200)는 MRAM을 제조할 때 동일한 공정을 통해 함께 형성될 수 있고, 또한 하나의 칩 상에 MRAM과 함께 형성될 수 있다.
MRAM(100)과 자기장 센서(200)가 원-칩(500)으로 형성되는 경우, 도시된 바와 같이 MRAM(100)이 중심 부분에 형성되고, 자기장 센서(200)는 외곽 꼭지점 부분으로 배치될 수 있다. 자기장 센서(200)는 외곽 4 꼭지점 중 적어도 한 부분에 형성될 수 있다. 예컨대, 자기장 센서(200)는 빗금 친 부분과 같이 외곽 4 꼭지점 모두에 형성될 수 있다. 한편, 자기장 센서(200)는 도 12a 내지 도 12c에서 예시한 바와 같이 다양한 크기 및 상태의 다수개의 MTJ 구조의 조합으로 구성될 수 있다.
도 13b를 참조하면, 본 실시예의 원-칩(500a) 구조는 자기장 센서(200)의 위치에서, 도 13a의 원-칩(500) 구조와 다를 수 있다. 예컨대, 자기장 센서(200)는 원-칩(500a)의 외곽 4 변 중 적어도 한 변의 중앙 부분에 배치될 수 있다. 본 실시예의 원-칩(500a) 구조에서, 자기장 센서(200)는 빗금 친 부분과 같이 원-칩(500a)의 외곽 4 변 모두에 형성될 수도 있다.
도 13c를 참조하면, 본 실시예의 원-칩(500b) 구조는, 도 13a 또는 도 13b의 원-칩(500, 500a) 구조와 달리, 자기장 센서(200)가 원-칩(500b)의 중앙부, 예컨대 MRAM(100)의 중앙부에 위치할 수 있다. 한편, 자기장 센서(200)는 도 13c에서와 같이 중심 한 부분에만 한정되지 않고, 가로 또는 세로로 중심을 가로지르는 방향으로 여러 부분에 자기장 센서(200)가 배치될 수도 있다.
지금까지, 자기장 센서(200)가 MRAM(100)과 원-칩 구조를 이룰 때, 자기장 센서(200)가 배치되는 위치들에 대하여 몇 가지 예시하였는데, 본 실시예의 원-칩 구조에서 자기장 센서(200)의 배치 위치가 그에 한정되는 것은 아니다. 예컨대, 자기장 센서(200)는 원-칩의 중앙 부분과 외곽 부분 모두에 배치될 수도 있고, 또한, 중앙이나 외곽을 구분하지 않고 임의의 위치에 배치될 수도 있다.
도 14는 본 발명의 일 실시예에 따른 MRAM, 자기장 센서 및 프레임 버퍼 컨트롤러가 원-칩으로 형성된 구조를 보여주는 개념도이다.
도 14를 참조하면, 본 실시예의 프레임 버퍼링 장치(1000)에서, MRAM(100), 자기장 센서(200) 및 프레임 버퍼 컨트롤러(300)가 원-칩 구조로 형성될 수 있다. 예컨대, MRAM(100)이 원-칩의 오른쪽 부분으로 치우쳐 배치되고, 자기장 센서(200)는 MRAM(100)의 외곽 부분에 배치되며, 프레임 버퍼 컨트롤러(300)는 MRAM(100)에서 이격되어 원-칩의 왼쪽 부분에 배치될 수 있다.
본 실시예의 프레임 버퍼링 장치(1000)에서, 원-칩의 개념은 하나의 칩에 MRAM(100), 자기장 센서(200) 및 프레임 버퍼 컨트롤러(300)가 함께 형성된 집적 칩(IC)을 의미할 수 있다. 그러나 경우에 따라, 원-칩은 MRAM(100)와 자기장 센서(200)가 형성된 제1 칩에 프레임 버퍼 컨트롤러(300)가 형성된 제2 칩이 적층되거나, 또는 반대로 상기 제2 칩에 상기 제1 칩이 적층되어 일체로 형성된 하나의 반도체 패키지를 의미할 수도 있다. 하나의 반도체 패키지 개념으로서, 제1 칩과 제2 칩이 적층된 구조에 대해서는 도 17a 내지 도 17c 부분에서 좀더 상세히 설명한다.
본 실시예의 프레임 버퍼링 장치(1000)는, MRAM(100), 자기장 센서(200) 및 프레임 버퍼 컨트롤러(300)가 원-칩 구조로 집적됨으로써, 사이즈를 대폭적으로 감소시킬 수 있다. 또한, 그러한 프레임 버퍼링 장치(1000)가 디스플레이 장치에 적용됨으로써, 전체 디스플레이 장치의 공간 활용도를 증가시킬 수 있다.
도 15a 및 도 15b는 수직형 MRAM를 포함한 반도체 칩의 쉴딩 구조를 보여주는 사시도 및 단면도로서, 도 15b는 도 15a의 I-I' 부분을 절단하여 보여주는 단면도이다.
도 15a 및 도 15b를 참조하면, 본 실시예의 수직형 MRAM를 포함한 반도체 칩(1000a)의 경우, 외부 자기장의 영향을 방지하기 위하여 도시한 바와 같이 반도체 칩(1000a)의 상면 및 하면뿐만 아니라 측면까지 감싸도록 쉴딩층(1100)이 형성될 수 있다. 여기서, 수직형 MRAM은 도 7 등에서 설명한 바와 같이 2개의 자성층, 즉 고정층과 자유층의 자화 방향이 터널층에 대하여 수직인 구조를 의미할 수 있다. 한편, 쉴딩층(1100)은 외부 자기장을 차단할 수 있는 물질들로 형성될 수 있다. 예컨대, 쉴딩층(1100)은 Co, Fe, B 등의 합금으로 형성될 수 있다.
좀더 구체적으로 설명하면, 수직형 MRAM 구조에서, 외부 자기장의 방향이 자성층의 자화 방향에 수직인 수형 방향일 때, 반도체 칩(1000a)의 측면을 통해 수직형 MRAM의 자화 방향을 변경하기 힘들 수 있다. 그러나 외부 자기장의 방향이 자성층의 자화 방향과 동일한 수직 방향인 경우에는 반도체 칩(1000a)의 측면을 통해 MRAM의 자화 방향을 변경할 가능성이 커질 수 있다. 특히, 반도체 칩(1000a)의 외곽 측면 부분으로 배치되는 MRAM 들의 자성층들이 외부 자기장에 의해 영향을 크게 받을 수 있다. 따라서, 수직형 MRAM 구조의 경우 외부 자기장의 영향을 방지하기 위하여 반도체 칩(1000a)의 상하면뿐만 측면들까지 쉴딩층(1100)이 형성될 수 있다.
도 15b에서 확인할 수 있듯이, 쉴딩층(1100)이 형성된 부분에서 외부 자기장의 영향이 크게 감소하고 있음을 확인할 수 있다. 즉, 외부 자기장이 존재할 때, 반도체 칩(1000a)의 오른쪽 부분에서는 외부 자기장의 영향에 의해 자기장이 높게 나타나 비교적 짙은 색깔로 표시되고 있는 반면, 쉴딩층(1100)에 의해 감싸진 반도체 칩(1000a)의 왼쪽 부분은 외부 자기장이 차단되어 자기장이 낮게 나타나고 그에 따라 엷은 색깔로 표시되고 있다.
한편, 도 15a 및 도 15b에서, 반도체 칩(1000a)의 한쪽 측면만이 쉴딩층(1100)에 의해 덮인 구조가 도시되고 있는데, 이는 쉴딩층(1100)의 효과를 보여주기 위한 예시적인 구조로서, 외부 자기장의 영향을 효과적으로 방지하기 위하여 실제적으로는 반도체 칩(1000a)의 측면 모두가 쉴딩층(1100)에 의해 감싸질 수 있다.
여기서, 반도체 칩(1000a)에는 자기장 센서가 수직형 MRAM과 함께 형성될 수 있다. 자기장 센서는 쉴딩층(1100)의 내부에서 외부 자기장을 검출할 수 있다. 그에 따라, 쉴딩층(1100)이 존재하는 경우에도 외부 자기장이 매우 커서, MRAM의 쓰기 및 읽기 동작에 영향을 줄 정도인 경우에 프레임 버퍼 컨트롤러가 MRAM으로의 쓰기 및/또는 읽기 동작을 중단시킬 수 있다.
한편, 본 실시예에서, 쉴딩층(1100)이 반도체 칩(1000a) 외곽 전체를 감싸는 구조로 형성되었지만, 쉴딩층(1100)은 반도체 칩(1000a) 내부에서 수직형 MRAM 영역만을 감싸는 구조로 형성될 수도 있다.
도 16a 및 도 16b는 수평형 MRAM를 포함한 반도체 칩의 쉴딩 구조를 보여주는 사시도 및 단면도로서, 도 16b는 도 16a의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다.
도 16a 및 도 16b를 참조하면, 본 실시예의 수평형 MRAM를 포함한 반도체 칩(1000b)의 경우, 외부 자기장의 영향을 방지하기 위하여 도시한 바와 같이 반도체 칩(1000b)의 상면 및 하면 부분에만 쉴딩층(1100a)이 형성될 수 있다. 여기서, 수평형 MRAM은 도 6a 등에서 설명한 바와 같이 2개의 자성층, 즉 고정층과 자유층의 자화 방향이 터널층에 대하여 수평인 구조를 의미할 수 있다. 본 실시예의 수평형 MRAM를 포함한 반도체 칩(1000b)의 경우도 쉴딩층(1100a)은 외부 자기장을 차단할 수 있는 물질들로 형성될 수 있다.
좀더 구체적으로 설명하면, 수평형 MRAM 구조에서, 외부 자기장의 방향이 자성층의 자화 방향과 동일한 수형 방향일 때, 반도체 칩(1000b)의 상면과 하면에 형성된 쉴딩층(1100a)에 의해 외부 자기장을 차단할 수 있다. 한편, 외부 자기장의 방향이 자성층의 자화 방향에 수직한 수직 방향인 경우에는 반도체 칩(1000a)의 측면을 통해 MRAM의 자화 방향을 변경하기 힘들 수 있다. 따라서, 본 실시예의 수평형 MRAM를 포함한 반도체 칩(1000b)의 경우, 측면에는 쉴딩층이 형성되지 않을 수 있다.
도 16b에서 확인할 수 있듯이, 쉴딩층(1100a)이 반도체 칩(1000b)의 상면과 하면에만 형성된 경우에도 외부 자기장을 잘 차단하여 색깔이 전반적으로 엷게 표시되고 있음을 확인할 수 있다. 또한, 쉴딩층(1100a)이 형성되지 않은 측면 부분의 자기장이 다른 부분의 자기장과 크게 다르지 않음을 확인할 수 있다.
본 실시예의 반도체 칩(1000b)에서도 자기장 센서는 수평형 MRAM과 함께 형성될 수 있다. 또한, 쉴딩층(1100a)이 반도체 칩(1000a)의 상면과 하면 상에 형성된 구조에 한하지 않고, 쉴딩층(1100)은 반도체 칩(1000a) 내부에서 수직형 MRAM 영역의 상부와 하부 부분으로 형성될 수 있다.
참고로, 일반적으로 수직형 MRAM이 외부 자기장에 대해서 내성이 크다. 따라서, MRAM을 수직형으로 형성하는 것이 메모리의 신뢰성 면에서 유리할 수 있다. 그러나, 수직형 MRAM을 구성하는 수직형 MTJ 구조가 수평형 MRAM을 구성하는 수평형 MTJ 구조보다는 제조 및 구조 측면에서 복잡하고, 또한 쉴딩층을 전체를 감싸는 형태로 제작하여야 한다는 측면에서 불리할 수 있다. 이에 반해, 수평형 MRAM의 경우, 수평형 MTJ 구조의 제작 용이성 및 쉴딩층의 형태가 단순하다는 장점이 있으나 외부 자기장에 대해서 내성이 약하다는 문제가 있다.
본 실시예의 프레임 버퍼 메모리로 이용되는 MRAM의 경우 상기 특성들을 전반적으로 고려하여 수직형 또는 수평형으로 제작될 수 있다. 덧붙여, 자기장 센서의 경우, 수직형 또는 수평형 MTJ 구조 어느 것으로 형성되어도 별문제 없으나, MRAM과 원-칩 형태로 형성되는 경우에는 제조 공정상 MRAM의 구조와 동일한 MJT 구조로 형성하는 것이 유리할 수 있다.
도 17a 내지 도 17c는 MRAR과 자기장 센서로 구성된 원-칩이 TSV를 통해 인터페이스 칩 상에 적층되는 구조를 보여주는 사시도들이다.
도 17a를 참조하면, 본 실시예의 프레임 버퍼링 장치(1000c)에서, 하부 층에 프레임 버퍼 컨트롤러(300)를 포함하는 인터페이스 칩 (interface chip; 700)이 위치하고, 위로 MRAM(100) 및 자기장 센서(200)를 포함하는 MRAM 칩(500)이 위치할 수 있다. 인터페이스 칩(700)은 프레임 버퍼 컨트롤러(300)를 비롯한 다양한 컨트롤 유닛들을 포함할 수 있다.
MRAM 칩(500)의 외곽으로 자기장 센서(200)가 배치되고, 중심 부분에 접속 영역(170)이 배치되며, 접속 영역(1700)의 양 측면으로 MRAM(100)이 배치될 수 있다. 접속 영역(170)에는 접속 수단들, 예컨대, TSV들(through silicon vias, 250)과 범프들(bumps, 미도시)이 배치될 수 있다. 한편, 인터페이스 칩(700) 상에 MRAM 칩(500)이 하나에 한정되지 않고 2개 이상 적층될 수 있음은 물론이다.
이와 같이, 본 실시예의 프레임 버퍼링 장치(1000c)는 프레임 버퍼 컨트롤러(300)를 구비한 인터페이스 칩(700) 상에 MRAM(100)과 자기장 센서(200)를 구비한 MRAM 칩(500)이 TSV(250)를 통해 적층되어 하나의 반도체 패키지로 집적된 구조를 가질 수 있다. 한편, 적층 구조는 TSV(250) 대신 와이어 본딩이나 플립-칩 본딩을 통해 구현될 수도 있다.
도 17b를 참조하면, 본 실시예의 프레임 버퍼링 장치(1000d)에서, 인터페이스 칩(700) 상에 2개의 MRAM 칩들(500-1, 500-2)이 적층되고, 대응되는 두 개의 칩들(700과 500-1, 및 500-1과 500-2) 사이에 자기장 보호층(magnetic field protection layer, 800)이 배치될 수 있다.
자기장 보호층(800)은 동작 전압의 공급에 따라 대응되는 두 개의 칩들(700과 500-1, 및 500-1과 500-2) 사이에서 발생하는 자기장을 차단할 수 있다. 또한, 자기장 보호층(800)은 외부 자기장도 차단할 수 있다.
이에 따라, MRAM 칩들(500-1과 500-2)이 안정적으로 동작할 수 있고, 그에 따라, MRAM 칩들(500-1과 500-2) 각각에 포함된 MRAM 셀에서 발생하는 데이터 오류가 최소화될 수 있다. 또한, 자기장 보호층(800)은 실시간으로 생성되고 전송되는 모니터링 결과에 따른 동작 전압의 변경을 줄일 수도 있다.
한편, 자기장 센서(200)는 외부 자기장을 검출하는 측면에서 최상부의 제2 MRAM 칩(500-2)에 형성될 수 있다. 그러나 자기장 센서(200)는 제1 MRAM 칩(500-1)에도 형성될 수도 있다. 또한, 자기장 센서(200)는 외부 자기장뿐만 아니라 두 개의 칩들(700과 500-1, 및 500-1과 500-2) 사이에서 발생하는 자기장도 검출할 수 있다.
도 17c를 참조하면, 본 실시예의 프레임 버퍼링 장치(1000e)에서, 인터페이스 칩(700) 상에 2개의 MRAM 칩들(500-1, 500-2)이 적층되고, 자기장 보호층(800)이 최상위층에 배치될 수 있다. 자기장 보호층(800)이 최상위층에 배치됨으로써, 외부로부터의 자기장을 차단할 수 있다. 도 17c의 구조에 따라, 외부 자기장에 의한 2개의 MRAM 칩들(500-1, 500-2)의 오동작이 감소할 수 있다.
자기장 센서(200)는 외부 자기장을 검출하는 측면에서 최상부의 제2 MRAM 칩(500-2)에 형성될 수 있다. 그러나 자기장 센서(200)는 제1 MRAM 칩(500-1)에도 형성될 수도 있다. 또한, 자기장 센서(200)는 외부 자기장뿐만 아니라 두 개의 칩들(700과 500-1, 및 500-1과 500-2) 사이에서 발생하는 자기장도 검출할 수 있다.
한편, 본 실시예의 프레임 버퍼링 장치(1000e)에서도 두 개의 칩들(700과 500-1, 및 500-1과 500-2) 사이에 발생하는 자기장을 차단하기 위하여, 두 개의 칩들(700과 500-1, 및 500-1과 500-2) 사이에 자기장 보호층(800)이 더 배치될 수 있다.
덧붙여, 도 17a 내지 도 17c에서, MRAM 칩들(500, 500-1, 500-2) 상에 쉴딩층이 형성되지 않을 수 있다. 그러나 MRAM 칩들(500, 500-1, 500-2) 상에 도 15a 내지 도 16b와 같은 쉴딩층이 형성될 수도 있다.
도 18은 본 발명의 일 실시예에 따른 MRAM과 다른 구조로 형성된 자기장 센서를 채용한 구조를 보여주는 개념도이다.
도 18을 참조하면, 본 실시예의 프레임 버퍼링 장치(1000f)에서, 전기장 센서(200c)는 MRAM(100)과 별개로 형성되어 배선을 통해 MRAM(100)에 전기적으로 연결된 구조를 가질 수 있다. 전기장 센서(200c)는 도 1 부분에서 설명한 다양한 원리를 가지고 형성될 수 있다. 그러나 본 실시예의 프레임 버퍼링 장치(1000f)에서도 전기장 센서(200c)가 MTJ 구조로 형성되는 것을 전적으로 배제하는 것은 아니다.
한편, 도시된 바와 같이, 프레임 버퍼 컨트롤러(300)는 MRAM(100)과 원-칩 형태로 형성될 수 있다. 그러나 프레임 버퍼 컨트롤러(300)는 도 17a 내지 도 17c에 예시된 바와 같이 인터페이스 칩 상에 배치될 수 있다. 따라서, MRAM(100)이 형성된 MRAM 칩이 인터페이스 칩 상에 적층된 패키지 구조를 가질 수도 있다. 또한, 자기장 센서(200c)도 인터페이스 칩 상에 적층되어 함께 패키징 될 수도 있다.
도 19는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블럭 구조도이다.
도 19를 참조하면, 본 실시예의 디스플레이 장치(10000)는 디스플레이 구동 장치(1000g), 그래픽 프로세서(2000) 및 디스플레이 패널(3000)을 포함할 수 있다.
본 실시예의 디스플레이 장치(10000)의 동작을 간단히 설명하면, 그래픽 프로세서(2000)가 영상에 관련되는 입력 영상 데이터들을 디스플레이 구동 장치(1000g)로 전송하고, 디스플레이 구동 장치(1000g)가 디스플레이 패널(3000)을 구동하기 위한 여러 가지 신호들을 제어하며, 디스플레이 패널(3000)이 디스플레이 구동 장치(1000g)로부터 인가된 신호들을 이용하여 영상을 디스플레이할 수 있다.
디스플레이 패널(3000)은 디스플레이 구동 장치(1000g)의 신호 제어부(500)로부터 영상 데이터를 전송받아 정지 영상과 동영상을 디스플레이할 수 있다. 예컨대, 디스플레이 패널(3000)은 연속하는 복수의 프레임이 동일한 영상 데이터를 가지고 있으면 정지 영상을 디스플레이하게 되고, 서로 다른 영상 데이터를 가지고 있으면 동영상을 디스플레이하게 된다.
디스플레이 패널(3000)에는 복수의 게이트 라인과 복수의 데이터 라인이 배치되되, 복수의 게이트 라인이 가로 방향으로 연장되는 경우, 복수의 데이터 라인은 복수의 게이트 라인과 교차하도록 세로 방향으로 연장될 수 있다. 하나의 게이트 라인 및 하나의 데이터 라인이 하나의 화소와 연결되며, 하나의 화소에는 게이트 라인 및 및 데이터 라인과 연결되어 있는 스위칭 소자로서의 트랜지스터를 포함할 수 있다. 트랜지스터의 게이트 단자에는 게이트 라인이 연결되고, 입력 단자는 데이터 라인과 연결되며, 출력 단자에는 커패시터들이 연결될 수 있다.
디스플레이 패널(3000)은 LCD(Liquid Crystal Display), LED(Light Emitting Diode), PDP(Plasma Display Panel), OLED(Organic LED) 등의 영상을 디스플레이할 수 있는 모든 종류의 디스플레이 패널일 수 있다.
디스플레이 구동 장치(1000g)는 프레임 버퍼 메모리(100), 자기장 센서(200) 및 신호 제어부(500)를 포함할 수 있다. 프레임 버퍼 메모리(100), 자기장 센서(200)는 도 1에서 설명한 바와 같다. 신호 제어부(500)는 그래픽 프로세서(2000)로부터 전송받은 입력 영상 데이터 및 이의 제어 신호, 예를 들어 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호, 및 데이터 인에이블 신호 등에 응답하여 입력 영상 데이터 및 제어 신호를 디스플레이 패널(3000)의 동작 조건에 적합하게 처리한 후, 게이트 제어신호 및 데이터 제어 신호를 생성 및 출력할 수 있다.
여기서, 게이트 제어 신호는 게이트 구동부로 입력되고, 게이트 온 펄스(게이트 신호의 하이 구간)의 출력 시작을 지시하는 수직 동기 시작 신호, 게이트 온 펄스의 출력 시기를 제어하는 게이트 클록 신호 등을 포함할 수 있다. 데이터 제어 신호 및 영상 데이터는 데이터 구동부로 입력되며, 데이터 제어 신호는 영상 데이터의 입력 시작을 지시하는 수평 동기 시작 신호와 데이터 라인에 해당 데이터 전압을 인가하라는 로드 신호 등을 포함할 수 있다.
한편, 신호 제어부(500)는 PSR를 위한 프레임 버퍼 컨트롤러(도 22의 550)를 포함할 수 있다. 상기 프레임 버퍼 컨트롤러는 도 1에서 설명한 바와 같이 외부 자기장의 세기에 따라, 프레임 버퍼 메모리(100)로의 프레임 데이터의 저장을 제어할 수 있다. 그에 따라, 상기 프레임 버퍼 컨트롤러는 자기장 센서(200)로부터 외부 자기장에 대한 정보를 입력받을 수 있다.
한편, 자기장 센서(200)는 도 1에서 전술한 바와 같이 외부 자기장의 정보, 즉 외부 자기장의 세기 및/또는 방향에 대한 정보를 상기 프레임 버퍼 컨트롤러로 전달할 수 있다. 상기 자기장 센서(200)는 두 가지 방법으로 동작할 수 있다. 첫 번째는 외부 자기장을 실시간으로 검출하고 그 정보를 상기 프레임 버퍼 컨트롤러로 계속 전달하는 방법이고, 두 번째는 외부 자기장의 세기가 임계치 이상인 경우에만 그 정보를 상기 프레임 버퍼 컨트롤러로 전달하는 방법이다.
첫 번째 방법의 경우는 어떤 자기장의 세기 및 방향에 대하여 상기 프레임 버퍼 컨트롤러가 프레임 버퍼 메모리(100)로의 프레임 데이터의 저장을 중단할 것인지 판단이 필요할 수 있다. 따라서, 검출된 자기장의 정보가 상기 프레임 버퍼 컨트롤러를 거쳐 그래픽 프로세서(2000)로 전달될 수 있다. 그래픽 프로세서(2000)는 전달받은 자기장의 정보를 분석하여 프레임 데이터의 저장 중단이 필요한 경우에 제어 신호를 상기 프레임 버퍼 컨트롤러로 보낼 수 있고, 상기 프레임 버퍼 컨트롤러가 프레임 데이터의 저장을 중단하고 프레임 데이터를 디스플레이 패널로 바로 전달할 수 있다.
두 번째 방법의 경우, 자기장 센서(200)가 임계치 이상의 외부 자기장이 발생했다는 정보를 상기 프레임 버퍼 컨트롤러로 전달하므로 별도의 판단은 불필요하다. 따라서, 상기 프레임 버퍼 컨트롤러는 자기장 센서(200)로부터 신호를 받을 때 프레임 데이터의 저장을 중단하고 프레임 데이터를 디스플레이 패널로 바로 전달할 수 있다. 참고로, 점선의 화살표가 외부 자기장 정보의 흐름을 보여주는 경로이다.
그래픽 프로세서(2000)는 영상에 관련된 입력 영상 데이터를 디스플레이 구동 장치(1000g)의 신호 제어부(500)로 전송한다. 한편, 디스플레이 패널(3000)이 동영상을 디스플레이할 때는 매 프레임마다 그래픽 프로세서(2000)가 신호 제어부(500)로 입력 영상 데이터를 전송한다. 그러나 디스플레이 패널(3000)이 정지 영상을 디스플레이할 때는 신호 제어부(500)의 프레임 버퍼 컨트롤러(도 22의 550)가 가 그래픽 프로세서(2000)로부터 전송받은 입력 영상 데이터를 프레임 단위로 프레임 버퍼 메모리(100)에 저장하였다가 디스플레이 패널(3000)로 전송, 즉 PSR 동작을 수행하므로, 그래픽 프로세서(2000)가 신호 제어부(500)로 입력 영상 데이터를 계속 전송할 필요가 없다. 다시 말해서, 디스플레이 패널(3000)이 정지 영상을 디스플레이할 때 그래픽 프로세서(2000)는 비활성화되고 그에 따라 소비 전력이 감소할 수 있다.
한편, 정지 영상을 디스플레이하는 경우에도, 자기장 센서(200)로부터 자기장의 정보를 전달받아 외부 자기장의 세기가 임계치 이상인 경우, PSR 동작을 중단하고 그래픽 프로세서(2000)를 활성화하여 입력 영상 데이터 전송 동작이 계속 수행될 수 있다. 물론, 입력 영상 데이터는 프레임 버퍼 메모리(100)에 저장되지 않고 바이패스 되어 바로 디스플레이 패널(3000)로 전송될 수 있다.
덧붙여, 그래픽 프로세서(2000)는 동영상에 해당하는 입력 영상 데이터를 전송하다가 정지 영상에 해당하는 입력 영상 데이터를 전송하게 되는 전환 시점에 정지 영상 시작 신호를 신호 제어부(500)로 전송할 수 있다. 또한, 그래픽 프로세서(2000)는 정지 영상에 해당하는 입력 영상 데이터를 전송하다가 동영상에 해당하는 입력 영상 데이터를 전송하게 되는 전환 시점에 정지 영상 종료 신호를 신호 제어부(500)로 전송할 수 있다. 또한, 정지 영상 종료 신호는 외부 자기장의 세기가 임계치 이상인 경우에도 발생할 수 있다.
본 실시예의 디스플레이 장치(10000)에서, 디스플레이 구동 장치(1000g)는 게이트 라인을 구동하는 게이트 구동부 및 데이터 라인을 구동하는 데이터 구동부를 포함할 수 있다. 디스플레이 패널(3000)의 복수의 게이트 라인은 상기 게이트 구동부와 연결되며, 상기 게이트 구동부는 신호 제어부(500)로부터 인가된 게이트 제어 신호에 따라서 게이트 온/오프 전압을 교대로 게이트 라인에 인가할 수 있다. 디스플레이 패널(3000)의 복수의 데이터 라인은 상기 데이터 구동부와 연결되며, 상기 데이터 구동부는 신호 제어부(500)로부터 데이터 제어 신호 및 영상 데이터를 전달받을 수 있다. 이러한 상기 데이터 구동부는 계조 전압 생성부에서 생성된 계조 전압을 이용하여 영상 데이터(DAT)를 데이터 전압으로 변환하고 이를 데이터 라인으로 전달할 수 있다.
도 20은 도 19의 디스플레이 장치가 모바일 시스템에 구현된 모습을 보여주는 개념도이다.
도 20을 참조하면, 모바일 시스템, 예컨대 모바일 폰의 경우, 디스플레이 패널(3000a)이 비교적 작기 때문에, 디스플레이 패널(3000a)을 구동하기 위한 디스플레이 구동 장치(1000h)는 원-칩 구조로 구현될 수 있다. 그에 따라, 디스플레이 구동 장치(1000h)는 신호 제어부(500a), 프레임 버퍼 메모리(100), 자기장 센서(200), 게이트 구동부(600), 및 데이터 구동부(700)를 포함하고, 모든 구성요소들이 원-칩 형태 또는 하나의 패키지 구조로 구현될 수 있다. 여기서, TCON은 타이밍 컨트롤러의 약자로 신호 제어부(500a)에 해당할 수 있다. 한편, 프레임 버퍼 메모리(100)는 MRAM으로 형성되고 빗금 친 부분의 자기장 센서(200)는 MRAM의 일체로 형성될 수 있다. mDDI는 mobile Display Drive IC의 약자로 디스플레이 구동 장치(1000h)를 의미한다. 또한, RD는 row decoder의 약자로 게이트 구동부(600)에 해당하고, CD는 column decoder의 약자로 데이터 구동부(700)에 해당할 수 있다.
도 21은 도 19의 디스플레이 장치가 태블릿 시스템에 구현된 모습을 보여주는 개념도이다.
도 21을 참조하면, 태블릿 시스템, 예컨대 태블릿 노트북의 경우 디스플레이 패널(3000b)이 크기 때문에, 디스플레이 구동 장치(1000i)는 원-칩 구조로 구현될 수 없다. 따라서, 디스플레이 구동 장치(1000i)는 신호 제어부(500b)를 포함하는 TCON 칩(1000-1), 게이트 구동부 칩(1000-2) 및 데이터 구동부 칩(1000-3)을 포함하고, 각각의 칩들은 디스플레이 패널(3000b)의 적절한 부분에 배치될 수 있다. 예컨대, TCON 칩(1000-1)은 디스플레이 패널(3000b)의 뒷면으로 배치되고, 게이트 구동부 칩(1000-2) 및 데이터 구동부 칩(1000-3)은 디스플레이 패널(3000b)의 외곽 부분에 배치될 수 있다.
한편, TCON 칩(1000-1)은 프레임 버퍼 메모리(100)로서 MRAM를 포함하고, 또한, MRAM에 일체로 형성된 자기장 센서(200)를 포함할 수 있다. 전술한 바와 같이 TCON 칩(1000-1) 내에는 디스플레이 패널을 구동하기 위한 신호들을 제어하는 신호 제어부(500b)가 배치될 수 있다.
태블릿 시스템으로 태블릿 노트북을 예시하였지만, 그에 한하지 않고, 태블릿 시스템은 가정용 TV이나 컴퓨터, 기타 광고용 대형 디스플레이 장치 등을 포함할 수 있다.
도 22는 도 19의 디스플레이 장치에서 신호 제어부 부분을 좀더 상세하게 보여주는 블럭 구조도이다.
도 22를 참조하면, 본 실시예의 디스플레이 장치(도 19의 10000)에서, 디스플레이 구동 장치(1000j)는 MRAM를 기반으로 하는 프레임 버퍼 메모리(100), 자기장 센서(200) 및 신호 제어부(500c)를 포함할 수 있다. 프레임 버퍼 메모리(100), 자기장 센서(200)는 도 1에서 설명한 바와 같다. 한편, 신호 제어부(500c)는 신호 수신부(510), 프레임 버퍼 컨트롤러(550) 및 구동 주파수 선택부(520)를 포함할 수 있다.
신호 수신부(510)는 그래픽 프로세서(2000)로부터 입력 영상 데이터, 정지 영상 시작 신호, 정지 영상 종료 신호 등을 전송받을 수 있다. 신호 수신부(510)는 그래픽 프로세서(2000)와 주 링크 및 보조 링크로 연결되어 있고, 주 링크를 통해 그래픽 프로세서(2000)로부터 입력 영상 데이터를 전송받고, 보조 링크를 통해 그래픽 프로세서(2000)로부터 정지 영상 시작 신호, 정지 영상 종료 신호를 전송받을 수 있다. 또한, 신호 수신부(510)는 보조 링크를 통해, 디스플레이 패널(3000)의 구동 상태를 알리는 신호를 그래픽 프로세서(2000)로 전송할 수 있다.
디스플레이 패널(3000)이 정지 영상 데이터를 디스플레이할 때, 프레임 버퍼 컨트롤러(550)가 신호 수신부(510)로부터의 입력 영상 데이터를 프레임 단위로 프레임 버퍼 메모리(100)로 저장하고, 프레임 버퍼 메모리(100)에 저장된 저장 영상 데이터를 디스플레이 패널(3000)로 출력할 수 있다. 한편, 디스플레이 패널(3000)이 동영상을 디스플레이할 때는 프레임 버퍼 메모리(100)는 사용되지 않고 입력 영상 데이터가 디스플레이 패널(3000)로 전달될 수 있다. 또한, 정지 영상 데이터를 디스플레이해야 하나 외부 자기장의 세기가 임계치를 초과하는 경우에는 프레임 버퍼 메모리(100)를 사용하지 않고 입력 영상 데이터가 바로 디스플레이 패널(3000)로 전달될 수 있다.
여기서, 구동 주파수 선택부(520)는 디스플레이 패널(3000)이 정지 영상을 디스플레이할 때 제1 주파수 및 제2 주파수를 교대로 선택하고, 디스플레이 패널(3000)이 동영상을 디스플레이할 때 제1 주파수를 선택하는 기능을 할 수 있다. 예컨대, 구동 주파수 선택부(520)는 정지 영상을 디스플레이할 때, 먼저, m프레임(m은 임의의 자연수) 동안 프레임 버퍼 메모리(100)로부터 저장 영상 데이터를 전송받아 제1 주파수로 디스플레이 패널(3000)에 출력하고, 이어, n프레임(n은 임의의 자연수) 동안 저장 영상 데이터를 제2 주파수로 디스플레이 패널(3000)에 출력할 수 있다. 또한, 동영상을 디스플레이할 때는 신호 수신부(510)로부터 입력 영상 데이터를 전송받아 제1 주파수로 디스플레이 패널(3000)에 출력할 수 있다. 이때, 제2 주파수는 제1 주파수보다 작은 값을 가질 수 있다.
이와 같이 정지 영상을 디스플레이할 때, 2개의 주파수를 가지고 교대로 디스플레이함으로써, 소비 전력을 줄일 수 있다. 경우에 따라, 구동 주파수 선택부(520)는 생략될 수 있고, 그러한 경우에는 정지 영상과 동영상은 동일 주파수를 가지고 디스플레이될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
40, 50, 60, 70, 80, 90, 140, 160, 210, 210a, 210b, 220, 220a: MTJ 구조, 41, 51, 61, 71, 81, 85, 141, 161: 고정층, 42, 52, 62, 72, 82, 84, 92, 94, 142, 162: 터널층, 43, 53, 63, 73, 83, 93, 143, 163: 자유층, 44: 기준 전압 발생부, 45: 읽기/쓰기 바이어스 생성부, 46: 센스 앰프, 54: 반강자성층, 100, 100a, 100b: 프레임 버퍼 메모리 또는 MRAM, 110, 110a: MRAM 셀 어레이, 170: 접속 영역, 200, 200a, 200b, 200c: 자기장 센서, 300, 550: 프레임 버퍼 컨트롤러, 250: TSV, 500, 500a, 500b, 500-1, 500-2: 원-칩 또는 신호 제어부, 510: 신호 수신부, 520: 구동 주파수 선택부, 700: 인터페이스 칩, 800: 자기장 보호층, 1000, 1000a, 1000b, 1000c, 1000d, 1000e, 1000f, 1000g, 1000i, 1000j: 프레임 버퍼링 장치 또는 디스플레이 구동 장치나 반도체 칩, 1000-1: TCON 칩, 1000-2: 게이트 구동부 칩, 1000-3: 데이터 구동부 칩, 1100, 1100a: 쉴딩층, 2000: 그래픽 프로세서, 3000, 3000a, 3000b: 디스플레이 패널, 10000: 디스플레이 장치

Claims (20)

  1. MRAM(Magnetic Random Access Memory)으로 형성되고 적어도 하나의 프레임 데이터를 저장하는 프레임 버퍼 메모리;
    외부 자기장을 검출하는 자기장 센서; 및
    검출된 상기 외부 자기장의 세기에 따라 상기 프레임 데이터의 저장을 제어하는 프레임 버퍼 컨트롤러;를 포함하고,
    상기 외부 자기장의 세기가 설정된 문턱 값보다 작을 때, 상기 프레임 데이터를 상기 프레임 버퍼 메모리에 저장하고, 상기 외부 자기장의 세기가 상기 문턱 값 이상일 때, 상기 프레임 데이터를 실시간으로 외부의 디스플레이 구동 장치로 전송하는 것을 특징으로 하는 프레임 버퍼링 장치.
  2. 제1 항에 있어서,
    상기 MRAM은 MTJ(Magnetic Tunnel Junction) 구조를 포함하고,
    상기 자기장 센서는 상기 MTJ 구조로 형성된 것을 특징으로 하는 프레임 버퍼링 장치.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 자기장 센서는 다수의 MTJ 구조를 포함하고,
    상기 다수의 MTJ 구조 중 일부는 평행(parallel) MTJ 구조로 형성되고, 나머지 일부는 반-평행(anti-parallel) MTJ 구조로 형성된 것을 특징으로 하는 프레임 버퍼링 장치.
  6. 삭제
  7. MRAM으로 형성되고 적어도 하나의 프레임 데이터를 저장하는 프레임 버퍼 메모리;
    외부 자기장을 검출하는 자기장 센서;
    디스플레이 패널을 구동하기 위한 신호들을 제어하고, 검출된 상기 외부 자기장의 세기에 따라 상기 프레임 데이터의 저장을 제어하는 신호 제어부;
    상기 신호 제어부로부터의 데이터 제어 신호 및 영상 데이터에 따라, 상기 디스플레이 패널로 데이터 전압을 제공하는 소스 드라이버(source driver); 및
    상기 신호 제어부로부터의 게이트 제어 신호에 따라, 상기 디스플레이 패널로 게이트 온/오프 전압을 제공하는 게이트 드라이버(gate driver);를 포함하고,
    상기 외부 자기장의 세기가 설정된 문턱 값보다 작을 때, 상기 프레임 데이터를 상기 프레임 버퍼 메모리에 저장하고, 상기 외부 자기장의 세기가 상기 문턱 값 이상일 때, 상기 프레임 데이터를 실시간으로 상기 소스 드라이버로 전송하는 것을 특징으로 하는 디스플레이 구동 장치.
  8. 제7 항에 있어서,
    상기 MRAM 및 상기 자기장 센서는 MTJ 구조를 포함하고,
    상기 자기장 센서는 상기 프레임 버퍼 메모리와 원-칩으로 형성된 것을 특징으로 하는 디스플레이 구동 장치.
  9. 삭제
  10. 삭제
  11. 제7 항에 있어서,
    상기 자기장 센서는 적어도 2개의 MTJ 구조를 포함하고,
    상기 적어도 2개의 MTJ 구조는 모두 동일한 자화 반전 자기장 문턱값을 갖거나, 적어도 2개의 다른 자화 반전 자기장 문턱값을 갖는 것을 특징으로 하는 디스플레이 구동 장치.
  12. 삭제
  13. 삭제
  14. 영상을 디스플레이하는 디스플레이 패널;
    상기 디스플레이 패널을 구동하기 위한 신호들을 제어하고 외부 자기장의 세기에 따라 프레임 데이터의 저장을 제어하며, 상기 디스플레이 패널로 상기 영상에 대응하는 전압을 제공하는 디스플레이 구동 장치; 및
    상기 영상에 관련되는 입력 영상 데이터를 상기 디스플레이 구동 장치로 전송하는 그래픽 프로세서;를 포함하고,
    상기 외부 자기장의 세기가 설정된 문턱 값보다 작을 때, 상기 프레임 데이터를 프레임 버퍼 메모리에 저장하고, 상기 외부 자기장의 세기가 상기 문턱 값 이상일 때, 상기 프레임 데이터를 실시간으로 상기 디스플레이 구동 장치로 전송하는 것을 특징으로 하는 디스플레이 장치.
  15. 제14 항에 있어서,
    상기 디스플레이 구동 장치는,
    MRAM으로 형성되고 적어도 하나의 상기 프레임 데이터를 저장하는 상기 프레임 버퍼 메모리;
    상기 외부 자기장을 검출하는 자기장 센서;
    상기 디스플레이 패널을 구동하기 위한 신호들을 제어하고, 상기 외부 자기장의 세기에 따라 상기 프레임 데이터의 저장을 제어하는 신호 제어부;
    상기 신호 제어부로부터의 데이터 제어 신호 및 영상 데이터에 따라, 상기 디스플레이 패널로 데이터 전압을 제공하는 소스 드라이버; 및
    상기 신호 제어부로부터의 게이트 제어 신호에 따라, 상기 디스플레이 패널로 게이트 온/오프 전압을 제공하는 게이트 드라이버;를 포함하는 것을 특징으로 하는 디스플레이 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제15 항에 있어서,
    상기 신호 제어부는 상기 외부 자기장의 세기가 상기 문턱 값 이상일 때, 상기 프레임 데이터를 상기 프레임 버퍼 메모리에 저장하지 않고 상기 소스 드라이버로 전송하는 것을 특징으로 하는 디스플레이 장치.
  20. 삭제
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