TW404051B - Multiple bits of memory cell in data sense device - Google Patents

Description

A7 B7 4496pif'.dco/〇〇8 五、發明説明（f ) 本發明是有關於一種半導體記憶體，且特別是有關於 一種多位元記憶體記憶胞之資料感測元件’此元件適合感 測與讀取可被二階以上程式化的記憶胞之資料。 通常半導體記憶體分爲揮發性記憶體（volatile memory) 與非揮發性記憶體（non-volatile memory)。揮發性記憶體 資料可被抹除，而且可再儲存新的資料；非揮發性記憶體 資料則永久的被保存。揮發性記憶體即具備讀與寫功能之 隨機存取記憶體（RAM)，非揮發性記憶體則有唯讀記憶體 (ROM)，可抹除且可程式 R〇M(erasable programmable ROM，EPROM>，可電除且可程式ROM(EEPROM) 〇非揮發 性記憶體中，ROM不能作寫的動作，而EPROM與EEPROM 的資料可被抹除，且可再儲存新的資料。EPROM與 EEPROM資料程式化的操作相同，但抹除資料的操作則不 同。EPROM係以UV光來抹除儲存的資料；EEPROM則 以電性來抹除所儲存的資料。隨著資訊業的蓬勃發展，需 要容量大的記憶體以因應需求，於是動態隨機存取記憶體 (DRAM)便被廣泛的應用於存取大量的資料。然而，DRAM 電容器需達特定的尺寸大小以供存取，且必須週期性的再 補充（reflash) °因此’目前業者致力於發展不需要進行再 補充操作的EEPR0M以取代DRAM。EEPROM的單一記 憶胞只能記錄或’以此種一對一的方式可由記憶胞 的數目對應出其密度。因此，目前EEPROM的缺點爲每 單位位元之記憶體價位太高。爲了解決此缺點，於是提出 了具有多位元記憶胞之記憶體。此種記憶體每單一記憶胞 4 I---------裝-------- -訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） A7 A7 經濟部智慧財產局員工消费合作社印製 4496p M . dco/008 -4Θ4051--- 五、發明説明（>) 具有二位元以上的多位元資料儲存，如此，可於相同的晶 片面積下增加其資料儲存的密度。多位元記憶體之某些特 定記憶胞之啓始電壓（threshold voltage)可被多階程式化(編 碼）。例如，爲了於每一記憶胞內儲存二位元以上的資料， 每個記憶胞可被程式化爲22階，即4階。在此，4階的啓 始電壓分別對應出〇〇，01，10，11的4種邏輯狀態。爲 了增加每單一多位元記憶胞之位元數目，可藉由準確地調 整個別的記憶胞之啓始電壓以程式化爲更多階的記憶胞， 降低啓始電壓之分佈。習知之多位元記憶體資料感測元件 之圖示與說明如下。第la圖繪示習知一種多階記憶體記 憶胞之資料感測電路。第lb圖係利用第la圖之多階記憶 體電路偵測一多階記憶胞儲存資料之狀態’此偵測操作係 以一參考電壓來提供。 請參照第U圖，其提供習知一種多階記憶胞之感測 資料元件，其中包括儲存資料之一記憶胞1 ' 一第一 pM〇S 電晶體PM1、一電壓產生單元5與一解碼邏輯單元6。其 中第一 PM0S電晶體PM1的源極與記憶體1的汲極連接 於第一接觸節點（contact node)CNl，且具有一連接於源極 的閘極。參考電壓產生單元5將產生複數種參考電壓’即 第一、第二與第三比較單元(comparing unit)2，3與4以比 較分別從記憶胞到第一、第二、第三參考電壓Vrefl、 Vref2、Vref3之電壓値，而第一、第一、第二參考電壓 Vrefl、Vref2、Vref3係由參考電壓產生單兀1產生。邏 輯解碼裝置ό係用以接收由第一、第二、第三比較單元2、 ---------裝---*-----訂 (請先閲讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1 經濟部智慧財產局員工消費合作社印製 4496pif.dco/0 08 404051 b7_ 五、發明説明（）） 3、4傳送之訊號XI、X2、X3，以及對記憶胞1之資料儲 存狀態進行解碼動作。此外第一 PMOS電晶體PM1之汲 極供應以一電壓VDD。 接下來對多階記憶胞資料感測元件之偵測資料儲存狀 態的操作進行說明。在此以可被4階00、〇1、1〇、η程 式化之多階記憶胞爲例。 請參照第la圖，當記憶胞1接收到一 Vin訊號時， 儲存在記億胞的資料將經由第一接觸節點CN1傳送至第 —、第二、第三比較單元2、3、4，並且與參考電壓Vrefl、 Vref2、Vref3進行比較，接著則輸出訊號XI、χ2 ' X3。 解碼邏輯單元6接收訊號XI ' X2、X3，而且接收由記憶 胞傳送來之二位元形式之資料。當Vrefl<Vref2<Vref3時， 記憶胞1感測資料儲存狀態之程序說明如下。首先，當以 一小於Vrefl的電壓經由第一接觸節點CN1供應給第一、 第二、第三比較單元2、3、4時，所有第一、第二、第三 的輸出訊號XI、X2、X3均爲低電位（L)狀態。當解碼邏 輯單元6接收輸出訊號XI、X2、X3時，將分別由A端與 B端輸出結果0，0 ;亦即告知儲存於記憶胞1內的資料爲 4階00’ 01 ’ 10 ’ 1 1中之〇〇。當以一大於Vrefl而小於Vref2 的電壓經由第一接觸節點CN1供應給第一、第二 '第三 比較單元2、3、4時，則第一比較單元2輸出第一輸出訊 號XI爲高電位（H)狀態，而第二、第三輸出訊號χ2、X3 爲低電位（L)狀態。於這種情況下，解碼邏輯單元6將分別 由A端與B端輸出結果0，1 ;亦即告知儲存於記憶胞1 I--------參--------I訂------疒 (請先閲讀背面之注意事項再填寫本頁) 4496pir.dco/008 404051,, U sJ 0 丄 A7 B7 五、發明説明（K ) (請先閲讀背面之注意事項再填寫本頁) 內的資料被編碼爲4階中之01。當以一大於Vref2而小於 VreD的電壓經由第一接觸節點CN1供應給第一、第二、 第三比較單元2、3、4時，則第一比較單元2與第二比較 單元3輸出第一輸出訊號XI與第二輸出訊號X2均爲高 電位（H)狀態，而第三輸出訊號X3爲低電位（L)狀態。於 這種情況下，解碼邏輯單元6將分別由A端與B端輸出 結果1，0 ;亦即告知儲存於記憶胞1內的資料被編碼爲4 階中之10。當以一大於Vref3的電壓經由第一接觸節點CN1 供應給第一、第二、第三比較單元2、3、4時，所有第一、 第二、第三的輸出訊號XI、X2、X3均爲高電位(H)狀態。 當解碼邏輯單元6接收輸出訊號XI、X2、X3時，將分別 由A端與B端輸出結果1，1 ;亦即告知儲存於記憶胞1 內的資料爲4階中之11。 經濟部智慧財產局員工消費合作社印製 請參照第2a與2b圖，其繪示習知多位元記億體記憶 胞之資料感測元件比較第一接觸節點CN1(感測節點）電壓 的分佈圖，亦即比較來自記憶胞之啓始電壓與參考電壓的 分佈圖。由圖可知，△ νΜ=Δ νΜ’（Δ VM爲啓始電壓間的間 隔’ ΔνΜ’爲感測節點電壓間的間隔）。若記憶胞的啓使電 壓分佈用來作爲感測節點的電壓分佈，那麼當啓始電壓分 佈的間隔很窄的話，便很難準確地去設定參考電壓。啓始 電壓與很多外在因素有關，例如製程方面、溫度與在記憶 體穿遂氧化薄膜（tunnel oxide film)中的電荷等諸如此類的 因素。 然而上述的多位元記憶體記憶胞感測元件仍然存在下 7 本紙張尺度適用中國國家標準（CNS > A4規格（210X29*7公釐） A7 B7 4496pii\dco/0 08 404051 五、發明説明（t) 列問題。 首先’感測具有複數種啓始電壓之多位元記憶胞進行 編碼與抹除動作時需供給複數種參考電壓或複數種參考電 流。由於許多參數，例如製程特徵的差異、參考電壓設定 的精確度、溫度和感測可靠度的降低等的影響，啓始電壓 的分佈勢必會發生。 再者，隨著位元數目的增加，啓始電壓間的間隔也隨 之變窄，相對的啓始電壓的寬度亦隨之增加，如此降低了 感測的可靠度。· 因此本發明提供一種多位元記憶體記憶胞之資料感測 元件，可解決習知的缺點與問題。 本發明的目的是在提供一種多位元記憶體記憶胞之資 料感測元件，可避免具有多階啓始電壓準位之非揮發性記 憶體記憶胞之較大讀的容許度問題，並改善感測的可靠度 與感測速度。 此外，本發明的優點與特徵包栝說明中所提及的，或 未提及但顯而易見的，或由實際操作所發現的。本發明的 優點與特徵均配合圖式說明如下。 根據本發明之上述目的’提出一種多位元記憶體記憶 胞之資料感測元件。此元件包括一記憶胞排列單元、一多 階電流源單元，與一類比-數位反相器。其中記憶胞排列 單元每一記憶胞至少具有可儲存二階資料之啓始電壓準 位。根據流經由該記憶胞排列單元選擇之一記憶胞的電 流，多階電流源單元提供複數個量化電壓，其中每一量化 8 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨〇><297公釐） ---------裝— (請先閲讀背面之注意事項再填寫本頁) 、π 經濟部智慧財產局員工消費合作社印製 4496pif.dco/0 0 8 a〇4Q^^ 五、發明説明（6 ) (請先閲讀背面之注意事項再填寫本頁) 電壓的寬度比記憶胞啓始電壓分佈小。類比-數位反相器 比較由多階電流源單元提供的複數個量化電壓與複數個參 考電壓，以提供一二位元記憶胞狀態。 由於記憶胞的衰退（degradation)、運算電路發生錯誤 及溫度的偏差等，無可避免的，每一可被程式化及被抹除 而具有多位元啓始電壓準位之記憶胞均具有一啓始電壓分 佈。啓始電壓間寬度變小與分佈間的間隔增加係改善感測 時可靠度的重要因素。啓始電壓的量化技術用於此啓始電 壓分佈時，可依照記憶胞讀的操作產生量化電壓。在此， 啓始電壓的量化技術可使複數個電壓分佈中之一電壓分佈 與電壓分佈間之間隔以一對一的方式分別與量化電壓相對 應。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下= 圖式之簡單說明： 第la圖繪示習知一種多階記憶體記憶胞之資料感測 電路。 經濟部智慧財產局員工消費合作社印製 第lb圖係利用第la圖之多階記憶體電路偵測一多階 記憶胞儲存資料之狀態。 第2a圖繪示習知一種記憶胞啓始電壓之分佈。 第2b圖繪示習知感測節點電壓之分佈。 第3圖繪示依照本發明一較佳實施例的一種多位元記 憶體記憶胞之資料感測元件之方塊圖。 9 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 4496pii.dco/0 08 404G51 A7 B7 五、發明説明（ 第4a圖繪示依照本發明一第一較佳實施例的一種多 位元記憶體記憶胞之資料感測元件之方塊圖。 第4b圖繪示利用本發明第一較佳實施例（第4a圖）的 多位元記憶體記憶胞之資料感測元件感測記憶胞之資料儲 存狀態。 第5圖繪示第4a圖的多階電流源單元之多階型態電 流-電壓關係圖。 第6圖繪示對應於本發明之多位元記憶胞感測之資料 的電壓分佈。 第7圖繪示根據本發明第一較佳實施例多位元記憶胞 感測元件之多階電流源單元之電流-電壓關係圖。 第8圖繪示本發明之多階電流源單元之微小訊號輸出 電阻。 第9圖繪示本發明二位元（4階啓始電壓）記憶胞資料 感測元件之運作。 第10圖顯示量化啓始電壓分佈之感測延遲。 第11圖繪示依照本發明一第二較佳實施例的一種多 位元記憶體記憶胞之資料感測元件之方塊圖。 第12圖繪示第11圖的多階電流源單元之多階型態電 流-電壓關係圖。 第13圖繪示第3圖之解碼邏輯單元系統。 圖式之標記說明： 1 =記憶胞 第二與第三比較單元 10 --------->衣-- (請先閱讀背面之注意事項再填寫本頁) ,-口 經濟部智慧財產局員工消費合作社印製 2、3、4 :第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 A7 44%ρμκ/刪 4Q4Q51 B7_ 五、發明説明（名） 5:電壓產生單元 6 :解碼邏輯單元 21 :記憶胞單元 22 :位元線選擇單元 23 :位元線電壓保持單元 2 4 :電流鏡 25、25a :多階電流源單元 26 :參考電壓產生單元 27a、27b、27c :第一、第二 '第三電壓比測單元 28 :解碼邏輯單元 29 :類比-數位反相器 實施例 爲讓本發明之較佳實施例能更明顯易懂，配合所附圖 式並作詳細說明。第三圖繪示依照本發明一較佳實施例的 一種多位元記憶體記憶胞之資料感測元件之方塊圖。 請參照第3圖，本發明較佳實施例之多位元記憶體記 憶胞之資料感測元件包括記憶胞單元21、位元線選擇單元 22、位元線電壓保持單元23、電流鏡24、多階電流源單 元25、第一、第二、第三電壓比測單元27a、27b、27c、 參考電壓產生單元26、以及解碼邏輯單元28。其中記憶 胞單元21包括複數個記憶胞，每一個記憶胞連接至一字 元與一位元線上，而且記憶胞單元21至少包括兩個啓始 電壓準位（level)。位元線選擇單元22用以選擇記憶胞單元 21中之任一記憶胞。位元線電壓保持單元23係用以防止 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------k------訂------rI (請先閱讀背面之注意事項再填寫本頁) 4496pir.dco/008 404051 B7 4496pir.dco/008 404051 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（q) 位元線對位元線選擇單元22所選擇之記憶胞有一劇烈的 電壓差現象，而使位元線維持一穩定的電壓。電流鏡24 用以提供與流經位元線至感測節點SN之電流相同的電 流。多階電流源單元25將根據流經感測節點SN的電流， 對感測節點SN提供一量化的電壓（此電壓的分佈寬度比記 憶胞啓始電壓的分佈寬度小）。第一、第二、第三電壓比 測單元27a、27b、27c係用以比較參考電壓產生單元26 產生之每一參考電壓與由多階電流源單元25提供至感測 節點SN之量化電壓。參考電壓產生單元26可產生參考電 壓Vrefl、Vref2、Vref3給第一、第二與第三比較單元27a、 27b、27c。解碼邏輯單元28則用以接收由第一、第二、 第三比較單元27a ' 27b、27c傳送之訊號，以及進行解碼 動作。在此，參考電壓產生單元26、第一、第二與第三比 較單元27a、27b、27c與解碼邏輯單元28係作爲一類比-數位反相器（analog-to-digital converter)29，可將感測節點 SN感測之類比訊號轉換成爲一數位訊號。位元線電壓保 持單元23、電流鏡24、多步驟電流源單元25 '第一、第 二、第三電壓比測單元27a、27b、27c、參考電壓產生單 元26、以及解碼邏輯單元28組成一感測回路單元（sensing circuit unit) ° 第3圖中多位元記憶體記億胞之資料感測元件之詳細 系統單元將於本發明之一第一較佳實施例中詳述。第4a 圖繪示依照本發明一第一較佳實施例的一種多位元記憶體 記憶胞之資料感測元件之方塊圖；第4b圖繪示利用本發 n I^訂 I-^, 、— (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 4496pif.dco/008 404051 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（（。Γ 明第一較佳實施例（第4a圖）的多位元記憶體記憶胞之資料 感測元件感測記憶胞之資料儲存狀態。 位元線選擇單元22於記憶胞單元21中所選擇的記憶 胞係利用電壓保持單元23保持其位元線之電壓，可於讀 的操作中對記憶胞之汲極（位元線）維持一穩定的直流偏 壓。位元線電壓保持單元23更包括第一、第二PMOS電 晶體PM1、PM2、第一、第二、第三、第四NMOS電晶體 NM1、NM2、NM3、NM4。其中第一與第二PMOS電晶體 PM1、PM2之源極和閘極連接。第一NMOS電晶體NM1 的汲極與第一 PMOS電晶體PM1之汲極連接，而其源極 則與第二NMOS電晶體NM2之源極連接。第二NMOS電 晶體NM2的汲極則與第二PMOS電晶體PM2之汲極連接， 而其閘極與位兀線运擇卓兀2 2選擇的記憶胞位元線連接。 第三NMOS電晶體NM3的汲極與第一、第二NM〇s電晶 體NM1、NM2之源極連接，而其源極則接地。第四nm〇S 電晶體NM4的源極與位元線選擇單元22連接，其汲極則 與電流鏡24連接，而閘極則與第二PM0S電晶體PM2之 汲極連接。此外，第一 PMOS電晶體PM1之閘極與汲極 連接。電流鏡24包括第三與第四PM〇S電晶體PM3、PM4。 第二PMOS電晶體PM3之閘極與其汲極連接，而其汲極 連接第四PMOS電晶體PM4的汲極，其源極則與第四pM〇s 電晶體PM4的源極連接。此外，第四pM〇s電晶體PM4 之汲極則與感測節點SN連接。若本發明第一較佳實施例 中被選定的記憶胞具有二位元的啓始電壓準位，則多階電 13 ----------.裝-- (請先閱讀背面之注意事項再填寫本頁)

、1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） 經濟部智慧財產局員工消費合作社印製 4496pii'-dco/〇〇8 404051 B7 五、發明説明（（（） -........ 流源單元25包括第五、第六、第七、第八、第九、第十、 第十一、第十二 NMOS 電晶體 NM5、NM6、NM7、NM8、 NM9、NM10、NM11、NM12，其中第五、第六、第七、 第八、第九 NMOS 電晶體 NM5、NM6、NM7、NM8、NM9 之閘極相互連接，第五NMOS電晶體NM5的汲極與閘極 均和電流源Iref連接。第十、第^^一、第十二NMOS電晶 體NM10、NM1 1、NM12的汲極則依序與感測節點SN連 接。第十NMOS電晶體NM10連接一二極體(diode)，其源 極與第七NMOS電晶體NM7的汲極，而其閘極與第六 NMOS電晶體NM6的汲極連接。第-(^一 NMOS電晶體ΝΜ11 之源極與第八NMOS電晶體NM8的汲極連接，而其閘極 與第七NMOS電晶體NM7的汲極連接。第十二NMOS電 晶體NM12的源極與第九NMOS電晶體NM9的汲極連接， 其閘極與第八NMOS電晶體NM8的汲極連接。於此種連 接情形下，多階電流源25a包括了 4個分支(第一、第二、 第三、第四分支），依序與感測節點連接。第一分支包括 第十二、第九NMOS電晶體NM12、NM9以串聯形式連接； 第二分支包括第十、第七NMOS電晶體NM10、NM7以串 聯形式連接；第三分支包括第十、第七NMOS電晶體 NM10、NM7以串聯形式連接；第二分支包括第六NMOS 電晶體NM6。因此，若每一個記憶胞均可儲存N位元之 資料，則多階電流源25a將具有2〜個分支。 多階電流源25a於多位元記憶體記憶胞之資料感測元 件運作前的操作情形說明如下，如第5、6、7圖所示。 I n 1111111 ^ I 1111 n 广 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） 4496pif dco/008

iMilM A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（（>) 假設每一 nmos電晶體的尺寸相同，且參考電流Iref 於第五NMOS電晶體NM2之閘極與源極間產生一電壓 Vref。使電流開始流經第六NMOS電晶體NM6的電壓Vo 即爲第六NMOS電晶體NM6的汲極飽和電壓Vdsat(drain saturation voltage)。使電流流經第七、第十NMOS電晶體 NM7、NM10的電壓即爲第十NMOS電晶體NM10之啓始 電壓，而第七與第十NMOS電晶體NM7、NM10的飽和電 壓VI則爲Vref+Vdsat;第八與第十一 NMOS電晶體NM8、 NM11的飽和電壓V2則爲2Vref+Vdsat;第九與第十二 NMOS電晶體NM9、NM12的飽和電壓V3則爲 3Vref+Vdsat。在此，假設每一個NMOS電晶體之基底電 壓與其啓始電壓並無偏差存在。請參照第5圖，對多階電 流源單元25a施以一電流，其電流輸出情形呈一階梯關係。 若斜線部分電流△ 1(>、△ I,、△ 12、△ Ι3.·..Δ 對應於記憶 胞之啓始電壓分佈，此電流分佈則位於低電阻之區域。若 電阻非常小時，記憶胞之啓始電流分佈以一對一方式對應 於量化電壓V。、V,、v2、v3…vn。利用具有此種電流-電 壓特徵關係之電路，可得到與原來啓始電壓無關的輸出分 佈圖，如第6圖所示。請同時參照第5與第6圖，當電流 -電壓階梯曲線斜率愈大時，啓始電壓分佈會隨之變窄’ 於是得到啓始電壓間間隔ΔνΜ，較大的電壓分佈，其電壓 分佈係於記憶胞讀的狀態下，能允許選擇較大寬度的參考 電壓，因此能改善感測時的可靠性。如此，多階電流源 連續重複製程操作時，流經多階電流源25a的電流將被提 15

本紙張尺度適用中國國家(CNS ) A4規格（210X297公H I I —裝 I I I I 訂r (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4496pif.dc〇/008 404051 b7 五、發明説明（（々） 昇至一電壓準位，之後，當電壓大於此電壓準位時，此電 流便可通過。在此藉由調整Iref，Vref、NMOS電晶體與 所需的電流-電壓階梯關係，便可調整而得到所需的電流（啓 始電壓）分佈。 第13圖繪示第3圖之解碼邏輯單元系統。 請參照第1 3圖，解碼邏輯單元2 8包括一反相器 (inverter)、一第一AND 閘、第二 AND 閘、一NOR 閘。 反相器係用以轉換第二電壓比測單元27b傳送之訊號。第 —AND閘用以接收透過反相器轉換之訊號與由第一電壓 比測單兀27a輸出之訊號’並傳送至一邏輯裝置（logic production)。第二AND閘用以接收第三與第二電壓比測 單元27c、27b之訊號，並傳送至一邏輯裝置。NOR閘則 用以接收經由第二AND閘傳送至邏輯裝置之訊號，與經 由第一 AND閘傳送至邏輯裝置之訊號’並由B端輸出。 A輸出端則輸出由第二電壓比測單元27b提供之訊號。 根據本發明第一較佳實施例，具有多階電流源單元25a 之多階記憶胞感測資料方法詳細說明如下，在此以多階記 憶胞具有4階啓始電壓分佈爲例，然本發明可延伸至N階 啓始電壓準位。爲了將4階啓始電壓分佈轉換成4個量化 電壓’則需要4階之多階電流源單元；若有n位元的資料 儲存，則需要2N階之多階電流源單元，且需要個電 壓比測單兀。如第7圖所不，由參考電壓比測單元2 ό產 生之參考電壓 Vrefl 、Vref2 、Vref3分別爲 Vrefl=(V〇 + Vl)/2 , Vref2=(Vl+V2)/2 - Vref3=(V2+V3)/2 ^ 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） ^1. - - I -II - - - · -- - I n - -. - - - - 1 ^^1 τ» 0¾ ,1' (請先閲讀背面之注意事項再填寫本頁) 4496pif.dco/008 404051 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（队） — 參考電壓Vrefl、Vref2、 Vref3可由電壓分散器可得或類 似不需精確度太高之儀器。如第4a圖所示，首先，由位 元線選擇單元22由記憶胞單元21選擇一記憶胞連接一位 元線，之後，感測節點SN接收透過電流鏡24的電流，此 .電流與被選定的位元線的電流相同，並對應於記憶胞之啓 始電壓。此時，位元線電壓保持單元23使被選定位元線 之電壓維持穩定。 根據輸入感測節點SN的電流，其感測操作如第4a、 4b、5、6圖所示，並說明如下。 請參照第4a、4b、5、6圖，若輸入感測節點SN的電 流在Δία的範圍內，則多階電流源單元25a將對感測節點 SN施以一電壓V。。此電壓V。分別傳送至第一、第二、第 三電壓比測單元27a ' 27b、27c，且分別與第一、第二、 第三參考電壓Vrefl、Vref2、Vref3比較。當電壓V(，小於 第一、第二、第三參考電壓Vrefl、Vref2、Vref3時，則 輸出訊號XI 、X2、X3均爲低電位(L)狀態，且解碼邏輯 單元28由A、B端輸出0、0。因此儲存在記憶胞之資料 則被編碼爲4階00，01，10，11中之00。 若輸入感測節點SN的電流在ΔΙ,的範圍內，則多階 電流源單元25a將對感測節點SN施以一電壓V,。此電壓 V,分別傳送至第一、第二、第三電壓比測單元27a、27b ' 27c，且分別與第一、第二、第三參考電壓Vrefl、Vref2、 Vref3比較。當電壓V,小於第一參考電壓Vrefl且大於第 二、第三參考電壓Vref2、 Vref3時，則輸出訊號XI爲 nfl 1^1^1 1^1^1 *nl mu V"·一In —^ϋ \eJ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 A7 44 96 p i Γ. d c 〇/0() 8 404051 B7 五、發明説明（《 ) 高電位（H)狀態，輸出訊號X2、X3爲低電位（L)狀態，並 解碼邏輯單元2 8由A、B端輸出0、1。因此儲存在記憶 胞之資料則被編碼爲4階00，01，10，11中之01。 若輸入感測節點SN的電流在ΔΙ2的範圍內，則多階 .電流源單元25a將對感測節點SN施以一電壓V2。此電壓 丫2分別傳送至第一、第二、第三電壓比測單元27a、27b、 27c，且分別與第一、第二、第三參考電壓Vrefl、Vre:f2、 Vref3比較。當電壓V2大於第二、第三參考電壓Vref2、 Vref3，小於第一參考電壓Vrefl時，則輸出訊號XI、X2 爲高電位（H)狀態，輸出訊號X3爲低電位（L)狀態，且解 碼邏輯單元28將由A、B端輸出1、0。因此儲存在記憶 胞之資料則被編碼爲4階00，01，10，11中之10。 若輸入感測節點SN的電流在ΔΙ3的範圍內，則多階 電流源單元25a將對感測節點SN施以一電壓V3。此電壓 乂3分別傳送至第一、第二、第三電壓比測單元27a、27b、 27c，且分別與第一、第二、第三參考電壓Vrefl、Vref2、 Vref3比較。當電壓V3大於第一、第二、第三參考電壓 Vrefl、Vref2、 Vref3 時，則輸出訊號 XI、X2、X3 均爲 高電位（Η)狀態，且解碼邏輯單元28由A、B端輸出1、1。 因此儲存在記憶胞之資料則被編碼爲4階00，01，10，11 中之1 1。 第7圖繪示根據本發明第一較佳實施例多位元記憶胞 感測元件之多階電流源單元25a之電流-電壓關係圖；第8 圖繪示當第7圖中電壓被提昇並維持一準位（level)時，多 ---------裝------訂------1..'— (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 4 4 96pi f.dc〇/()()8 404051 b7 五、發明説明（A ) 階電流源單元25a之微小訊號輸出電阻。第7圖中電流增 加的部份（即爲第8圖中凹陷區域）定義爲允許可由感測節 點SN通過並流至多階電流源單元25a的部份。在第8圖 中，微小訊號輸出的電阻急遽增加的部份被定義爲不可由 .感測節點SN通過並流至多階電流源單元25a的部份。如 此，當流經多階電流源單元25a的電流與微小訊號輸出電 阻爲理想狀態時，允許通過的部份則會變寬，而不允許通 過的部份則會便窄。換句話說，即使每一啓始電壓的寬度 變大而啓始電壓間的間隔變小時，記憶體被程式化的狀態 仍能被淸楚地界定出來。 第9圖繪示當對本發明之多階記憶胞資料感測元件施 以重置脈衝（reset pulse)與致能脈衝（enable pulse)時，第4a 圖之解碼邏輯單元28之輸出端A，B與二位元（4階啓始 電壓00、01、10、11)記憶胞資料感測元件運作之比較。 第10圖顯示當連續對感測節點增加ΙΟμΑ的電流，直 到解碼邏輯電路具有一穩定的訊號，其量化啓始電壓分佈 之感測延遲。此時請參照第7圖，當感測延遲劇烈增加時， 記憶胞資料的編碼狀態（〇〇、〇1、1〇、Π)便會改變，亦即 具有大感測延遲的部份會在水平的地方。第7圖中不可由 感測節點SN通過之部份的感測延遲由2〇n(2e-08)到 50n(5e-08)。欲界定電流可由感測節點SN通過之部份與不 可由感測節點SN通過之部份，可固定一感測延遲，大於 此感測延遲界定爲不可通過部份，小於此感測延遲界定爲 可通過部份。 ----------裝-- (請先閲讀背面之注意事項再填寫本頁) ,-° 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 4496p,l.tk-〇/008 ^Q^Qg^ β7 五、發明説明（〇 ) 第11圖繪示依照本發明一第二較佳實施例的一種多 位元記憶體記憶胞之資料感測元件之方塊圖。本發明第二 較佳實施例除多階電流源單元25b外，與第一較佳實施例 相似。第二較佳實施例中沒有連接第一較佳實施例中之電 流鏡24，因此多階電流源25b之輸出直接與位元線電壓保 持單元23中之第四NMOS電晶體NM4的汲極連接，而源 極電壓VUD與接地電壓Vss位置交換，且參考電流Iref的 流向相反。 第12圖繪示第11圖的多階電流源單元之多階型態電 流-電壓關係圖。由圖可知第二較佳實施例之階梯型態電 流-電壓關係曲線與第一較佳實施例相反。對應於感測節 點的電流之電壓絕對値大小爲I VQ | > | V, | > | V2 | > | V3 I。 由上述本發明較佳實施例可知，應用本發明具有下列 優點： 首先，本發明對實際通過多階電流源單元的多階記憶 胞提供一寬度窄於啓始電壓分佈之電壓分佈，而且可分別 比較其參考電壓，傳送二位元記憶胞資料。如此便可避免 因溫度和電壓偏差所引起的感測可靠度的問題。 其次，本發明利用比實際多階記憶胞啓始電壓分佈間 隔大的啓始電壓分佈，增加讀的容許度（reading allowance)，以改善感測可靠度的問題。 本發明利用一具有比實際多階記憶胞的啓始電壓分佈 寬度小的啓始電壓分佈來作資料感測，而且提供一比實際 20 本紙張尺度適用中國國家ϋ( CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝

、1T •r 經濟部智慧財產局員工消費合作社印製 4496ρίΓ.ϋοο/008 404051 五、發明説明（θ ) A7 B7 多階記憶胞啓始電壓分佈間隔大的啓始電壓分佈，如此能 夠允許更多的電荷儲存狀態。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先聞讀背面之注意事項再填寫本頁) -一β 丁 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨Ο X 297公釐）

Claims (1)

1. 經濟部中央標準局員工消費合作社印製 4496pir.dco/〇404051 Dg 、申請專利範圍 1. 一種多位元記憶體記憶胞之資料感測元件，包括： 一記憶胞排列單元，其中每一記憶胞至少具有可儲存 二階資料之啓始電壓準位； 一多階電流源單元，其根據流經由該記憶胞排列單元 任意選擇之一記憶胞的電流提供量化電壓，其中每一量化 電壓的寬度比記憶胞啓始電壓分佈小；以及 一類比-數位反相器用以比較由該多階電流源單元提 供的量化電壓與複數個參考電壓，以提供一爲二位元資料 之記憶胞狀態。 2. 如申請專利範圍第1項所述多位元記憶體記憶胞之 資料感測元件，該元件更包括： 一位元線選擇單元，用以由該記憶胞排列單元中任意 選擇一位元線； 一電壓保持單元，用以維持該選擇位元線之一電壓； 以及 一電流鏡，用以提供與一經由該位元線流至一感測節 點之一電流相同之一電流， 其中該位元線選擇單元、該電壓^單元與該電流鏡 係排列於該記憶胞排列單元與該多階單元之間。 3. 如申請專利範圍第1項所述憶體記憶胞之 資料感測元件，其中該類比·數位反相器括： 一參考電壓產生單元，可分別傳遞壓至電壓比 測器； 一電壓比測單元，其中該電壓比測單元具有複數個電 22 I —裝 II I ^ I I — ^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4496pM\dco/008 404051 ABCD 經濟部中央標準局男工消費合作社印裝 六、申請專利範圍 壓比測器，用以比較由該多階電流源單元至該參考電壓間 之該量化電壓；以及 一解碼邏輯單元，用以分別接收該電壓比測單元之輸 出，並轉換成二位元資料。 4. 如申請專利範圍第1項所述多位元記憶體記憶胞 之資料感測元件，其中當該選擇記憶胞具有儲存N位元（2N) 資料之啓始電壓準位時，該電壓比測單元包括2N-1個電壓 比測器。 5. 如申請專利範圍第1項所述多位元記憶體記憶胞 之資料感測元件，其中當該選擇記憶胞具有儲存N位元（2n) 資料之啓始電壓準位時，該多階電流源單元包括2N個分 支。 6. 如申請專利範圍第5項所述多位元記憶體記憶胞 之資料感測元件，其中該分支之一端連接至一共用電流 源，而另一端則依序與感測節點直接或透過至少一開關裝 置連接。 7. 如申請專利範圍第1項所述多位元記憶體記憶胞 之資料感測元件，其中記憶胞根據該啓始電壓分佈而具有 複數個啓始電壓準位分佈或電流準位分佈，該多階電流源 單元包括一系統，該系統具有一階梯形式之電流-電壓特 性曲線，該電流-電壓特性曲線具有非常高電阻部份與非 常低電阻部分且依序重複出現，以使特殊部份之電流分別 以一對一的方式對應於特定電壓，如此在與啓始電壓準位 分佈無關的情形下，降低分佈的寬度或增加分佈間的間 23 本紙張尺度適用中國國家揉準（CNS ) A4規格(210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 、1T ABCD 4496pif dco/00|〇4〇51 六、申請專利範圍 隔。 (請先閲讀背面之注意事項再填寫本頁) 8. —種多位元記憶體記憶胞之資料感測元件，包括： 一記憶胞排列單元，其中每一記憶胞均連接一字元線 與一元線，且具有至少二階的啓始電壓準位； 一位元線選擇單元，用以由該記憶胞排列單元中選擇 一特定記憶胞； 一電流鏡，用以提供一與經由該位元線流至一感測節 點之電流相同之電流； 一多階電流源單元，用以根據提供至感測節點之電流 提供量化電壓，其中每一量化電壓的寬度比記憶胞啓始電 壓分佈小；以及 一類比-數位反相器，該類用以比較提供至感測節點 之量化電壓與參考電壓產生單元分佈之參考電壓，以解碼 記憶胞狀態。 9. 如申請專利範圍第8項所述多位元記憶體記憶胞 之資料感測元件，其中該類比-數位反相器包括： 一參考電壓產生單元，可分別傳遞參考電壓至電壓比 測器； 經濟部中央標準局負工消费合作社印製 一電壓比測單元，其電壓比測單元具有複數個電壓比 測器，用以比較提供至該感測節點之量化電壓及分別傳遞 之參考電壓間；以及 一解碼邏輯單元，用以分別接收該電壓比測單元之輸 出，並轉換成二位元資料。 10. 如申請專利範圍第8項所述多位元記憶體記憶胞 24 本紙張尺度適用中@家揉準（CNS ) A4規格(210X297公釐) A8 Β8 4496ΡΙΙ' (lco/0^04051 gg 六、申請專利範圍 之資料感測元件，其中當該選擇記憶胞具有儲存N位元（2n) 資料之啓始電壓準位時，該電壓比測單元包括2N-1個電壓 比測器。 11. 如申請專利範圍第8項所述多位元記憶體記憶胞 之資料感測元件，其中在記憶胞中根據該啓始電壓分佈具 有複數個啓始電壓準位分佈或電流準位分佈，，該多階電 流源單元包括一系統，該系統具有一階梯形式之電流-電 壓特性曲線，該電流-電壓特性曲線具有非常高電阻部份 非常低電阻部分且依序重複出現，以使特定部份之電流分 別以一對一的方式對應於特定電壓，以致在與啓始電壓準 位分佈無關的情形下，降低分佈的寬度或增加分佈間的間 隔。 12. 如申請專利範圍第9項所述多位元記憶體記憶胞 之資料感測元件，其中該參考電壓產生單元由具有階梯形 式之電流-電壓特性曲線之該多階電流源單元低電阻部份 中間提供電壓以作爲參考電壓。 經濟部中央梯率局貝工消费合作社印袋 (請先閲讀背面之注意事項再填寫本頁) 13. 如申請專利範圍第8項所述多位元記憶體記憶胞 之資料感測元件，其中當該選擇記憶胞具有儲存N位元(2n) 資料之啓始電壓準位時，該多階電流源單元包括2N個分 支。 14. 如申請專利範圍第13項所述多位元記憶體記憶 胞之資料感測元件，其中該分支之一端連接一共用電流 源，而另一端則依序與感測節點直接或透過至少一開關裝 置連接。 25 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4496pif.dco/00 404051 A8 B8 C8 D8 第 第二MOS電 六、申請專利範圍 15. 如申請專利範圍第14項所述多位元記憶體記憶 胞之資料感測元件，其中該開關裝置爲關時，根據流至該 感測節點之電流，該多階電流源兩端之電壓增加或減少到 一範圍時，然後當電壓不在該範圍時，電流可依序地流過 以使特定部份電壓或電流則對應出特定的電壓。 16. 如申請專利範圍第13項所述多位元記憶體記憶 胞之資料感測元件，其中當該選擇記憶胞具有儲存二位元 啓始電壓準位時，該多階電流源包括2N個分支（一第一、 第四分支，其中該分支分別具有一開 關裝置）。 Π.如申請專利範圍第16項所述多位元記憶體記憶 胞之資料感測元件，其中該多階電流源單元包括： 一第一與一第二MOS電晶體，與該第一分支串連 一第三與一第四MOS電晶體，與該第二分支串連 一第五與一第六MOS電晶體，與該第三分支串連 一第七MOS電晶體，其具有一汲極與該第四分支連 接 第八MOS電晶體 晶體、該第四MOS電晶體、該第六MOS電晶體及該第七 MOS電晶體共同連接，而該第八MOS電晶體之一汲極與 其等閘極連接；以及 一參考電流供應單元，與該第八MOS電晶體之一汲 極連接。 18.如申請專利範圍第17項所述多位元記憶體記憶 26 裝 訂 錄 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉率局貝工消费合作社印製 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） A8 4496pil4M051 C8 L/〇 六、申請專利範圍 胞之資料感測元件，其中該第五MOS電晶體之一閘極與 該第七MOS電晶體之一汲極連接，該第三MOS電晶體之 一閘極與該第六MOS電晶體之一汲極連接，該第一 MOS 電晶體之一閘極與該第四MOS電晶體之一汲極連接，該 第二、該第四、該第六與該第七MOS電晶體之源極則接 地。 19. 如申請專利範圍第16項所述多位元記憶體記憶 胞之資料感測元件，其中該第一 MOS電晶體至該第八MOS 電晶體爲PMOS電晶體或NMOS電晶體。 20. 如申請專利範圍第19項所述多位元記憶體記憶 胞之資料感測元件，其中該第一 MOS電晶體至該第八M0S 電晶體爲NMOS電晶體時，該第二、該第四、該第六與該 第七MOS電晶體之源極均接地，且電流源單元則與一電 壓源連接。 經濟部中央揉率局負工消费合作社印装 (請先閲讀背面之注意事項再填寫本頁) 21. 如申請專利範圍第20項所述多位元記憶體記憶 胞之資料感測元件，其中當該第一 MOS電晶體至該第八 M0S電晶體爲PM0S電晶體時，該第二、該第四、該第 六與該第七M0S電晶體之源極均與一電壓源連接，而該 電流源單元則接地。 22. 如申請專利範圍第8項所述多位元記憶體記憶胞 之資料感測元件，其中當該選擇記憶胞具有可儲存22位元 資料之啓始電壓準位時，該解碼邏輯單元包括一系統，其 可提供四種邏輯狀態〇〇、01、10與Π中任意之一。 23. 如申請專利範圍第8項所述多位元記憶體記憶胞 27 本紙張尺度適用中國國家梂準（CNS ) A4说格（210X297公釐） ABCD 404051 4496pif.dco/008 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 之資料感測元件，其於該位元線選擇單元與該電流鏡間更 包括一位元線電壓保持單元，以維持連接該記憶胞之一位 元線上之電壓的電壓恒定。 24. 如申請專利範圍第9項所述多位元記憶體記憶胞 之資料感測元件，其中當該選擇記憶胞具有儲存22位元資 料之啓始電壓準位時，該位元線電壓保持單元包括一第 一、第二、及第三電壓比測器。 25. 如申請專利範圍第22項所述多位元記憶體記憶 胞之資料感測元件，其中該解碼邏輯單元包括： 一輸出端，用以由該第二電壓比測器提供一訊號； 一反相器，用以轉換該第二電壓比測器轉換該訊號； 一第一 AND閘，用以接收經由該反相器轉換之訊號 與由該第一電壓比測器輸出之一訊號傳送至一邏輯裝置； 一第二AND閘，用以接收第三與第二電壓比測器之 訊號並傳送至邏輯裝置；以及 一 NOR閘，用以傳送經由該第二AND閘至邏輯裝置 之訊號與經由該第一 and閘至邏輯裝置之訊號，且由另 一輸出端輸出。 經濟部中央標準局属工消費合作社印製 28 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐）