TW201833929A - 針對被分割記憶體區塊的調整電路 - Google Patents

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Abstract

本發明實施例描述一種調整電路，其可用於(例如)具有被分割記憶體區塊之一記憶體系統中。該調整電路可包含一控制器電路、一計時器電路及一溫度自適應參考(TAR)產生器。該控制器電路可經組態以輸出指示與一被分割記憶體區塊相關聯之一記憶體類型(例如程式碼記憶體或資料記憶體)的一控制信號。該計時器電路可經組態以基於該控制信號來輸出用於一讀取記憶體操作之一時序信號。此外，該TAR產生器可經組態以基於溫度來調整用於一驗證記憶體操作之一驗證參考電流，其中基於該控制信號來設定該驗證參考電流。

Description

針對被分割記憶體區塊的調整電路
本發明實施例係有關針對被分割記憶體區塊的調整電路。
一記憶體裝置係一電腦系統之一整合組件。例如，記憶體裝置可用於儲存由運行於電腦系統上之一應用程式執行的電腦程式碼。在另一實例中，記憶體裝置可用於儲存諸如(例如)文件、圖片及音樂之資料。隨著計算要求提高，對記憶體裝置密度及最佳化之要求相應提高以滿足計算要求。
根據本發明之一實施例，一種調整電路包括：一控制器電路，其經組態以輸出指示一記憶體類型之一控制信號；一計時器電路，其經組態以基於該控制信號來輸出用於一讀取記憶體操作之一時序信號；及一溫度自適應參考(TAR)產生器，其經組態以基於溫度來調整用於一驗證記憶體操作之一驗證參考電流，其中基於該控制信號來設定該驗證參考電流。 根據本發明之一實施例，一種記憶體系統包括：一記憶體陣列，其經劃分成複數個記憶體區塊，其中該複數個記憶體區塊之一或多者經分割成與各自記憶體類型相關聯之數個記憶體區段；及一調整電路，其包括：一控制器電路，其經組態以輸出指示一記憶體類型之一控制信號；一計時器電路，其經組態以基於該控制信號來將一時序信號輸出至該複數個記憶體區塊以用於一讀取記憶體操作；及一溫度自適應參考(TAR)產生器，其經組態以基於溫度來調整用於一驗證記憶體操作之一驗證參考電流，其中基於該控制信號來設定該驗證參考電流。 根據本發明之一實施例，一種用於記憶體操作之方法包括：判定一控制信號是否指示一第一記憶體類型或一第二記憶體類型；回應於判定該控制信號指示該第一記憶體類型，基於溫度來調整一驗證參考電流，且將該經調整驗證參考電流輸出至一感測放大器以用於一驗證記憶體操作，其中基於該第一記憶體類型來設定該驗證參考電流；及回應於判定該控制信號指示該第二記憶體類型，基於溫度來調整該驗證參考電流，且將該經調整驗證參考電流輸出至該感測放大器以用於該驗證記憶體操作，其中基於該第二記憶體類型來設定該驗證參考電流。
以下揭露提供用於實施所提供之標的之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之具體實例以簡化本揭露。此等僅為實例且不意在限制。另外，本揭露在各種實例中重複元件符號及/或字母。除非另有指示，否則此重複旨在簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。 以下揭露描述一記憶體系統之態樣。為便於解釋，揭露該記憶體系統之特定電路元件及控制邏輯以促進不同實施例之描述。如一般技術者將瞭解，該記憶體系統包含其他電路元件及控制邏輯。此等其他電路元件及控制邏輯係在本揭露之精神及範疇內。 該記憶體系統可包含具有被分割記憶體區塊之一記憶體陣列、一調整電路及一驅動器電路。在一些實施例中，該等記憶體區塊之一或多者可經分割成不同記憶體區段，例如程式碼記憶體區段及資料記憶體區段。如下文將詳細描述，針對驗證記憶體操作(例如程式化驗證或擦除驗證)，可由該調整電路基於記憶體類型(例如程式碼記憶體或資料記憶體)來選擇一驗證參考電流。為改良該記憶體系統之一讀取窗，在一些實施例中，該調整電路可包含用於基於溫度來調整該驗證參考電流之一溫度自適應參考產生器。此外，根據一些實施例，為改良該記憶體系統之讀取效能，該記憶體系統可包含具有一「加速」功能之一驅動器電路以減少或縮減一字線電壓安定時期。下文中將詳細描述本揭露之此等益處。 圖1係根據一些實施例之一記憶體系統100之一說明圖。記憶體系統100包含經劃分成記憶體區塊1100 至1103 之一記憶體陣列110、驅動器電路1200 至1201 、感測放大器電路1300 至1301 及一調整電路140。基於本文中之描述，一般技術者將認識到，記憶體陣列110可經劃分成比圖1中所展示之記憶體區塊數目多或少之記憶體區塊。此等其他記憶體區塊組態係在本揭露之精神及範疇內。一般技術者亦將認識到，記憶體區塊、驅動器電路、感測放大器電路及調整電路之配置不受限於圖1中所展示之組態，且其他組態係可行的。此等其他記憶體組態亦在本揭露之精神及範疇內。 根據一些實施例，記憶體區塊1100 至1103 之各者可包含配置成具有數列及數行之一矩陣格式的複數個快閃記憶體單元。如一般技術者將瞭解，該矩陣格式可經配置使得沿一列之快閃記憶體單元共用一共同字線且沿一行之快閃記憶體單元共用一共同位元線。因此，快閃記憶體單元之矩陣具有對應於字線之列及對應於位元線之行。取決於記憶體區塊1100 至1103 之各者中之快閃記憶體單元之數目，記憶體區塊1100 至1103 之各者可具有配置成矩陣格式之複數個字線及複數個位元線。舉例而言，在具有快閃記憶體單元之記憶體區塊1100 至1103 的內文中描述本揭露之實施例。基於本文中之描述，一般技術者將認識到，其他類型之記憶體單元可用於記憶體區塊1100 至1103 中。此等其他類型之記憶體單元係在本揭露之精神及範疇內。 在一些實施例中，記憶體區塊1100 至1103 之一或多者可經分割成用於儲存不同類型之記憶體的兩個或兩個以上記憶體區段。此等不同類型之記憶體包含：(i)程式碼記憶體，諸如(例如)由運行於一電腦系統上之一應用程式執行之電腦程式碼；及(ii)資料記憶體，諸如(例如)與文件、圖片及音樂相關聯之資料。記憶體區塊1100 至1103 之一實例性分割係如下： ● 記憶體區塊1100 經分割成兩個記憶體區段：(i)程式碼記憶體區段1500 及(ii)資料記憶體區段1600 ； ● 記憶體區塊1101 經分割成兩個記憶體區段：(i)程式碼記憶體區段及1501 及(ii)資料記憶體區段1601 ； ● 記憶體區塊1102 經分割成三個記憶體區段：(i)資料記憶體區段1602 、(ii)程式碼記憶體區段1502 及(iii)資料記憶體區段1603 ；及 ● 記憶體區塊1103 經分割成三個記憶體區段：(i)資料記憶體區段1604 、(ii)程式碼記憶體區段1503 及(iii)資料記憶體區段1605 。 在一些實施例中，各資料記憶體區段之記憶體空間之數量係靈活的，使得實施記憶體系統100之一電腦系統可動態地調整分配給此等記憶體區段之記憶體空間。例如，在操作期間，電腦系統可判定需要較少記憶體空間來儲存資料記憶體。因此，為最佳化分配給程式碼記憶體類型及資料記憶體類型之記憶體空間數量，電腦系統可將較多記憶體空間分配給程式碼記憶體且將較少記憶體空間分配給資料記憶體。基於本文中之描述，除程式碼記憶體類型及資料記憶體類型之外，一般技術者將認識到，記憶體區塊1100 至1103 亦可儲存其他類型之記憶體。此等其他類型之記憶體係在本揭露之精神及範疇內。 此外，如下文將詳細描述，基於存取記憶體區段之一頻率，程式碼記憶體區段及資料記憶體區段可具有不同驗證參考電流。例如，歸因於電腦應用程式依比程式碼記憶體之儲存及刪除高之一速率儲存及/或刪除(例如)與文件、圖片及音樂相關聯之資料，可依比程式碼記憶體區段高之一速率存取資料記憶體區段。資料記憶體區段可因其在程式化及擦除記憶體操作期間頻繁暴露於高電壓而被視為具有「高耐久性」，而程式碼記憶體區段可因其較少暴露於高電壓而被視為具有「低耐久性」。例如，資料記憶體可經歷超過1百萬個程式化/擦除週期，而程式碼記憶體可經歷不到1萬個程式化/擦除週期。為緩解資料記憶體區段中之應力破壞，與用於程式碼記憶體區段中之驗證參考電流相比，一較低驗證參考電流可用於資料記憶體區段中。藉由將一較低驗證參考電流用於資料記憶體單元來較淺顯地擦除此等單元以因此緩解閘極氧化物應力且延長週期耐久性。 參考圖1，驅動器電路1200 及1201 對記憶體區塊1100 至1103 提供字線電壓。此等字線電壓與諸如(例如)程式化、讀取、擦除及驗證操作模式之各種記憶體操作相關聯。在一些實施例中，驅動器電路1200 對記憶體區塊1100 及1101 提供字線電壓。類似地，驅動器電路1201 對記憶體區塊1102 及1103 提供字線電壓。雖然圖1中未繪示，但在一些實施例中，一單一驅動器電路或兩個以上驅動器電路可對記憶體區塊1100 至1103 提供字線電壓。 圖2係根據一些實施例之一驅動器電路200之一說明圖。驅動器電路200包含一線性調節器210、一下拉電晶體220、一升壓電流產生器230、一開關240、一字線驅動器250及一電容器260。電容器260表示由驅動器電路200在耦合至一記憶體區塊中之一字線時「看見」之字線電容。在一些實施例中，驅動器電路200可用於「加速」施加至記憶體區塊1100 至1103 之字線的一電壓之安定時間。根據一些實施例，可在一讀取記憶體操作期間使用安定時間之「加速」，其中可同時讀取沿一字線之快閃記憶體單元。 如一般技術者將瞭解，當最初將一電壓施加至一字線時，可歸因於一字線電容(其中字線電容之一大部分可歸功於連接至字線之快閃記憶體單元之一閘極電容)及自驅動器電路中之一字線驅動器汲取之一初始電流而在驅動器電路之一輸出處發生一電壓「下降」。例如，圖3係一理想驅動器電路輸出VWL 310之波形300及一實際驅動器電路輸出VWL 320之一電壓下降及安定時間的一說明圖。在時間t0 處，啟動驅動器電路且將驅動器電路輸出VWL 320耦合至一記憶體區塊之一字線。歸因於自驅動器電路之字線驅動器汲取之電流及字線電容，驅動器電路輸出VWL 320下降(例如，下降至約等於理想電壓之90%的一電壓位準)且在一時間段Tsettle 之後恢復至一穩定字線電壓。直至驅動器電路輸出VWL 320達到穩定字線電壓時，才可執行一讀取記憶體操作。因此，時間段Tsettle 直接影響讀取效能。 參考圖2，驅動器電路200減少或縮短字線安定時間(例如時間段Tsettle )。根據一些實施例，線性調節器210使字線電壓維持於一預設電壓範圍內。線性調節器210包含一比較器212、一電晶體214、一第一電阻器216及一第二電阻器218。比較器212包含兩個輸入端子(一負輸入端子及一正輸入端子)及一個輸出端子。在一些實施例中，負輸入端子經耦合至一參考電壓VREF ，且正輸入端子經耦合至由電阻器216及218產生之一回饋電壓217。根據一些實施例，可基於用於一內部電壓VRWL (其實質上等於驅動器電路200之一輸出電壓VWL )之一所要電壓及由電阻器216及218產生之回饋電壓217來判定參考電壓VREF 之一值。 例如，若所要內部電壓VRWL 係約5 V且由電阻器216及218 (使用施加於電阻器216之一頂部端子處的內部電壓VRWL )產生之回饋電壓217係約2 V，則可將參考電壓VREF 設定為約2 V。在將參考電壓VREF 設定為此電壓位準之後，可由線性調節器210維持內部電壓VRWL 之所要電壓位準。若內部電壓VRWL 之電壓位準升高至高於所要電壓位準，則回饋電壓217升高且引起比較器212在一信號線211上輸出一邏輯高電壓。在一些實施例中，邏輯高電壓可為諸如(例如) 1.2 V、1.8 V、2.4 V、3.3 V或5 V之一正供應電壓。 利用信號線211上之邏輯高電壓，下拉電晶體220導通且將一電路節點215 (其係相同於內部電壓VRWL 之節點)上之電壓「拉」向接地或0 V。實際上，下拉電晶體220防止字線電壓過衝。在一些實施例中，下拉電晶體220可為一n通道金屬氧化物半導體場效電晶體。當電路節點215上之電壓大致降低至內部電壓VRWL 之所要電壓位準時，比較器212將信號線211上之邏輯高電壓轉變成一邏輯低電壓以因此切斷下拉電晶體220。在一些實施例中，邏輯低電壓可為0 V或接地。一般技術者將認識到，邏輯高電壓及邏輯低電壓可具有其他電壓值。此等其他電壓值係在本揭露之精神及範疇內。 根據一些實施例，線性調節器210亦使電路節點215上之電壓維持高於一最小電壓位準。在一些實施例中，最小電壓位準可為與一電源供應電壓(例如1.2 V、1.8 V、2.4 V、3.3 V或5 V)相關聯之一電壓。基於本文中之描述，一般技術者將瞭解，可將最小電壓位準設定為本揭露之精神及範疇內的其他電壓值。若電路節點215上之電壓降至低於最小電壓位準，則比較器212降低信號線213上之電壓，使得電晶體214之源極至閘極電壓VSG 增大。接著，電晶體214之源極至閘極電壓VSG 增大使電晶體214之電流增大。因此，「上拉」電路節點215 (相同於內部電壓VRWL 之節點)上之電壓(例如，係等於或接近於電源供應電壓之一電壓位準)。在一些實施例中，電晶體214可為一p通道金屬氧化物半導體場效電晶體。 參考圖2，當驅動器電路200經耦合至一字線時，升壓電流產生器230及開關240用於經由字線驅動器250對字線提供電流。在一些實施例中，字線驅動器250將電流自升壓電流產生器230轉移至字線。接著，根據一些實施例，由升壓電流產生器230提供之電流「加速」施加至字線之電壓之安定時間以因此減少或縮減字線電壓安定時間(例如時間段Tsettle )。例如，在一讀取記憶體操作期間，閉合開關240以因此將升壓電流產生器230連接至電路節點215。可在一預定時間量內經由字線驅動器250將升壓電流產生器230耦合至字線，使得可減少或縮減字線上之電壓下降及用於達到一穩定字線電壓之時間段Tsettle 。在一些實施例中，可基於字線電容(由電容器260表示)、由字線驅動器250在被啟動時最初汲取之電流量及用於達到穩定字線電壓之一所要時間段Tsettle 來判定由升壓電流產生器230輸送之電流。一般技術者將瞭解，在達成用於達到穩定字線電壓之一積極(或較短)時間段Tsettle 與升壓電流產生器230之電路大小之間可存在一權衡。用於達到穩定字線電壓之一積極(或較短)時間段Tsettle 需要由升壓電流產生器230提供一較大電流。另一方面，為提供較大電流，升壓電流產生器230之電路大小會相應地增長。 圖4係根據一些實施例之由升壓電流產生器230 (例如圖2之字線驅動器250)提供額外電流之情況下的一理想驅動器電路輸出VWL 410及一實際驅動器電路輸出VWL 420之實例性波形400之一說明圖。在時間t0 處，啟動驅動器電路且將驅動器電路輸出VWL 420耦合至一記憶體區塊之一字線。歸因於由升壓電流產生器230提供之電流，驅動器電路輸出VWL 420處之電壓未明顯下降，因此無需用於達到一穩定字線電壓之恢復時間。因此，可即時執行一讀取記憶體操作且改良讀取效能。 參考圖1，調整電路140經耦合至感測放大器電路1300 及1301 。感測放大器電路1300 及1301 可用於(例如)記憶體操作之讀取模式及驗證模式中。在一些實施例中，感測放大器電路1300 可用於處理來自記憶體區塊1100 及1102 之位元線信號。類似地，感測放大器電路1301 可用於處理來自記憶體區塊1101 及1103 之位元線信號。雖然圖1中未繪示，但在一些實施例中，一單一感測放大器電路或兩個以上感測放大器電路可用於處理來自記憶體區塊1100 至1103 之位元線信號。 如一般技術者將瞭解，可存取及依特定電壓位準加偏壓於記憶體區塊1100 至1103 中之記憶體單元，使得一對應電流位準由感測放大器電路1300 及1301 經由記憶體區塊之位元線偵測。此等對應位元線電流位準可由感測放大器電路1300 及1301 處理以在讀取記憶體操作期間判定儲存於一記憶體單元中之一值，例如一邏輯「1」或邏輯「0」(若記憶體單元係一每單元單位元之快閃記憶體)或多個值之一者(若記憶體單元係一多位階快閃記憶體單元)。在驗證記憶體操作期間，對應位元線電流位準可由感測放大器電路1300 及1301 處理以判定一記憶體單元是否已被充分程式化或擦除至特定電壓位準。 圖5係根據一些實施例之耦合至感測放大器電路130之調整電路140之一說明圖。調整電路140包含一溫度自適應參考(TAR)產生器510、一控制器電路530及一計時器電路540。感測放大器電路130包含一放大器電路550、一多工器電路560、一鏡電晶體570及一經存取快閃記憶體單元580。 在一些實施例中，調整電路140具有以下兩個功能：(1)基於溫度來調整一驗證參考電流(本文中亦指稱「驗證參考電流IREF 」或「IREF 」)，其中基於一記憶體類型(例如程式碼記憶體或資料記憶體)來設定驗證參考電流；及(2)基於一記憶體類型來調整記憶體系統100之一讀取速度。關於第一功能，根據一些實施例，可使用TAR產生器510基於溫度來調整驗證參考電流。TAR產生器510包含一電流產生器512、一第一電流鏡電路515、一第二電流鏡電路518、參考單元520、一負載電晶體522、一傳遞電晶體524及一程式化驗證控制裝置526。根據一些實施例，電流產生器512可為經組態以輸出一與絕對溫度成比例(PTAT)電流IPTAT 之一帶隙參考電流產生器。 根據一些實施例，第一電流鏡電路515經組態以自電流產生器512接收PTAT電流(IPTAT )且使PTAP電流乘以一因數β。第一電流鏡電路515包含一電晶體513及一電晶體514。電晶體513可為一n通道金屬氧化物半導體場效電晶體(「NMOS電晶體」)，其汲極端子經連接至其閘極端子。電晶體514可為一NMOS電晶體，其閘極端子經連接至電晶體513之閘極端子。電晶體514產生經倍增PTAT電流(β×IPTAT )。在一些實施例中，可藉由設定電晶體514之閘極寬度尺寸使得閘極寬度尺寸係電晶體513之閘極寬度尺寸的β倍來達成經倍增PTAT電流(β×IPTAT )。一般技術者將認識到，可使用其他技術來達成經倍增PTAT電流(β×IPTAT )。此等其他技術係在本揭露之精神及範疇內。 在一擦除驗證記憶體操作期間，可將至程式化驗證控制裝置526之一輸入設定至一邏輯低值(例如0 V或接地)以因此允許傳遞電晶體524傳遞由參考單元520產生之一電流。根據一些實施例，參考單元520可為複數個快閃記憶體，其等依一並聯方式連接且依一預定方式加偏壓，使得各參考單元產生一電流IREFCELL 。根據一些實施例，由參考單元520產生之累積總電流可等於α×IREFCELL ，其中α指示並聯連接之參考單元之數目。 在擦除驗證記憶體操作期間，第二電流鏡電路518經組態以接收來自第一電流鏡電路515之經倍增PTAT電流(β×IPTAT )及由參考單元520產生之總電流(α×IREFCELL )的一總和(或組合)。為簡潔起見，來自此電流總和或組合([β×IPTAT ]+[α×IREFCELL ])之結果在本文中亦指稱「經修改參考單元電流」。在一些實施例中，第二電流鏡電路518經組態以使經修改參考單元電流乘以一因數K (其中K係基於並聯連接之電晶體517之數目)以產生一驗證參考電流IREF 。 在一程式化驗證記憶體操作期間，可將至程式化驗證控制裝置526之輸入設定至一邏輯高值(例如一電源供應電壓)以因此防止傳遞電晶體524傳遞由參考單元520產生之電流。第二電流鏡電路518經組態以自第一電流鏡電路515接收經倍增PTAT電流(β×IPTAT )且使此電流乘以因數K以產生驗證參考電流IREF 。 第二電流鏡電路518包含一電晶體516及電晶體5170 至517N 。電晶體516可為一p通道金屬氧化物半導體場效電晶體(「PMOS電晶體」)，其汲極端子經連接至其閘極端子。電晶體5170 至517N 可為PMOS電晶體，其等之閘極端子經連接至電晶體516之閘極端子。在一些實施例中，基於由控制器電路530提供之一控制信號，一或多個電晶體5170 至517N 經並聯連接且經連接至負載電晶體522以產生用於以下各者之驗證參考電流IREF ：(i)一擦除驗證記憶體操作，IREF =([β×IPTAT ]+[α×IREFCELL ])×K，其中K等於經並聯連接且經連接至負載電晶體522之電晶體5170 至517N 之數目；及(ii)一程式化驗證操作，IREF =(β×IPTAT )×K。在一些實施例中，控制信號可為一高耐久性模式(HEM)信號。HEM信號可指示在一驗證記憶體操作期間存取之記憶體區段之一類型，諸如一資料記憶體區段或一程式碼記憶體區段。如上文所討論，一資料記憶體區段可因其在程式化及擦除記憶體操作期間頻繁暴露於高電壓而被視為具有「高耐久性」，而一程式碼記憶體區段可因其較少暴露於高電壓而被視為具有「低耐久性」。如本文中所描述，由連接至負載電晶體522之一或多個電晶體5170 至517N 設定驗證參考電流，其中由電流產生器512、第一電流鏡電路515及參考單元520基於溫度來調整驗證參考電流。 根據一些實施例，由控制器電路530提供之HEM信號指示執行驗證記憶體操作之記憶體之一類型。例如，參考圖1，記憶體區塊1100 至1103 之各者經分割成不同類型之記憶體，諸如(例如)程式碼記憶體及資料記憶體。若一記憶體區塊中之程式碼記憶體執行擦除驗證記憶體操作，則可將HEM信號設定至一值(例如，HEM=「0」)以對TAR產生器510指示：應使用與程式碼記憶體相關聯之一擦除驗證參考電流。若一記憶體區塊中之資料記憶體執行擦除驗證記憶體操作，則可將HEM信號設定至另一值(例如，HEM=「1」)以對TAR產生器510指示：應使用與資料記憶體相關聯之一擦除驗證參考電流。可依一類似方式將程式化驗證參考電流提供至記憶體區塊之各者中之程式碼記憶體及資料記憶體。 在一些實施例中，用於資料記憶體之擦除驗證參考電流(例如，HEM=「0」)低於用於程式碼記憶體之擦除驗證參考電流(例如，HEM=「1」)。如上文所描述，藉由針對資料記憶體(其可比程式碼記憶體被更頻繁地存取)設定一較低擦除驗證參考電流來較淺顯地擦除記憶體單元以因此緩解閘極氧化物應力且延長週期效能。參考圖5，根據一些實施例，與用於程式碼記憶體之因數K相比，用於資料記憶體之第二電流鏡518中之因數K (其表示經連接至負載電晶體522之電晶體5170 至517N 之數目)係較低的。此外，根據一些實施例，用於程式碼記憶體及資料記憶體之擦除驗證參考電流可經調整以較「深入地」(例如，藉由增大因數K (其增加經連接至負載電晶體522之電晶體5170 -517N 之數目)來將擦除驗證參考電流設定至一較高值)或較「淺顯地」(例如，藉由減小因數K (其減少經連接至負載電晶體522之電晶體5170 -517N 之數目)來將擦除驗證參考電流設定至一較低值)擦除記憶體單元。如一般技術者將瞭解，電晶體5170 至517N 可經耦合至由邏輯電路控制之開關以將一或多個電晶體5170 至517N 選擇性地連接至負載電晶體522。為簡單起見，圖5中未展示此等開關及邏輯電路，但其等係在本揭露之精神及範疇內。可依一類似方式調整用於程式碼記憶體及資料記憶體之程式化驗證參考電流。 參考圖5，經由負載電晶體522及鏡電晶體570將由調整電路140產生之驗證參考電流IREF 提供至感測放大器電路130。在感測放大器電路130中，鏡電晶體570經由多工器560將驗證參考電流IREF 提供至放大器電路550之一輸入端。在一些實施例中，多工器560表示用於透過(例如)一解碼階層來存取驗證參考電流IREF 及/或一特定記憶體單元的一資料路徑。放大器電路550之另一輸入端經由多工器560接收由經存取快閃記憶體單元580產生之一電流。如一般技術者將瞭解，在一程式化或擦除驗證記憶體操作期間，可依適當電壓加偏壓於經存取快閃記憶體單元580之一或多個端子。基於此等偏壓電壓，經存取快閃記憶體單元580可經由多工器560對放大器電路550提供一電流ICELL 。放大器電路550比較驗證參考電流IREF 與經存取快閃記憶體單元之電流ICELL 之間的差異。如一般技術者將瞭解，基於此差異，放大器電路550輸出指示經存取快閃記憶體單元580是否已被適當程式化或擦除之一信號。 由上述實施例特別解決之一問題係弱程式化及/或弱擦除之快閃記憶體單元。如一般技術者將瞭解，快閃記憶體單元經程式化及經擦除至特定臨限電壓。針對一程式化記憶體操作，快閃記憶體單元經程式化使得該等單元係在一程式化臨限電壓分佈內。而針對一擦除記憶體操作，快閃記憶體單元經擦除使得該等單元係在一擦除臨限電壓分佈內。可由快閃記憶體製造商判定程式化及擦除臨限電壓分佈。駐留於程式化臨限電壓分佈中之一較低臨限電壓處的快閃記憶體單元被視為「弱程式化單元」。駐留於擦除臨限電壓分佈中之一較高臨限電壓處的快閃單元被視為「弱擦除單元」。 為減小在程式化及擦除記憶體操作期間施加至快閃記憶體單元之一高電壓應力，可分別使用逐步遞增程式化脈衝(ISPP)及逐步遞增擦除脈衝(ISEP)方案。因此，ISPP方案可導致弱程式化快閃記憶體單元，其中此等單元中之單元電流高於一強程式化單元之單元電流。ISEP方案可導致弱擦除快閃記憶體單元，其中此等單元中之單元電流低於一強擦除單元之單元電流。就弱程式化及擦除單元而言，相關聯單元電流(ICELL )與用於一讀取記憶體操作之一參考電流之間的一讀取窗不足以跨溫度。 圖6係無溫度補償之情況下的弱程式化快閃記憶體單元及弱擦除快閃記憶體單元之實例性波形600之一說明圖。實例性波形600展示隨溫度升高而具有一負溫度係數之一讀取參考電流(波形630)。相反地，用於弱程式化單元之單元電流(波長640)隨溫度升高而具有一正溫度係數。用於弱擦除單元之單元電流(波形620)亦隨溫度升高而具有一正溫度係數，但小於弱程式化單元之正溫度係數。 若快閃記憶體單元經弱程式化且在較低溫度處通過程式化驗證(波形650)但在較高溫度處被讀取，則較高溫度處之一讀取窗670可導致單元之電流(波形640)與用於讀取記憶體操作之參考電流(波形630)之間的一減小裕度。類似地，若快閃記憶體單元經弱擦除且在較高溫度處通過擦除驗證(波形610)但在較低溫度處被讀取，則較低溫度處之讀取窗660亦可導致單元之電流(波形620)與用於讀取記憶體操作之參考電流(波形630)之間的一減小裕度。 根據一些實施例，調整電路140解決上述讀取窗問題。在一些實施例中，參考圖5，調整電路140中之TAR產生器510可調整程式化驗證參考電流，使得其跨溫度緊密追蹤弱程式化單元。根據一些實施例，TAR產生器510亦可調整擦除驗證參考電流，使得其跨溫度緊密追蹤弱擦除單元。下文將描述由TAR產生器510作出之此等調整。 圖7係根據一些實施例之存在溫度補償之情況下的弱程式化快閃記憶體單元及弱擦除快閃記憶體單元之實例性波形700之一說明圖。利用由TAR產生器510提供之溫度補償，一程式化驗證參考電流(波形750)緊密追蹤用於弱程式化單元之電流(波形740)且提供比來自圖6之讀取窗670 (無溫度補償)寬的一讀取窗770。另外，為進一步拓寬讀取窗770，可將程式化驗證參考電流設定至一較低值，使得單元之電流與用於讀取記憶體操作之參考電流之間的裕度跨溫度進一步增大。 此外，利用由TAR產生器510提供之溫度補償，一擦除驗證參考電流(波形710)緊密追蹤用於弱擦除單元之電流(波形720)且提供比讀取窗660 (無溫度補償)寬之一讀取窗760。根據一些實施例，可藉由設定與驗證參考電流相關聯之係數K、α及β (上文相對於圖5描述係數)之值以達成所要讀取窗來達成讀取窗760及770。 在一些實施例中，在設定與程式化驗證及擦除驗證參考電流相關聯之係數之值之後，可將讀取參考電流之溫度係數自負值調整至接近零或零。讀取參考電流(其等於([β×IPTAT ]+[α×IREFCELL ])×K)具有一正溫度係數。帶隙參考電流產生器之輸出(IPTAT )具有一負溫度係數。可將因數α及β之值設定為適當值以得到等於或接近於零之一所得溫度係數。圖7中之波形730展示跨溫度之一相對恆定讀取參考電流。 參考圖5，關於調整電路140之第二功能，可基於記憶體類型來調整記憶體系統100之讀取速度。根據一些實施例，計時器電路540經組態以自控制器530接收一控制信號且基於該控制信號來將一時序信號輸出至感測放大器電路130。在一些實施例中，控制信號可為一高耐久性模式(HEM)信號。HEM信號可指示在一讀取記憶體操作期間存取之記憶體區段之一類型，例如一資料記憶體區段或一程式碼記憶體區段。如上文所討論，一資料記憶體區段可因其在程式化及擦除記憶體操作期間頻繁暴露於高電壓而被視為具有「高耐久性」，而一程式碼記憶體區段可因其較少暴露於高電壓而被視為具有「低耐久性」。 例如，參考圖1，記憶體區塊1100 至1103 之各者經分割成不同類型之記憶體，諸如(例如)程式碼記憶體及資料記憶體。可將HEM信號設定至一值(例如，HEM=「0」)以對計時器電路540指示：應使用與程式碼記憶體相關聯之一讀取計時器值(自計時器電路540輸出)。可將HEM信號設定至另一值(例如，HEM=「1」)以對計時器電路540指示：應使用與資料記憶體相關聯之一讀取計時器值(自計時器電路540輸出)。根據一些實施例，基於由控制器530 (其設定計時器電路540之讀取計時器值輸出)提供之HEM信號，在由讀取計時器值設定之一時間段內啟動放大器電路550。接著，在由讀取計時器值設定之時間段內，放大器電路550可比較由經存取快閃記憶體單元580 (其經偏壓以用於讀取記憶體操作)產生之一電流與一讀取參考電流。在一些實施例中，可依類似於上文所描述之驗證參考電流之一方式產生讀取參考電流。 在一些實施例中，與程式碼記憶體相關聯之讀取計時器值(例如約5 ns)可小於與資料記憶體相關聯之讀取計時器值(例如約8 ns)。如上文所描述，資料記憶體可因其在程式化及擦除記憶體操作期間頻繁暴露於高電壓而被視為具有「高耐久性」，而程式碼記憶體區段可因其較少暴露於高電壓而被視為具有「低耐久性」。為緩解一記憶體區塊之資料記憶體區段中之應力破壞，與用於程式碼記憶體區段中之驗證參考電流相比，資料記憶體區段中可使用一較低驗證參考電流。藉由將一較低驗證參考電流用於資料記憶體單元來較淺顯地擦除此等單元以因此緩解閘極氧化物應力且延長週期耐久性。因此，由於較低驗證參考電流，資料記憶體單元需要花較長時間來對其位元線充電以用於一讀取記憶體操作。與資料記憶體相關聯之讀取計時器值繼而長於與程式碼記憶體相關聯之讀取計時器值。 圖8係根據一些實施例之用於記憶體操作之一方法800之一說明圖。可由(例如)圖1及圖5之調整電路140執行方法800中所展示之操作。基於本文中之揭露，一般技術者將認識到，可執行方法800中之其他操作。此外，一般技術者將認識到，方法800之操作可依一不同順序執行及/或變動。 在操作810中，一記憶體系統(例如圖1之記憶體系統100)開始一讀取記憶體操作或一驗證記憶體操作。在一些實施例中，驗證記憶體操作包含一程式化驗證記憶體操作或一擦除驗證記憶體操作。 在操作820中，判定一高耐久性模式(HEM)信號是否指示一第一記憶體類型或一第二記憶體類型。在一些實施例中，第一記憶體類型可包含程式碼記憶體，且第二記憶體類型可包含資料記憶體。根據一些實施例，可動態地調整分配給資料記憶體之記憶體空間。圖5中之控制器電路530可傳輸指示記憶體類型之一高耐久性模式(HEM)信號。例如，若HEM信號被設定為「0」，則此指示對程式碼記憶體執行記憶體操作。而若HEM信號被設定為「1」，則此指示對資料記憶體執行記憶體操作。 在操作820中，可回應於判定HEM信號指示第一記憶體類型(例如程式碼記憶體)而執行三個操作。第一，在822中，針對一讀取記憶體操作，將具有一第一計時器值之一時序信號輸出至一感測放大器電路。圖5之計時器電路540可(例如)將時序信號輸出至感測放大器電路130。第二，在824中，針對一驗證記憶體操作，基於溫度來調整一驗證參考電流。基於該第一記憶體類型(例如程式碼記憶體)來設定驗證參考電流。且第三，在826中，針對驗證記憶體操作，將經調整驗證參考電流輸出至感測放大器。此操作可包含以下各者：輸出一與絕對溫度成比例(PTAT)電流；使該PTAT電流倍增以產生一經修改PTAT電流；及基於該經修改PTAT電流來產生經調整驗證參考電流。圖5之TAR產生器510可將經調整驗證參考電流輸出至感測放大器電路130。 在操作820中，可回應於判定HEM信號指示第二記憶體類型(例如資料記憶體)而執行三個操作。第一，在832中，針對一讀取記憶體操作，將具有一第二計時器值之一時序信號輸出至一感測放大器電路。在一些實施方案中，第二計時器值大於第一計時器值。圖5之計時器電路540可(例如)將時序信號輸出至感測放大器電路130。第二，在834中，針對一驗證記憶體操作，基於溫度來調整一驗證參考電流。基於第二記憶體類型(例如資料記憶體)來設定驗證參考電流。且第三，在836中，針對驗證記憶體操作，將經調整驗證參考電流輸出至感測放大器。此操作可包含以下各者：輸出一與絕對溫度成比例(PTAT)電流；使該PTAT電流倍增以產生一經修改PTAT電流；及基於該經修改PTAT電流來產生經調整驗證參考電流。圖5之TAR產生器510可將經調整驗證參考電流輸出至感測放大器電路130。 本文中所揭露之實施例描述一種記憶體系統，其包含被分割記憶體區塊、一調整電路及一驅動器電路。在一些實施例中，該等記憶體區塊之一或多者可經分割成不同記憶體區段，例如程式碼記憶體區段及資料記憶體區段。可藉由將記憶體區塊分割成記憶體區段來最佳化該記憶體系統以高效地使用其儲存容量。根據一些實施例，該調整電路可用於該記憶體系統之一讀取窗。例如，藉由基於溫度調整驗證參考電流，用於程式化及擦除快閃記憶體單元之讀取窗可跨溫度被最大化且係可靠的。根據一些實施例，為進一步改良該記憶體系統之讀取效能，該驅動器電路可具有用於減少或縮減一字線電壓安定時期之一「加速」功能。 在一些實施例中，一種調整電路可用於(例如)具有被分割記憶體區塊之一記憶體系統中。該調整電路可包含一控制器電路、一計時器電路及一溫度自適應參考(TAR)產生器。該控制器電路可經組態以輸出指示與一被分割記憶體區塊相關聯之一記憶體類型的一控制信號。該計時器電路可經組態以基於該控制信號來輸出用於一讀取記憶體操作之一時序信號。此外，該TAR產生器可經組態以基於溫度來調整一驗證參考電流，其中基於該控制信號來設定該驗證參考電流。 在一些實施例中，一種記憶體系統可包含一記憶體陣列及一調整電路。該記憶體陣列可經劃分成複數個記憶體區塊。該等記憶體區塊之一或多者可經分割成具有各自記憶體類型之記憶體區段。此外，該調整電路可包含一控制器電路、一計時器電路及一溫度自適應參考(TAR)產生器。該控制器電路可經組態以輸出指示與一被分割記憶體區塊相關聯之一記憶體類型的一控制信號。該計時器電路可經組態以基於該控制信號來輸出用於一讀取記憶體操作之一時序信號。此外，該TAR產生器可經組態以基於溫度來調整一驗證參考電流，其中基於該控制信號來設定該驗證參考電流。 在一些實施例中，一種用於記憶體操作之方法可包含：判定一控制信號是否指示一第一記憶體類型或一第二記憶體類型。回應於判定該控制信號指示該第一記憶體類型，該方法包含以下操作：基於溫度來調整一驗證參考電流，其中於該第一記憶體類型來設定該驗證參考電流基；及將基於該第一記憶體類型之該經調整驗證參考電流輸出至感測放大器。此外，回應於判定該控制信號指示該第二記憶體類型，該方法包含以下操作：基於溫度來調整該驗證參考電流，其中基於該第二記憶體類型來設定該驗證參考電流；及將基於該第二記憶體類型之該經調整驗證參考電流輸出至感測放大器。 應瞭解，[實施方式]部分而非[中文]意欲用於解譯申請專利範圍。[中文]部分可闡述一或多個但非所有例示性考量實施例且因此不意欲限制隨附專利申請範圍。 以上揭露概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為用於設計或修改用於實施相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦將意識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離隨附申請專利範圍之精神及範疇的情況下對本文作出各種改變、置換及變更。
100‧‧‧記憶體系統
1100至1103‧‧‧記憶體區塊
1200至1201‧‧‧驅動器電路
130‧‧‧感測放大器電路
1300至1301‧‧‧感測放大器電路
140‧‧‧調整電路
1500‧‧‧程式碼記憶體區段
1501‧‧‧程式碼記憶體區段
1502‧‧‧程式碼記憶體區段
1503‧‧‧程式碼記憶體區段
1600‧‧‧資料記憶體區段
1601‧‧‧資料記憶體區段
1602‧‧‧資料記憶體區段
1603‧‧‧資料記憶體區段
1604‧‧‧資料記憶體區段
1605‧‧‧資料記憶體區段
200‧‧‧驅動器電路
210‧‧‧線性調節器
211‧‧‧信號線
212‧‧‧比較器
213‧‧‧信號線
214‧‧‧電晶體
215‧‧‧電路節點
216‧‧‧第一電阻器
217‧‧‧回饋電壓
218‧‧‧第二電阻器
220‧‧‧下拉電晶體
230‧‧‧升壓電流產生器
240‧‧‧開關
250‧‧‧字線驅動器
260‧‧‧電容器
300‧‧‧波形
310‧‧‧理想驅動器電路輸出(VWL)
320‧‧‧實際驅動器電路輸出(VWL)
400‧‧‧波形
410‧‧‧理想驅動器電路輸出(VWL)
420‧‧‧實際驅動器電路輸出(VWL)
510‧‧‧溫度自適應參考(TAR)產生器
512‧‧‧電流產生器
513‧‧‧電晶體
514‧‧‧電晶體
515‧‧‧第一電流鏡電路
516‧‧‧電晶體
517‧‧‧電晶體
5170至517N‧‧‧電晶體
518‧‧‧第二電流鏡電路
520‧‧‧參考單元
522‧‧‧負載電晶體
524‧‧‧傳遞電晶體
526‧‧‧程式化驗證控制裝置
530‧‧‧控制器電路
540‧‧‧計時器電路
550‧‧‧放大器電路
560‧‧‧多工器電路
570‧‧‧鏡電晶體
580‧‧‧經存取快閃記憶體單元
600‧‧‧波形
610‧‧‧波形
620‧‧‧波形
630‧‧‧波形
640‧‧‧波形
650‧‧‧波形
660‧‧‧讀取窗
670‧‧‧讀取窗
700‧‧‧波形
710‧‧‧波形
720‧‧‧波形
730‧‧‧波形
740‧‧‧波形
750‧‧‧波形
760‧‧‧讀取窗
770‧‧‧讀取窗
800‧‧‧方法
810‧‧‧操作
820‧‧‧操作
822‧‧‧操作
824‧‧‧操作
826‧‧‧操作
832‧‧‧操作
834‧‧‧操作
836‧‧‧操作
ICELL‧‧‧電流
IPTAT‧‧‧與絕對溫度成比例(PTAT)電流
IREF‧‧‧驗證參考電流
IREFCELL‧‧‧電流
Tsettle‧‧‧時間段
VSG‧‧‧源極至閘極電壓
VREF‧‧‧參考電壓
VRWL‧‧‧內部電壓
VWL‧‧‧輸出電壓
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業通例，各種構件未按比例繪製。實際上，為使繪示及討論清楚，可任意增大或減小各種構件之尺寸。 圖1係根據一些實施例之一記憶體系統之一說明圖。 圖2係根據一些實施例之一記憶體系統中之一驅動器電路之一說明圖。 圖3係歸因於一字線電容而經受一電壓驟降及安定時間之一理想驅動器電路輸出及一實際驅動器電路輸出之實例性波形之一說明圖。 圖4係根據一些實施例之由一升壓電流產生器提供一額外電流之情況下的一理想驅動器電路輸出及一實際驅動器電路輸出之實例性波形之一說明圖。 圖5係根據一些實施例之耦合至一感測放大器之一調整電路之一說明圖。 圖6係無溫度補償之情況下的弱程式化快閃記憶體單元及弱擦除快閃記憶體單元之實例性波形之一說明圖。 圖7係根據一些實施例之存在溫度補償之情況下的弱程式化快閃記憶體單元及弱擦除快閃記憶體單元之實例性波形之一說明圖。 圖8係根據一些實施例之用於記憶體操作之一方法之一說明圖。

Claims (20)

  1. 一種調整電路，其包括： 一控制器電路，其經組態以輸出指示一記憶體類型之一控制信號； 一計時器電路，其經組態以基於該控制信號來輸出用於一讀取記憶體操作之一時序信號；及 一溫度自適應參考(TAR)產生器，其經組態以基於溫度來調整用於一驗證記憶體操作之一驗證參考電流，其中基於該控制信號來設定該驗證參考電流。
  2. 如請求項1之調整電路，其中該時序信號包括用於一第一記憶體類型之一第一計時器值或用於一第二記憶體類型之一第二計時器值。
  3. 如請求項2之調整電路，其中該第一記憶體類型包括程式碼記憶體且該第二記憶體類型包括資料記憶體。
  4. 如請求項3之調整電路，其中分配給該資料記憶體之記憶體空間係動態可調的。
  5. 如請求項1之調整電路，其中該TAR產生器包括： 一帶隙參考電流產生器，其經組態以輸出一與絕對溫度成比例(PTAT)電流； 一第一電流鏡電路，其經組態以使該PTAT電流倍增而產生一經修改PTAT電流；及 一第二電流鏡電路，其經組態以基於該經修改PTAT電流來產生該經調整驗證參考電流。
  6. 如請求項5之調整電路，其中該第二電流鏡電路包括基於該控制信號所選擇之複數個可選電晶體。
  7. 如請求項6之調整電路，其中該第一記憶體類型包括程式碼記憶體且該第二記憶體類型包括資料記憶體，且其中分配給該資料記憶體之記憶體空間係動態可調的。
  8. 一種記憶體系統，其包括： 一記憶體陣列，其經劃分成複數個記憶體區塊，其中該複數個記憶體區塊之一或多者經分割成與各自記憶體類型相關聯之記憶體區段；及 一調整電路，其包括： 一控制器電路，其經組態以輸出指示一記憶體類型之一控制信號； 一計時器電路，其經組態以基於該控制信號來將一時序信號輸出至該複數個記憶體區塊以用於一讀取記憶體操作；及 一溫度自適應參考(TAR)產生器，其經組態以基於溫度來調整用於一驗證記憶體操作之一驗證參考電流，其中基於該控制信號來設定該驗證參考電流。
  9. 如請求項8之記憶體系統，其中該複數個記憶體區塊之各者包括經配置成一矩陣格式之數個快閃記憶體單元，該矩陣格式具有對應於數個字線之數個列及對應於數個位元線之數個行，該記憶體系統進一步包括： 複數個驅動器電路，其等經組態以對該等字線提供字線電壓，其中該複數個驅動器電路之各者包括： 一升壓電流產生器，其經組態以提供一升壓電流； 一線性調節器，其經組態以使該等字線電壓維持於一預定電壓範圍內； 一下拉裝置，其經組態以防止該等字線電壓過衝；及 一字線驅動器，其經組態以將該升壓電流自該升壓電流產生器轉移至該等字線；及 一感測放大器電路，其經耦合至該等位元線且經組態以接收來自該計時器電路之該時序信號及來自該TAR產生器之該經調整驗證參考電流來分別用於該讀取記憶體操作及該驗證記憶體操作期間。
  10. 如請求項9之記憶體系統，其中該線性調節器進一步包括一電晶體，該電晶體經組態以回應於該字線驅動器之一內部節點降至低於一電壓位準而將一電源供應電壓傳遞至該內部節點。
  11. 如請求項8之記憶體系統，其中該時序信號包括用於一第一記憶體類型之一第一計時器值或用於一第二記憶體類型之一第二計時器值。
  12. 如請求項11之記憶體系統，其中該第一記憶體類型包括程式碼記憶體且該第二記憶體類型包括資料記憶體。
  13. 如請求項12之記憶體系統，其中分配給該資料記憶體之記憶體空間係動態可調的。
  14. 如請求項8之記憶體系統，其中該TAR產生器包括： 一帶隙參考電流產生器，其經組態以輸出一與絕對溫度成比例(PTAT)電流； 一第一電流鏡電路，其經組態以使該PTAT電流倍增而產生一經修改PTAT電流； 一第二電流鏡電路，其經組態以基於該經修改PTAT電流來產生該經調整驗證參考電流，其中該第二電流鏡電路包括基於該控制信號所選擇之複數個可選電晶體。
  15. 如請求項14之記憶體系統，其中基於一第一記憶體類型或一第二記憶體類型來選擇該複數個可選電晶體。
  16. 如請求項15之記憶體系統，其中該第一記憶體類型包括程式碼記憶體且該第二記憶體類型包括資料記憶體。
  17. 如請求項16之記憶體系統，其中分配給該資料記憶體之記憶體空間係動態可調的。
  18. 一種用於記憶體操作之方法，其包括： 判定一控制信號是否指示一第一記憶體類型或一第二記憶體類型； 回應於判定該控制信號指示該第一記憶體類型而： 基於溫度來調整一驗證參考電流，其中基於該第一記憶體類型來設定該驗證參考電流；及 將該經調整驗證參考電流輸出至一感測放大器以用於一驗證記憶體操作；及 回應於判定該控制信號指示該第二記憶體類型而： 基於溫度來調整該驗證參考電流，其中基於該第二記憶體類型來設定該驗證參考電流；及 將該經調整驗證參考電流輸出至該感測放大器以用於該驗證記憶體操作。
  19. 如請求項18之方法，其進一步包括： 回應於判定該控制信號指示該第一記憶體類型而將用於一讀取記憶體操作之具有一第一計時器值之一時序信號輸出至該感測放大器電路；及 回應於判定該控制信號指示該第二記憶體類型而將用於該讀取記憶體操作之具有一第二計時器值之一時序信號輸出至該感測放大器電路。
  20. 如請求項18之方法，其中該第一記憶體類型包括程式碼記憶體且該第二記憶體類型包括資料記憶體，且其中該第一計時器值小於該第二計時器值。
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