KR20010098827A - 코어스-및-파인 시퀀스를 사용하는 플래시 메모리아날로그 기억장치 프로그래밍 방법 및 장치 - Google Patents

코어스-및-파인 시퀀스를 사용하는 플래시 메모리아날로그 기억장치 프로그래밍 방법 및 장치 Download PDF

Info

Publication number
KR20010098827A
KR20010098827A KR1020010021975A KR20010021975A KR20010098827A KR 20010098827 A KR20010098827 A KR 20010098827A KR 1020010021975 A KR1020010021975 A KR 1020010021975A KR 20010021975 A KR20010021975 A KR 20010021975A KR 20010098827 A KR20010098827 A KR 20010098827A
Authority
KR
South Korea
Prior art keywords
flash memory
memory cell
voltage
program
programming
Prior art date
Application number
KR1020010021975A
Other languages
English (en)
Inventor
홀즈만피터제이.
브렌난제임즈주니어
코데쉬알버트
Original Assignee
양 딩유안
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양 딩유안, 윈본드 일렉트로닉스 코포레이션 filed Critical 양 딩유안
Publication of KR20010098827A publication Critical patent/KR20010098827A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본발명은 아날로그 기억장치 어레이내의 플래시 메모리 셀을 프로그래밍하는 방법 및 장치에 관한 것이다. 판독 회로는 플래시 메모리 셀을 판독한다. 컴퍼레이터는 아날로그 신호를 나타내는 입력 전압과 판독된 셀 전압을 비교한다. 컴퍼레이터는 제 1 및 제 2 비교 결과를 생성한다. 프로그래밍 회로는 제 1 비교 결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하도록 제 1 진폭에 대응하는 제 1 프로그램 펄스를 생성한다. 프로그래밍 회로는 제 1 및 제 2 비교 결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하도록 제 1 진폭미만의 제 2 진폭에 대응하는 제 2 프로그램 펄스를 생성한다.

Description

코어스-및-파인 시퀀스를 사용하는 플래시 메모리 아날로그 기억장치 프로그래밍 방법 및 장치{PROGRAMMING FLASH MEMORY ANALOG STORAGE USING COARSE-AND-FINE SEQUENCE}
본발명은 아날로그 기억장치에 관한 것이다. 더 상세하게는 본발명은 아날로그 불휘발성 플래시 메모리에 관한 것이다.
아날로그 기억장치는 다수의 애플리케이션의 기록 및 재생에 사용된다. 예를들어, 발명자가 블리스 및 심모인 미국 특허 제 5,220,531호에서는 전기적 소거 및 프로그래밍 가능 롬(EEPROM)을 사용하는 아날로그 기억장치의 개요가 설명되어 있다. 이런 아날로그 기억장치는 전형적으로 부유게이트 기능을 사용하는 메모리 셀을 구비하고 있다. 부유 게이트 디바이스의 메모리 셀은 소스, 드레인, 게이트 및 부유게이트를 구비하고 있다. 게이트와 소스사이의 임계값은 부유 게이트의 차지에 의해 측정되거나 제어된다. 이런 메모리 셀은 게이트에 고전압, 예를들어 12볼트, 소스에 제로볼트, 및 드레인에 제로볼트를 인가함으로써 파울러-노르다임(Fowler-Nordheim) 터널링을 사용해서 소거된다. 메모리 셀은 드레인에 고전압(예를들어, 9 내지 19볼트)을, 게이트에 제로볼트를 및 소스에 6볼트를 인가함으로써, 동일한 파울러-노르다임 메카니즘을 사용해서 프로그래밍된다.
아날로그 기억장치 셀을 프로그래밍하는 현재의 기술은 다수의 결점을 가지고 있다. 우선, 반복되는 시퀀스는 일정 프로그래밍 전압을 갖는 일정 프로그래밍 펄스를 사용하기 때문에 프로그래밍의 속도가 늦다. 높은 정확성을 얻기 위해서, 프로그래밍 전압 스텝 사이즈는 충분히 작아야 한다. 작은 프로그래밍 전압 스텝 사이즈를 사용해서 메모리 셀을 반복적으로 프로그래밍하는 것은 다수의 스텝을 필요로 하기 때문에, 프로그래밍 시간을 지체시킨다. 두번째로, 프로그래밍은 EEPROM 메모리 셀에서 사용되고, 이에 따라 기타 프로그래밍을 필요로 하는 플래시 메모리에는 적용될 수 없다.
따라서, 플래시 메모리 셀을 프로그래밍하는 효과적이고 정확한 기술을 구비할 필요가 있다.
본발명은 아날로그 기억장치 어레이내의 플래시 메모리 셀을 프로그래밍하는 방법 및 장치이다. 판독 회로는 플래시 메모리 셀의 셀전압을 판독한다. 컴퍼레이터는 아날로그 신호를 나타내는 입력전압과 판독된 셀전압을 비교한다. 컴퍼레이터는 제 1 및 제2 비교결과를 생성한다. 프로그래밍 회로는 제 1 비교결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하기 위해 제 1 진폭에 대응하는 제 1 프로그램 펄스를 생성한다. 프로그래밍 회로는 제 1 및 제 2 비교결과를 기초로 해서 플래시 메모리 셀을 반복적으로 프로그래밍하기 위해서 제 1 진폭미만의 제 2 진폭에 대응하는 제 2 프로그램 펄스를 생성한다.
본발명은 아날로그 기억장치 어레이내의 플래시 메모리 셀을 프로그래밍하는 방법 및 장치이다. 판독 회로는 플래시 메모리 셀의 셀전압을 판독한다. 컴퍼레이터는 아날로그 신호를 나타내는 입력전압과 판독된 셀전압을 비교한다. 컴퍼레이터는 제 1 및 제 2 비교 결과를 생성한다. 프로그래밍 회로는 제 1 비교 결과를 기초로 플래시 메모리 셀을 반복적으로 프로그래밍하기 위해 제 1 진폭에 대응하는 제 1 프로그램 펄스를 생성한다. 프로그래밍 회로는 제 1 및 제 2 비교결과를 기초로 해서 플레시 메모리 셀을 반복적으로 프로그래밍하기 위해서 제 1 진폭미만의 제 2 진폭에 대응하는 제 2 프로그램 펄스를 생성한다.
일실시예에서, 카운터는 플래시 메모리 셀에 인가된 프로그램 펄스의 수를 측정한다. 프로그래밍 회로는, 프로그램 펄스의 수가 소정의 최대의 총수에 도달하면, 플래시 메모리 셀을 프로그래밍하는 것을 중단시킨다. 제 1 비교결과는 판독된 셀 전압이 소정량만큼 입력전압보다 큰가를 나타낸다. 제 2 비교 결과는 판독된 셀 전압이 입력전압보다 큰가를 나타낸다. 프로그래밍 회로는 제 2 비교 결과에 따라 판독된 셀 전압이 입력 전압 미만일 때, 플래시 메모리 셀을 프로그래밍하는 것을 중단시킨다.
도 1은 본발명의 일 실시예에 따른 회로를 도시한 도면,
도 2는 본발명의 일실시예에 따른 프로그램 및 판독 회로를 구비한 플래시메모리 셀을 도시한 도면,
도 3은 본발명의 일실시예에 따른 플래시 메모리 셀을 프로그래밍하는 과정을 도시한 플로우 차트,
도 4는 본발명의 일실시예에 따른 프로그래밍 및 업데이트 과정을 도시한 플로우차트,
도 5는 본발명의 일실시예에 따른 코어스 및 파인 프로그램을 도시한 도면.
일실시예에서, 카운터는 플래시 메모리 셀에 인가된 프로그램 펄스의 수를 측정한다. 프로그래밍 회로는, 프로그램 펄스의 수가 소정의 최대의 총수에 도달하면, 플래시 메모리 셀을 프로그래밍하는 것을 중단시킨다. 제 1 비교결과는 판독된 셀 전압이 소정량만큼 입력전압보다 높은가를 나타낸다. 제 2 비교 결과는 판독된 셀 전압이 입력전압보다 높은가를 나타낸다. 프로그래밍 회로는 제 2 비교 결과에 따라 판독된 셀 전압이 입력 전압 미만일 때, 플래시 메모리 셀을 프로그래밍하는 것을 중단시킨다.
제 1 및 제 2 프로그램 펄스는 코어스 및 파인 프로그램 모드에 대응한다. 적절한 코어스 및 파인 진폭을 선택함으로써, 프로그래밍은 빠르고 정확해 진다. 코어스 모드로 인해서 판독된 셀 전압은 입력전압에 빠르게 어프로치할 수 있다. 판독된 셀 전압이 입력전압에 가까와 짐에 따라서, 프로그래밍은 파인 진폭을 가지고 파인 모드로 전환된다. 비교 결과가 판독된 셀 전압이 입력 전압미만임을 나타낼 때, 파인 프로그래밍은 종료된다. 따라서, 판독된 셀 전압은 최대 파인 프로그램 전압만큼 차이가 난다.
코어스 및 파인 프로그래밍 기술은 아날로그 기억장치 어레이내의 플래시 메모리 셀을 프로그래밍하기 위해 사용된다. 아날로그 기억장치 어레이는 멀티 레벨 아날로그 기록 및 재생 시스템을 포함하는 다수의 어플리케이션에서 사용된다.
하기의 설명에서, 설명의 목적으로, 본발명의 전체적인 이해를 제공하기 위해서 다수의 상세한 설명이 있다. 그러나, 당업자는 이런 상세한 설명이 본발명을 실시하기 위해서 필요한 것이 아니라는 것을 이해할 것이다. 기타 예에서, 본발명을 분명하게 하기 위해서, 공지된 전기 구조 및 회로가 블록 다이어그램의 형태로 도시된다.
기록 및 재생 애플리케이션용 아날로그 기억 장치에 사용되는 불휘발성 메모리 셀은 전형적으로 소스, 드레인, 게이트 및 부유 게이트를 구비한 부유 게이트 디바이스를 포함한다. 디바이스의 게이트와 소스사이에서 부유 게이트의 차지를 측정함으로써 디바이스의 임계값이 측정되거나 제어된다. 이런 메모리 셀은 게이트에 고전압, 예를들어 12볼트, 소스에 제로볼트, 및 드레인에 제로볼트를 인가함으로써 파울러-노르다임(Fowler-Nordheim) 터널링을 사용해서 소거된다. 게이트상의 고전압이 부유 게이트에 용량적으로 결합하고, 이는 부유 게이트와 드레인 사이의 터널 옥사이드를 통해서 높은 전계를 생성한다. 이런 전계로 인해 전자가 부유 게이트로 터널링되고, 이는 Vt(임계전압)을 6V로 상승시킨다. 본발명에서, 셀은 소스측 주입 메카니즘을 사용해서 프로그래밍된다.
프로그램 펄스는 불휘발성 메모리 셀내의 아날로그 신호를 저장하기 위해서 일련의 코어스 펄스 및 일련의 파인 펄스로 나누어진다. 각각의 프로그래밍 펄스이후에, 셀의 용량이 판독 사이클을 사용해서 판독되고, 저장될 아날로그 신호와 비교된다. 코어스 펄스는 소망의 코어스 프로그램된 레벨이 어프로치되고 파인 펄스가 제공되는 파인 스테이지로 전환되면 코어스 펄스는 종료한다. 파인 펄스는 소망의 프로그램된 레벨에 도달하면 종료한다.
판독 모드에서, 기억장치 셀은 소스로부터 그라운드까지 일정 로드 전류를 가지는 소스 폴로어로서 구성된다. 이로 인해 셀의 임계전압과 셀 판독 전압사이는 선형관계가 된다. 기억장치 셀은 포화영역에서 동작된다.
도 1은 본발명의 일실시예에서 따른 회로(100)를 도시한다. 회로(100)는 프로그램 회로(11), 플래시 메모리 셀(120), 판독회로(130), 컴퍼레이터(140), 카운터(150), 및 타이밍 및 제어 회로(160)를 포함한다. 회로(100)는 셀 전압을 가능한한 입력전압에 가깝게 플래시 메모리 셀에 기록함으로써 플래시 메모리 셀(120)을 프로그래밍한다.
프로그램 회로(110)는 프로그래밍 동안 메모리 셀(120)에 프로그래밍 펄스를 생성한다. 프로그램 회로(110)는 컴퍼레이터(140)에 의해 제공되는 비교 결과를 사용해서 각각 코어스 진폭 및 파인 진폭을 가진 코어스 및 파인 펄스를 생성한다. 코어스 진폭 및 파인 진폭은 전압 스텝 사이즈, 전류 크기 또는 프로그래밍 시간 크기에 대응할 수 있다. 예를들어, 메모리 셀이 프로그래밍될 때, 프로그램 펄스는 프로그램 시간이 변화해도 인가된다. 코어스 진폭은 장시간의 진폭에 대응할 수 있고, 파인 진폭은 작은 프로그래밍 시간에 대응할 수 있다. 일 실시예에서, 파인 진폭은 코어스 진폭 미만이다. 프로그램 회로(110)는 타이밍 및 제어 회로(160)로부터 프로그램 펄스를 선택하기 위해서 클록킹 신호를 수신해서 신호를 선택한다.
플래시 메모리 셀(120)은 아날로그 메모리 어레이내의 메모리 셀이다. 메모리 셀(120)은 소스, 드레인, 게이트 및 부유 게이트를 구비한 부유 게이트 타입이다.
판독 회로(130)는 메모리 셀(120)을 판독한다. 일 실시예에서, 판독회로(130)는 프로그래밍되거나 소거된 메모리 셀(120)의 셀 전압을 판독한다.
컴퍼레이터(140)는 판독회로(130)에 의해서 판독되는 셀 전압과 입력전압을 비교해서 비교 결과를 생성한다. 코어스 비교결과 및 파인 비교결과의 두 비교결과가 있다. 코어스 비교 결과는 판독된 셀 전압과 입력 전압 플러스 미리 정해둔 양 ΔV을 비교한 것에 대응한다. 전형적으로, 소정의 양 ΔV은 코어스 진폭보다 약간 크다. 파인 비교결과는 판독된 셀 전압과 입력 전압만을 비교한 것에 대응한다. 일실시예에서, 컴퍼레이터(140)는 그라운드 또는 ΔV로 스위치될 수 있는 오프셋을 가진 OP앰프에 의해 실시된다.
본발명의 일 실시예에서, 컴퍼레이터(140)가 판독된 셀 전압이 입력 전압 플러스 ΔV보다 크다는 것을 나타내는 코어스 비교 결과를 생성할 때, 프로그램 회로(110)는 메모리 셀(120)을 프로그래밍하기 위해 코어스 펄스를 생성한다. 컴퍼레이터(140)가 판독된 셀 전압이 입력 전압 보다 크다는 것을 나타내는 파인 비교 결과를 생성할 때, 프로그램 회로(110)는 메모리 셀(120)을 프로그래밍하기 위해서 파인 펄스를 생성한다. 코어스 및 파인 프로세스에서, 프로그램 회로(110)는 프로그램 펄스를 생성하는 것을 개시한다. 셀전압이 입력전압에 가까와 짐에 따라서 프로그램 펄스는 증가하고, 소스-폴로어 전압은 점차적으로 낮은 전압으로 감소한다.
카운터(150)는 프로그램 회로(110)에 의해 제공되는 프로그래밍 펄스의 수를 기억한다. 프로그램 회로가 메모리 셀(120)로 프로그램 펄스를 생성할 때마다 카운터(150)는 하나씩 증가된다. 카운터(150)가 소정의 최대 카운트(NMAX)에 이를 때, 프로그래밍은 종료된다.
타이밍 및 컨트롤 회로(160)는 회로내의 다양한 구성요소에 타이밍 신호(예를들어, 클록) 및 제어 신호(예를들어, 프로그램 펄스 선택 신호, 전압소스 선택 신호)를 생성한다. 타이밍 및 제어 신호 회로(160)는 프로그램 회로(110)에 적절한 컨트롤 신호를 생성하기 위해서 컴퍼레이터(140)로부터 비교 결과를 수신할 수 있다.
도 2는 본발명에 따른 플래시 메모리 셀, 및 프로그램 및 판독회로를 포함한 회로를 도시하는 도면이다. 상기 회로는 플래시 메모리 셀(210), 전압 스위치(220, 230), 전류 스위치(240), 전압원 VPDP(222), VPDR(224), VSGP(232), VSGR(234), 전류원 IP(242) 및 IR(244)를 포함한다.
플래시 메모리 셀(210)은 전압원(220)에 접속된 페어 드레인(D), 게이트(G) 및 소스(S) 단말 또는 노드, 소스 게이트 전압원(230), 및 전류원(240)을 각각 포함한다. 행과 열을 가진 2차원 매트릭스로 배열된 복수의 메모리 셀을 구비한 전형적인 메모리 어레이에서, 게이트(G)단말은 메모리 어레이의 행의 모든 비트 셀에 공통인 워드라인에 대응하고, 소스(S)는 메모리 어레이의 열의 모든 비트 셀에 공통인 비트선에 대응한다. 메모리 셀(210)은 페어 드레인 및 워드선 단말에서의 전압 레벨에 의존하는 프로그램 모드 또는 판독 모드가 될 수 있다. 플래시 메모리 셀은, 워드선 노드에 고정 전압 VSGP(232)이 인가되고, 비트선 노드는 전류 IP(242)를 소스로 하는 반면에, 페어 드레인 노드에는 고전압 펄스VPDP(222)를 인가함으로써 프로그래밍된다. 부유 게이트상의 전자의 수는 소스측 주입에 의해 증가될 것이고, 부유 게이트 전압은 낮아질 것이다. 부유 게이트 전압의 절대값의 변화는 프로그래밍 시간, 프로그래밍 전류 IP(242) 및 인가된 전압 VPDP(222) 및 VSGP(232)에 의존한다.
프로그램 모드에서, 전압 스위치(220, 230), 및 전류 스위치(240)는 페어 드레인, 워드선 및 비트선을 전압원 VPDP(222), 전압원 VSGP(232), 및 전류원IP(242)에 각각 접속시키도록 스위치된다. 판독 모드에서, 스위치(220, 230, 240)는 페어 드레인, 워드선 및 비트선을 전압원 VPDR(224), 전압원 VSGR(234), 및 전류원IR(244)에 각각 접속시키도록 스위치된다.
일실시예에서, 전류원(242)의 전류 IP는 코어스 또는 파인 전류이다. 프로그래밍 동안, 부유 게이트의 전자의 수는 소스측 주입에 따라 증가되고 부유게이트 전압은 떨어진다. 부유 게이트 전압의 절대값의 변화는 프로그래밍 시간 프로그래밍 전류 IP및 인가된 전압 VPDP(222) 및 VSGP(232)에 의존한다. 판독 모드에서, 부유 게이트 전압의 값은 비트선 단말에서의 소스 폴로어 전압(VSF)을 통해서 간접적으로 측정된다.
도 3은 본발명의 일실시예에 따른 플래시 메모리 셀을 프로그래밍하는 프로세스(300)를 도시한 플로우 차트이다.
START에서, 프로세스(300)는 카운터를 제로로 초기화하고, 프로그램 펄스를 코어스 진폭(블록310)을 생성하도록 세팅한다(310). 프로세스(300)는 카운터를 프로그래밍하고 업데이트한다(블록320). 블록(320)의 상세한 것은 도 4에 도시되어 있다. 이후에 프로세스(300)는 판독된 셀전압이 입력 전압 플러스 소정의 양ΔV보다 큰가를 판정한다(블록330). 만약 그렇다면, 프로세스(300)는 코어스 펄스를 제공하는 것을 계속하기 위해 블록(320)으로 돌아간다. 그렇지 않으면, 코어스 단계가 완료되고 프로세스(300)는 파인 단계로 들어간다.
프로세스(300)는 프로그램 펄스가 파인 진폭(블록340)을 생성하도록 세팅한다. 이후에, 프로세스(300)는 카운터를 프로그래밍하고 업데이트한다(블록350). 블록(350)의 상세한 설명은 도 4에 도시되어 있다. 이후에, 프로세스(300)는 판독된 셀전압이 입력 전압보다 큰가를 판정한다(블록360). 만약 그렇다면, 프로세스(300)는 파인 프로그래밍 단계를 계속하기 위해 블록(350)으로 돌아간다. 그렇지 않다면, 프로세스(300)는, 프로그램된 셀 전압이 파셀전압이래밍 진폭에 의해 정해진 허용범위내의 입력전압에 가깝게 도달했기 때문에, 프로그래밍을 종료한다. 이후에 프로세스(300)는 종료된다.
상기 프로세스가 코어스 및 파인의 두단계 과정을 설명하고 있슴을 주목하라. 과정은 두단계이상을 가지도록 변형될 수 있다. 예를들어, 코어스, 미디움 및 파인 단계가 코어스 진폭, 미디움 진폭 및 파인 진폭을 각각 가지고 사용될 수 있다.
도 4는 본발명의 일실시예에 따라서 프로그래밍 및 업데이트하는 프로세스(320, 350)를 도시한 플로우 차트이다.
START에서, 프로세스(320/350)는 메모리 셀의 페어 드레인 단말에 적절한 전압을 인가함으로써 프로그래밍된다. 이 프로그램 전압은 코어스 또는 파인 전압이다. 이후에, 프로세스(320/350)는 카운터가 소정의 최대값 총량 NMAX(블록420)에 이르렀는지를 판정한다. 만약 그렇다면 프로세스(320/350)는 하나씩증가 시킴으로써 카운터를 업데이트한다(블록430). 이후에, 프로세스(320/350)는 셀 전압(블록440)을 제공하기 위해서 프로그램된 메모리 셀을 판독한다. 이후에, 프로세스(320/350)를 종료한다.
도 5는 본발명의 일실시예에 따른 코어스 및 파인 프로그램 곡선을 도시한 도면이다. 세로축은 판독 회로에 의해 판독되는 VSF에 대응한다. 가로축은 프로그램 전압 및 시간에 대응한다.
프로그램 곡선은 코어스 및 파인 단계에 대응하는 코어스부분(AF)과 파인부분(FK)으로 구성되어 있다. 코어스 부분(AF)은 부분(AB, BC, DF)으로 구성되어 있고, 각각 코어스 프로그램 전압ΔVcoarse에 대응한다. 파인 부분(FK)은 부분(FG, GH, HI, IJ, JK)로 구성되어 있고, 각각의 부분은 파인 프로그램 전압 ΔVfine에 대응한다. 입력전압(Vin)은 점(P)에서 파인 부분(FK)과 만난다. 코어스 프로그래밍 중에 비교용 소정의 전압은 ΔV이다. 이 전압(ΔV)은 전형적으로 ΔVcoarse이상이다.
프로그래밍은 고전압에서 시작해서 점차적으로 입력전압(Vin)으로 낮아진다. 우선, 프로그래밍은 점(A)에서 시작된다. 프로그램 펄스는 코어스 전압(ΔVcoarse)에서 코어스 진폭이 되도록 세팅된다. 코어스 프로그램 시퀀스는 A에서, B, 이후에 C, D, E 및 F로 이동한다. 프로그래밍이 입력전압(Vin)에 가까와 감에 따라서, 판독된 셀전압(VSF, Vin+ΔV) 사이에 비교가 행해진다. 만약 VSF가 Vin+ΔV보다 크면, 코어스 프로그래밍은 계속된다. 이것이 F에 도달하면, 비교결과는 VSF가 Vin+ΔV임을 나타내고, 따라서 프로그래밍은 파인 프로그래밍 모드로 스위치된다. 프로그램 전압은 현재 파인 전압 ΔVfine의 파인 진폭이 되도록 세팅되어 있고, VSF는 F에서부터 G로, 이후에 H, I, J 및 K로 이동한다. 프로그래밍이 입력 전압(Vin)으로 갈 이동할 때마다, 판독된 셀전압 VSF, Vin사이에 비교가 행해진다. 만약 VSF가 Vin보다 크면, 파인 프로그램은 계속된다. VSF가 K에 이르면, 비교결과는 VSF가 Vin미만이라는 것을 나타내고, 따라서 프로그래밍은 종료된다.
프로그램 전압이 ΔVfine증가치(또는 감소치)만큼 증가되기 때문에, 프로그래밍이 종료될 때, 셀전압(VSF)은 많아야 파인 전압만큼 Vin과 차이가 난다.
이 파인 전압은 프로그래밍된 셀 전압이 입력전압(Vin)에 가깝게 신중하게 선택된다.
본발명이 실례가 되는 실시예를 참조로 해서 설명되었지만, 이 설명은 개념을 한정하도록 구성한 것은 아니다. 본발명의 기타 실시예와 마찬가지로, 본발명이속하는 분야의 당업자에게는 자명한, 실례가 된 실시예의 다양한 변형이 본발명의 사상과 범위내에 놓이는 것으로 간주된다.
플래시 메모리 셀을 프로그래밍하는 효과적이고 정확한 기술을 구비할 수 있다.

Claims (18)

  1. 플래시 메모리 셀의 셀전압을 판독하는 판독회로;
    플래시 메모리 셀에 연결되어서, 아날로그 신호를 나타내는 입력전압과 판독된 셀 전압을 비교하고, 제 1 및 제 2 비교 결과를 생성하는 컴퍼레이터; 및
    제 1 비교 결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하도록 제 1 진폭에 대응하는 제 1 프로그램 펄스를 생성하고, 제 1 및 제 2 비교 결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하도록 제 1 진폭 미만의 제 2 진폭에 대응하는 제 2 프로그램 펄스를 생성하는 프로그래밍 회로;를 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서, 플래시 메모리 셀에 인가된 프로그램 펄스의 수를 측정하는 카운터를 더 포함하는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서, 프로그래밍 회로는 프로그램 펄스의 수가 소정의 최대 총량에 이를 때, 플래시 메모리 셀을 프로그래밍하는 것을 종료하는 것을 특징으로 하는 장치.
  4. 제 1 항에 있어서, 제 1 비교 결과는 판독된 셀 전압이 소정량만큼 입력 전압보다 큰가를 나타내는 것을 특징으로 하는 장치.
  5. 제 4 항에 있어서, 제 2 비교 결과는 판독된 셀 전압이 입력 전압보다 큰가를 나타내는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서, 프로그래밍 회로는, 제 2 비교 결과에 따라 판독된 셀 전압이 입력 전압 미만일 때, 플래시 메모리 셀을 프로그래밍하는 것을 종료하는 것을 특징으로 하는 장치.
  7. 플래시 메모리 셀의 셀 전압을 판독하는 단계;
    아날로그 신호를 나타내는 입력전압과 판독된 셀 전압을 비교해서 제 1 및 제 2 비교 결과를 생성하는 단계;
    제 1 비교 결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하도록 제 1 진폭에 대응하는 제 1 프로그램 펄스를 생성하는 단계; 및
    제 1 및 제 2 비교 결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하도록 제 1 진폭 미만의 제 2 진폭에 대응하는 제 2 프로그램 펄스를 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 플래시 메모리 셀에 인가된 프로그램 펄스의 수를 측정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 프로그램 펄스의 수가 소정의 최대 총량에 이를 때, 플래시 메모리 셀을 프로그래밍하는 것을 하는 종료하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 7 항에 있어서, 제 1 비교 결과는 판독된 셀 전압이 소정량만큼 입력 전압보다 큰가를 나타내는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 제 2 비교 결과는 판독된 셀 전압이 입력 전압보다 큰가를 나타내는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 제 2 비교 결과에 따라 판독된 셀 전압이 입력 전압 미만일 때, 플래시 메모리 셀을 프로그래밍하는 것을 종료하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 아날로그 신호를 나타내는 입력전압을 기억하는 플래시 메모리 셀;
    플래시 메모리 셀의 셀 전압을 판독하는 판독 회로,
    플래시 메모리 셀에 연결되어, 아날로그 신호를 나타내는 입력전압과 판독된 셀 전압을 비교하고, 제 1 및 제 2 비교 결과를 생성하는 컴퍼레이터, 및
    제 1 비교 결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하도록 제 1 진폭에 대응하는 제 1 프로그램 펄스를 생성하고, 제 1 및 제 2 비교 결과에 기초해서 플래시 메모리 셀을 반복적으로 프로그래밍하도록 제 1 진폭 미만의 제 2 진폭에 대응하는 제 2 프로그램 펄스를 생성하는 프로그래밍 회로,를 포함하는 플래시 메모리 셀에 연결된 회로;를 포함하는 것을 특징으로 하는 시스템.
  14. 제 13 항에 있어서, 상기 회로는 플래시 메모리 셀에 인가된 프로그램 펄스의 수를 측정하는 카운터를 더 포함하는 것을 특징으로 하는 시스템.
  15. 제 14 항에 있어서, 프로그래밍 회로는 프로그램 펄스의 수가 소정의 최대 총량에 이를 때, 플래시 메모리 셀을 프로그래밍하는 것을 종료하는 것을 특징으로 하는 시스템.
  16. 제 13 항에 있어서, 제 1 비교 결과는 판독된 셀 전압이 소정량만큼 입력 전압보다 큰가를 나타내는 것을 특징으로 하는 시스템.
  17. 제 15 항에 있어서, 제 2 비교 결과는 판독된 셀 전압이 입력 전압보다 큰가를 나타내는 것을 특징으로 하는 시스템.
  18. 제 17 항에 있어서, 프로그래밍 회로는 제 2 비교 결과에 따라 판독된 셀 전압이 입력 전압 미만일 때, 플래시 메모리 셀을 프로그래밍하는 것을 종료하는 것을 특징으로 하는 시스템.
KR1020010021975A 2000-04-25 2001-04-24 코어스-및-파인 시퀀스를 사용하는 플래시 메모리아날로그 기억장치 프로그래밍 방법 및 장치 KR20010098827A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/558,432 2000-04-25
US09/558,432 US6301161B1 (en) 2000-04-25 2000-04-25 Programming flash memory analog storage using coarse-and-fine sequence

Publications (1)

Publication Number Publication Date
KR20010098827A true KR20010098827A (ko) 2001-11-08

Family

ID=24229511

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010021975A KR20010098827A (ko) 2000-04-25 2001-04-24 코어스-및-파인 시퀀스를 사용하는 플래시 메모리아날로그 기억장치 프로그래밍 방법 및 장치

Country Status (5)

Country Link
US (1) US6301161B1 (ko)
EP (1) EP1154439A1 (ko)
JP (1) JP2001357693A (ko)
KR (1) KR20010098827A (ko)
CA (1) CA2344791A1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6738289B2 (en) * 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US7630237B2 (en) * 2003-02-06 2009-12-08 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US7177199B2 (en) * 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7068539B2 (en) 2004-01-27 2006-06-27 Sandisk Corporation Charge packet metering for coarse/fine programming of non-volatile memory
US7139198B2 (en) * 2004-01-27 2006-11-21 Sandisk Corporation Efficient verification for coarse/fine programming of non-volatile memory
US7002843B2 (en) * 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
JP2005235287A (ja) 2004-02-19 2005-09-02 Nec Electronics Corp 不揮発性半導体記憶装置のプログラミング方法、プログラミング装置、及び、不揮発性半導体記憶装置
US7023733B2 (en) * 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
US7020026B2 (en) * 2004-05-05 2006-03-28 Sandisk Corporation Bitline governed approach for program control of non-volatile memory
EP1751771B1 (en) * 2004-05-05 2011-07-13 SanDisk Corporation Bitline governed approach for program control of non-volatile memory
US7092290B2 (en) * 2004-11-16 2006-08-15 Sandisk Corporation High speed programming system with reduced over programming
US7173859B2 (en) * 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
US7339834B2 (en) * 2005-06-03 2008-03-04 Sandisk Corporation Starting program voltage shift with cycling of non-volatile memory
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
US7286406B2 (en) * 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
US7206235B1 (en) 2005-10-14 2007-04-17 Sandisk Corporation Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling
WO2007126665A1 (en) 2006-04-12 2007-11-08 Sandisk Corporation Reducing the impact of program disturb during read
US7486561B2 (en) * 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7489549B2 (en) * 2006-06-22 2009-02-10 Sandisk Corporation System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US20070297247A1 (en) * 2006-06-26 2007-12-27 Gerrit Jan Hemink Method for programming non-volatile memory using variable amplitude programming pulses
US7400535B2 (en) * 2006-07-20 2008-07-15 Sandisk Corporation System that compensates for coupling during programming
US7506113B2 (en) * 2006-07-20 2009-03-17 Sandisk Corporation Method for configuring compensation
US7495953B2 (en) * 2006-07-20 2009-02-24 Sandisk Corporation System for configuring compensation
US7443729B2 (en) * 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
ATE472803T1 (de) * 2006-07-20 2010-07-15 Sandisk Corp Floating-gate-speicher mit kopplungskompensation während der programmierung
US7885119B2 (en) * 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7522454B2 (en) * 2006-07-20 2009-04-21 Sandisk Corporation Compensating for coupling based on sensing a neighbor using coupling
US7450426B2 (en) * 2006-10-10 2008-11-11 Sandisk Corporation Systems utilizing variable program voltage increment values in non-volatile memory program operations
US7474561B2 (en) * 2006-10-10 2009-01-06 Sandisk Corporation Variable program voltage increment values in non-volatile memory program operations
US7570520B2 (en) * 2006-12-27 2009-08-04 Sandisk Corporation Non-volatile storage system with initial programming voltage based on trial
US7551482B2 (en) * 2006-12-27 2009-06-23 Sandisk Corporation Method for programming with initial programming voltage based on trial
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
CN101354919B (zh) * 2007-07-27 2010-10-13 旺宏电子股份有限公司 多阶单元存储器的编程方法
JP2009301679A (ja) * 2008-06-17 2009-12-24 Vantel Corp 不揮発性半導体記憶装置とその書き込み方法
US8059447B2 (en) 2008-06-27 2011-11-15 Sandisk 3D Llc Capacitive discharge method for writing to non-volatile memory
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
JP2010079977A (ja) * 2008-09-25 2010-04-08 Toppan Printing Co Ltd 定電流型電源回路を有する不揮発性半導体メモリ装置
US8027209B2 (en) * 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US8279650B2 (en) * 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
US8861270B2 (en) * 2013-03-11 2014-10-14 Microsoft Corporation Approximate multi-level cell memory operations
JP6783666B2 (ja) * 2017-01-05 2020-11-11 キオクシア株式会社 半導体記憶装置及びメモリシステム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220531A (en) 1991-01-02 1993-06-15 Information Storage Devices, Inc. Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5623436A (en) * 1993-06-17 1997-04-22 Information Storage Devices Method and apparatus for adjustment and control of an iterative method of recording analog signals with on-chip trimming techniques
US5926409A (en) * 1997-09-05 1999-07-20 Information Storage Devices, Inc. Method and apparatus for an adaptive ramp amplitude controller in nonvolatile memory application
US5903487A (en) * 1997-11-25 1999-05-11 Windbond Electronics Corporation Memory device and method of operation
US6040993A (en) * 1998-02-23 2000-03-21 Macronix International Co., Ltd. Method for programming an analog/multi-level flash EEPROM

Also Published As

Publication number Publication date
JP2001357693A (ja) 2001-12-26
US6301161B1 (en) 2001-10-09
EP1154439A1 (en) 2001-11-14
CA2344791A1 (en) 2001-10-25

Similar Documents

Publication Publication Date Title
KR20010098827A (ko) 코어스-및-파인 시퀀스를 사용하는 플래시 메모리아날로그 기억장치 프로그래밍 방법 및 장치
US5973956A (en) Non-volatile electrically alterable semiconductor memory for analog and digital storage
US6040993A (en) Method for programming an analog/multi-level flash EEPROM
KR100264223B1 (ko) 플로팅게이트 낸드구조를 이용한 아날로그 기억방법 및 장치
US5563823A (en) Fast FLASH EPROM programming and pre-programming circuit design
KR100303549B1 (ko) 비휘발성메모리셀당복수의디지털비트를저장및검색하기위한집적회로
US5424978A (en) Non-volatile semiconductor memory cell capable of storing more than two different data and method of using the same
US6714455B2 (en) Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US4937787A (en) Programmable read only memory with means for discharging bit line before program verifying operation
US20030026132A1 (en) Programming methods for multi-level flash eeproms
KR20080088493A (ko) 자기-적응 및 자기-조정 다중 레벨 비휘발성 메모리
US6188613B1 (en) Device and method in a semiconductor memory for erasing/programming memory cells using erase/program speeds stored for each cell
EP0847583A1 (en) Electrically programmable memory, method of programming and method of reading
CN111133518B (zh) 闪速存储器件中的感测电路和感测操作方法
US5388070A (en) Storage arrangement and method for operating the arrangement
KR100318325B1 (ko) 플래쉬 메모리 셀의 소거 방법
EP2273507A2 (en) Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus for demarcating memory states of the cell
JPH10269793A (ja) 不揮発性メモリとその管理方法
US11557338B2 (en) Non-volatile memory with multi-level cell array and associated program control method
US7233521B1 (en) Apparatus and method for storing analog information in EEPROM memory
EP1406269B1 (en) Fast FLASH EPROM programming and pre-programming circuit design
EP0818788B1 (en) Fast FLASH EPROM programming and pre-programming circuit design
WO1994028554A1 (en) Fast flash eprom programming and pre-programming circuit design
EP1120792A1 (en) Fast FLASH EPROM programming and pre-programming circuit design

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid