JP2013020620A - メモリコントローラ及びその動作方法、並びにメモリコントローラを含むメモリシステム、3次元メモリシステム、メモリカード、ソリッドステートドライブ、及び携帯用通信装置 - Google Patents
メモリコントローラ及びその動作方法、並びにメモリコントローラを含むメモリシステム、3次元メモリシステム、メモリカード、ソリッドステートドライブ、及び携帯用通信装置 Download PDFInfo
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Abstract
【解決手段】本発明のメモリコントローラの動作方法は、複数のシードグループのうちから現在プログラムされるページに対するシードグループに含まれるシードを用いて擬似乱数を生成する段階と、擬似乱数を用いてページにプログラムされるデータをランダマイズし、ランダマイズされたデータを出力する段階と、を有する。
【選択図】図1
Description
前記メモリコントローラの動作方法は、前記エントリーポインターによって指定されたエントリーが選択された後、前記エントリーポインターを変更する段階を更に有し、前記メモリコントローラがリセットされると、変更されたエントリーポインターは、デフォルト(default)値にリセットされる。
他の態様において、前記擬似乱数を生成する段階は、前記ページに相応するワードラインアドレスの少なくとも一部のビットを用いて、前記複数のシードグループのうちから現在プログラムされるページに対する前記シードグループを選択する段階と、前記選択されたシードグループに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択し、該選択されたシードを用いて前記擬似乱数を生成する段階と、を含む。
前記複数のシードグループのそれぞれが複数のページのそれぞれに対応する場合、前記複数のページの数は、1本のワードラインに接続された複数のマルチレベルセルのそれぞれに保存されるビットの数と同一である。
一態様において、前記マイクロプロセッサは、前記ページのページアドレスの少なくとも一部のビット又は前記ページに相応するワードラインアドレスの少なくとも一部のビットを用いて、前記複数のシードグループのうちから現在プログラムされるページに対する前記シードグループを選択する。
前記複数のシードグループのそれぞれは、異なるシードテーブルに保存される。
他の態様において、前記複数のシードグループが同じシードテーブルに保存され、前記複数のシードグループのそれぞれが複数のエントリーを含む複数のゾーンのそれぞれに対応する場合、前記マイクロプロセッサは、前記複数のゾーンのうちから前記シードグループに相応するゾーンを前記ページのページアドレスの少なくとも一部のビット又は前記ページに相応するワードラインアドレスの少なくとも一部のビットによって選択し、該選択されたゾーンに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択する。
前記マイクロプロセッサは、前記選択されたシードグループに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択する。
他の態様において、前記複数のシードグループが同じシードテーブルに保存され、前記複数のシードグループのそれぞれが複数のエントリーを含む複数のゾーンのそれぞれに対応する場合、前記マイクロプロセッサは、前記複数のゾーンのうちから前記シードグループに相応するゾーンを前記ページのページアドレスの少なくとも一部のビット又は前記ページに相応するワードラインアドレスの少なくとも一部のビットによって選択し、該選択されたゾーンに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択する。
前記メモリシステムは、前記不揮発性メモリ装置と前記メモリコントローラとを含むマルチチップパッケージ(Multi−Chip Package)である。
11、13 マルチチップパッケージ
11−1、13−1 回路基板
11−2、11−4、13−2、13−3 ボンディングワイヤ
11−3、13−4 ソルダボール
20 メモリコントローラ
22、340 マイクロプロセッサ
24 バッファ
26 ROM
28、501 バス
29、350、540 ホストインターフェース
30 メモリインターフェース
30A、30B データ変換装置
32 擬似乱数生成器
34 モジュロ演算器
34−1 第1モジュロ演算器
34−2 第2モジュロ演算器
36、530 ECC(エラー訂正コード)ブロック
40 不揮発性メモリ装置
42−1〜N 第1〜第Nページ
43 コントロールロジック
44 電圧発生器
45 ローデコーダ
46 ページバッファブロック
47 カラムデコーダ
48 Y−ゲーティング回路
49 入出力ブロック
100、200、400、500、600、600−1〜n 電子装置
110、210、410 プロセッサ
120、230、430 ディスプレイ
130 無線送受信器
134、220 入出力装置
140 メモリセルアレイ
300 メモリカード
320 カードインターフェース
330、640 ホスト
420 イメージセンサー
510 CPU
550 メモリ装置
620 バッファマネージャー
630 揮発性メモリ装置(DRAM)
700 データ処理装置
710 RAIDコントローラ
Claims (22)
- 複数のシードグループのうちから現在プログラムされるページに対するシードグループに含まれるシード(seed)を用いて擬似乱数を生成する段階と、
前記擬似乱数を用いて前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを出力する段階と、を有することを特徴とするメモリコントローラの動作方法。 - 前記擬似乱数を生成する段階は、
前記ページのページアドレスの少なくとも一部のビットを用いて、前記複数のシードグループのうちから現在プログラムされるページに対する前記シードグループを選択する段階と、
前記選択されたシードグループに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択し、該選択されたシードを用いて前記擬似乱数を生成する段階と、を含むことを特徴とする請求項1に記載のメモリコントローラの動作方法。 - 前記エントリーポインターによって指定されたエントリーが選択された後、前記エントリーポインターを変更する段階を更に有し、
前記メモリコントローラがリセットされると、変更されたエントリーポインターは、デフォルト値にリセットされることを特徴とする請求項2に記載のメモリコントローラの動作方法。 - 前記擬似乱数を生成する段階は、
前記ページに相応するワードラインアドレスの少なくとも一部のビットを用いて、前記複数のシードグループのうちから現在プログラムされるページに対する前記シードグループを選択する段階と、
前記選択されたシードグループに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択し、該選択されたシードを用いて前記擬似乱数を生成する段階と、を含むことを特徴とする請求項1に記載のメモリコントローラの動作方法。 - 前記複数のシードグループのそれぞれが複数のページのそれぞれに対応する場合、
前記複数のページの数は、1本のワードラインに接続された複数のマルチレベルセルのそれぞれに保存されるビットの数と同一であることを特徴とする請求項1に記載のメモリコントローラの動作方法。 - それぞれが異なるシードテーブルに保存された複数のシードグループのうちから現在プログラムされるページに対するシードグループに含まれるシードを用いて擬似乱数を生成する段階と、
前記擬似乱数を用いて、前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを出力する段階と、を有することを特徴とするメモリコントローラの動作方法。 - 複数のシードグループのうちから現在プログラムされるページに割り当てられたシードグループに含まれるシードを用いて擬似乱数を生成する段階と、
前記擬似乱数を用いて前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを出力する段階と、を有し、
前記複数のシードグループが同じシードテーブルに保存され、前記複数のシードグループのそれぞれが複数のエントリーを含む複数のゾーンのそれぞれに対応する場合、
前記複数のゾーンのうちから前記シードグループに相応するゾーンは、前記ページのページアドレスの少なくとも一部のビット又は前記ページに相応するワードラインアドレスの少なくとも一部のビットによって選択され、
前記シードは、前記選択されたゾーンに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーであることを特徴とするメモリコントローラの動作方法。 - 複数のシードグループのうちから現在プログラムされるページに対するシードグループに含まれるシードを選択するマイクロプロセッサと、
前記選択されたシードを用いて擬似乱数を生成し、該生成された擬似乱数によって前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを出力するランダマイザーと、を備え、
前記マイクロプロセッサは、
前記選択されたシードグループに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択した後、前記エントリーポインターを変更し、
前記メモリコントローラがリセットされると、変更されたエントリーポインターは、デフォルト値にリセットされることを特徴とするメモリコントローラ。 - 前記複数のシードグループを保存するROMを更に備えることを特徴とする請求項8に記載のメモリコントローラ。
- 前記マイクロプロセッサは、前記ページのページアドレスの少なくとも一部のビット又は前記ページに相応するワードラインアドレスの少なくとも一部のビットを用いて、前記複数のシードグループのうちから現在プログラムされるページに対する前記シードグループを選択することを特徴とする請求項8に記載のメモリコントローラ。
- 前記複数のシードグループのそれぞれは、異なるシードテーブルに保存されることを特徴とする請求項8に記載のメモリコントローラ。
- 前記複数のシードグループが同じシードテーブルに保存され、前記複数のシードグループのそれぞれが複数のエントリーを含む複数のゾーンのそれぞれに対応する場合、
前記マイクロプロセッサは、
前記複数のゾーンのうちから前記シードグループに相応するゾーンを前記ページのページアドレスの少なくとも一部のビット又は前記ページに相応するワードラインアドレスの少なくとも一部のビットによって選択し、該選択されたゾーンに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択することを特徴とする請求項8に記載のメモリコントローラ。 - 複数のページを有するメモリセルアレイを含む不揮発性メモリ装置と、
前記不揮発性メモリ装置の動作を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
複数のシードグループのうちから現在プログラムされるページに対するシードグループに含まれるシードを選択するマイクロプロセッサと、
前記選択されたシードを用いて擬似乱数を生成し、該生成された擬似乱数によって前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを前記不揮発性メモリ装置に出力するランダマイザーと、を含むことを特徴とするメモリシステム。 - 前記複数のシードグループのそれぞれが互いに異なるシードテーブルに保存される場合、
前記マイクロプロセッサは、
前記複数のシードグループのうちから現在プログラムされるページに対する前記シードグループを前記ページのページアドレスの少なくとも一部のビット又は前記ページに相応するワードラインアドレスの少なくとも一部のビットによって選択することを特徴とする請求項13に記載のメモリシステム。 - 前記マイクロプロセッサは、前記選択されたシードグループに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択することを特徴とする請求項14に記載のメモリシステム。
- 前記複数のシードグループが同じシードテーブルに保存され、前記複数のシードグループのそれぞれが複数のエントリーを含む複数のゾーンのそれぞれに対応する場合、
前記マイクロプロセッサは、
前記複数のゾーンのうちから前記シードグループに相応するゾーンを前記ページのページアドレスの少なくとも一部のビット又は前記ページに相応するワードラインアドレスの少なくとも一部のビットによって選択し、該選択されたゾーンに含まれる複数のエントリーのうちからエントリーポインターによって指定されたエントリーを前記シードとして選択することを特徴とする請求項13に記載のメモリシステム。 - 前記メモリシステムは、前記不揮発性メモリ装置と前記メモリコントローラとを含むマルチチップパッケージであることを特徴とする請求項13に記載のメモリシステム。
- 複数のページを有するメモリセルアレイを含むフラッシュメモリ装置と、
ホストと通信するためのカードインターフェースと、
前記フラッシュメモリ装置と前記カードインターフェースとの間の通信を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
複数のシードグループのうちから現在プログラムされるページに対するシードグループに含まれるシードを選択するマイクロプロセッサと、
前記選択されたシードを用いて擬似乱数を生成し、該生成された擬似乱数によって前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを前記フラッシュメモリ装置に出力するランダマイザーと、を含むことを特徴とするメモリカード。 - 前記メモリカードは、MMC、SDカード、又はUSBフラッシュドライブであることを特徴とする請求項18に記載のメモリカード。
- 複数のページを有するメモリセルアレイを含むフラッシュメモリ装置と、
前記フラッシュメモリ装置の動作を制御するメモリコントローラと、
前記メモリコントローラの制御によって前記フラッシュメモリ装置から出力されたデータをディスプレイするディスプレイと、を備え、
前記メモリコントローラは、
複数のシードグループのうちから現在プログラムされるページに対するシードグループに含まれるシードを選択するマイクロプロセッサと、
前記選択されたシードを用いて擬似乱数を生成し、該生成された擬似乱数によって前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを前記フラッシュメモリ装置に出力するランダマイザーと、を含むことを特徴とする携帯用通信装置。 - それぞれが複数のページを有する複数のレイヤを含む3次元不揮発性メモリ装置と、
前記3次元不揮発性メモリ装置の動作を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
複数のシードグループのうちから現在プログラムされるページに割り当てられたシードグループに含まれるシードを選択するマイクロプロセッサと、
前記選択されたシードを用いて擬似乱数を生成し、該生成された擬似乱数によって前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを出力するランダマイザーと、を含むことを特徴とする3次元メモリシステム。 - それぞれが複数のページを含む複数のソリッドステートメモリ装置と、
前記複数のソリッドステートメモリ装置のそれぞれの動作を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
複数のシードグループのうちから現在プログラムされるページに対するシードグループに含まれるシードを選択するマイクロプロセッサと、
前記選択されたシードを用いて擬似乱数を生成し、該生成された擬似乱数によって前記ページにプログラムされるデータをランダマイズし、該ランダマイズされたデータを現在プログラムされる前記ページに出力するランダマイザーと、を含むことを特徴とするソリッドステートドライブ。
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