KR20230037242A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

Abstract

반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들 각각에 N 비트의 데이터가 저장되도록, 상기 선택된 메모리 셀들을 프로그램한다. 상기 반도체 메모리 장치의 동작 방법은, 중간 검증 전압을 이용하여, 제1 내지 제(2^N-1) 타겟 프로그램 상태들 중 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 중간 프로그램 상태로 상승시키는 포기 프로그래밍 단계 및 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들을 타겟 프로그램 상태로 프로그램하는 파인 프로그래밍(fine programming)하는 단계를 포함한다. 상기 파인 프로그래밍 단계에서는, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시킨 후에, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시킨다. 여기에서, 상기 N은 2 이상의 자연수이다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 반도체 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.

본 발명의 실시 예는 데이터 신뢰성을 높일 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들 각각에 N 비트의 데이터가 저장되도록, 상기 선택된 메모리 셀들을 프로그램한다. 상기 반도체 메모리 장치의 동작 방법은, 중간 검증 전압을 이용하여, 제1 내지 제(2^N-1) 타겟 프로그램 상태들 중 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 중간 프로그램 상태로 상승시키는 포기 프로그래밍(foggy programming) 단계 및 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들을 타겟 프로그램 상태로 프로그램하는 파인 프로그래밍(fine programming) 단계를 포함한다. 상기 파인 프로그래밍 단계에서는, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시킨 후에, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시킨다. 여기에서, 상기 N은 2 이상의 자연수이다.

일 실시 예에서, 상기 중간 검증 전압은 상기 제(2^N-1) 검증 전압보다 작을 수 있다.

일 실시 예에서, 상기 포기 프로그래밍 단계는 상기 중간 프로그램 상태로 프로그램된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 중간 프로그램 상태로 프로그램될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계 및 상기 중간 검증 전압을 이용하여, 상기 중간 프로그램 상태로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 파인 프로그래밍 단계는, 상기 제(2^N-1) 내지 제(2^N-1) 검증 전압을 이용하여, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 단계 및 상기 제1 내지 제(2^N-1-1) 검증 전압을 이용하여, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 단계를 포함할 수 있다.

일 실시 예에서, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 단계는, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계 및 상기 제(2^N-1) 내지 제(2^N-1) 검증 전압을 이용하여, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 단계는, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계 및 상기 제1 내지 제(2^N-1-1) 검증 전압을 이용하여, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 파인 프로그래밍 단계는, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압보다 작은 제2 프로그램 전압을 인가하는 단계 및 상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 파인 프로그래밍 단계는, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계, 선택된 메모리 셀들 중 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 선택된 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압보다 작은 제2 프로그램 전압을 인가하는 단계 및 상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 N은 3일 수 있다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들 각각에 N 비트의 데이터가 저장되도록, 상기 선택된 메모리 셀들을 프로그램한다. 상기 반도체 메모리 장치의 동작 방법은, 중간 검증 전압을 이용하여, 제1 내지 제(2^N-1) 타겟 프로그램 상태들 중 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 중간 프로그램 상태로 상승시키는 포기 프로그래밍(foggy programming) 단계 및 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들을 타겟 프로그램 상태로 프로그램하는 파인 프로그래밍(fine programming) 단계를 포함한다. 상기 파인 프로그래밍 단계에서는, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시킨 후에, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시킨다. 여기에서, 상기 N은 2 이상의 자연수이다.

일 실시 예에서, 상기 파인 프로그래밍 단계는, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압보다 큰 제2 프로그램 전압을 인가하는 단계 및 상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 파인 프로그래밍 단계는, 선택된 메모리 셀들 중 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 선택된 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압을 인가하는 단계, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압보다 큰 제2 프로그램 전압을 인가하는 단계 및 상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 N은 3일 수 있다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들 각각에 N 비트의 데이터가 저장되도록, 상기 선택된 메모리 셀들을 프로그램한다. 상기 반도체 메모리 장치의 동작 방법은, 중간 검증 전압을 이용하여, 제1 내지 제(2^N-1) 타겟 프로그램 상태들 중 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 제1 중간 프로그램 상태로 상승시키는 제1 포기 프로그래밍 단계, 상기 중간 검증 전압보다 큰 제(2^N-1) 검증 전압을 이용하여, 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상기 제1 중간 프로그램 상태에서 제2 중간 프로그램 상태로 상승시키는 제2 포기 프로그래밍 단계; 및 상기 선택된 메모리 셀들을 타겟 프로그램 상태로 프로그램하는 파인 프로그래밍(fine programming) 단계를 포함한다. 여기에서, 상기 N은 2 이상의 자연수이다.

일 실시 예에서, 상기 제1 포기 프로그래밍 단계는, 상기 중간 프로그램 상태로 프로그램된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 중간 프로그램 상태로 프로그램될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계 및 상기 중간 검증 전압을 이용하여, 상기 중간 프로그램 상태로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 제2 포기 프로그래밍 단계는, 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계 및 상기 제(2^N-1) 내지 제(2^N-1) 검증 전압을 이용하여, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 제2 포기 프로그래밍 단계는, 검증 동작을 수행하는 단계 이후에, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들의 문턱 전압이 모두 상기 제(2^N-1) 검증 전압보다 큰지 여부를 판단하는 단계를 더 포함할 수 있다.

일 실시 예에서, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들의 문턱 전압이 모두 상기 제(2^N-1) 검증 전압보다 크다는 결정에 응답하여, 상기 제2 포기 프로그래밍 단계가 종료될 수 있다.

일 실시 예에서, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들의 문턱 전압 중 일부가 상기 제(2^N-1) 검증 전압보다 작다는 결정에 응답하여, 상기 제2 포기 프로그래밍 단계에서는, 상기 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계 및 상기 제(2^N-1) 내지 제(2^N-1) 검증 전압을 이용하여, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계가 재수행될 수 있다.

일 실시 예에서, 상기 파인 프로그래밍 단계는, 상기 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계, 상기 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계, 상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계 및 상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함할 수 있다.

일 실시 예에서, 상기 중간 검증 전압은 상기 제(2^N-1) 검증 전압보다 작을 수 있다.

본 기술은 본 발명의 실시 예는 데이터 신뢰성을 높일 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 8은 도 7의 단계(S100)의 예시적인 실시 예를 나타내는 순서도이다.
도 9는 도 7의 단계(S200)의 예시적인 실시 예를 나타내는 순서도이다.
도 10은 도 7 내지 도 9에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 11은 도 7 내지 도 9에 도시된 방법에 따라 프로그램 동작을 수행하는 과정에서 서든 파워 오프(sudden power off; SPO)가 발생하는 경우, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13은 도 12의 단계(S210)의 예시적인 실시 예를 나타내는 순서도이다.
도 14는 도 12의 단계(S230)의 예시적인 실시 예를 나타내는 순서도이다.
도 15는 도 12 내지 도 14에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 16은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 17은 도 16의 단계(S220)의 예시적인 실시 예를 나타내는 순서도이다.
도 18는 도 16의 단계(S240)의 예시적인 실시 예를 나타내는 순서도이다.
도 19는 도 16 내지 도 18에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 20은 도 7의 단계(S200)의 다른 예시적인 실시 예를 나타내는 순서도이다.
도 21은 도 7, 도 8 및 도 21에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 22는 도 7의 단계(S200)의 또다른 예시적인 실시 예를 나타내는 순서도이다.
도 23은 도 7, 도 8 및 도 22에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 24는 도 7의 단계(S200)의 또다른 예시적인 실시 예를 나타내는 순서도이다.
도 25는 도 7의 단계(S200)의 또다른 예시적인 실시 예를 나타내는 순서도이다.
도 26은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 27은 도 26의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 28은 도 27을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.

도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.

도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.

메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.

어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.

어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.

어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.

반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.

어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 쓰기 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.

읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.

제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.

전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.

어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.

도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.

도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.

도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.

도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터는 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.

도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.

적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.

도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.

도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.

동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.

다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.

도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 논의의 편의를 위하여, 도 7 내지 도 23에서는 트리플-레벨 셀(TLC)의 프로그램 동작을 중심으로 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하였다. 그러나 이는 예시적인 것으로서, 멀티-레벨 셀(MLC) 또는 쿼드-레벨 셀(QLC)에도 본 발명에 따른 반도체 메모리 장치의 동작 방법이 적용될 수 있다. 이를 일반화하면, 본 발명은 메모리 셀 당 각각 N 비트의 데이터를 저장하는 반도체 메모리 장치에도 적용될 수 있다.

본 발명의 실시 예에 의하면, 3차원의 메모리 셀 어레이 구조에서 프로그램 동작에 따른 인접 셀로의 간섭 현상을 개선하기 위해 포기-파인 프로그램 방식(foggy-fine program scheme)이 사용될 수 있다. 포기-파인 프로그램 방식(foggy-fine program scheme)은 선택된 메모리 셀들을 먼저 중간 프로그램 상태(P_IS)로 프로그램하는 포기 프로그래밍 단계와, 이후 선택된 메모리 셀들을 타겟 프로그램 상태들(PV1~PV7)로 프로그램하는 파인 프로그래밍 단계를 포함하는 프로그램 방식을 의미할 수 있다.

도 7을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 중간 검증 전압(VRF_IS)을 이용하여, 선택된 메모리 셀들을 포기 프로그래밍(foggy programming)하는 단계(S100) 및 제1 내지 제7 검증 전압을 이용하여, 선택된 메모리 셀들을 파인 프로그래밍(fine programming)하는 단계(S200)를 포함한다. 본 명세서에서, “선택된 메모리 셀들”은 프로그램 대상이 되는 물리 페이지에 속하는 메모리 셀들을 의미한다. 선택된 메모리 셀들은 선택된 워드 라인에 연결될 수 있다.

단계(S100)에서, 선택된 메모리 셀들의 문턱 전압 분포는 소거 상태(E₀)로부터 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)로 변화할 수 있다. 포기 프로그래밍(foggy programming)은 메모리 셀들의 문턱 전압 분포를 소거 상태(E) 및 타겟 프로그램 상태들(PV1~PV7)로 변화시키기 이전에, 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)로 임시적으로 변화시키는 프로그래밍 동작을 의미할 수 있다. 중간 검증 전압(VRF_IS)은 소거 상태(E₀)에 대응하는 메모리 셀들의 적어도 일부의 문턱 전압 분포를 중간 프로그램 상태(P_IS)로 변화시키는 데 사용되는 검증 전압일 수 있다. 단계(S100)에 대해서는 도 8 및 도 10을 참조하여 보다 자세히 설명하기로 한다.

단계(S200)에서, 선택된 메모리 셀들의 문턱 전압 분포는 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)로부터 소거 상태(E) 및 타겟 프로그램 상태들(PV1~PV7)로 변화할 수 있다. 선택된 메모리 셀들이 TLC이므로, 프로그램 동작이 종료된 후 메모리 셀들의 문턱 전압 분포는 8개의 상태들, 즉 소거 상태(E) 및 타겟 프로그램 상태들(PV1~PV7) 중 어느 하나에 속하게 된다. 메모리 셀이 N 비트를 저장하는 경우, 프로그램 동작이 종료된 후 메모리 셀들의 문턱 전압 분포는 2^N개의 상태들, 즉 소거 상태(E) 및 타겟 프로그램 상태들(PV1~PV(2^N-1)) 중 어느 하나에 속하게 된다.

일 예로서, 단계(S200)에서, 소거 상태(E_IS)에 속하는 메모리 셀들의 문턱 전압 분포가 소거 상태(E) 및 제1 내지 제3 타겟 프로그램 상태들(PV1~PV3)로 변화할 수 있다. 메모리 셀이 N 비트를 저장하는 경우, 소거 상태(E_IS)에 속하는 메모리 셀들의 문턱 전압 분포가 소거 상태(E) 및 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들(PV1~PV(2^N-1-1))로 변화할 수 있다.

또한, 단계(S200)에서, 중간 프로그램 상태(P_IS)에 속하는 메모리 셀들의 문턱 전압 분포가 제4 내지 제7 타겟 프로그램 상태들(PV4~PV7)로 변화할 수 있다. 메모리 셀이 N 비트를 저장하는 경우, 중간 프로그램 상태(P_IS)에 속하는 메모리 셀들의 문턱 전압 분포가 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들(PV(2^N-1)~PV(2^N-1))로 변화할 수 있다.

제1 내지 제7 검증 전압들은, 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)에 대응하는 메모리 셀들의 문턱 전압 분포를 소거 상태(E) 및 타겟 프로그램 상태들(PV1~PV7)로 변화시키는 데 사용되는 검증 전압들일 수 있다. 메모리 셀이 N 비트를 저장하는 경우, 제1 내지 제(2^N-1) 검증 전압들이 사용될 수 있다. 단계(S200)에 대해서는 도 9 및 도 10을 참조하여 보다 자세히 설명하기로 한다.

도 8은 도 7의 단계(S100)의 예시적인 실시 예를 나타내는 순서도이다. 한편, 도 9는 도 7의 단계(S200)의 예시적인 실시 예를 나타내는 순서도이다. 또한, 도 10은 도 7 내지 도 9에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.

이하에서는 도 8 및 도 10을 함께 참조하여, 도 7의 단계(S100)에 대해 설명하기로 한다.

도 8을 참조하면, 단계(S100)은 중간 프로그램 상태(P_IS)로 프로그램된 메모리 셀들 및 소거 상태(E_IS)를 유지하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S310), 중간 프로그램 상태(P_IS)로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S330), 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계(S350), 중간 검증 전압(VRF_IS)을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S370) 및 선택된 메모리 셀들이 중간 프로그램 상태(P_IS)로 프로그램 완료 되었는지 여부를 판단하는 단계(S390)를 포함한다.

일 실시 예에서, 선택된 메모리 셀들 중 소거 상태(E_IS)를 유지하는 메모리 셀들은 Least Significant Bit(LSB)가 1인 메모리 셀들일 수 있다. 한편, 선택된 메모리 셀들 중 중간 프로그램 상태(P_IS)로 프로그램 되어야 하는 메모리 셀들은 Least Significant Bit(LSB)가 0인 메모리 셀들일 수 있다. 도 10에 도시된 바와 같이, 소거 상태(E_IS)를 유지하는 메모리 셀들의 LSB는 1이고, 중간 프로그램 상태(P_IS)로 프로그램 되어야 하는 메모리 셀들의 LSB는 0이다. 즉, 단계(S100)에 따른 포기 프로그래밍(foggy programming) 동작은 싱글-레벨 셀(SLC) 프로그램 동작과 실질적으로 동일할 수 있다.

도 8에 도시된 바와 같이, 선택된 메모리 셀들이 중간 프로그램 상태로 프로그램 완료될 때까지 단계들(S310, S330, S350, S370)이 반복 수행될 수 있다. 즉, 선택된 메모리 셀들의 포기 프로그래밍(foggy programming) 동작은 복수의 프로그램 루프들을 포함할 수 있다. 이때, 각각의 프로그램 루프는 단계들(S310, S330, S350, S370)을 포함한다.

단계(S310)에서, 이전 프로그램 루프의 검증 동작(S370) 수행 결과, 중간 프로그램 상태(P_IS)로 프로그램될 메모리 셀들 중 프로그램 완료된 메모리 셀들 및 소거 상태(E_IS)를 유지하여야 하는 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다. 중간 프로그램 상태(P_IS)로 프로그램될 메모리 셀들 중 프로그램 완료된 메모리 셀들, 그리고 소거 상태(E_IS)를 유지하는 메모리 셀들은 더 이상 문턱 전압이 상승하지 않아야 한다. 이를 위해, 중간 프로그램 상태(P_IS)로 프로그램 완료된 메모리 셀들 및 소거 상태(E_IS)를 유지하여야 하는 메모리 셀들과 각각 연결된 비트 라인들에 프로그램 금지 전압을 인가하여, 선택된 워드 라인에 프로그램 전압(S350)이 인가되더라도 해당 메모리 셀들의 문턱 전압이 상승하지 않도록 한다.

단계(S330)에서, 이전 프로그램 루프의 검증 동작(S370) 수행 결과, 중간 프로그램 상태(P_IS)로 프로그램될 메모리 셀들 중 아직 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 허용 전압을 인가한다. 이를 통해, 선택된 워드 라인에 프로그램 전압(S350)이 인가되는 경우 해당 메모리 셀들의 문턱 전압이 상승하도록 한다.

도 8에서는 단계(S310)의 수행 이후에 단계(S330)가 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 단계들(S310, S330)은 프로그램 허용 셀과 프로그램 금지 셀의 비트 라인 전압 설정에 관한 것이다. 따라서, 단계(S330)가 먼저 수행되고 이후에 단계(S310)가 수행될 수도 있고, 단계들(S310, S330)이 동시에 수행될 수도 있다.

이후, 단계(S350)에서, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압이 인가된다. 이에 따라, 선택된 메모리 셀들 중 프로그램 허용 셀들의 문턱 전압은 상승하고, 프로그램 금지 셀들의 문턱 전압은 상승하지 않을 수 있다. 보다 구체적으로, 선택된 메모리 셀들은 중간 프로그램 상태(P_IS)로 프로그램 되어야 할 메모리 셀들과, 소거 상태(E_IS)를 유지하여야 할 메모리 셀들을 포함한다. 중간 프로그램 상태(P_IS)로 프로그램 되어야 할 메모리 셀들 중, 문턱 전압이 중간 검증 전압(VRF_IS)보다 큰 메모리 셀들은 프로그램 금지 셀이 되고, 문턱 전압이 중간 검증 전압(VRF_IS)보다 작은 메모리 셀들은 프로그램 허용 셀이 된다. 프로그램 동작의 초기에는 모든 메모리 셀들이 소거 상태(E₀)에 해당하는 문턱 전압을 가지므로, 중간 프로그램 상태(P_IS)로 프로그램 되어야 할 메모리 셀들은 모두 프로그램 허용 셀이 될 것이다. 프로그램 루프가 반복됨에 따라 프로그램 허용 셀들의 문턱 전압이 점차 상승하여, 일부 메모리 셀들의 문턱 전압이 중간 검증 전압(VRF_IS)보다 커지게 된다. 중간 검증 전압(VRF_IS)보다 큰 문턱 전압을 갖는 메모리 셀들은 프로그램 금지 셀이 된다. 프로그램 루프가 계속 반복되면, 중간 프로그램 상태(P_IS)로 프로그램 되어야 할 메모리 셀들의 문턱 전압이 모두 중간 검증 전압(VRF_IS)보다 커지게 된다. 이 경우, 중간 프로그램 상태(P_IS)로 프로그램 되어야 할 메모리 셀들이 모두 프로그램 금지 셀이 될 것이다.

한편, 소거 상태(E_IS)를 유지하여야 할 메모리 셀들은 프로그램 동작 초기에서부터 프로그램 금지 셀이 된다.

단계(S370)에서, 중간 검증 전압(VRF_IS)을 이용하여, 중간 프로그램 상태로 프로그램 될 메모리 셀들에 대한 검증 동작을 수행한다. 구체적으로, 단계(S370)에서 선택된 워드 라인에 중간 검증 전압(VRF_IS)을 인가하여, 중간 프로그램 상태로 프로그램 될 메모리 셀들의 문턱 전압이 중간 검증 전압(VRF_IS)보다 큰지 여부를 판단한다. 이전 검증 동작의 검증 결과 프로그램 허용 셀이었던 메모리 셀들 중, 현재 프로그램 루프에서 프로그램 전압을 인가(S350)한 결과 중간 검증 전압(VRF_IS)보다 높은 문턱 전압을 갖는 메모리 셀들은 프로그램 금지 셀로 변경된다.

단계(S390)에서는 중간 프로그램 상태로 프로그램 될 메모리 셀들이 중간 프로그램 상태로 프로그램 완료되었는지 여부를 판단한다. 구체적으로, 중간 프로그램 상태(P_IS)로 프로그램 되어야 할 메모리 셀들의 문턱 전압이 모두 중간 검증 전압(VRF_IS)보다 큰 경우(S390: 예), 단계(S100)가 종료된다. 한편, 중간 프로그램 상태(P_IS)로 프로그램 되어야 할 메모리 셀들 중 적어도 일부의 문턱 전압이 중간 검증 전압(VRF_IS)보다 작은 경우(S390: 아니오), 단계(S310)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 8의 단계들에 따라 포기 프로그래밍(foggy programming) 동작을 수행함에 따라, 도 10에 도시된 바와 같이 최초의 소거 상태(E₀)의 문턱 전압 분포가 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)로 변경될 수 있다. 소거 상태(E_IS)를 유지하는 메모리 셀과 중간 프로그램 상태(P_IS)로 프로그램되는 메모리 셀들은 각 메모리 셀의 LSB에 따라 구분할 수 있다. 즉, 포기 프로그래밍 동작은 각 메모리 셀들의 LSB에 기초한 SLC 프로그램 동작과 실질적으로 동일할 수 있다. 포기 프로그래밍 동작이 완료된 상태에서 메모리 셀들의 문턱 전압 분포가 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)로 구분되므로, 중간 리드 전압(R_IS)을 통해 메모리 셀들의 LSB를 판독할 수 있다.

이하에서는 도 9 및 도 10을 함께 참조하여, 도 7의 단계(S200)에 대해 설명하기로 한다.

도 9를 참조하면, 단계(S200)은 타겟 프로그램 상태(PV1~PV7)로 프로그램된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S315), 타겟 프로그램 상태(PV1~PV7)로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S335), 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계(S355), 제1 내지 제7 검증 전압(VRF1~VRF7)을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S375) 및 선택된 메모리 셀들이 타겟 프로그램 상태(PV1~PV7)로 프로그램 되었는지 여부를 판단하는 단계(S395)를 포함한다.

도 10에 도시된 바와 같이, 선택된 메모리 셀들이 타겟 프로그램 상태로 프로그램 완료될 때까지 단계들(S315, S335, S355, S375)이 반복 수행될 수 있다. 즉, 선택된 메모리 셀들의 파인 프로그래밍(fine programming) 동작은 복수의 프로그램 루프들을 포함할 수 있다. 이때, 각각의 프로그램 루프는 단계들(S315, S335, S355, S375)을 포함한다.

단계(S315)에서, 이전 프로그램 루프의 검증 동작(S375) 수행 결과, 타겟 프로그램 상태(PV1~PV7)로 프로그램될 메모리 셀들 중 프로그램 완료된 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다. 또한, 단계(S315)에서는 소거 상태(E)를 유지하여야 하는 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다.

단계(S335)에서, 이전 프로그램 루프의 검증 동작(S375) 수행 결과, 타겟 프로그램 상태(PV1~PV7)로 프로그램될 메모리 셀들 중 아직 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 허용 전압을 인가한다. 이를 통해, 선택된 워드 라인에 프로그램 전압(S355)이 인가되는 경우 해당 메모리 셀들의 문턱 전압이 상승하도록 한다.

도 9에서는 단계(S315)의 수행 이후에 단계(S335)가 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 단계들(S315, S335)은 프로그램 허용 셀과 프로그램 금지 셀의 비트 라인 전압 설정에 관한 것이다. 따라서, 단계(S335)가 먼저 수행되고 이후에 단계(S315)가 수행될 수도 있고, 단계들(S315, S335)이 동시에 수행될 수도 있다.

이후, 단계(S355)에서, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압이 인가된다. 이에 따라, 선택된 메모리 셀들 중 프로그램 허용 셀들의 문턱 전압은 상승하고, 프로그램 금지 셀들의 문턱 전압은 상승하지 않을 수 있다.

단계(S375)에서, 제1 내지 제7 검증 전압(VRF1~VRF7)을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행한다. 구체적으로, 단계(S375)에서 선택된 워드 라인에 제1 내지 제7 검증 전압(VRF1~VRF7)을 인가하여, 선택된 메모리 셀들의 문턱 전압이 각각 대응하는 제1 내지 제7 검증 전압(VRF1~VRF7)보다 큰지 여부를 판단한다.

예를 들어, 제3 타겟 프로그램 상태(PV3)로 프로그램되어야 할 메모리 셀의 문턱 전압이 제3 검증 전압(VRF3)보다 큰 경우, 해당 메모리 셀은 프로그램 금지 셀이 된다. 또 다른 예로서, 제5 타겟 프로그램 상태(PV5)로 프로그램되어야 할 메모리 셀의 문턱 전압이 제5 검증 전압(VRF5)보다 작은 경우, 해당 메모리 셀은 프로그램 허용 셀이 된다.

단계(S395)에서는 선택된 메모리 셀들이 각각 대응하는 타겟 프로그램 상태로 프로그램 완료 되었는지 여부를 판단한다. 모든 선택된 메모리 셀들의 문턱 전압이 대응하는 검증 전압보다 큰 경우(S395: 예), 단계(S200)가 종료된다. 한편, 선택된 메모리 셀들 중 적어도 일부의 문턱 전압이 대응하는 검증 전압보다 작은 경우(S395: 아니오), 단계(S315)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 9의 단계들에 따라 파인 프로그래밍(foggy programming) 동작을 수행함에 따라, 도 10에 도시된 바와 같이 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)의 문턱 전압 분포가 소거 상태(E) 및 제1 내지 제7 타겟 프로그램 상태(PV1~PV7)로 변경될 수 있다. 구체적으로, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압 분포가 소거 상태(E) 및 제1 내지 제3 타겟 프로그램 상태(PV1~PV3)로 변경되고, 중간 프로그램 상태(P_IS)의 문턱 전압 분포가 제4 내지 제7 타겟 프로그램 상태(PV4~PV7)로 변경될 수 있다.

소거 상태(E) 및 제1 내지 제7 타겟 프로그램 상태(PV1~PV7)에 각각 대응하는 메모리 셀들은 각 메모리 셀의 MSB, CSB, LSB에 따라 구분할 수 있다. 도 10의 예시에서, 소거 상태(E)에 대응하는 메모리 셀의 MSB는 0이고 CSB는 1이며, LSB는 1이다. 또한, 도 10의 예시에서, 제1 타겟 프로그램 상태(PV1)에 대응하는 메모리 셀의 MSB는 0이고 CSB는 0이며, LSB는 1이다.

파인 프로그래밍 동작이 완료된 이후에는 제4 리드 전압(R4)을 통해 선택된 메모리 셀들의 LSB를 판독할 수 있다. 도 10에 도시된 바와 같이, 제4 리드 전압(R4)을 기준으로 좌측에 있는 메모리 셀들의 LSB는 모두 1이고, 우측에 있는 메모리 셀들의 LSB는 모두 0이므로, 제4 리드 전압(R4)을 통해 메모리 셀들의 LSB 리드 동작을 수행할 수 있다. 도 10에 도시된 바와 같이, 포기 프로그래밍 동작이 완료된 상태에서 LSB 리드 동작을 위한 리드 전압은 중간 리드 전압(R_IS)이고, 파인 프로그래밍 동작이 완료된 상태에서 LSB 리드 동작을 위한 리드 전압은 중간 리드 전압(R_IS)보다 큰 제4 리드 전압(R4)이다.

도 11은 도 7 내지 도 9에 도시된 방법에 따라 프로그램 동작을 수행하는 과정에서 서든 파워 오프(sudden power off; SPO)가 발생하는 경우, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다. 논의의 편의를 위해, 최초의 소거 상태(E₀)에서 포기 프로그래밍 동작을 수행하는 과정의 도시는 생략하였다.

도 11을 참조하면, 포기 프로그래밍 동작의 수행이 완료된 이후 메모리 셀들의 문턱 전압 분포가 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)로 변화한 후에, 파인 프로그래밍 동작이 수행되는 동안 서든 파워 오프(sudden power off; SPO)가 발생한 상황이 도시되어 있다. 즉, 파인 프로그래밍 동작에 의해, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압 분포가 소거 상태(E) 및 제1 내지 제3 타겟 프로그램 상태(PV1~PV3)로 변경되는 과정에서 SPO가 발생하는 경우, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압 분포가 소거 상태(E')로 변화할 수 있다. 또한, 파인 프로그래밍 동작에 의해, 중간 프로그램 상태(P_IS)에 대응하는 메모리 셀들의 문턱 전압 분포가 제4 내지 제7 타겟 프로그램 상태(PV4~PV7)로 변경되는 과정에서 SPO가 발생하는 경우, 중간 프로그램 상태(P_IS)에 메모리 셀들의 문턱 전압 분포가 중간 프로그램 상태(P')로 변화할 수 있다.

도 11에 도시된 바에 의하면, SPO 이후 반도체 메모리 장치(100)가 프로그램 동작을 재개하기 위해 LSB 리드 동작을 수행하는 경우, 리드 실패가 발생할 수 있다. 즉, 중간 리드 전압(R_IS)을 이용하여 LSB 리드 동작을 수행하는 경우, 중간 프로그램 상태(P')에 대응하는 메모리 셀들의 비트는 0으로 제대로 판독할 수 있으나, 소거 상태(E')에 대응하는 메모리 셀들의 비트 중 일부는 0으로 잘못 판독하게 된다. 보다 구체적으로, 소거 상태(E')에 대응하는 메모리 셀들 중 중간 리드 전압(R_IS)보다 작은 문턱 전압을 갖는 메모리 셀들의 LSB는 1로서 제대로 판독되나, 소거 상태(E')에 대응하는 메모리 셀들 중 중간 리드 전압(R_IS)보다 큰 문턱 전압을 갖는 메모리 셀들의 LSB는 0으로 잘못 판독된다.

한편, 제4 리드 전압(R4)를 이용하여 LSB 리드 동작을 수행하는 경우, 소거 상태(E')에 대응하는 메모리 셀들의 비트는 1로 제대로 판독할 수 있으나, 중간 프로그램 상태(P')에 대응하는 메모리 셀들의 비트 중 일부는 1로 잘못 판독하게 된다. 보다 구체적으로, 중간 프로그램 상태(P')에 대응하는 메모리 셀들 중 제4 리드 전압(R4)보다 큰 문턱 전압을 갖는 메모리 셀들의 LSB는 0로서 제대로 판독되나, 중간 프로그램 상태(P')에 대응하는 메모리 셀들 중 제4 리드 전압(R4)보다 작은 문턱 전압을 갖는 메모리 셀들의 LSB는 1로 잘못 판독된다.

또한, 중간 리드 전압(R_IS)과 제4 리드 전압(R4) 사이에 존재하는 복수의 샘플링 리드 전압을 이용하여 LSB 리드 동작을 수행하고자 하는 경우에도, 소거 상태(E')에 대응하는 메모리 셀들의 문턱 전압 분포와 중간 프로그램 상태(P')에 대응하는 메모리 셀들의 문턱 전압 분포가 겹치는 구간이 존재할 수 있다. 즉, 도 11에서 빗금친 영역 “A”에 대응하는 메모리 셀들의 존재로 인해, 복수의 리드 전압을 이용하여 LSB 리드 동작을 수행하더라도, 리드 데이터에 대한 에러 정정이 실패할 가능성이 있다.

이상에서는 파인 프로그래밍 동작 중 SPO가 발생하는 경우의 문제를 예시적으로 설명하였으나, 파인 프로그래밍 동작 중 컨트롤러로부터의 프로그램 서스펜드 커맨드에 따라 프로그램 동작을 중단하는 경우에도 동일한 문제가 발생할 수 있다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하면, 포기-파인 프로그램 방식을 이용한 프로그램 동작에 있어서, 선택된 메모리 셀들을 대응하는 타겟 프로그램 상태에 따라 복수의 그룹으로 구분하고, 각 그룹에 속하는 메모리 셀들에 프로그램 전압을 인가하는 동작을 분리하여 수행한다. 이에 따라, 프로그램 동작 도중에 SPO 또는 프로그램 서스펜드 커맨드에 의해 프로그램 동작이 중단되는 경우에도 메모리 셀들로부터 LSB 데이터를 정상적으로 판독할 수 있다. 이에 따라, 반도체 메모리 장치의 데이터 신뢰성을 향상시킬 수 있다.

도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 다른 실시 예에 의하면, 3차원의 메모리 셀 어레이 구조에서 프로그램 동작에 따른 인접 셀로의 간섭 현상을 개선하기 위해 포기-파인 프로그램 방식(foggy-fine program scheme)이 사용될 수 있다.

도 12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 중간 검증 전압(VRF_IS)을 이용하여, 선택된 메모리 셀들을 포기 프로그래밍(foggy programming)하는 단계(S100), 제1 그룹의 검증 전압(VRF4~VRF7)을 이용하여, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들을 파인 프로그래밍(fine programming)하는 단계(S210) 및 제2 그룹의 검증 전압(VRF1~VRF3)을 이용하여, 하위 타겟 프로그램 상태(PV1~PV3)에 대응하는 메모리 셀들을 파인 프로그래밍하는 단계(S230)를 포함한다.

단계(S100)에서, 선택된 메모리 셀들의 문턱 전압 분포는 소거 상태(E₀)로부터 소거 상태(E_IS) 및 중간 프로그램 상태(P_IS)로 변화할 수 있다. 도 12의 단계(S100)은 도 7의 단계(S100)와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.

단계(S210)에서, 중간 프로그램 상태(P_IS)의 메모리 셀들의 문턱 전압 분포가 상위 타겟 프로그램 상태들(PV4~PV7)로 변화할 수 있다. 이를 위해, 제1 그룹의 검증 전압(VRF4~VRF7)이 이용된다. 제1 그룹의 검증 전압은 각각 상위 타겟 프로그램 상태들(PV4~PV7)에 대응하는 검증 전압이다. 단계(S210)을 통해, 전체 타겟 프로그램 상태들(PV1~PV7) 중 상위 타겟 프로그램 상태들(PV4~PV7)에 대응하는 메모리 셀들의 파인 프로그래밍 동작이 수행된다. 따라서, 단계(S210)는 제1 파인 프로그래밍 동작으로 지칭할 수 있다. 단계(S210)에 대해서는 도 13 및 도 15를 참조하여 보다 자세히 설명하기로 한다.

단계(S230)에서, 소거 상태(E_IS)의 메모리 셀들의 문턱 전압 분포가 소거 상태(E) 및 하위 타겟 프로그램 상태들(PV1~PV3)로 변화할 수 있다. 이를 위해, 제2 그룹의 검증 전압(VRF1~VRF3)이 이용된다. 제2 그룹의 검증 전압은 각각 하위 타겟 프로그램 상태들(PV1~PV3)에 대응하는 검증 전압이다. 단계(S230)을 통해, 전체 타겟 프로그램 상태들(PV1~PV7) 중 하위 타겟 프로그램 상태들(PV1~PV3)에 대응하는 메모리 셀들의 파인 프로그래밍 동작이 수행된다. 따라서, 단계(S230)는 제2 파인 프로그래밍 동작으로 지칭할 수 있다. 단계(S230)에 대해서는 도 14 및 도 15를 참조하여 보다 자세히 설명하기로 한다.

도 13은 도 12의 단계(S210)의 예시적인 실시 예를 나타내는 순서도이다. 한편, 도 14는 도 12의 단계(S230)의 예시적인 실시 예를 나타내는 순서도이다. 또한, 도 15는 도 12 내지 도 14에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.

이하에서는 도 13 및 도 15를 함께 참조하여, 도 12의 단계(S210)에 대해 설명하기로 한다.

도 13을 참조하면, 단계(S210)은 타겟 프로그램 상태(PV1~PV7)로 프로그램된 메모리 셀들 및 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S410), 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들 중, 대응하는 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S430), 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계(S450), 제4 내지 제7 검증 전압(VRF4~VRF7)을 이용하여, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들에 대한 검증 동작을 수행하는 단계(S470) 및 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들이 프로그램 완료되었는지 여부를 판단하는 단계(S490)를 포함한다.

도 15에 도시된 바와 같이, 제1 파인 프로그래밍 동작에서, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들이 프로그램 완료될 때까지 단계들(S410, S430, S450, S470)이 반복 수행될 수 있다. 즉, 선택된 메모리 셀들의 제1 파인 프로그래밍(1^st fine programming) 동작은 복수의 프로그램 루프들을 포함할 수 있다. 이때, 각각의 프로그램 루프는 단계들(S410, S430, S450, S470)을 포함한다.

단계(S410)에서, 이전 프로그램 루프의 검증 동작(S470) 수행 결과, 이미 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들 및 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다. 또한, 단계(S410)에서는 소거 상태(E)를 유지하여야 하는 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다. 제1 파인 프로그래밍 동작에서는 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들에 대한 프로그래밍 동작이 수행되지 않으며, 따라서 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들은 모두 프로그램 금지 셀이 된다. 결론적으로, 소거 상태(E) 및 하위 타겟 프로그램 상태(PV1~PV3)에 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가되고, 또한 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들 중 이전 프로그램 루프의 검증 단계에서 검증 패스된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가될 것이다.

단계(S430)에서, 이전 프로그램 루프의 검증 동작(S470) 수행 결과, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들 중 아직 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 허용 전압을 인가한다.

도 13에서는 단계(S410)의 수행 이후에 단계(S430)가 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 단계들(S410, S430)은 프로그램 허용 셀과 프로그램 금지 셀의 비트 라인 전압 설정에 관한 것이다. 따라서, 단계(S430)가 먼저 수행되고 이후에 단계(S410)가 수행될 수도 있고, 단계들(S410, S430)이 동시에 수행될 수도 있다.

이후, 단계(S450)에서, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압이 인가된다. 이에 따라, 선택된 메모리 셀들 중 프로그램 허용 셀들의 문턱 전압은 상승하고, 프로그램 금지 셀들의 문턱 전압은 상승하지 않을 수 있다.

단계(S470)에서, 제4 내지 제7 검증 전압(VRF4~VRF7)을 이용하여, 선택된 메모리 셀들 중 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들에 대한 검증 동작을 수행한다.

단계(S490)에서는 선택된 메모리 셀들 중 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들이 모두 프로그램 완료되었는지 여부를 판단한다. 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들의 문턱 전압이 모두 대응하는 검증 전압들(VRF4, VRF5, VRF6, VRF7)보다 큰 경우(S490: 예), 단계(S210)가 종료된다. 한편, 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들 중 일부의 문턱 전압이 대응하는 검증 전압보다 작은 경우(S490: 아니오), 단계(S410)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 13의 단계들에 따라 제1 파인 프로그래밍(1^st fine programming) 동작을 수행함에 따라, 도 15에 도시된 바와 같이 중간 프로그램 상태(P_IS)의 문턱 전압 분포가 제4 내지 제7 타겟 프로그램 상태(PV4~PV7)로 변경될 수 있다. 한편, 제1 파인 프로그래밍 동작 동안, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압은 유지된다.

따라서, 제1 파인 프로그래밍 동작 동안 SPO가 발생하더라도, 중간 리드 전압(R_IS)을 이용한 LSB 리드 동작을 통해 선택된 메모리 셀들의 LSB를 판독할 수 있다.

이하에서는 도 14 및 도 15를 함께 참조하여, 도 12의 단계(S230)에 대해 설명하기로 한다.

도 14를 참조하면, 단계(S230)은 타겟 프로그램 상태(PV1~PV7)로 프로그램된 메모리 셀들 및 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S415), 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들 중, 대응하는 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S435), 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계(S455), 제1 내지 제3 검증 전압(VRF1~VRF3)을 이용하여, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들에 대한 검증 동작을 수행하는 단계(S475) 및 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들이 프로그램 완료되었는지 여부를 판단하는 단계(S495)를 포함한다.

도 15에 도시된 바와 같이, 제2 파인 프로그래밍 동작에서, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들이 프로그램 완료될 때까지 단계들(S415, S435, S455, S475)이 반복 수행될 수 있다. 즉, 선택된 메모리 셀들의 제2 파인 프로그래밍(2^nd fine programming) 동작은 복수의 프로그램 루프들을 포함할 수 있다. 이때, 각각의 프로그램 루프는 단계들(S415, S435, S455, S475)을 포함한다.

단계(S415)에서, 이전 프로그램 루프의 검증 동작(S475) 수행 결과, 이미 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들 및 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다. 이전 단계(S210)에 따른 제1 파인 프로그래밍 동작의 결과, 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들은 모두 프로그램 완료되었을 것이다. 또한, 단계(S415)에서는 소거 상태(E)를 유지하여야 하는 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다. 결론적으로, 소거 상태(E) 및 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가되고, 또한 하위 타겟 프로그램 상태(PV1~PV3)에 대응하는 메모리 셀들 중 이전 프로그램 루프의 검증 단계에서 검증 패스된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가될 것이다.

단계(S435)에서, 이전 프로그램 루프의 검증 동작(S475) 수행 결과, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램될 메모리 셀들 중 아직 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 허용 전압을 인가한다.

도 14에서는 단계(S415)의 수행 이후에 단계(S435)가 수행되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 단계들(S415, S435)은 프로그램 허용 셀과 프로그램 금지 셀의 비트 라인 전압 설정에 관한 것이다. 따라서, 단계(S435)가 먼저 수행되고 이후에 단계(S415)가 수행될 수도 있고, 단계들(S415, S435)이 동시에 수행될 수도 있다.

이후, 단계(S455)에서, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압이 인가된다. 이에 따라, 선택된 메모리 셀들 중 프로그램 허용 셀들의 문턱 전압은 상승하고, 프로그램 금지 셀들의 문턱 전압은 상승하지 않을 수 있다.

단계(S475)에서, 제1 내지 제3 검증 전압(VRF1~VRF3)을 이용하여, 선택된 메모리 셀들 중 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들에 대한 검증 동작을 수행한다.

단계(S495)에서는 선택된 메모리 셀들 중 하위 타겟 프로그램 상태(PV1~PV3)에 대응하는 메모리 셀들이 모두 프로그램 완료되었는지 여부를 판단한다. 하위 타겟 프로그램 상태(PV1~PV3)에 대응하는 메모리 셀들의 문턱 전압이 모두 대응하는 검증 전압들(VRF1, VRF2, VRF3)보다 큰 경우(S495: 예), 단계(S230)가 종료된다. 한편, 하위 타겟 프로그램 상태(PV1~PV3)에 대응하는 메모리 셀들 중 일부의 문턱 전압이 대응하는 검증 전압보다 작은 경우(S495: 아니오), 단계(S415)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 14의 단계들에 따라 제2 파인 프로그래밍(2^nd fine programming) 동작을 수행함에 따라, 도 15에 도시된 바와 같이 소거 상태(E_IS)의 문턱 전압 분포가 소거 상태(E) 및 제1 내지 제3 타겟 프로그램 상태(PV1~PV3)로 변경될 수 있다. 한편, 제2 파인 프로그래밍 동작 동안, 제4 내지 제7 타겟 프로그램 상태(PV4~PV7)로 프로그램 된 메모리 셀들의 문턱 전압은 유지된다.

따라서, 제2 파인 프로그래밍 동작 동안 SPO가 발생하더라도, 제4 리드 전압(R4)을 이용한 LSB 리드 동작을 통해 선택된 메모리 셀들의 LSB를 판독할 수 있다.

도 12 내지 도 15를 통해 설명한 실시 예에 의하면, 선택된 메모리 셀들의 포기 프로그래밍 동작이 수행된 이후, 제1 파인 프로그래밍 동작 또는 제2 파인 프로그래밍 동작이 수행되는 동안 SPO가 발생하는 경우, 이후 중간 리드 전압(R_IS) 또는 제4 리드 전압(R4)을 이용하여 선택된 메모리 셀들의 LSB를 정상적으로 판독할 수 있다.

도 16은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.

도 16을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 중간 검증 전압(VRF_IS)을 이용하여, 선택된 메모리 셀들을 제1 포기 프로그래밍(1^st foggy programming)하는 단계(S110), 제4 검증 전압(VRF4)을 이용하여, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들을 제2 포기 프로그래밍(2^nd foggy programming)하는 단계(S220) 및 제1 내지 제7 검증 전압(VRF1~VRF7)을 이용하여, 선택된 메모리 셀들을 파인 프로그래밍하는 단계(S240)를 포함한다.

단계(S110)에서, 선택된 메모리 셀들의 문턱 전압 분포는 소거 상태(E₀)로부터 소거 상태(E_IS) 및 제1 중간 프로그램 상태(P_IS)로 변화할 수 있다. 도 16의 단계(S110)은 도 7 또는 도 12의 단계(S100)와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.

단계(S220)에서, 제1 중간 프로그램 상태(P_IS)의 메모리 셀들의 문턱 전압 분포가 제2 중간 프로그램 상태(P_IS')로 변화할 수 있다. 제1 중간 프로그램 상태(P_IS)의 메모리 셀들의 문턱 전압들은 중간 검증 전압(VRF_IS)보다 크고, 제2 중간 프로그램 상태(P_IS')의 메모리 셀들의 문턱 전압들은 제4 검증 전압(VRF4)보다 크다. 한편, 소거 상태(E_IS)의 메모리 셀들의 문턱 전압 분포는 단계(S220)가 수행되더라도 소거 상태(E_IS')를 유지한다.

일 실시 예에서, 단계(S220)의 수행 동안 제4 검증 전압(VRF4)만이 이용될 수 있다. 이 경우, 제4 내지 제7 타겟 프로그램 상태로 프로그램될 메모리 셀들에 대하여 일괄적으로 제4 검증 전압을 이용한 검증 동작을 수행할 수 있다. 즉, 제4 타겟 프로그램 상태로 프로그램될 메모리 셀들뿐만 아니라, 제5 내지 제7 타겟 프로그램 상태로 프로그램될 메모리 셀들에 대해서도 제4 검증 전압을 이용한 검증 동작을 수행할 수 있다.

다른 실시 예에서, 단계(S220)의 수행 동안 제4 검증 전압(VRF4)을 포함하는 제1 그룹의 검증 전압(VRF4~VRF7)이 이용될 수 있다. 이 경우, 제4 내지 제7 타겟 프로그램 상태로 프로그램될 메모리 셀들 각각에 대하여 대응하는 검증 전압을 적용할 수 있다. 즉, 제4 타겟 프로그램 상태(PV4)로 프로그램될 메모리 셀들에 대해서는 제4 검증 전압(VRF4)을 이용한 검증 동작을 수행하고, 제5 타겟 프로그램 상태(PV5)로 프로그램될 메모리 셀들에 대해서는 제5 검증 전압(VRF5)을 이용한 검증 동작을 수행하며, 제6 타겟 프로그램 상태(PV6)로 프로그램될 메모리 셀들에 대해서는 제6 검증 전압(VRF6)을 이용한 검증 동작을 수행하고, 제7 타겟 프로그램 상태(PV7)로 프로그램될 메모리 셀들에 대해서는 제7 검증 전압(VRF7)을 이용한 검증 동작을 수행한다. 단계(S220)에 대해서는 도 17 및 도 19를 참조하여 보다 자세히 설명하기로 한다.

단계(S240)에서, 소거 상태(E_IS)의 메모리 셀들의 문턱 전압 분포가 소거 상태(E) 및 하위 타겟 프로그램 상태들(PV1~PV3)로 변화하고, 제2 중간 프로그램 상태(P_IS')의 메모리 셀들의 문턱 전압 분포가 제4 내지 제7 타겟 프로그램 상태들(PV4~PV7)로 변화할 수 있다. 이를 위해, 제1 내지 제7 검증 전압(VRF1~VRF7)이 이용된다. 제2 그룹의 검증 전압은 각각 하위 타겟 프로그램 상태들(PV1~PV3)에 대응하는 검증 전압이다. 단계(S240)을 통해, 선택된 메모리 셀들에 대한 파인 프로그래밍 동작이 수행된다. 단계(S240)에 대해서는 도 18 및 도 19를 참조하여 보다 자세히 설명하기로 한다.

도 17은 도 16의 단계(S220)의 예시적인 실시 예를 나타내는 순서도이다. 한편, 도 18는 도 16의 단계(S240)의 예시적인 실시 예를 나타내는 순서도이다. 또한, 도 19는 도 16 내지 도 18에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.

이하에서는 도 17 및 도 19를 함께 참조하여, 도 16의 단계(S220)에 대해 설명하기로 한다.

도 17을 참조하면, 단계(S220)은 타겟 프로그램 상태(PV1~PV7)로 프로그램된 메모리 셀들 및 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S510), 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들 중, 타겟 프로그램 상태로 프로그램 되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S530), 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계(S550), 제4 내지 제7 검증 전압(VRF4~VRF7)을 이용하여, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들에 대한 검증 동작을 수행하는 단계(S570) 및 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들의 문턱 전압이 모두 제4 검증 전압(VRF4)보다 큰지 여부를 판단하는 단계(S590)를 포함한다.

단계(S510)에서, 이전 프로그램 루프의 검증 동작(S570) 수행 결과, 이미 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들 및 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램 될 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다. 또한, 단계(S510)에서는 소거 상태(E)를 유지하여야 하는 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 금지 전압을 인가한다. 결론적으로, 소거 상태(E) 및 하위 타겟 프로그램 상태(PV1~PV3)에 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가되고, 또한 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들 중 이전 프로그램 루프의 검증 단계에서 검증 패스된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가될 것이다.

단계(S530)에서, 이전 프로그램 루프의 검증 동작(S570) 수행 결과, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들 중 아직 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인들 각각에 프로그램 허용 전압을 인가한다.

이후, 단계(S550)에서, 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압이 인가된다. 이에 따라, 선택된 메모리 셀들 중 프로그램 허용 셀들의 문턱 전압은 상승하고, 프로그램 금지 셀들의 문턱 전압은 상승하지 않을 수 있다.

단계(S570)에서, 제4 내지 제7 검증 전압(VRF4~VRF7)을 이용하여, 선택된 메모리 셀들 중 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램 될 메모리 셀들에 대한 검증 동작을 수행한다.

단계(S590)에서는 선택된 메모리 셀들 중 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들의 문턱 전압이 제4 검증 전압보다 큰지 여부를 판단한다. 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들의 문턱 전압이 모두 제4 전압(VRF4)보다 큰 경우(S590: 예), 단계(S220)가 종료된다. 즉, 제5 내지 제7 타겟 프로그램 상태로 프로그램될 메모리 셀들의 검증이 패스되지 않더라도, 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들의 문턱 전압보다 모두 크다면 단계(S220)가 종료될 수 있다. 일 실시 예에서, 제4 타겟 프로그램 상태로 프로그램될 메모리 셀들의 프로그램이 완료된 경우, 상위 타겟 프로그램 상태로 프로그램될 메모리 셀들의 문턱 전압이 모두 제4 검증 전압보다 큰 것으로 판단할 수 있다.

한편, 상위 타겟 프로그램 상태(PV4~PV7)에 대응하는 메모리 셀들 중 일부의 문턱 전압이 제4 검증 전압(VRF4)보다 작은 경우(S590: 아니오), 단계(S510)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 17의 단계들에 따라 제2 포기 프로그래밍(2^nd foggy programming) 동작을 수행함에 따라, 도 19에 도시된 바와 같이 제1 중간 프로그램 상태(P_IS)의 문턱 전압 분포가 제2 중간 프로그램 상태(P_IS')로 변경될 수 있다. 한편, 제2 포기 프로그래밍 동작 동안, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압은 유지된다.

따라서, 제2 포기 프로그래밍 동작 동안 SPO가 발생하더라도, 중간 리드 전압(R_IS)을 이용한 LSB 리드 동작을 통해 선택된 메모리 셀들의 LSB를 판독할 수 있다.

이하에서는 도 18 및 도 19를 함께 참조하여, 도 16의 단계(S240)에 대해 설명하기로 한다.

도 18을 참조하면, 단계(S240)은 타겟 프로그램 상태(PV1~PV7)로 프로그램된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S515), 타겟 프로그램 상태(PV1~PV7)로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S535), 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계(S555), 제1 내지 제7 검증 전압(VRF1~VRF7)을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S575) 및 선택된 메모리 셀들이 타겟 프로그램 상태(PV1~PV7)로 프로그램 되었는지 여부를 판단하는 단계(S595)를 포함한다.

도 19에 도시된 바와 같이, 선택된 메모리 셀들이 타겟 프로그램 상태로 프로그램 완료될 때까지 단계들(S515, S535, S555, S575)이 반복 수행될 수 있다. 즉, 선택된 메모리 셀들의 파인 프로그래밍(fine programming) 동작은 복수의 프로그램 루프들을 포함할 수 있다. 이때, 각각의 프로그램 루프는 단계들(S515, S535, S555, S575)을 포함한다. 도 18의 단계들(S515, S535, S555, S575)은 도 9의 단계들(S315, S335, S355, S375)과 실질적으로 동일할 수 있다. 따라서, 도 18의 단계들(S515, S535, S555, S575)에 대한 중복된 설명은 생략하기로 한다.

도 18의 단계들에 따라 파인 프로그래밍(foggy programming) 동작을 수행함에 따라, 도 19에 도시된 바와 같이 소거 상태(E_IS') 및 제2 중간 프로그램 상태(P_IS')의 문턱 전압 분포가 소거 상태(E) 및 제1 내지 제7 타겟 프로그램 상태(PV1~PV7)로 변경될 수 있다. 구체적으로, 소거 상태(E_IS')에 대응하는 메모리 셀들의 문턱 전압 분포가 소거 상태(E) 및 제1 내지 제3 타겟 프로그램 상태(PV1~PV3)로 변경되고, 제2 중간 프로그램 상태(P_IS')의 문턱 전압 분포가 제4 내지 제7 타겟 프로그램 상태(PV4~PV7)로 변경될 수 있다. 따라서, 파인 프로그래밍 동작 동안 SPO가 발생하더라도, 제4 리드 전압(R4)을 이용한 LSB 리드 동작을 통해 선택된 메모리 셀들의 LSB를 판독할 수 있다.

도 16 내지 도 19를 통해 설명한 실시 예에 의하면, 선택된 메모리 셀들의 제1 포기 프로그래밍 동작이 수행된 이후, 제2 포기 프로그래밍 동작 또는 파인 프로그래밍 동작이 수행되는 동안 SPO가 발생하는 경우, 이후 중간 리드 전압(R_IS) 또는 제4 리드 전압(R4)을 이용하여 선택된 메모리 셀들의 LSB를 정상적으로 판독할 수 있다.

도 20은 도 7의 단계(S200)의 다른 예시적인 실시 예를 나타내는 순서도이다.

도 20을 참조하면, 도 7의 단계(S200)은, 타겟 프로그램 상태로 프로그램된 메모리 셀들 및 하위 타겟 프로그램 상태로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S610), 상위 타겟 프로그램 상태로 프로그램될 메모리 셀들 중, 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S620), 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계(S630), 타겟 프로그램 상태로 프로그램된 메모리 셀들 및 상위 타겟 프로그램 상태로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S640), 하위 타겟 프로그램 상태로 프로그램될 메모리 셀들 중, 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S650), 선택된 메모리 셀들과 연결된 워드 라인에 제2 프로그램 전압을 인가하는 단계(S660), 제1 내지 제7 검증 전압을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S670) 및 모든 메모리 셀들이 타겟 프로그램 상태로 프로그램되었는지 여부를 판단하는 단계(S680)를 포함한다.

단계(S610)에서, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 또한, 단계(S610)에서는 소거 상태(E)를 유지하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 한편, 단계(S610)에서, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S670) 결과 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

단계(S620)에서는, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S670) 결과 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

이후 단계(S630)에서, 선택된 워드 라인에 제1 프로그램 전압이 인가된다. 이에 따라, 상위 타겟 프로그램 상태들(PV4~PV7)로 프로그램 될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들의 문턱 전압만이 상승하게 된다.

단계(S640)에서, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 또한, 단계(S640)에서는 소거 상태(E)를 유지하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 한편, 단계(S640)에서, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S670) 결과 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

단계(S650)에서는, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S670) 결과 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

이후 단계(S660)에서, 선택된 워드 라인에 제2 프로그램 전압이 인가된다. 이에 따라, 하위 타겟 프로그램 상태들(PV1~PV3)로 프로그램 될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들의 문턱 전압만이 상승하게 된다. 일 실시 예에서, 단계(S660)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S630)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압과 실질적으로 동일한 크기의 전압일 수 있다. 다른 실시 예에서, 단계(S660)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S630)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압보다 작을 수 있다.

단계(S670)에서, 제1 내지 제7 검증 전압(VRF1~VRF7)을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행한다.

단계(S680)에서는 선택된 메모리 셀들이 각각 대응하는 타겟 프로그램 상태로 프로그램 완료되었는지 여부를 판단한다. 모든 선택된 메모리 셀들의 문턱 전압이 대응하는 검증 전압보다 큰 경우(S680: 예), 단계(S200)가 종료된다. 한편, 선택된 메모리 셀들 중 적어도 일부의 문턱 전압이 대응하는 검증 전압보다 작은 경우(S680: 아니오), 단계(S610)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 21은 도 7, 도 8 및 도 20에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다. 보다 구체적으로, 도 21은 하나의 프로그램 루프에서 선택된 메모리 셀들의 문턱 전압 분포의 변화를 도시한다. 이하에서는 도 20 및 도 21을 함께 참조하여, 본 발명의 예시적인 실시 예에 따른 단계(S200)에 대해 설명하기로 한다.

단계들(S610, S620)에 의해, 소거 상태(E) 및 하위 타겟 프로그램 상태들(PV1~PV3)에 대응하는 메모리 셀들은 프로그램 금지 셀이 되고, 상위 타겟 프로그램 상태들(PV4~PV7)에 대응하는 메모리 셀들 중 아직 프로그램 완료되지 않은 메모리 셀들은 프로그램 허용 셀이 된다. 이후 단계(S630)에 따라 선택된 메모리 셀들에 제1 프로그램 전압이 인가되면, 중간 프로그램 상태(P_IS)에 대응하는 메모리 셀들의 문턱 전압 분포만이 중간 프로그램 상태(P_IS1)으로 변화한다. 이 때, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압 분포는 변화하지 않는다.

한편, 단계들(S640, S650)에 의해, 상위 타겟 프로그램 상태들(PV4~PV7)에 대응하는 메모리 셀들은 프로그램 금지 셀이 되고, 상위 타겟 프로그램 상태들(PV1~PV3)에 대응하는 메모리 셀들 중 아직 프로그램 완료되지 않은 메모리 셀들은 프로그램 허용 셀이 된다. 이후 단계(S660)에 따라 선택된 메모리 셀들에 프로그램 전압이 인가되면, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압 분포만이 상태(E_IS1)로 변화한다. 이 때, 중간 프로그램 상태(P_IS1)에 대응하는 메모리 셀들의 문턱 전압 분포는 변화하지 않는다.

전술한 바와 같이, 일 실시 예에서, 단계(S660)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S630)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압과 실질적으로 동일한 크기의 전압일 수 있다. 다른 실시 예에서, 단계(S660)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S630)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압보다 작을 수 있다. 제2 프로그램 전압이 제1 프로그램 전압보다 작은 경우, 단계(S660)에서 메모리 셀들의 문턱 전압 이동 폭이 단계(S630)에서 메모리 셀들의 문턱 전압 이동 폭보다 작을 수 있다.

도 21을 참조하면, 하나의 프로그램 루프 동안 먼저 상위 타겟 프로그램 상태들(PV4~PV7)에 대응하는 메모리 셀들의 문턱 전압이 상승한 후에 하위 타겟 프로그램 상태들(PV1~PV3)에 대응하는 메모리 셀들의 문턱 전압이 상승한다. 이에 따라, 단계(S200) 내에서 복수의 프로그램 루프들이 수행되는 동안 SPO가 발생하더라도, 최적의 리드 전압을 탐색하여 LSB 리드 동작을 수행할 수 있다. 구체적으로, 단계(S200) 내에서 복수의 프로그램 루프들이 수행되는 동안 SPO가 발생한 경우, 중간 리드 전압(R_IS)을 이용하여 LSB 리드 동작을 수행한다. 중간 리드 전압(R_IS)을 이용한 LSB 리드 데이터에 대한 에러 정정 동작이 실패한 경우, 제4 리드 전압(R4)을 이용하여 LSB 리드 동작을 수행한다. 제4 리드 전압(R4)을 이용한 LSB 리드 데이터에 대한 에러 정정 동작이 실패한 경우, 중간 리드 전압(R_IS)과 제4 리드 전압(R4) 사이의 임의의 리드 전압을 결정하여 LSB 리드 동작을 반복 수행할 수 있다. 도 21에 도시된 바와 같이, 도 20에 따른 파인 프로그래밍 동작을 수행하는 경우, 도 11에 도시된 빗금친 영역 “A”에 대응하는 메모리 셀들이 발생하지 않는다. 이에 따라, 복수의 리드 전압을 이용하여 LSB 리드 동작을 수행하는 경우, 선택된 메모리 셀들에 대한 LSB 데이터가 정상적으로 판독될 가능성이 높아진다.

도 22는 도 7의 단계(S200)의 또다른 예시적인 실시 예를 나타내는 순서도이다.

도 22를 참조하면, 도 7의 단계(S200)는, 타겟 프로그램 상태로 프로그램된 메모리 셀들 및 하위 타겟 프로그램 상태로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S615), 상위 타겟 프로그램 상태로 프로그램될 메모리 셀들 중, 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S625), 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계(S635), 타겟 프로그램 상태로 프로그램된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S645), 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S655), 선택된 메모리 셀들과 연결된 워드 라인에 제2 프로그램 전압을 인가하는 단계(S665), 제1 내지 제7 검증 전압을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S675) 및 모든 메모리 셀들이 타겟 프로그램 상태로 프로그램되었는지 여부를 판단하는 단계(S685)를 포함한다.

도 22의 단계들(S615, S625, S635)은 도 20의 단계들(S610, S620, S630)과 실질적으로 동일할 수 있다. 따라서, 도 22의 단계들(S615, S625, S635)에 대한 중복된 설명은 생략하기로 한다.

단계(S645)에서, 소거 상태(E)를 유지하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가되고, 이전 프로그램 루프에서의 검증 동작(S675) 결과 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

단계(S655)에서는, 이전 프로그램 루프에서의 검증 동작(S670) 결과 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압이 인가된다.

이후 단계(S665)에서, 선택된 워드 라인에 제2 프로그램 전압이 인가된다. 이에 따라, 선택된 메모리 셀들 중 프로그램 완료되지 않은 메모리 셀들의 문턱 전압만이 상승하게 된다. 일 실시 예에서, 단계(S665)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S635)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압과 실질적으로 동일한 크기의 전압일 수 있다. 다른 실시 예에서, 단계(S665)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S635)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압보다 작을 수 있다.

단계(S675)에서, 제1 내지 제7 검증 전압(VRF1~VRF7)을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행한다.

단계(S685)에서는 선택된 메모리 셀들이 각각 대응하는 타겟 프로그램 상태로 프로그램 완료되었는지 여부를 판단한다. 모든 선택된 메모리 셀들의 문턱 전압이 대응하는 검증 전압보다 큰 경우(S685: 예), 단계(S200)가 종료된다. 한편, 선택된 메모리 셀들 중 적어도 일부의 문턱 전압이 대응하는 검증 전압보다 작은 경우(S685: 아니오), 단계(S615)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 23은 도 7, 도 8 및 도 22에 도시된 방법에 따라 프로그램 동작을 수행할 때, 선택된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다. 이하에서는 도 22 및 도 23을 함께 참조하여, 본 발명의 예시적인 실시 예에 따른 단계(S200)에 대해 설명하기로 한다.

단계들(S615, S625)에 의해, 소거 상태(E) 및 하위 타겟 프로그램 상태들(PV1~PV3)에 대응하는 메모리 셀들은 프로그램 금지 셀이 되고, 상위 타겟 프로그램 상태들(PV4~PV7)에 대응하는 메모리 셀들 중 아직 프로그램 완료되지 않은 메모리 셀들은 프로그램 허용 셀이 된다. 이후 단계(S635)에 따라 선택된 메모리 셀들에 제1 프로그램 전압이 인가되면, 중간 프로그램 상태(P_IS)에 대응하는 메모리 셀들의 문턱 전압 분포만이 중간 프로그램 상태(P_IS1)으로 변화한다. 이 때, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압 분포는 변화하지 않는다. 이는 도 20 및 도 21을 통해 설명한 실시 예와 동일하다.

한편, 단계들(S645, S655)에 의해, 선택된 메모리 셀들 중 아직 프로그램 완료되지 않은 메모리 셀들이 프로그램 허용 셀이 된다. 이후 단계(S665)에 따라 선택된 메모리 셀들에 제2 프로그램 전압이 인가되면, 소거 상태(E_IS)에 대응하는 메모리 셀들의 문턱 전압 분포가 상태(E_IS1)로 변화하고, 중간 프로그램 상태(P_IS1)에 대응하는 메모리 셀들의 문턱 전압 분포 또한 중간 프로그램 상태(P_IS2)로 변화한다.

전술한 바와 같이, 일 실시 예에서, 단계(S665)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S635)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압과 실질적으로 동일한 크기의 전압일 수 있다. 다른 실시 예에서, 단계(S665)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S635)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압보다 작을 수 있다. 단계(S665)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압이, 단계(S635)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압보다 작은 경우, 단계(S665)에서 메모리 셀들의 문턱 전압 이동 폭이 단계(S635)에서 메모리 셀들의 문턱 전압 이동 폭보다 작을 수 있다.

도 23을 참조하면, 하나의 프로그램 루프 동안 먼저 상위 타겟 프로그램 상태들(PV4~PV7)에 대응하는 메모리 셀들의 문턱 전압이 상승한 후에, 상위 및 하위 타겟 프로그램 상태들(PV1~PV7)에 대응하는 메모리 셀들의 문턱 전압이 상승한다. 이에 따라, 단계(S200) 내에서 복수의 프로그램 루프들이 수행되는 동안 SPO가 발생하더라도, 최적의 리드 전압을 탐색하여 LSB 리드 동작을 수행할 수 있다. 구체적으로, 단계(S200) 내에서 복수의 프로그램 루프들이 수행되는 동안 SPO가 발생한 경우, 중간 리드 전압(R_IS)을 이용하여 LSB 리드 동작을 수행한다. 중간 리드 전압(R_IS)을 이용한 LSB 리드 데이터에 대한 에러 정정 동작이 실패한 경우, 제4 리드 전압(R4)을 이용하여 LSB 리드 동작을 수행한다. 제4 리드 전압(R4)을 이용한 LSB 리드 데이터에 대한 에러 정정 동작이 실패한 경우, 중간 리드 전압(R_IS)과 제4 리드 전압(R4) 사이의 임의의 리드 전압을 결정하여 LSB 리드 동작을 반복 수행할 수 있다. 도 23에 도시된 바와 같이, 도 22에 따른 파인 프로그래밍 동작을 수행하는 경우, 도 11에 도시된 빗금친 영역 “A”에 대응하는 메모리 셀들이 발생하지 않는다. 이에 따라, 복수의 리드 전압을 이용하여 LSB 리드 동작을 수행하는 경우, 선택된 메모리 셀들에 대한 LSB 데이터가 정상적으로 판독될 가능성이 높아진다.

도 24는 도 7의 단계(S200)의 또다른 예시적인 실시 예를 나타내는 순서도이다.

도 24를 참조하면, 도 7의 단계(S200)은, 타겟 프로그램 상태로 프로그램된 메모리 셀들 및 상위 타겟 프로그램 상태로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S710), 하위 타겟 프로그램 상태로 프로그램될 메모리 셀들 중, 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S720), 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계(S730), 타겟 프로그램 상태로 프로그램된 메모리 셀들 및 하위 타겟 프로그램 상태로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S740), 상위 타겟 프로그램 상태로 프로그램될 메모리 셀들 중, 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S750), 선택된 메모리 셀들과 연결된 워드 라인에 제2 프로그램 전압을 인가하는 단계(S760), 제1 내지 제7 검증 전압을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S770) 및 모든 메모리 셀들이 타겟 프로그램 상태로 프로그램되었는지 여부를 판단하는 단계(S780)를 포함한다.

단계(S710)에서, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 또한, 단계(S710)에서는 소거 상태(E)를 유지하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 한편, 단계(S710)에서, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S770) 결과 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

단계(S720)에서는, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S770) 결과 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

이후 단계(S730)에서, 선택된 워드 라인에 제1 프로그램 전압이 인가된다. 이에 따라, 하위 타겟 프로그램 상태들(PV1~PV3)로 프로그램 될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들의 문턱 전압만이 상승하게 된다.

단계(S740)에서, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 또한, 단계(S740)에서는 소거 상태(E)를 유지하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 한편, 단계(S740)에서, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S770) 결과 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

단계(S750)에서는, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S770) 결과 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

이후 단계(S760)에서, 선택된 워드 라인에 제2 프로그램 전압이 인가된다. 이에 따라, 상위 타겟 프로그램 상태들(PV4~PV7)로 프로그램 될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들의 문턱 전압만이 상승하게 된다. 단계(S760)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S730)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압보다 클 수 있다. 이에 따라, 단계(S760)에서 상위 타겟 프로그램 상태들(PV4~PV7)로 프로그램 될 메모리 셀들의 문턱 전압 이동 폭은, 단계(S730)에서 하위 타겟 프로그램 상태들(PV1~PV3)로 프로그램 될 메모리 셀들의 문턱 전압 이동 폭보다 클 수 있다. 이에 따라, 단계(S200) 내에서 복수의 프로그램 루프들이 수행되는 동안 SPO가 발생하더라도, 최적의 리드 전압을 탐색하여 LSB 리드 동작을 수행할 수 있다. 구체적으로, 단계(S200) 내에서 복수의 프로그램 루프들이 수행되는 동안 SPO가 발생한 경우, 중간 리드 전압(R_IS)을 이용하여 LSB 리드 동작을 수행한다. 중간 리드 전압(R_IS)을 이용한 LSB 리드 데이터에 대한 에러 정정 동작이 실패한 경우, 제4 리드 전압(R4)을 이용하여 LSB 리드 동작을 수행한다. 제4 리드 전압(R4)을 이용한 LSB 리드 데이터에 대한 에러 정정 동작이 실패한 경우, 중간 리드 전압(R_IS)과 제4 리드 전압(R4) 사이의 임의의 리드 전압을 결정하여 LSB 리드 동작을 반복 수행할 수 있다. 상위 타겟 프로그램 상태들(PV4~PV7)로 프로그램 될 메모리 셀들의 문턱 전압 이동 폭이 하위 타겟 프로그램 상태들(PV1~PV3)로 프로그램 될 메모리 셀들의 문턱 전압 이동 폭보다 크기 때문에, 도 24에 따른 파인 프로그래밍 동작을 수행하는 경우, 도 11에 도시된 빗금친 영역 “A”에 대응하는 메모리 셀들이 발생하지 않는다. 이에 따라, 복수의 리드 전압을 이용하여 LSB 리드 동작을 수행하는 경우, 선택된 메모리 셀들에 대한 LSB 데이터가 정상적으로 판독될 가능성이 높아진다.

단계(S770)에서, 제1 내지 제7 검증 전압(VRF1~VRF7)을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행한다.

단계(S780)에서는 선택된 메모리 셀들이 각각 대응하는 타겟 프로그램 상태로 프로그램 완료되었는지 여부를 판단한다. 모든 선택된 메모리 셀들의 문턱 전압이 대응하는 검증 전압보다 큰 경우(S780: 예), 단계(S200)가 종료된다. 한편, 선택된 메모리 셀들 중 적어도 일부의 문턱 전압이 대응하는 검증 전압보다 작은 경우(S780: 아니오), 단계(S710)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 25는 도 7의 단계(S200)의 또다른 예시적인 실시 예를 나타내는 순서도이다.

도 25를 참조하면, 도 7의 단계(S200)는, 타겟 프로그램 상태로 프로그램된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S715), 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S725), 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계(S735), 타겟 프로그램 상태로 프로그램된 메모리 셀들 및 하위 타겟 프로그램 상태로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계(S745), 상위 타겟 프로그램 상태로 프로그램될 메모리 셀들 중, 타겟 프로그램 상태로 프로그램되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계(S755), 선택된 메모리 셀들과 연결된 워드 라인에 제2 프로그램 전압을 인가하는 단계(S765), 제1 내지 제7 검증 전압을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계(S775) 및 모든 메모리 셀들이 타겟 프로그램 상태로 프로그램되었는지 여부를 판단하는 단계(S785)를 포함한다.

단계(S715)에서, 소거 상태(E)를 유지하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가되고, 이전 프로그램 루프에서의 검증 동작(S775) 결과 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

단계(S725)에서는, 이전 프로그램 루프에서의 검증 동작(S775) 결과 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

이후 단계(S735)에서, 선택된 워드 라인에 제1 프로그램 전압이 인가된다. 이에 따라, 선택된 메모리 셀들 중 프로그램 완료되지 않은 메모리 셀들의 문턱 전압만이 상승하게 된다.

단계(S745)에서, 하위 타겟 프로그램 상태(PV1~PV3)로 프로그램될 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 또한, 단계(S745)에서는 소거 상태(E)를 유지하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다. 한편, 단계(S745)에서, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S775) 결과 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압이 인가된다.

단계(S755)에서는, 상위 타겟 프로그램 상태(PV4~PV7)로 프로그램될 메모리 셀들 중, 이전 프로그램 루프에서의 검증 동작(S775) 결과 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압이 인가된다.

이후 단계(S765)에서, 선택된 워드 라인에 제2 프로그램 전압이 인가된다. 이에 따라, 상위 타겟 프로그램 상태들(PV4~PV7)로 프로그램 될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들의 문턱 전압만이 상승하게 된다. 단계(S765)에서 선택된 워드 라인에 인가되는 제2 프로그램 전압은, 단계(S735)에서 선택된 워드 라인에 인가되는 제1 프로그램 전압보다 클 수 있다. 이에 따라, 단계(S765)에서 상위 타겟 프로그램 상태들(PV4~PV7)로 프로그램 될 메모리 셀들의 문턱 전압 이동 폭은, 단계(S735)에서 상위 및 하위 타겟 프로그램 상태들(PV1~PV7)로 프로그램 될 메모리 셀들의 문턱 전압 이동 폭보다 클 수 있다. 이에 따라, 단계(S200) 내에서 복수의 프로그램 루프들이 수행되는 동안 SPO가 발생하더라도, 최적의 리드 전압을 탐색하여 LSB 리드 동작을 수행할 수 있다. 구체적으로, 단계(S200) 내에서 복수의 프로그램 루프들이 수행되는 동안 SPO가 발생한 경우, 중간 리드 전압(R_IS)을 이용하여 LSB 리드 동작을 수행한다. 중간 리드 전압(R_IS)을 이용한 LSB 리드 데이터에 대한 에러 정정 동작이 실패한 경우, 제4 리드 전압(R4)을 이용하여 LSB 리드 동작을 수행한다. 제4 리드 전압(R4)을 이용한 LSB 리드 데이터에 대한 에러 정정 동작이 실패한 경우, 중간 리드 전압(R_IS)과 제4 리드 전압(R4) 사이의 임의의 리드 전압을 결정하여 LSB 리드 동작을 반복 수행할 수 있다. 단계(S765)에서 상위 타겟 프로그램 상태들(PV4~PV7)로 프로그램 될 메모리 셀들의 문턱 전압 이동 폭이 단계(S735)에서 상위 및 하위 타겟 프로그램 상태들(PV1~PV7)로 프로그램 될 메모리 셀들의 문턱 전압 이동 폭보다 크기 때문에, 도 25에 따른 파인 프로그래밍 동작을 수행하는 경우, 도 11에 도시된 빗금친 영역 “A”에 대응하는 메모리 셀들이 발생하지 않는다. 이에 따라, 복수의 리드 전압을 이용하여 LSB 리드 동작을 수행하는 경우, 선택된 메모리 셀들에 대한 LSB 데이터가 정상적으로 판독될 가능성이 높아진다.

단계(S775)에서, 제1 내지 제7 검증 전압(VRF1~VRF7)을 이용하여, 선택된 메모리 셀들에 대한 검증 동작을 수행한다.

단계(S785)에서는 선택된 메모리 셀들이 각각 대응하는 타겟 프로그램 상태로 프로그램 완료되었는지 여부를 판단한다. 모든 선택된 메모리 셀들의 문턱 전압이 대응하는 검증 전압보다 큰 경우(S785: 예), 단계(S200)가 종료된다. 한편, 선택된 메모리 셀들 중 적어도 일부의 문턱 전압이 대응하는 검증 전압보다 작은 경우(S785: 아니오), 단계(S715)으로 진행하여 후속 프로그램 루프를 반복 진행한다.

도 26은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.

도 26을 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다.

컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.

프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다.

호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다.

컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 메모리 시스템(1000)을 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flat Pack(TQFP), Small Outline Integrated Circuit Package(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 27은 도 26의 메모리 시스템의 응용 예를 보여주는 블록도이다.

도 27을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.

도 27에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 26을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.

도 28은 도 27을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 28에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 28에서, 도 27을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은, 도 26을 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)으로 대체될 수 있다.

본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 300: 호스트
1000: 메모리 시스템

Claims (20)

1. 선택된 메모리 셀들 각각에 N 비트의 데이터가 저장되도록, 상기 선택된 메모리 셀들을 프로그램하기 위한 반도체 메모리 장치의 동작 방법으로서,
   중간 검증 전압을 이용하여, 제1 내지 제(2^N-1) 타겟 프로그램 상태들 중 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 중간 프로그램 상태로 상승시키는 포기(foggy programming) 프로그래밍 단계; 및
   제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들을 타겟 프로그램 상태로 프로그램하는 파인 프로그래밍(fine programming) 단계를 포함하고,
   상기 파인 프로그래밍 단계에서는:
   상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시킨 후에, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
   (상기 N은 2 이상의 자연수)
2. 제1 항에 있어서, 상기 중간 검증 전압은 상기 제(2^N-1) 검증 전압보다 작은 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
3. 제1 항에 있어서, 상기 포기 프로그래밍 단계는:
   상기 중간 프로그램 상태로 프로그램된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
   상기 중간 프로그램 상태로 프로그램될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
   상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계; 및
   상기 중간 검증 전압을 이용하여, 상기 중간 프로그램 상태로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
4. 제1 항에 있어서, 상기 파인 프로그래밍 단계는:
   상기 제(2^N-1) 내지 제(2^N-1) 검증 전압을 이용하여, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 단계; 및
   상기 제1 내지 제(2^N-1-1) 검증 전압을 이용하여, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
5. 제4 항에 있어서, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 단계는:
   선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
   상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
   상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계; 및
   상기 제(2^N-1) 내지 제(2^N-1) 검증 전압을 이용하여, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
6. 제4 항에 있어서, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 단계는:
   선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
   상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
   상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계; 및
   상기 제1 내지 제(2^N-1-1) 검증 전압을 이용하여, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
7. 제1 항에 있어서, 상기 파인 프로그래밍 단계는:
   선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
   상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
   상기 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계;
   선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
   상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
   상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압보다 작은 제2 프로그램 전압을 인가하는 단계; 및
   상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
8. 제1 항에 있어서, 상기 파인 프로그래밍 단계는:
   선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
   상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
   상기 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계;
   선택된 메모리 셀들 중 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
   선택된 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
   상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압보다 작은 제2 프로그램 전압을 인가하는 단계; 및
   상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
9. 제1 항에 있어서, 상기 N은 3인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
10. 선택된 메모리 셀들 각각에 N 비트의 데이터가 저장되도록, 상기 선택된 메모리 셀들을 프로그램하기 위한 반도체 메모리 장치의 동작 방법으로서,
    중간 검증 전압을 이용하여, 제1 내지 제(2^N-1) 타겟 프로그램 상태들 중 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 중간 프로그램 상태로 상승시키는 포기(foggy programming) 프로그래밍 단계; 및
    제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들을 타겟 프로그램 상태로 프로그램하는 파인 프로그래밍(fine programming) 단계를 포함하고,
    상기 파인 프로그래밍 단계에서는:
    상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시킨 후에, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상승시키는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
    (상기 N은 2 이상의 자연수)
11. 제10 항에 있어서, 상기 파인 프로그래밍 단계는:
    선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
    상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 제1 프로그램 전압을 인가하는 단계;
    선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
    상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압보다 큰 제2 프로그램 전압을 인가하는 단계; 및
    상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
12. 제10 항에 있어서, 상기 파인 프로그래밍 단계는:
    선택된 메모리 셀들 중 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
    선택된 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압을 인가하는 단계;
    선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
    상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 상기 제1 프로그램 전압보다 큰 제2 프로그램 전압을 인가하는 단계; 및
    상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
13. 선택된 메모리 셀들 각각에 N 비트의 데이터가 저장되도록, 상기 선택된 메모리 셀들을 프로그램하기 위한 반도체 메모리 장치의 동작 방법으로서,
    중간 검증 전압을 이용하여, 제1 내지 제(2^N-1) 타겟 프로그램 상태들 중 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 제1 중간 프로그램 상태로 상승시키는 제1 포기 프로그래밍 단계;
    상기 중간 검증 전압보다 큰 제(2^N-1) 검증 전압을 이용하여, 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들의 문턱 전압을 상기 제1 중간 프로그램 상태에서 제2 중간 프로그램 상태로 상승시키는 제2 포기 프로그래밍 단계; 및
    상기 선택된 메모리 셀들을 타겟 프로그램 상태로 프로그램하는 파인 프로그래밍(fine programming) 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
    (상기 N은 2 이상의 자연수)
14. 제13 항에 있어서, 상기 제1 포기 프로그래밍 단계는:
    상기 중간 프로그램 상태로 프로그램된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
    상기 중간 프로그램 상태로 프로그램될 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계; 및
    상기 중간 검증 전압을 이용하여, 상기 중간 프로그램 상태로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
15. 제14 항에 있어서, 상기 제2 포기 프로그래밍 단계는:
    선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
    상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계; 및
    상기 제(2^N-1) 내지 제(2^N-1) 검증 전압을 이용하여, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
16. 제15 항에 있어서, 상기 제2 포기 프로그래밍 단계는, 검증 동작을 수행하는 단계 이후에,
    상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들의 문턱 전압이 모두 상기 제(2^N-1) 검증 전압보다 큰지 여부를 판단하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
17. 제16 항에 있어서, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들의 문턱 전압이 모두 상기 제(2^N-1) 검증 전압보다 크다는 결정에 응답하여, 상기 제2 포기 프로그래밍 단계가 종료되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
18. 제16 항에 있어서, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들의 문턱 전압 중 일부가 상기 제(2^N-1) 검증 전압보다 작다는 결정에 응답하여, 상기 제2 포기 프로그래밍 단계에서는,
    상기 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과, 상기 제1 내지 제(2^N-1-1) 타겟 상태들에 각각 대응하는 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
    상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들에 각각 대응하는 메모리 셀들 중, 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계; 및
    상기 제(2^N-1) 내지 제(2^N-1) 검증 전압을 이용하여, 상기 제(2^N-1) 내지 제(2^N-1) 타겟 프로그램 상태들로 프로그램될 메모리 셀들에 대한 검증 동작을 수행하는 단계가 재수행되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
19. 제13 항에 있어서, 상기 파인 프로그래밍 단계는:
    상기 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료된 메모리 셀들과 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계;
    상기 선택된 메모리 셀들 중 대응하는 타겟 프로그램 상태로 프로그램 완료되지 않은 메모리 셀들과 연결된 비트 라인에 프로그램 허용 전압을 인가하는 단계;
    상기 선택된 메모리 셀들과 연결된 워드 라인에 프로그램 전압을 인가하는 단계; 및
    상기 제1 내지 제(2^N-1) 검증 전압을 이용하여, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
20. 제13 항에 있어서, 상기 중간 검증 전압은 상기 제(2^N-1) 검증 전압보다 작은 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.

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