KR20150072034A - 송신 칩, 수신 칩 및 이를 포함하는 송/수신 시스템 - Google Patents

송신 칩, 수신 칩 및 이를 포함하는 송/수신 시스템 Download PDF

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Abstract

송/수신 시스템은, 제1 내지 제N채널(N은 3 이상의 정수); 제1 내지 제N-1신호를 상기 제1 내지 제N-1채널을 통해 송신하고, 상기 제1 내지 제N-1신호를 이용해 보정신호를 생성해 상기 제N채널로 송신하는 송신 칩; 및 상기 제1 내지 제N채널의 신호를 수신하고, 상기 수신된 제1 내지 제N채널의 신호를 이용해 복원된 제1 내지 제N채널의 신호를 생성하는 수신 칩을 포함할 수 있다.

Description

송신 칩, 수신 칩 및 이를 포함하는 송/수신 시스템 {TRANSMITTING CHIP, RECEIVING CHIP AND TRANSMITTING/RECEIVING SYSTEM INCLUDING THE SAME}
본 발명은 신호의 송/수신 기술에 관한 것으로, 더욱 상세하게는 전송 채널의 불량에 의한 신호 송/수신의 페일을 방지하는 기술에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고, 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
또한, 메모리의 집적도 향상을 위하여, 기존의 평면 배치(two-dimensional, 2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(three-dimentional, 3D) 배치 기술이 응용되기 시작했다. 고집적 및 고용량의 메모리 요구 추세에 따라, 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 구조가 요구될 수 있다.
이런 입체 구조 배치 기술로 TSV(Through Silicon Via) 방식이 사용되고 있다. TSV 방식은 모듈 상에서 콘트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 적층된 칩들 간의 통신을 수행한다.
만약에, TSV에 불량이 발생하는 경우에는 반도체 패키지 내부에 적층된 모든 칩들을 사용 불가능하게 된다. 매우 작은 소자인 TSV의 불량에 의해 칩들이 사용 불가능하게 되는 것은 큰 비용의 낭비를 초래하게 되므로, TSV 불량에 대비하기 위한 기술이 요구된다.
본 발명의 실시예들은, 칩들 간의 전송 채널의 불량에 의한 페일을 방지할 수 있는 기술을 제공한다.
본 발명의 일실시예에 따른 송/수신 시스템은, 제1 내지 제N채널; 제1 내지 제N-1신호를 상기 제1 내지 제N-1채널을 통해 송신하고, 상기 제1 내지 제N-1신호를 이용해 보정신호를 생성해 상기 제N채널로 송신하는 송신 칩; 및 상기 제1 내지 제N채널의 신호를 수신하고, 상기 수신된 제1 내지 제N채널의 신호를 이용해 복원된 제1 내지 제N채널의 신호를 생성하는 수신 칩을 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 송신 칩은, 제1 내지 제N-1신호를 XOR 연산해 보정신호를 생성하는 보정신호 생성부; 및 상기 제1 내지 제N-1신호와 상기 보정신호를 제1 내지 제N채널로 송신하기 위한 제1 내지 제N드라이버를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 수신 칩은, 제1 내지 제N채널의 신호를 수신하기 위한 제1 내지 제N노드; 상기 제1 내지 제N노드의 신호를 이용해 복원된 제1 내지 제N채널의 신호를 생성하는 복원부; 및 상기 복원부에서 생성된 상기 복원된 제1 내지 제N채널의 신호를 상기 제1 내지 제N노드로 구동하기 위한 제1 내지 제N피드백 드라이버를 포함할 수 있다.
본 발명의 실시예들에 따르면, 칩들 간의 전송 채널에 불량이 있더라도, 이에 의해 신호 송/수신에 페일이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 송/수신 시스템의 구성도.
도 2는 본 발명의 다른 실시예에 따른 송/수신 시스템의 구성도.
도 3은 도 2의 송/수신 시스템이 반도체 패키지(300) 내부에 적층되어 형성된 것을 예시한 도면.
도 4는 도 2의 송/수신 시스템이 회로 기판(400)상에 형성된 것을 예시한 도면.
도 5는 N-1입력 XOR게이트를 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 송/수신 시스템의 구성도이다.
도 1을 참조하면, 송/수신 시스템은 송신 칩(110), 수신 칩(120), 및 채널들(CHANNEL_1-CHANNEL_3)을 포함할 수 있다.
송신 칩(110)은 제1신호(SIGNAL_1)와 제2신호(SIGNAL_2)를 제1채널(CHANNEL_1)과 제2채널(CHANNEL_2)로 송신하고, 제1신호(SIGNAL_1)와 제2신호(SIGNAL)를 이용해 생성된 보정신호(SIGNAL_X)를 제3채널(CHANNEL_3)로 송신할 수 있다. 송신 칩(110)은 보정신호 생성부(111)와 제1 내지 제3드라이버들(112_1-112_3)을 포함할 수 있다. 여기서, 제1신호(SIGNAL_1)와 제2신호(SIGNAL_2)는 송신 칩(110)이 수신 칩(120)으로 송신할 것이 요구되는 정보를 포함하는 신호이며, 보정신호(SIGNAL_X)는 신호들(SIGNAL_1, SIGNAL_2)의 송/수신의 오류를 방지하기 위한 신호일 수 있다.
보정신호 생성부(111)는 제1신호(SIGNAL_1)와 제2신호(SIGNAL_2)를 XOR 연산해 보정신호(SIGNAL_X)를 생성할 수 있다. 보정신호 생성부(111)는 도면과 같이 XOR 게이트를 포함할 수 있다.보정신호(SIGNAL_X)는 제1신호(SIGNAL_1)와 제2신호(SIGNAL_2)에서 '1'의 개수가 짝수(0개 또는 2개)이면 '0'의 값을 가지고, 제1신호(SIGNAL_1)와 제2신호(SIGNAL_2)에서 '1'의 개수가 홀수(1개)이면 '1'의 값을 가질 수 있다.
제1드라이버(112_1)는 제1신호(SIGNAL_1)를 제1채널(CHANNEL_1)로 전송하고, 제2드라이버(112_2)는 제2신호(SIGNAL_2)를 제2채널(CHANNEL_2)로 전송할 수 있다. 그리고, 제3드라이버(112_3)는 보정신호(SIGNAL_X)를 제3채널(CHANNEL_3)로 전송할 수 있다.
수신 칩(120)은 제1 내지 제3채널(CHANNEL_1-CHANNEL_3)의 신호를 수신하고, 수신된 채널들의 신호(NODE_1-NODE_3)를 이용해 복원된 채널의 신호들(REGENEGATED_1, REGENEGATED_2, REGENEGATED_3)을 생성할 수 있다. 수신 칩(120)은 제1 내지 제3노드(NODE_1-NODE_3), 복원부(121), 제1 내지 제3피드백 드라이버(122_1-122_3), 및 제1 내지 제2버퍼(123_1, 123_2)를 포함할 수 있다.
복원부(121)는 채널들(CHANNEL_1, CHANNEL_2, CHANNEL_3)로부터 수신된 제1 내지 제3노드(NODE_1-NODE_3)의 신호를 이용해 복원된 제1 내지 제3채널의 신호(REGENEGATED_1, REGENEGATED_2, REGENEGATED_3)를 생성할 수 있다. 복원부(121)는 제1노드(NODE_1)와 제2노드(NODE_2)의 신호를 XOR연산해 복원된 제3신호(REGENERATED_3)를 생성하고, 제2노드(NODE_2)와 제3노드(NODE_3)의 신호를 XOR연산해 복원된 제1신호(REGENERATED_1)를 생성하고, 제3노드(NODE_3)와 제1노드(NODE_1)의 신호를 XOR연산해 복원된 제2신호(REGENERATED_2)를 생성할 수 있다. 복원부(121)는 도면과 같이, XOR 게이트들(121_1, 121_2, 121_3)을 포함할 수 있다. 복원부(121)는 채널들(CHANNEL_1-CHANNEL_3) 중 어느 하나에 오류가 있는 경우에도 복원된 제1 내지 제3채널의 신호(REGENEGATED_1, REGENEGATED_2, REGENEGATED_3)를 정확히 생성할 수 있다. 예를 들어, 제1신호(SIGNAL_1), 제2신호(SIGNAL_2) 및 보정신호(SIGNAL_X)가 (1,0,1)의 레벨을 가지고 제1 내지 제3채널(CHANNEL1-CHANNEL3) 중 제1채널(CHANNEL_1)이 오픈(open)되는 결함이 있어 제1신호(SIGNAL_1)가 제1노드(NODE_1)로 전달되지 않는 경우에, 복원부(121)는 제2노드(NODE_2)와 제3노드(NODE_3)로 전달된 신호들을 이용해 '1'의 레벨을 가지는 복원된 제1채널의 신호(REGENERATED_1)를 생성할 수 있다.
제1 내지 제3피드백 드라이버(122_1-122_3)는 복원된 제1 내지 제3채널의 신호(REGENEGATED_1-REGENEGATED_3)를 제1 내지 제3노드(NODE_1-NODE_3)로 피드백할 수 있다. 제1 내지 제3피드백 드라이버(122_1-122_3)는 채널들(CHANNEL_1-CHANNEL_3)에 오류가 있는 경우에 복원된 신호(REGENEGATED_1-REGENEGATED_3)를 노드들(NODE_1-NODE_3)로 피드백하기 위한 것이다. 예를 들어, 제2채널(CHANNEL_2)이 오픈되는 결함이 있어 제2신호(SIGNAL_2)가 제2노드(NODE_2)로 전달되지 못한 경우에, 제2피드백 드라이버(122_2)에 의해 복원된 제2채널(REGENERATED_2)의 신호가 제2노드(NODE_2)로 전달될 수 있다. 제1 내지 제3피드백 드라이버(122_1-122_3)의 구동력은 제1 내지 제3채널(CHANNEL_1-CHANNEL_3)이 양호한 상태인 경우에, 제1 내지 제3채널(CHANNEL_1-CHANNEL_3)에 의해 구동되는 제1 내지 제3노드(NODE_1-NODE_3)의 논리 레벨을 변경하지는 못할 정도의 약한 구동력을 갖도록 설계될 수 있다. 예를 들어, 제1채널(CHANNEL_1)에 오픈성 결함이 있는 경우에 복원된 제1채널의 신호(REGENERATED_1)가 제1노드(NODE_1)로 전달될 필요는 있지만, 제2채널(CHANNEL_2)이 양호한 경우에 복원된 제2채널의 신호(REGENERATED_2) -이 신호는 제1노드(NODE_1)의 신호의 잘못된 값에 의해 잠시 잘못된 값을 가질 수 있음- 에 의해 올바른 제2노드(NODE_2)의 논리 레벨이 변경될 필요는 없기 때문이다.
제1버퍼(123_1)는 제1노드(NODE_1)의 신호를 버퍼링하고, 제2버퍼(123_2)는 제2노드(NODE_2)의 신호를 버퍼링할 수 있다. 제1버퍼(123_1)의 출력신호와 제2버퍼(123_2)의 출력신호가 바로 수신 칩(120)의 내부 회로들(미도시)이 사용하는 신호가 된다. 제3노드(NODE_3)는 수신 칩(120)이 수신하는 신호의 오류를 보정하기 위해 사용되는 노드이며, 수신 칩(120)의 내부 회로들이 사용하기 위한 신호가 수신되는 노드는 아니므로, 제3노드(NODE_3)에 버퍼가 구비될 필요는 없다.
표 1은 제1신호(SIGNAL_1)와 제2신호(SIGNAL_2)가 (1,0)의 레벨을 가지고, 제2채널(CHANNEL_2)에 오류가 있는 경우에 각각의 신호들의 논리 레벨을 나타낸 표이다.
SIGNAL_1 SIGNAL_2 SIGNAL_X
1 0 1
NODE_1 NODE_2 NODE_3
1 fail ->0 1
REGENERATED_1 REGENERATED_2 REGENERATED_3
fail->1 0 fail->1
표 1을 참조하면, 제2채널(CHANNEL_2)에 오류가 있더라도 복원된 제2채널의 신호(REGENERATED_2)에 의해 제2노드(NODE_2)의 오류가 바로 복구되는 것을 확인할 수 있다. 또한, 제2채널(CHANNEL_2)의 오류에 의해 복원된 제1채널의 신호(REGENERATED_1)와 복원된 제3채널의 신호(REGENERATED_3)의 초기값에 오류가 있지만, 제1피드백 드라이버(122_1)와 제3피드백 드라이버(122_3)의 구동력이 약하므로 제1노드(NODE_1)와 제3노드(NODE_3)에는 오류가 발생하지 않는 것을 확인할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 송/수신 시스템의 구성도이다. 도 1에서는 송신 칩(110)과 수신 칩(120) 간에 3개의 채널(CHANNEL_1-CHANNEL_3)이 구비되는 경우에 대해 알아보았지만, 도 2에서는 송신 칩(210)과 수신 칩(220) 간에 N개의 채널(CHANNEL_1-CHANNEL_N)이 구비되는 경우에 대해 알아보기로 한다. 도 2의 실시예를 설명하는데 있어, 도 1의 실시예와 중복되는 부분의 설명은 생략하기로 한다.
도 2를 참조하면, 송/수신 시스템은 송신 칩(210), 수신 칩(220), 및 제1 내지 제N채널(CHANNEL_1-CHANNEL_N)을 포함할 수 있다.
송신 칩(210)은 제1 내지 제N-1신호(SIGNAL_1-SIGNAL_N-1)를 제1 내지 제N-1채널(CHANNEL_1-CHANNEL_N-1)을 통해 송신하고, 제1 내지 제N-1신호(SIGNAL_1-SIGNAL_N-1)를 이용해 생성된 보정신호(SIGNAL_X)를 제N채널(CHANNEL_N)로 송신할 수 있다. 송신 칩(210)은 보정신호 생성부(211)와 제1 내지 제N드라이버들(212_1-212_N)을 포함할 수 있다.
보정신호 생성부(211)는 제1 내지 제N-1신호(SIGNAL_1-SIGNAL_N-1)를 XOR 연산해 보정신호(SIGNAL_X)를 생성할 수 있다. 보정신호(SIGNAL_X)는 제1 내지 제N-1신호(SIGNAL_1-SIGNAL_N-1) 중 '1'의 값을 가지는 신호의 개수가 짝수이면 '0'의 값을 가지고, 제1 내지 제N-1신호(SIGNAL_1-SIGNAL_N-1) 중 '1'의 값을 가지는 신호의 개수가 홀수이면 '1'의 값을 가질 수 있다. 보정신호 생성부(211)는 N-1개의 신호(SIGNAL_1-SIGNAL_N-1)를 입력받는 XOR게이트를 포함할 수 있다. 도 5에 N-1 입력 XOR게이트를 나타냈다. N-1입력 XOR게이트는 다수개의 2 입력 XOR게이트를 포함할 수 있다.
수신 칩(220)은 제1 내지 제N채널(CHANNEL_1-CHANNEL_N)의 신호를 수신하고, 수신된 채널들의 신호들(NODE_1-NODE_N)을 이용해 복원된 제1 내지 제N채널의 신호(REGENERATED_1-REGENERATED_N)를 생성할 수 있다. 수신 칩(220)은 제1 내지 제N노드(NODE_1-NODE_N), 복원부(221), 제1 내지 제N피드백 드라이버(222_1-222_N), 및 제1 내지 제N-1버퍼(223_1-223_N-1)를 포함할 수 있다.
복원부(221)는 제1 내지 제N노드(NODE_1-NODE_N)의 신호를 이용해 복원된 제1 내지 제N채널의 신호(REGENERATED_1-REGENERATED_N)를 생성할 수 있다. 복원된 제M채널(REGENERATED_M, M은 1 이상 N 이하의 정수임)의 신호는 제1 내지 제N노드(NODE_1-NODE_N)의 신호들 중 제M노드(NODE_M)의 신호를 제외한 신호들을 XOR 연산하는 것에 의해 생성될 수 있다. 예를 들어, 복원된 제2채널의 신호(REGENERATED_2)는 제1노드(NODE_1)의 신호와 제3 내지 제N노드(NODE_3-NODE_N)의 신호들을 XOR 연산하는 것에 의해 생성될 수 있다. 복원부(221)는 N개의 N-1입력 XOR 게이트들(221_1-221_N)을 포함할 수 있다.
도 2의 실시예에서도 도 1의 실시예에서와 마찬가지로, 채널들(CHANNEL_1-CHANNEL_N) 중 하나에 오류가 있더라도, 복원부(221)에 의해 신호 송/수신의 페일을 방지할 수 있다.
도 3은 도 2의 송/수신 시스템이 반도체 패키지(300) 내부에 적층되어 형성된 것을 예시한 도면이다.
도 3에 도시된 바와 같이, 송신 칩(210)과 수신 칩(220)은 하나의 반도체 패키지(300) 내부에 적층(stack) 되어 형성될 수 있다. 이 경우에 채널들(CHANNEL_1-CHANNEL_N)은 실리콘 관통 비아(TSV: Through Silicon Via)를 이용해 구성될 수 있다.
도 4는 도 2의 송/수신 시스템이 회로 기판(400)상에 형성된 것을 예시한 도면이다.
도 4에 도시된 바와 같이, 송신 칩(210)과 수신 칩(220)은 PCB와 같은 회로 기판(400) 상에 배치될 수 있다. 이 경우에 채널들(CHANNEL_1-CHANNEL_N)은 회로 기판(400) 상의 라인을 이용해 구성될 수 있다.
송/수신 시스템의 대표적인 적용 예를 도 3과 도 4에 도시하였지만, 송/수신 시스템의 적용 예는 이에 한정되는 것이 아니며, 다양한 형태의 송/수신 시스템의 적용 예가 존재할 수 있음은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110: 송신 칩 120: 수신 칩
CHANNEL_1-CHANNEL_3: 제1 내지 제3채널

Claims (15)

  1. 제1 내지 제N채널(N은 3 이상의 정수);
    제1 내지 제N-1신호를 상기 제1 내지 제N-1채널을 통해 송신하고, 상기 제1 내지 제N-1신호를 이용해 보정신호를 생성해 상기 제N채널로 송신하는 송신 칩; 및
    상기 제1 내지 제N채널의 신호를 수신하고, 상기 수신된 제1 내지 제N채널의 신호를 이용해 복원된 제1 내지 제N채널의 신호를 생성하는 수신 칩
    을 포함하는 송/수신 시스템.
  2. 제 1항에 있어서,
    상기 송신 칩은
    상기 제1 내지 제N-1신호를 XOR 연산해 상기 보정신호를 생성하는
    송/수신 시스템.
  3. 제 2항에 있어서,
    상기 수신 칩은
    상기 수신된 제1 내지 제N채널의 신호들 중 상기 수신된 제M채널(M은 1 이상 N 이하의 정수임)의 신호를 제외한 신호들을 XOR 연산해, 상기 복원된 제M채널의 신호를 생성하는
    송/수신 시스템.
  4. 제 1항에 있어서,
    상기 송신 칩은
    상기 제1 내지 제N-1신호를 XOR 연산해 상기 보정신호를 생성하는 보정신호 생성부; 및
    상기 제1 내지 제N-1신호와 상기 보정신호를 상기 제1 내지 제N채널로 송신하기 위한 제1 내지 제N드라이버를 포함하는
    송/수신 시스템.
  5. 제 4항에 있어서,
    상기 수신 칩은
    상기 제1 내지 제N채널의 신호를 수신하기 위한 제1 내지 제N노드;
    상기 제1 내지 제N노드의 신호를 이용해 상기 복원된 제1 내지 제N채널의 신호를 생성하는 복원부; 및
    상기 복원부에서 생성된 상기 복원된 제1 내지 제N채널의 신호를 상기 제1 내지 제N노드로 구동하기 위한 제1 내지 제N피드백 드라이버를 포함하는
    송/수신 시스템.
  6. 제 5항에 있어서,
    상기 수신 칩은
    상기 제1 내지 제N-1노드의 신호를 버퍼링해 하나 이상의 내부 회로들로 전달하기 위한 제1 내지 제N-1버퍼를 더 포함하는
    송/수신 시스템.
  7. 제 5항에 있어서,
    상기 복원부는
    상기 제1 내지 제N노드의 신호들 중 상기 제M노드(M은 1 이상 N 이하의 정수임)의 신호를 제외한 신호들을 XOR 연산해, 상기 복원된 제M채널의 신호를 생성하는
    송/수신 시스템.
  8. 제 5항에 있어서,
    상기 제1 내지 제N피드백 드라이버는
    상기 제1 내지 제N채널이 양호한 상태인 경우에, 상기 제1 내지 제N노드의 논리 레벨을 변경하지 못할 정도의 구동력을 갖는
    송/수신 시스템.
  9. 제 1항에 있어서,
    상기 송신 칩과 상기 수신 칩은 동일한 반도체 패키지 내부에 적층되고,
    상기 제1 내지 제N채널 각각은 실리콘 관통 비아를 포함하는
    송/수신 시스템.
  10. 제 1항에 있어서,
    상기 송신 칩과 상기 수신 칩은 회로 기판상에 구비되고,
    상기 제1 내지 제N채널 각각은 상기 회로 기판상의 라인을 포함하는
    송/수신 시스템.
  11. 제1 내지 제N-1신호(N은 3 이상의 정수)를 XOR 연산해 보정신호를 생성하는 보정신호 생성부; 및
    상기 제1 내지 제N-1신호와 상기 보정신호를 제1 내지 제N채널로 송신하기 위한 제1 내지 제N드라이버
    를 포함하는 송신 칩.
  12. 제1 내지 제N채널(N은 3 이상의 정수)의 신호를 수신하기 위한 제1 내지 제N노드;
    상기 제1 내지 제N노드의 신호를 이용해 복원된 제1 내지 제N채널의 신호를 생성하는 복원부; 및
    상기 복원부에서 생성된 상기 복원된 제1 내지 제N채널의 신호를 상기 제1 내지 제N노드로 구동하기 위한 제1 내지 제N피드백 드라이버
    를 포함하는 수신 칩.
  13. 제 12항에 있어서,
    상기 제1 내지 제N-1노드의 신호를 버퍼링해 하나 이상의 내부 회로들로 전달하기 위한 제1 내지 제N-1버퍼
    를 더 포함하는 수신 칩.
  14. 제 12항에 있어서,
    상기 복원부는
    상기 제1 내지 제N노드의 신호들 중 상기 제M노드(M은 1 이상 N 이하의 정수임)의 신호를 제외한 신호들을 XOR 연산해, 상기 복원된 제M채널의 신호를 생성하는
    수신 칩.
  15. 제 12항에 있어서,
    상기 제1 내지 제N피드백 드라이버는
    상기 제1 내지 제N채널이 양호한 상태인 경우에, 상기 제1 내지 제N노드의 논리 레벨을 변경하지 못할 정도의 구동력을 갖는
    수신 칩.
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