KR20040106332A - 다이내믹 페이지 프로그래밍을 위한 리프레시 - Google Patents
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Abstract
본 발명의 플래시 메모리 어레이는 워드라인(12, 202, 208)에 부착된 섹션으로 분할되는 다수의 이중 비트 플래시 메모리 셀들(10, 210, 212, 214, 216, 220, 222) 및 각 섹션에 논리적으로 결합된 기준 셀들의 쌍(218)을 갖는다. 변경될 필요가 있는 워드들의 섹션 또는 섹션들을 재프로그램하는 방법은 플래시 메모리 어레이에 대한 변경들을 입력하는 단계와, 각 섹션에서 변경될 워드 또는 워드들을 판독하는 단계와, 각 섹션에서 변경되는 워드 또는 워드들의 비트들을 프로그램하는 단계와, 변경되는 워드 또는 워드들의 이전에 프로그램된 비트들을 리프레시하는 단계와, 각 섹션의 나머지 워드 또는 워드들의 이전에 프로그램된 비트들을 리프레시하는 단계와, 그리고 변경들이 이루어지는 섹션의 기준 셀들의 쌍(218)의 이전에 프로그램된 비트들을 리프레시하는 단계를 포함한다.
Description
플래시 메모리는 전력의 소모없이 자신의 내용을 보유할 수 있고 재기록이 가능한 타입의 전자 메모리 매체이다. 플래시 메모리 디바이스는 100K 내지 300K 기록 주기의 수명을 갖도록 설계된다. 단일 바이트가 소거될 수 있는 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스 및 스태틱 랜덤 메모리(SRAM)와 달리, 플래시 메모리 디바이스는 전형적으로 고정된 멀티 비트 블럭들 또는 섹터들로 소거 및 기록된다. 플래시 메모리 기술은 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)로부터 발전된 것으로서, 제자리에서 소거될 수 있다. 플래시 메모리 디바이스는 덜 비싸고 보다 밀도가 높은바, 이는 플래시 메모리 디바이스가 단위 면적당 보다 많은 데이터를 보유할 수 있음을 의미한다. 이러한 새로운 범주의 EEPROM은 소거가능하고 프로그램가능한 판독 전용 메모리(EPROM)의 밀도의 장점과 EEPROM의 전기적인 소거성을 결합시킨 중요한 비휘발성 메모리로서 출현하였다.
통상적인 플래시 메모리 디바이스들은 셀 구조로 구성되는바, 여기에서 단일 정보 비트는 각 셀에 저장된다. 이러한 단일 비트 메모리 아키텍쳐들에서, 각 셀은 전형적으로 금속 산화물 반도체(MOS) 트랜지스터 구조를 포함하는바, 이는 소스, 드레인, 기판 또는 P웰 내의 채널 뿐 아니라, 이 채널 위에 있는 스택 게이트 구조를 갖는다. 이 스택 게이트는 기판 또는 P웰의 표면에 형성된 얇은 게이트 유전층(이는 종종 터널 산화물층이라 불린다)을 포함한다. 이 스택 게이트는 또한 터널 산화물 위에 있는 폴리실리콘 플로팅 게이트 및 이 플로팅 게이트 위에 있는 폴리간 유전층을 더 포함한다. 이러한 폴리간 유전층은 종종 2개의 산화물층들 사이에 질화물층이 끼워져있는 산화물 질화물 산화물(ONO)층과 같은 다층 절연체이다. 마지막으로, 폴리실리콘 제어 게이트가 폴리간 유전층 위에 있다.
제어 게이트는 이러한 셀들의 로우에 결합된 워드라인에 연결되어, 전형적인 NOR 구성에서 이러한 셀들의 섹터들을 형성한다. 또한, 셀들의 드레인 영역들은 전도성 비트라인에 의해 함께 연결된다. 소스 영역과 드레인 영역 사이에 형성된 셀의 채널은 스택 게이트 구조에 부착되는 워드라인에 의해 이 스택 게이트 구조에 인가되는 전압에 의해 채널에 형성되는 전기장에 따라 소스와 드레인 사이에 전류를 도통시킨다. NOR 구성에서, 칼럼 내의 트랜지스터들의 각 드레인 단자는 동일한 비트라인에 연결된다. 또한, 로우의 각 플래시 셀의 스택 게이트 구조는 동일한 워드라인에 연결된다. 전형적으로, 각 셀의 소스 단자는 공통 소스 단자에 연결된다. 동작시, 개별적인 플래시 셀들은 주변 디코더 및 제어 회로를 이용하여 각각의 비트라인 및 워드라인을 통해 프로그래밍(기록), 판독 또는 소거 기능을 위해 어드레스된다.
단일 비트 스택 게이트 플래시 메모리 셀은, 제어 게이트에 프로그래밍 전압을 인가하고, 소스를 접지에 연결하며, 그리고 드레인에 프로그래밍 전압을 인가함으로써 프로그램된다. 터널 산화물을 통해 발생되는 결과적인 높은 전계는 "파울러-노드하임" 터널링이라 불리는 현상을 야기시킨다. 이러한 파울러-노드하임 터널링 동안, 채널 영역의 전자들은 게이트 산화물을 통해 플로팅 게이트로 터널링되어 이 플로팅 게이트에 트랩되는데, 이는 플로팅 게이트가 폴리간 유전층 및 터널 산화물에 의해 둘러싸이기 때문이다. 전자들이 트랩됨으로써, 셀의 임계 전압이 증가하게 된다. 이러한 전자들의 트랩으로 인해 야기되는 셀의 임계 전압(및 이에 따른 채널 컨덕턴스)의 변화에 의해 셀이 프로그램된다.
전형적인 단일 비트 스택 게이트 플래시 메모리 셀을 소거하기 위해, 소스에 전압이 인가되고, 제어 게이트는 음의 전위로 유지되며, 드레인은 플로팅된다. 이러한 조건들하에서, 플로팅 게이트와 소스 간의 터널 산화물을 통해 전계가 발생한다. 플로팅 게이트에 트랩된 전자들은 소스 영역 위에 있는 플로팅 게이트의 일부쪽으로 흘러 그곳에 밀집하게 된다. 이후, 전자들은 터널 산화물을 통한 파울러-노드하임 터널링에 의해 플로팅 게이트로부터 소스 영역으로 추출된다. 전자들이 플로팅 게이트로부터 제거되기 때문에, 셀이 소거된다.
통상적인 단일 비트 플래시 메모리 디바이스들에서, 소거 검증은 이러한 셀들의 블럭 또는 세트의 각 셀이 적절하게 소거되었는 지의 여부를 결정하기 위해 수행된다. 현재의 단일 비트 소거 검증 방법들은 비트 또는 셀의 소거를 검증하고초기 검증에 실패한 개별적인 셀들에게 보충 소거 펄스(supplemental erase pulse)들을 인가한다. 이후, 셀의 소거 상태는 다시 한번 검증되고, 이러한 과정은 셀 또는 비트가 성공적으로 소거되거나 또는 셀이 쓸 수 없는 것으로서 마크될 때 까지 계속된다.
최근, 단일 메모리 셀에 2 비트의 정보를 저장할 수 있는 이중 비트 플래시 메모리 셀들이 도입되었다. 단일 비트 스택 게이트 아키텍쳐들에 이용되는 통상적인 프로그래밍 및 소거 검증 방법들은 이러한 이중 비트 디바이스들에는 적절하지 않다. 이중 비트 플래시 메모리 구조들은, 워드라인 연결들을 제공하기 위해 ONO층 위에 폴리실리콘층을 이용하는 ONO 플래시 메모리 디바이스와 같은 플로팅 게이트를 이용하지 않는다. 통상적인 단일 비트 플래시 메모리 디바이스들에 대해 개발된 기술들은 새로운 이중 비트 플래시 메모리 셀들에 대해서는 작용하지 않는다.
이중 비트 플래시 메모리 셀은 한 비트의 소스가 인접 비트들의 드레인의 역할을 할 수 있는 가상 접지 아키텍쳐로서 알려진 것을 이용한다. 판독 동작 동안, 판독되는 셀 가장 가까이의 접합은 접지 단자이고 셀의 다른측은 드레인 단자이다. 이는 역 판독(reverse read)이라 불린다. 프로그래밍 및 소거 동안, 드레인은 판독 및 검증 동작들에 대해 이용되는 접지 대신 Vdrain전압을 이용하여 가장 가까운 접합으로 스위치된다.
발생되는 다른 문제는 셀의 순환(cycling) 이후의 전하의 손실이다. 본 발명자들은 이중 비트 동작에 대한 주요 문제는 다음의 2개의 조건들: 1) BOL(수명의시작)에서의 CBD(보충 비트 교란(disturb)); 및 2) EOL(수명의 끝 또는 베이크 이후)에서 순환 이후의 전하 손실의 조건들하에서의, 전하 손실과 보충 비트 교란의 결합으로부터 비롯된다고 결정하였다. 테스트 데이터는 CBD가 BOL 근처에 더 크며, 분포들이 순환 및 베이크(EOL) 이후 프로그램 Vt를 오버레이(overlay)함을 나타낸다. 2개의 분포들의 오버레이는 정상적인 판독 감지 방식들이 이중 동작들에 대해 정확하게 동작하지 못하게 한다. 다시 말해, 어디에서 CB 또는 NB의 데이터가 1 또는 0인지를 결정할 수 없는데, 그 이유는 분포들이 서로 접근할 때에는, 데이터가 1인지 아니면 0인지를 확실하게 결정할 수 없기 때문이다. 이는 셀로부터 판독되는 데이터가 정적 기준들과 비교되기 때문이다. 다른 문제는 CBD와 프로그램된 셀에 대한 (순환 이후의) 전하 손실이 일대일 관계를 갖지 않는 다는 것이다. 순환 이후의 CBD 셀은 그의 프로그램 셀이 손실하는 총 Vt의 약 60% 만을 손실한다. 따라서, 순환 및 베이크 이후에는, CBD 및 제로들을 판독하기 위한 정상적인 감지 방법이 이용될 수 없다.
순환 및 베이크 이후의 제로 윈도우(zero window)에 대한 불량한 CBD의 결과로서, 대안적인 판독 방법들이 개발되고 조사되었다. 대안적인 많은 판독 방법들 중에서, "평균 다이내믹 기준 방법(Average Dynamic Reference Method)"이라 불리는 방법이 개발되었는바, 이는 최상의 방법으로서 결정되었고 이중 비트 동작에 관련된 많은 문제들을 해결한다. 이러한 평균 다이내믹 기준 방법은 이중 비트 메모리 셀의 이용가능한 수명을 의도되는 수명으로 연장했다. 이 평균 다이내믹 기준방법은 "평균된" 2개의 기준 셀들을 이용하고, 평균 전류는 판독되는 셀의 전류와 비교된다. 기준 셀들은 어레이와 함께 순환된다. 이는 기준 셀들이 동일한 "수명"을 가짐을 의미하는데, 그 이유는 이러한 기준 셀들이 자신들이 비교되는 데이터 셀들과 같은 수의 주기들을 견디기 때문이다. 기준 셀들이 데이터 셀들과 동일한 수명을 갖도록 보장하기 위해, 섹터 어레이 셀들이 재순환될 때 기준 셀들을 재순환시키는 방법이 개발되었다.
따라서, 기준 셀들과 데이터 셀들의 "동기"(동일 수명)를 유지하는 아키텍쳐 및 방법이 필요하다.
본 발명은 일반적으로 메모리 시스템에 관한 것으로서, 특히 기준 셀들을 갖는 메모리 시스템 아키텍쳐, 및 데이터 셀들과 기준 셀들이 동일한 수명을 갖도록 보장하는 방법에 관한 것이다.
본 발명의 새로운 특징들은 첨부된 청구항들에서 설명된다. 하지만, 본 발명 자체와, 바람직한 이용 방법, 다른 목적들 및 장점들은 첨부 도면들과 함께 설명되는 하기의 예시적인 실시예들에 대한 상세한 설명을 참조함으로써 이해될 것이다.
도 1은 본 발명의 다양한 양상들이 구현될 수 있는 예시적인 이중 비트 메모리 셀의 측단면도이다.
도 2A는 일부 어레이의 배선을 나타낸 개략도이다.
도 2B는 워드라인을 도시한 개략도로서, 이 워드라인에는 메모리 셀들의 기준쌍이 결합되어 있다.
도 2C는 섹션들로 분할되는 워드라인의 셀들을 도시한 개략도로서, 여기서각 섹션은 논리적으로 배치되고 결합된 기준 쌍을 갖는다.
도 3은 섹터의 워드 또는 워드들 중에서 변경될 비트들을 재프로그램하고, 워드 또는 워드들이 재프로그램되는 섹션의 나머지 워드들의 나머지 프로그램된 비트들을 리프레시하는 단계들을 나타낸 흐름도이다.
도 4A 내지 4D는 8개의 워드 섹션들중 한 워드가 변경되는 본 발명의 방법을 나타내는바, 변경되는 워드를 포함하는 8개의 워드 섹션에 결합된 기준 쌍과 함께 리프레시되는 대표 워드를 도시한다.
도 5는 본 발명에 따라 이루어질 수 있는 유효한 변경들을 나타내는 테이블이다.
본 발명에 따르면, 상기 목적들, 다른 목적들 및 장점들은 플래시 메모리 어레이 및 변경될 워드들의 비트들을 재프로그램하고 리프레시하는 방법에 의해 얻어진다.
본 발명의 일 양상에 따르면, 다수의 이중 비트 플래시 메모리 셀들은 섹션들로 분할되고 공통의 워드라인에 부착되는바, 한 쌍의 기준 셀들이 각 섹션에 논리적으로 결합된다.
본 발명의 다른 양상에 따르면, 변경될 워드 또는 워드들을 판독하는 메모리 어레이에 허용된 변경들이 입력된다. 프로그램될 비트들은 변경될 각 섹션에서 프로그램되고, 워드 또는 워드들의 변경되지 않을 비트들은 재프로그램된다.
본 발명의 다른 양상에서는, 섹션의 나머지 워드 또는 워드들의 이전에 프로그램된 비트들이 프로그램된다. 본 발명의 다른 양상에서는, 기준 셀들의 이전에프로그램된 비트들이 프로그램된다.
변경될 비트들을 재프로그램하고 이전에 프로그램된 비트들을 리프레시하는 개시된 플래시 메모리 어레이 및 방법은 기준 셀들 및 데이터 셀들이 동일한 수명을 갖도록 보장하는 플래시 메모리 어레이 및 방법을 제공한다.
본 발명은 첨부 도면들과 함께 설명되는 하기의 상세한 설명으로부터 보다 명확해진다. 하기의 설명으로부터 당업자에게 명확해지는 바와 같이, 본 발명을 실행하기 위한 최상의 방법을 설명하기 위해 본 발명의 실시예들이 제시되어 설명된다. 알 수 있는 바와 같이, 본 발명의 범위를 벗어나지 않으면서, 본 발명의 다른 실시예들이 가능하며 그 세부사항들은 명백한 많은 양상들에서 변형될 수 있다. 따라서, 도면들 및 상세한 설명은 제한적인 것이 아닌 예시적인 것으로서 간주된다.
이제, 본 발명자들에 의해 본 발명을 실행하기 위한 최상의 방법 또는 방법들로 고려되는 본 발명의 특정한 실시예 또는 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 다양한 양상들중 1개 또는 그 이상의 양상들이 실행될 수 있는 예시적인 이중 비트 메모리 셀(10)을 도시한다. 이 메모리 셀(10)은 상부 실리콘 이산화물층(14)과 하부 실리콘 이산화물층(18) 사이에 샌드위치된 실리콘 질화물층(16)을 포함한다. 이러한 3개의 층들(14, 16 및 18)이 ONO층(30)을 형성한다. 폴리실리콘층(12)은 ONO층(30) 위에 있고, 메모리 셀(10)에 대한 워드라인 연결을 제공한다. 제 1 비트라인(32)은 제 1 영역(4) 아래의 ONO층(30) 아래에 있고, 제 2 비트라인(34)은 제 2 영역(6) 아래의 ONO층(30) 아래에 있다. 이러한 비트라인들(32 및 34)은 전도성 부분(24)과 선택적인 산화물 부분(22)으로 형성된다. 보론 코어 임플란트들(20)이 각 비트라인들(32 및 34)의 양쪽 단부들에 제공되거나(이 경우 비트라인들은 하부 실리콘 이산화물층(18)과 만난다) 전체 트랜지스터를 따라 제공된다. 이러한 보론 코어 임플란트들은 P형 기판(9) 보다 고 도핑되어, 메모리 셀(10)의 Vt의 제어를 돕는다. 메모리 셀(10)은 P형 기판(9)에 존재하는바, 비트라인들(32 및 34)의 전도성 부분(24)은 N+ 아세닉 임플란트로부터 형성되며, 이에 따라 P형 기판(9)의 양단에 걸쳐서 채널(8)이 형성된다. 메모리 셀(10)은 P형 기판 영역(9)에 존재하는 N+ 아세닉 임플란트 부분들(24)로부터 형성되는 교환가능한 소스 및 드레인 구성요소들 및 폴리실리콘 워드라인(12)의 일부로서 형성되는 게이트를 갖는 단일 트랜지스터이다.
실리콘 질화물층(16)은 전하 트랩핑층을 형성한다. 셀의 프로그래밍은, 드레인 단자의 역할을 하는 비트라인 및 게이트에 적절한 전압들을 인가하고, 소스 단자의 역할을 하는 소스 비트라인을 접지시킴으로써 이루어진다. 이러한 전압들은 채널을 따라 전계를 발생시킴으로써, 전자들이 가속화되어 기판층(9)으로부터 질화물층(16)으로 점프하는바, 이는 열 전자 주입으로서 알려져있다. 전자들은 드레인에서 최대 에너지를 얻기 때문에, 이러한 전자들은 드레인 근처의 질화물층(16)에 트랩된 다음 그곳에 저장된 채로 유지된다. 메모리 셀(10)은 일반적으로 균일하고, 드레인 및 소스는 서로 교환가능하다. 실리콘 질화물층(16)은 비전도성이기 때문에, 제 1 전하(26)는 중심 영역(5)의 제 1 단부 근처의 질화물층(16)에 주입될 수 있고, 제 2 전하(28)는 중심 영역(5)의 제 2 단부 근처의 실리콘 질화물층(16)에 주입될 수 있다. 따라서, 전하가 이동하지 않으면, 셀당 1 비트 대신 셀당 2 비트가 존재할 수 있게 된다.
상기 설명한 바와 같이, 제 1 전하(26)는 중심 영역(5)의 제 1 단부에서 실리콘 질화물층(16)에 저장될 수 있고, 제 2 전하(28)는 중심 영역(5)의 다른 단부에 저장될 수 있기 때문에, 메모리 셀(10) 마다 2 비트가 존재할 수 있게 된다. 이중 비트 메모리 셀(10)은 대칭적이기 때문에, 드레인과 소스는 서로 교환이 가능하다. 따라서, 왼쪽 비트(C0)를 프로그램할 때, 제 1 비트라인(32)은 드레인 단자의 역할을 하고 제 2 비트라인(34)은 소스 단자의 역할을 한다. 마찬가지로, 오른쪽 비트(C1)를 프로그램할 때, 제 2 비트라인(34)은 드레인 단자의 역할을 하고 제 1 비트라인(32)은 소스 단자의 역할을 한다.
도 2A 및 표 1은 제 1 비트(C0) 및 제 2 비트(C1)를 갖는 이중 비트 메모리 셀(10)의 판독, 프로그래밍, 일측 소거 및 양측 소거를 수행하기 위한 전압 파라미터들의 일 특정 세트를 도시한다.
| 동작 | 셀 | 게이트 | 비트라인 0 | 비트라인 1 | 설명 |
| 판독 | C0 | 4.7v | 0v | 1.2 - 2v | 보충 비트 |
| 판독 | C1 | 4.7v | 1.2 - 2v | 0v | 정상 비트 |
| 프로그램 | C0 | Vpp | 0v6v6v | 5.6v | 열 전자 |
| 양측 소거 | 모든 셀 | -6v | 6v | 열 정공 주입 | |
| 일측 소거 | C0, 판독 칼럼 | -6v | 0v | 열 정공 주입 |
도 2A는 도 1에 도시된 이중 비트 메모리 셀(10)과 같은 이중 비트 메모리 셀들(10)로 구성된 메모리 어레이의 일부(200)를 도시한다. 메모리 어레이의 일부(200)는 공통 워드라인(202)에 연결된 이중 비트 메모리 셀들(10)을 나타낸다. 공통 워드라인은 워드라인 제어기(204)에 연결되는바, 이 워드라인 제어기(204)는 메모리 어레이의 셀들을 판독, 프로그래밍 및 소거하기 위해 다양한 워드라인들에 적절한 전압들을 제공한다. 비트라인들(BL0 내지 BLn)은 셀들(10)을 비트라인 제어기(206)에 연결하는바, 이 비트라인 제어기(206)는 다양한 셀들을 판독, 프로그래밍 및 소거하기 위해 다양한 셀들에 적절한 전압들을 제공한다. 상기 언급한 바와 같이, 워드라인에 연결되는 이중 비트 메모리 셀들의 수는 매우 클 수 있고, 128 워드 또는 그 이상이 될 수 있다. 예를 들어, 각 워드가 16 비트 워드이면, 워드라인에는 2048 비트들이 연결된다.
도 2B는 데이터 셀들(데이터 정보를 포함하는 셀들)의 기능을 하는 이중 비트 메모리 셀들(210 내지 216)을 갖는 워드라인(208) 및 기준 셀들의 기능을 하는 이중 비트 메모리 셀들(220 및 222)의 기준 쌍(218)을 도시한다. 플래시 메모리 셀들은 다수의 페이지들로 연장되는 공통 워드라인을 갖는 어레이로 배치되는바, 각 페이지는 8개 또는 16개 또는 다른 어떠한 수의 데이터 워드들/페이지를 갖는다. 16비트/워드를 갖는 워드라인 마다 128개의 데이터 워드들이 있다면, 워드라인 마다 2048 비트들이 있다. 도 2B에서, 각 워드라인은 워드라인에 논리적으로 결합된 한 쌍의 기준 셀들을 갖는다. 주목할 사항으로서, 기준 셀들은 워드라인의 단부에 물리적으로 연결된 것으로 도시되지만, 이러한 기준 셀들은 어느 지점에서도 워드라인에 물리적으로 연결될 수 있다. 현재, 고객이 워드라인에 연결된 워드를 변경하기를 원하면, 이 고객은 데이터 셀들 및 기준 쌍의 셀들이 동일한 수명을 갖도록보장하기 위해서는, 기준 쌍의 비트들을 포함하여 그 워드라인에 연결된 모든 2048 비트들을 소거하고 재프로그램해야 한다. 이해될 사항으로서, 고객들은 단일 워드가 재프로그램되어야 할 때 마다 워드라인 상의 모든 셀들을 재프로그램해야만 하는 것을 원하지 않는다. 예를 들어, 고객이 셀(210)의 비트들중 단지 하나 만을 변경할 것을 요구하고, 데이터 셀들과 기준 셀들이 동기(동일한 수명)로 유지될 것이 요구되는 경우, 전체 2048 비트들이 소거되고 재프로그램되어야 한다. 한정된 수의 소거/프로그램 주기들이 있고, 각 소거/프로그램 주기는 시간을 필요로 하기 때문에, 전체 2048 비트를 소거해야만 하는 요건은 메모리 어레이의 수명에 불리하며, 비효율이다.
도 2C는 워드라인에 부착된 워드가 변경될 때 마다 워드라인 상의 모든 2048 비트들이 재프로그램되어야만 하는 요건에 대한 해결책을 도시한 개략도로서, 이러한 해결책은 변경되지 않는 워드들이 겪게 되는 주기들의 수를 최소화하고, 워드라인 상의 워드 또는 워드들의 변경에 관련된 시간을 최소화한다. 도 2C에 도시된 해결책은 워드라인에 부착된 워드들의 총수를 섹션들로 나누는 것이며, 도 2C에서 10개의 섹션들 각각은 8개의 워드들을 포함하는 것으로 도시되는바, 각 섹션에는 논리적으로 배치된 기준 쌍이 결합된다. 따라서, 각 워드라인이 128개의 워드들을 갖고 각 섹션이 8개의 워드를 갖는 다면, 16개의 섹션들 및 이 16개의 섹션들에 결합된 16개의 기준 셀들의 쌍이 있다. 이해될 사항으로서, 각 섹션에 할당되는 워드들의 수는 임의적이며, 다른 수의 워드/섹션이 선택될 수 있다. 본 발명은 섹션 마다 다른 수의 워드들을 갖는 것으로 의도되는바, 섹션 마다 8개의 워드들을 선택한 것은 단지 예시 및 설명의 목적을 위한 것이다. 비트라인 제어기/디코더(206)는 224로 대표적으로 나타낸 비트라인들을 통해 각 섹션의 셀들에 인가되는 전압들을 제어한다. 주목할 사항으로서, 비트라인 제어기/디코더(206)와 각 섹션 및 각 섹션 기준 쌍 간에 나타낸 단일 배선들(224)은 다수의 비트라인 연결들을 나타낸다.
도 3은 본 발명의 아키텍쳐와 관련된 기본 방법을 나타낸 흐름도이다. 단계(300)로 나타낸 바와 같이, 사용자는 시스템에 필요한 변경을 입력한다. 사용자는 소거를 요구하지 않는 변경들 만을 입력한다. 즉, 0(프로그램된 비트)을 1(프로그램되지 않은 또는 빈 비트)로 변경할 것을 요구하는 어떠한 변경도 없다. 본 발명에 의해 달성될 수 있는 유효한 변경들에 대해서는 도 5를 참조하라. 시스템은 단계(302)에서 재프로그램될 워드 또는 워드들을 포함하는 섹션 또는 섹션들의 모든 워드들을 판독한다. 단계(304)에서, 시스템은 단계(300)에서의 사용자 입력에 따라 워드 또는 워드들의 비트들을 프로그래밍한다. 단계(304)에서, 시스템은 또한 변경되었던 워드 또는 워드들의 이전에 프로그램된 비트들을 리프레시(재프로그램)한다. 단계(306)에서, 시스템은 변경되었던 워드 또는 워드들을 포함하는 섹션 또는 섹션들의 나머지 워드들 및 관련된 기준 쌍의 이전에 프로그램된 비트들을 리프레시한다.
도 4A 내지 4D는 8개의 워드 섹션중 한 워드가 변경되는 본 발명의 방법을 나타내는바, 변경될 워드를 포함하는 8개의 워드 섹션에 결합된 기준 쌍과 함께 리프레시되는 나머지 7개의 워드들로부터 대표 워드를 나타낸다.
도 4A는 400에서 섹션에서 변경될 워드를 나타낸다. 변경되지 않을 대표 워드는 402에 나타내었다. 관련된 기준 쌍은 404에 나타내었다.
도 4B는 406에서 400의 워드중에서 변경될 워드를 나타낸다. 비트 1, 4, 7 및 11이 변경될 것이다. 비트들은 왼쪽에서부터 오른쪽으로 번호가 부여되는바, 여기서 비트 0 및 비트 15는 각각 408 및 410으로 나타내었다.
도 4C는 변경되기 이전의 도 4A에 도시된 400, 402에서의 워드들 및 기준 쌍을 도시한다. 412는, 재프로그램됨으로써 변경되는 비트들 1, 4, 7 및 11을 나타낸다. 414는, 변경되는 워드 중에서 변경되지 않는 이전에 프로그램된 비트들을 나타낸 것으로서, 이들은 리프레시된다. 또한, 대표 워드의 이전에 프로그램되었던 비트들은 리프레시되는 것으로 도시되고, 기준 쌍의 이전에 프로그램된 비트들은 리프레시(재프로그램)되는 것으로 도시된다.
도 4D는 재프로그램 및 리프레시가 완료된 이후의 워드들을 도시한다.
도 5는 본 발명의 방법에 따라 이루어질 수 있는 유효한 변경들을 나타내는 표(500)이다. 칼럼(1)은 (사용자가 원하는 비트를 보여주는) 사용자 데이터를 나타내고, 칼럼(2)은 존재하는 어레이 데이터를 나타내며, 그리고 칼럼(3)은 기록 데이터를 나타낸다. 로우(502)는 소거를 요구하는 비유효 기능을 나타내는바, 이 경우 사용자는 소거 기능을 불러내어 15번 실행한다.
요약하면, 본원에 개시된 변경될 비트들을 재프로그램하고 이전에 프로그램된 비트들을 리프레시하는 방법 및 플래시 메모리 어레이는 기준 셀들과 데이터 셀들이 동일한 수명을 갖도록 보장하는 방법 및 플래시 메모리 어레이를 제공한다.
본 발명의 실시예에 대한 상기의 설명은 단지 예시의 목적으로 제시된 것으로서, 본 발명을 개시된 형태로 한정하는 것은 아니다. 상기 개시된 내용에 비추어 명백한 수정들 또는 변형들이 이루어질 수 있다. 이러한 실시예는 본 발명의 원리 및 실제적인 응용을 최상으로 설명하기 위해 선택되어 설명된 것으로서, 이에 의해 당업자는 다양한 실시예들 및 고려되는 특정한 용도에 적합한 다양한 수정들에 대해 본 발명을 이용할 수 있게 된다. 이러한 모든 변형들 및 수정들은 첨부된 청구항들에 의해 결정되는 본 발명의 범위 내에 있다.
Claims (7)
- 공통 워드라인(12, 202, 208)에 부착된 다수의 이중 비트 플래시 메모리 셀들(10, 210, 212, 214, 216, 220, 222)과;섹션들로 분할되는 공통 워드라인(12, 202, 208)에 부착된 다수의 이중 비트 플래시 메모리 셀들(10, 210, 212, 214, 216, 220, 222)과;각 섹션에 논리적으로 결합된 기준 셀들의 쌍(218);상기 각 섹션의 각 플래시 메모리 셀들에 부착된 비트라인들(32, 34)의 쌍 및 상기 기준 셀들의 쌍(218)에 부착된 비트라인들(32, 34)의 쌍과;상기 비트라인들(32, 34)의 쌍 및 상기 플래시 메모리 셀들에 부착된 상기 비트라인들(32, 34)에 부착된 비트라인 제어기/디코더(206)와; 그리고상기 공통 워드라인(12, 202, 208)에 부착된 워드라인 제어기(204)를 포함하는 것을 특징으로 하는 플래시 메모리 어레이.
- 이중 비트 플래시 메모리 어레이의 이중 비트 플래시 메모리 셀들(10, 210, 212, 214, 216, 220, 222)을 재프로그램하고 리프레시하는 방법-여기서, 상기 다수의 이중 비트 플래시 메모리 셀들(10, 210, 212, 214, 216, 220, 222)은 공통 워드라인(12, 202, 208)에 부착되고 섹션들로 분할되며, 상기 이중 비트 플래시 메모리 셀들(10, 210, 212, 214, 216, 220, 222)의 각 섹션에는 기준 셀들의 쌍이 논리적으로 결합된다-에 있어서,(a) 상기 플래시 메모리 어레이에 대한 변경들을 입력하는 단계와;(b) 상기 각 섹션에서 변경될 워드 또는 워드들을 판독하는 단계와;(c) 상기 각 섹션에서 변경되는 워드 또는 워드들의 비트들을 프로그램하는 단계와;(d) 상기 각 섹션에서 변경되는 워드 또는 워드들의 이전에 프로그램된 비트들을 리프레시하는 단계와;(e) 상기 각 섹션의 나머지 워드 또는 워드들의 이전에 프로그램된 비트들을 리프레시하는 단계와; 그리고(f) 상기 이중 비트 플래시 메모리 셀들(10, 210, 212, 214, 216, 220, 222)의 각 섹션에 논리적으로 결합된 상기 기준 셀들의 쌍(218)의 이전에 프로그램된 비트들을 리프레시하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서,상기 단계 (a)는 사용자가 상기 플래시 메모리 어레이에 허용가능한 변경들을 입력함으로써 달성되는 것을 특징으로 하는 방법.
- 제 2 항에 있어서,상기 단계 (c)는 상기 변경되는 워드 또는 워드들의 소거되는 비트들을 프로그램된 비트들로 변경함으로써 달성되는 것을 특징으로 하는 방법.
- 제 2 항에 있어서,상기 단계 (d)는 변경되는 워드 또는 워드들의 이전에 프로그램된 비트들을 재프로그램함으로써 달성되는 것을 특징으로 하는 방법.
- 제 2 항에 있어서,상기 단계 (e)는 변경되는 워드를 포함하는 각 섹션의 나머지 워드 또는 워드들의 이전에 프로그램된 비트들을 재프로그램함으로써 달성되는 것을 특징으로 하는 방법.
- 제 2 항에 있어서,상기 각 섹션에 결합된 기준 쌍들의 이전에 프로그램된 비트들을 프로그램함으로써 달성되는 것을 특징으로 하는 방법.
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